JP2006085769A - 半導体装置及びその自己テスト方法 - Google Patents
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Abstract
【課題】テスト時間を短縮できる半導体装置及びその自己テスト方法を提供する。
【解決手段】半導体装置は、自己テストモードで動作するシリアルインターフェース11と、予め記憶された自己テストプログラムを読み出す手段12,14と、読み出した自己テストプログラムを解読する手段14と、解読結果に応じて書き込み、消去及び読み出しの制御を行う手段15,17,18,19と、書き込み又は消去が正常に実行されたか否かを判定する手段14,15,19と、不良セルを冗長セル21に置換する手段14,15,17,23と、置き換えた冗長セルの再テストを実行する手段14,15,17,18,19と、冗長セルへ置換したフェイルアドレス情報を記憶する揮発性の第1記憶手段24と、テスト情報及び第1記憶手段に記憶されたフェイルアドレス情報を記憶する不揮発性の第2記憶手段25とを備えている。
【選択図】 図1
【解決手段】半導体装置は、自己テストモードで動作するシリアルインターフェース11と、予め記憶された自己テストプログラムを読み出す手段12,14と、読み出した自己テストプログラムを解読する手段14と、解読結果に応じて書き込み、消去及び読み出しの制御を行う手段15,17,18,19と、書き込み又は消去が正常に実行されたか否かを判定する手段14,15,19と、不良セルを冗長セル21に置換する手段14,15,17,23と、置き換えた冗長セルの再テストを実行する手段14,15,17,18,19と、冗長セルへ置換したフェイルアドレス情報を記憶する揮発性の第1記憶手段24と、テスト情報及び第1記憶手段に記憶されたフェイルアドレス情報を記憶する不揮発性の第2記憶手段25とを備えている。
【選択図】 図1
Description
この発明は、半導体装置及びその自己テスト方法に関するもので、例えばNOR型フラッシュメモリ等の不揮発性半導体記憶装置におけるBIST(Built-In-Self-Test)に係り、BISTの起動ならびにテスト結果のモニタ、更にはパス/フェイル判定後のリダンダンシ(R/D)置換のための内部処理に関するものである。
不揮発性半導体記憶装置では、積層ゲート構造のMOSFETをメモリセルとして用い、このメモリセルのフローティングゲートに電子を注入又は放出することにより閾値電圧をシフトさせ、この閾値電圧をデータの“1”/“0”に対応させて記憶している。
NOR型フラッシュメモリの場合、例えば特許文献1に記載されているように、フローティングゲートへの電子の注入は書き込み動作にあたり、記憶データを“1”から“0”にする。この書き込み動作では、外部から入力されたアドレスに対応するワード線及びビット線に所定のバイアス電圧を印加し、フローティングゲートに電子を注入する。書き込み動作は、ワード単位(もしくはページ単位)で行われ、任意のアドレスに対して書き込みが可能である。
一方、フローティングゲートからの電子の放出は消去動作にあたり、記憶データを“0”から“1”にする。消去動作は、ウェル(Well)領域にバイアス電圧を印加して行うため、ある纏まった単位で消去が行われる。一般的には、書き込み時間は1ワードあたり数10μsecオーダーであるが、消去動作は1ブロックあたり1sec程度と非常に長時間を要する。
ところで、半導体記憶装置では、チップが正常に機能しているか否かテストする必要があるが、記憶容量の増大に伴ってテスト時間の長大化が問題となっている。特に、NOR型フラッシュメモリに対するBISTでは、上述したように消去動作に長時間を要するためテスト時間が長くなる。
そこで、テスト時間を短縮するために、複数のチップを同時にテストして対処している。同時に測定するチップ数を増やすことにより、実質的に1つのチップに対するテスト時間を短縮できる。
しかし、プローブ(Probe)を接触させるパッド数に物理的な限界があること、テストヘッドの制御がパーサイトでなければ特性の悪いチップでテスト時間が決まってしまうこと、フェイルアドレスの取得及びリダンダンシ置換の制御が個別のチップ対応となってしまうこと等の理由から、必ずしも期待するようなテスト時間の短縮が図れない、という問題があった。
また、半導体記憶装置にあっては、冗長セルを設け、不良セルが発生したときに、この不良セルを冗長セルに置換して救済している。この際、従来はメモリセルに不良が起きるたびに不揮発性のフューズセルに冗長セルの置換情報を記憶させているため、チップ毎の制御が必要になるとともに、テスト時間の増加にも繋がっている。
特開2004−95048
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、テスト時間を短縮できる半導体装置及びその自己テスト方法を提供することにある。
この発明の一態様によると、自己テストモードが指定されたときに動作するシリアルインターフェースと、前記シリアルインターフェースに外部から入力されたシリアルデータに基づいて、予め記憶された自己テストプログラムを読み出す手段と、前記読み出し手段で読み出した自己テストプログラムを解読する手段と、前記解読手段による解読結果に応じて、メモリセルに対する書き込み、消去及び読み出しを制御する手段と、前記メモリセルに対する書き込み又は消去が正常に実行されたか否かを判定する手段と、前記判定手段によって、不良と判定されたメモリセルのアドレスを一時的に退避する揮発性の第1記憶手段と、前記判定手段によって、不良と判定されたメモリセルを冗長セルに置換する手段と、前記置換手段で置き換えた冗長セルに対する書き込み又は消去が正常に実行されたか否かを再判定する手段と、テスト情報及び前記第1記憶手段に記憶されたフェイルアドレス情報を記憶する不揮発性の第2記憶手段とを具備する半導体装置が提供される。
また、この発明の一態様によると、メモリセルをテストするステップと、前記テストの結果、不良と判定されたメモリセルのフェイルアドレス情報を揮発的に記憶するステップと、前記テストの結果、不良と判定されたメモリセルを冗長セルに置換するステップと、置換した冗長セルに対して再テストを実行するステップと、テスト情報及び前記揮発的に記憶したフェイルアドレス情報を一括して不揮発的に記憶するステップと、前記テスト終了後、外部から前記不揮発的に記憶されているテスト情報及びフェイルアドレス情報をモニタするステップとを具備する半導体装置の自己テスト方法が提供される。
この発明によれば、テスト時間を短縮できる半導体装置及びその自己テスト方法が得られる。
以下、この発明の実施形態について図面を参照して説明する。
[第1の実施形態]
図1は、この発明の第1の実施形態に係る半導体装置及びその自己テスト方法について説明するためのもので、BISTに関係する要部を抽出して概略構成を示すブロック図である。
[第1の実施形態]
図1は、この発明の第1の実施形態に係る半導体装置及びその自己テスト方法について説明するためのもので、BISTに関係する要部を抽出して概略構成を示すブロック図である。
ここでは、NOR型フラッシュメモリを例に取って示しており、シリアルインターフェース(Serial I/F)11、コード格納用ROM12、割り込み回路13、CPU14、周辺レジスタ15、ステータスフラグ16、書き込み回路17、消去回路18、読み出し回路19、履歴セル20、冗長セル21、フラッシュセル(Flash Cell)22、比較回路23、FAM(Fail Address Memory)24、フューズセル25及びセレクタ26等を備えている。
上記シリアルインターフェース11には、イネーブル信号EN、クロック信号SCLK及び出力イネーブル信号OEが入力され、データの入出力(I/O)を行う。このシリアルインターフェース11は、イネーブル信号ENによってBIST(自己テスト)モードが指定されたことを検知したときに上記コード格納用ROM12を起動し、このROM12に格納されているコードをCPU14に供給する。上記コード格納用ROM12には、BISTでどのような動作/テストを行うかを記したコードが格納されている。上記割り込み回路13は、上記シリアルインターフェース11へのシリアル割り込み要求の入力を元に割り込みベクタを生成する。上記CPU14は、この割り込み回路13で生成した割り込みベクタに応じてROM12から読み出されたコードを解読する。
上記書き込み回路17、消去回路18及び読み出し回路19は、フラッシュセル22の動作を制御する制御回路として働く。上記書き込み回路17はCPU14から周辺レジスタ15に供給された制御データに基づいて、フラッシュセル22へのデータの書き込み制御を行う。上記消去回路18はCPU14から周辺レジスタ15に供給された制御データに基づいて、フラッシュセル22の記憶データの消去の制御を行う。上記読み出し回路19の制御によってフラッシュセル22から読み出されたデータは、周辺レジスタ15に供給され、この周辺レジスタ15のデータがCPU14に供給される。そして、フラッシュセル22から読み出されたデータと期待値とが不一致の場合に、そのアドレス(フェイルアドレス)がFAM24に格納(一時的に待避)される。この際、FAM24にはロウ置換方式、カラム置換方式、ブロック置換方式等のリダンダンシ方式に応じたフェイルアドレス情報が記憶され、最終的に置き換え動作で使用される。FAM24に記憶されたフェイルアドレス情報とコード格納用ROM12に格納されているリダンダンシ制御用のコード(自己テストプログラム)は、冗長セル21におけるリダンダンシ方式の使用順位又は優先順位に応じて選択される。例えば、ロウ置換方式で救済する場合にはこのリダンダンシ方式で必要となるフェイルロウアドレスとリダンダンシ制御用コードが選択され、ロウ置換方式で救済できない場合にはカラム置換方式、あるいはブロック置換方式でそれぞれ必要とされるフェイルアドレスとリダンダンシ制御用コードが選択される。
揮発性のFAM24に格納されたフェイルアドレス情報は、テスト終了時にフューズセル(Fuse Cell)25に不揮発のフェイルアドレス情報として一括して書き込まれる。また、このフューズセル25には、実行されたBISTプログラムのテスト認識番号、パス/フェイル結果、冗長セルの使用/未使用の情報、及び冗長セルの数(冗長セル行、冗長セル列又は冗長セルブロックの数)等のテスト情報も書き込まれる。上記フューズセル25に格納されたフェイルアドレス情報やテスト情報は、テストの実行後にシリアルインターフェース11を介して外部からモニタ可能になっている。上記FAM24とフューズセル25から読み出されたフェイルアドレス情報は、セレクタ26に供給されて選択される。このセレクタ26で選択されたフェイルアドレス情報と外部から入力されたアドレスAddとが比較回路23で比較され、その比較結果が冗長セル21及びフラッシュセル22に供給される。そして、フェイルアドレスがアクセスされた時に、フラッシュセル22に代えて冗長セル21の対応するアドレスが選択されるようになっている。
図2(a),(b)はそれぞれ、上記図1に示した回路におけるフラッシュセル22の構成例を示しており、(a)図はパターン平面図、(b)図は回路図である。(a)図に示すように、メモリセル行MC11,MC12の各々のメモリセルM11(1),M11(2),M11(3),…とM12(1),M12(2),M12(3),…は、各ビット線コンタクトBCを挟むように配置されており、これらメモリセル行MC11,MC12とビット線コンタクトBCを挟んでソース線SL10,SL11が配置されている。メモリセル行MC13,MC14の各々のメモリセルM13(1),M13(2),M13(3),…とM14(1),M14(2),M14(3),…は、各ビット線コンタクトBCを挟むように配置されており、これらメモリセル行MC13,MC14とビット線コンタクトBCを挟んでソース線SL11,SL12が配置されている。上記ソース線SL11は上記隣接するメモリセル行MC12,MC13で共用され、上記ソース線SL12は隣接するメモリセル行MC14,MC15(図示せず)で共用される。上記ソース線SL10も同様に隣接するメモリセル行MC10,MC11で共用されている。
(b)図は、(a)図における破線Tで囲んだ領域の回路図である。図示するように、同一行のメモリセルM11(1),M11(2),…のコントロールゲートはコントロールゲート線(ワード線)CG10に共通接続され、ドレインはビット線コンタクトBCを介して対応する個々のビット線BL10,BL11,…に接続され、ソースはソース線SL10に共通接続されている。また、同一行のメモリセルM12(1),M12(2),…のコントロールゲートは、コントロールゲート線(ワード線)CG11に共通接続され、ドレインはビット線コンタクトBCを介して対応する個々のビット線BL10,BL11,…に接続され、ソースはソース線SL11に共通接続されている。
図3は、上記図2(a),(b)に示したフラッシュセル22におけるメモリセルの閾値電圧の分布状態を示す模式図である。書き込み状態(データ“0”)のメモリセルの閾値電圧Vthは、電圧PVより高い領域に分布している。
一方、消去状態(データ“1”)のメモリセルの閾値電圧Vthは、上記電圧PVより低い電圧OEVからEVの間に分布している。
次に、上記のような構成において図4のタイミングチャート及び図5のフローチャートにより動作を説明する。図4はシリアルインターフェース11を介してBISTプログラムを起動する際のタイミングチャートを示しており、図5は書き込み動作時のフローチャートを示している。
BISTプログラムの起動は、シリアルインターフェース11にイネーブル信号ENを供給することにより行い、予め定められたプロトコルにしたがってデータがシリアル入力される。
図4及び図5に示すように、時点t0にイネーブル信号ENが“H”レベルに立ち上がると、シリアルインターフェース11に、クロック信号SCLKに同期して8ビットのデータ(bit 0〜bit 8)が入力される(STEP1)。
シリアルデータの入力が完了し、時点t1にシリアル割り込み要求が入力されると、割り込み回路13によりCPU14が起動され(STEP2)、シリアル入力されたデータ(JP Add Reg)がコード格納用ROM12のジャンプ先アドレス(テスト開始アドレス)として供給される(時点t2)。これによって、ROM12からコードが順次読み出される。そして、読み出されたコードに応じてCPU14による制御動作(書き込み/消去)が実行される。この際、CPU14から周辺レジスタ15にアドレスとデータが供給され(時点t3)、時点t4のレジスタライト命令に応答して周辺レジスタ15に取り込まれる。この周辺レジスタ15のデータに基づいて、書き込み回路17と消去回路18による書き込み/消去動作が行われる。
例えば、書き込み動作の場合には、書き込みに先立ってカウンタの計数値Nを0に設定し(STEP3)、書き込み回路17を動作させてフラッシュセル22にデータを書き込む(STEP4)。上記カウンタの計数値Nは、ロウ置換方式の場合には冗長セル行の数、カラム置換方式の場合には冗長セル列の数、ブロック置換方式の場合には冗長セルブロックの数に対応する。
その後、この書き込み動作が期待通りに行われたか、書き込んだデータを読み出し(STEP5)、読み出したセルデータと予め設定された期待値とを比較して、パス(Pass)/フェイル(Fail)を判定する(STEP6)。比較の結果、一致(パス)していれば、CPU14はステータスフラグ16にパス情報を書き込み(Status=Pass)、HALT(停止)状態になる(STEP7)。そして、このBISTの対象となっているチップは、次にシリアルデータが入力されるまでこの状態を保持する。
一方、比較結果が不一致(フェイル)であれば、予め用意した冗長セル21が全て使用済みか否か判定する(STEP10)。すなわち、冗長セル21が全て使用済みでFAM24が全て埋まっている場合には、ステータスフラグ16にフェイル情報を書き込む(Status=Fail)(STEP12)。図5では、冗長セル行、冗長セル列又は冗長セルブロックが99個の場合を示しており、計数値Nが100になると救済は不可能であるので、このチップは不良品となる。不良チップであると判定された場合には、電源電圧低下等の不良チップの悪影響を最低限に留めるため、以降のシリアル入力の受付を一切禁止する。
未使用の冗長セル21があり、FAM24に空き領域がある(N=100でない)場合には、フラッシュセル22におけるフェイルアドレスのメモリセルをリダンダンシ方式に応じて冗長セル21に置換し、FAM24にフェイルアドレス情報を書き込み、計数値Nに1を加え(STEP11)、置換した冗長セル21に再書き込みを行う(STEP4)。そして、この冗長セル21のデータを読み出して(STEP5)再判定する(STEP6)。
再判定の結果、一致していれば、CPU14からステータスフラグ16にパスを書き込み、書き込み回路17から履歴セル20に冗長セル21の使用情報等のテスト履歴を書き込む(STEP8)。履歴セル20にテスト履歴を格納するのは、複数のチップに対してBISTを並列的に行う場合に、テストが正常に行われたか否かをチップ毎に判定するためである。
再判定の結果、不一致であれば、指定済みのFAM24の領域を使用禁止状態にしてFAM24の空き領域を再検索する。そして、上述した動作を未使用の冗長セル21があり、FAM24に空き領域がある限り繰り返す。
最終的な冗長セル21の置換情報は、不揮発に記憶する必要があるので、テスト終了時点でFAM24の使用履歴があれば、このFAM24のフェイルアドレス情報を不揮発性のフューズセル25に一括して書き込む作業を行う。また、このフューズセル25には、実行されたBISTプログラムのテスト認識番号、パス/フェイル結果、履歴セル20に書き込まれた冗長セル21の使用/未使用の情報等のテスト情報も書き込まれる。
これらのテスト情報やフェイルアドレス情報は、テストの実行後にシリアルインターフェース11を介してシリアル出力され(Serial Out)、外部のICテスタ等でモニタされる(STEP9,14)。この際、実行されるBISTプログラムのテスト認識番号と履歴格納領域のアドレスとを対応させ、履歴データを読み出すことにより、フェイルカテゴリの作成/歩留まり解析を容易に実施できる。
上述したような一連のテストで良品と判断されたチップは、外部から入力されるアドレスAddとフューズセル25で記憶しているフェイルアドレス情報とを比較回路23で比較し、一致している場合にはフラッシュセル22に代えて冗長セル21がアクセスされることになり、正常な書き込み、消去及び読み出し動作が行われる。
なお、上記冗長セル21によるリダンダンシ方式が、ロウ置換方式、カラム置換方式、ブロック置換方式と複数ある場合は、実行されるテストに応じて、使用優先順位をコード格納用ROM12に指定することにより選択可能である。このテスト方式の切り替えは、フューズセル25に書き込まれたフェイルアドレス情報に基づいて行われる。
また、上述した説明では、主に書き込み動作を例に取って説明したが、消去も同様な手順で行われる。
従って、この発明によれば、半導体装置がフェイルアドレス情報を不揮発に記憶しており、且つこのフェイルアドレス情報を外部からアクセスできるので、テスト時にテスタにこの情報を読み出すことによりテスト時間を短縮できる。しかも、複数チップをテストするときに、チップ毎にフェイルアドレス情報を取り込むことができるので、この点からもテスト時間を短縮できる。
また、フェイルアドレス情報をFAM24に一時的に記憶しておき、冗長セル21に置き換えたときに再テストするので、冗長セル21の良否も判定してより信頼性の高いテストが実行できる。
更に、フューズセル25には、フェイルアドレス情報だけでなく、実行されたBISTプログラムのテスト認識番号、パス/フェイル結果、冗長セルの使用/未使用の情報、及び冗長セルの数(冗長セル行、冗長セル列又は冗長セルブロックの数)等のテスト情報も書き込まれるので、ユーザがテストの履歴を見たいとき、例えば希望のテストプログラムを全てパスしているか、あるいは冗長セルをどのアドレスで使用しているか等も外部からモニタできる。
[第2の実施形態]
上述した第1の実施形態では、テスト装置上、あるいはテスト間で電源が遮断されるケースでは、FAM24に記憶されているフェイルアドレス情報がクリアされてしまうので、電源遮断前にフューズセル(Fuse Cell)へ書き込みを行うようにした。
上述した第1の実施形態では、テスト装置上、あるいはテスト間で電源が遮断されるケースでは、FAM24に記憶されているフェイルアドレス情報がクリアされてしまうので、電源遮断前にフューズセル(Fuse Cell)へ書き込みを行うようにした。
しかし、フューズセル25への書き込みコマンドを専用で設ければ、外部から入力されるシリアルコマンドにより任意のタイミングで実行可能である。この場合には、次に電源再投入後、揮発性のFAM24はクリア状態にあるので、電源投入をトリガにしてフューズセル25からFAM24へのデータ更新を行う。
以上により、揮発性のFAM24を電源遮断前と同じ状態で使用可能であり、連続的なテストが実行できる。
従って、上記のような半導体装置及びその自己テスト方法によれば、上述した第1の実施形態と同様にテスト時間を短縮できる。
なお、上記各実施形態では、コード格納用ROM12を設ける場合を例に取って説明したが、フラッシュセル22の一部の記憶領域をコード格納用に流用しても良い。履歴セル20も同様に、フラッシュセル22の一部の記憶領域を流用できる。
また、NOR型フラッシュメモリを例に取って説明したが、同様にして他の不揮発性半導体記憶装置にも適用可能であり、半導体記憶装置と論理回路を1チップに混載した半導体装置、あるいはSOC(システムオンチップ)等にも適用できる。
以上第1,第2の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
11…シリアルインターフェース、12…コード格納用ROM、13…割り込み回路、14…CPU、15…周辺レジスタ、16…ステータスフラグ、17…書き込み回路、18…消去回路、19…読み出し回路、20…履歴セル、21…冗長セル、22…フラッシュセル、23…比較回路、24…FAM、25…フューズセル、26…セレクタ、M10(1)〜M14(6)…メモリセル、EN…イネーブル信号、SCLK…クロック信号、I/O…入出力信号、OE…出力イネーブル信号。
Claims (5)
- 自己テストモードが指定されたときに動作するシリアルインターフェースと、
前記シリアルインターフェースに外部から入力されたシリアルデータに基づいて、予め記憶された自己テストプログラムを読み出す手段と、
前記読み出し手段で読み出した自己テストプログラムを解読する手段と、
前記解読手段による解読結果に応じて、メモリセルに対する書き込み、消去及び読み出しを制御する手段と、
前記メモリセルに対する書き込み又は消去が正常に実行されたか否かを判定する手段と、
前記判定手段によって、不良と判定されたメモリセルのアドレスを一時的に退避する揮発性の第1記憶手段と、
前記判定手段によって、不良と判定されたメモリセルを冗長セルに置換する手段と、
前記置換手段で置き換えた冗長セルに対する書き込み又は消去が正常に実行されたか否かを再判定する手段と、
テスト情報及び前記第1記憶手段に記憶されたフェイルアドレス情報を記憶する不揮発性の第2記憶手段と
を具備することを特徴とする半導体装置。 - 前記読み出し手段は、前記冗長セルにおけるリダンダンシ方式に応じた自己テストプログラムを、使用順位又は優先順位にしたがって読み出すことを特徴とする請求項1に記載の半導体装置。
- 前記第2記憶手段に記憶されたテスト情報及びフェイルアドレス情報は、前記シリアルインターフェースを介して外部に出力されることを特徴とする請求項1に記載の半導体装置。
- メモリセルをテストするステップと、
前記テストの結果、不良と判定されたメモリセルのフェイルアドレス情報を揮発的に記憶するステップと、
前記テストの結果、不良と判定されたメモリセルを冗長セルに置換するステップと、
置換した冗長セルに対して再テストを実行するステップと、
テスト情報及び前記揮発的に記憶したフェイルアドレス情報を一括して不揮発的に記憶するステップと、
前記テスト終了後、外部から前記不揮発的に記憶されているテスト情報及びフェイルアドレス情報をモニタするステップと
を具備することを特徴とする半導体装置の自己テスト方法。 - 前記再テストを実行するステップで、不良と判定され且つ冗長セルで救済できない場合に、それ以降のテストを受け付けず、前記再テスト結果の情報を出力し続けることを特徴とする請求項4に記載の半導体装置の自己テスト方法。
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