JP4743631B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4743631B2
JP4743631B2 JP2006287249A JP2006287249A JP4743631B2 JP 4743631 B2 JP4743631 B2 JP 4743631B2 JP 2006287249 A JP2006287249 A JP 2006287249A JP 2006287249 A JP2006287249 A JP 2006287249A JP 4743631 B2 JP4743631 B2 JP 4743631B2
Authority
JP
Japan
Prior art keywords
semiconductor substrate
electrode
layer
wiring layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006287249A
Other languages
English (en)
Other versions
JP2008108764A (ja
Inventor
祐一 森田
崇 野間
裕之 篠木
眞三 石部
勝彦 北川
登 大久保
和央 岡田
紘士 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
System Solutions Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Sanyo Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd, Sanyo Semiconductor Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2006287249A priority Critical patent/JP4743631B2/ja
Priority to TW096136517A priority patent/TWI349982B/zh
Priority to US11/875,438 priority patent/US7589388B2/en
Priority to CN200710166886.7A priority patent/CN100546021C/zh
Publication of JP2008108764A publication Critical patent/JP2008108764A/ja
Application granted granted Critical
Publication of JP4743631B2 publication Critical patent/JP4743631B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10156—Shape being other than a cuboid at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体装置に関し、特に、パッケージ型の半導体装置及びその製造方法に関するものである。
近年、新たなパッケージ技術として、ＣＳＰ(Chip Size Package)が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
従来より、ＣＳＰの一種として、ＢＧＡ(Ball Grid Array)型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半導体基板上に設けられたパッド電極と電気的に接続されたボール状の導電端子が複数設けられている。
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに実装することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ(Small Outline Package)やＱＦＰ(Quad Flat Package)等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有するため、幅広く用いられている。
図１４は、従来のＢＧＡ型の半導体装置１１０の概略構成を示す断面図である。シリコン（Ｓｉ）等から成る半導体基板１００の表面には、ＣＣＤ(Charge Coupled Device)型イメージセンサやＣＭＯＳ型イメージセンサ等のデバイス素子１０１が形成され、さらに、パッド電極１０２が第１の絶縁膜１０３を介して形成されている。また、半導体基板１００の表面には、例えばガラス基板１０４がエポキシ樹脂等から成る接着層１０５を介して接着されている。また、半導体基板１００の側面及び裏面には、シリコン酸化膜もしくはシリコン窒化膜等から成る第２の絶縁膜１０６が形成されている。
第２の絶縁膜１０６上には、パッド電極１０２と電気的に接続された配線層１０７が形成されている。配線層１０７は、半導体基板１００の側面及び裏面に形成されている。また、第２の絶縁膜１０６及び配線層１０７を被覆して、ソルダーレジスト等から成る保護層１０８が形成されている。配線層１０７上の保護層１０８の所定領域には開口部が形成され、この開口部を通して配線層１０７と電気的に接続されたボール状の導電端子１０９が形成されている。
上述した技術は、例えば以下の特許文献に記載されている。
特開２００５−０７２５５４号公報
上述したようなパッケージ型の半導体装置が組み込まれる装置全体として、低背化・小型化が要求されている。
また、上述した従来の半導体装置１１０では、製造プロセスの過程や実際の使用状態において水，薬液，金属イオンなどの腐食の原因となる物質が浸入し、配線層１０７が腐食するという問題があった。
そこで本発明は、信頼性が高く、より小型の装置を実現できるパッケージ型の半導体装置及びその製造方法を提供することを目的とする。
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、その表面上にデバイス素子が形成された半導体基板と、前記デバイス素子と電気的に接続されたパッド電極と、前記半導体基板の側面及び裏面を被覆する絶縁膜と、前記パッド電極と電気的に接続され、前記半導体基板の側面に沿って前記絶縁膜上に形成された配線層と、金属からなり前記配線層を被覆する電極接続層と、前記電極接続層上に形成され、前記半導体基板の側面側から外部に露出し、前記半導体基板の側面に沿って形成され、かつ前記配線層を介して前記パッド電極と電気的に接続された側壁電極と、前記側壁電極を囲むとともに、前記半導体基板の裏面側を被覆し、前記側壁電極と重畳する領域に開口を有する保護層とを備えることを特徴とする。
また、本発明の半導体装置の製造方法は、デバイス素子及び前記デバイス素子と電気的に接続されたパッド電極がその表面上に形成された半導体基板を準備し、前記半導体基板の裏面側から前記半導体基板の一部を除去して、前記パッド電極の少なくとも一部を露出させる工程と、前記露出されたパッド電極と電気的に接続された配線層を、前記半導体基板の側面に絶縁膜を介して形成する工程と、前記配線層を被覆するように、金属からなる電極接続層を形成する工程と、前記半導体基板の裏面側を被覆し、側壁電極形成領域に開口部を有する保護層を形成する工程と、前記保護層が開口した領域の前記電極接続層上に、前記半導体基板の側面側から外部に露出し、前記配線層を介して前記パッド電極と電気的に接続された側壁電極を、前記半導体基板の側面に沿って形成する工程とを備えることを特徴とする。
本発明では、従来のように半導体基板の裏面上にボール状の導電端子を形成せず、半導体基板の側面に沿って側壁電極が形成されている。そのため、従来に比して半導体装置の低背化を図ることができる。また、本発明では、半導体基板の側面に沿って配線層が形成され、さらに半導体基板の側面に沿って側壁電極が形成されている。そのため、側壁電極が外部からの腐食物質の浸入を防ぎ、配線層の腐食を従来に比して抑えることができる。
次に、本発明の実施形態について図面を参照しながら説明する。図１乃至図１０はそれぞれ製造工程順に示した断面図あるいは平面図である。
まず、図１に示すように、その表面にデバイス素子１（例えば、ＣＣＤや赤外線センサーやＣＭＯＳセンサー等の受光素子や発光素子またはその他の半導体素子）が形成されたシリコン（Ｓｉ）等から成る半導体基板２を準備する。半導体基板２は、例えば３００μｍ〜７００μｍ程度の厚さになっている。そして、半導体基板２の表面に第１の絶縁膜３（例えば、熱酸化法やＣＶＤ法等によって形成されたシリコン酸化膜）を例えば２μｍの膜厚に形成する。
次に、スパッタリング法やメッキ法、その他の成膜方法によりアルミニウム（Ａｌ）やアルミニウム合金や銅（Ｃｕ）等の金属層を形成し、その後不図示のレジスト層をマスクとして当該金属層を選択的にエッチングし、第１の絶縁膜３上にパッド電極４を例えば１μｍの膜厚に形成する。パッド電極４は、デバイス素子１やその周辺素子と不図示の配線を介して電気的に接続された外部接続用の電極である。なお、図１ではデバイス素子１の両側にパッド電極４が配置されているが、その位置に限定はなく、デバイス素子１上に配置することもできる。
次に、半導体基板２の表面にパッド電極４の一部上あるいは全部を被覆するパッシベーション膜５（例えば、ＣＶＤ法により形成されたシリコン窒化膜）を形成する。図１では、パッド電極４の一部上を被覆するようにしてパッシベーション膜５が形成されている。
次に、パッド電極４を含む半導体基板２の表面上に、エポキシ樹脂，ポリイミド（例えば感光性ポリイミド），レジスト，アクリル等の接着層６を介して支持体７を貼り合せる。
支持体７は、例えばフィルム状の保護テープでもよいし、ガラスや石英，セラミック，金属等の剛性の基板であってもよいし、樹脂から成るものでもよい。支持体７は、半導体基板２を支持すると共にその素子表面を保護する機能を有するものである。なお、デバイス素子１が受光素子や発光素子である場合には、支持体７は透明もしくは半透明の材料から成り、光を透過させる性状を有するものである。
次に、半導体基板２の裏面に対して裏面研削装置（グラインダー）を用いてバックグラインドを行い、半導体基板２の厚さを所定の厚さ（例えば５０μｍ程度）に薄くする。なお、当該研削工程はエッチング処理でもよいし、グラインダーとエッチング処理の併用でもよい。なお、最終製品の用途や仕様，準備した半導体基板２の当初の厚みによっては、当該研削工程を行う必要がない場合もある。
次に、図２に示すように、半導体基板２のうちパッド電極４に対応する所定の領域のみを、半導体基板２の裏面側から選択的にエッチングし、第１の絶縁膜３を一部露出させる。以下、この露出部分を開口部８とする。
当該半導体基板２の選択的なエッチングについて、図３（ａ），（ｂ）を参照して説明する。図３（ａ），（ｂ）は、下方（半導体基板２側）から見た概略平面図であり、図２は図３（ａ），（ｂ）のＸ−Ｘ線に沿った断面図に対応するものである。
図３（ａ）に示すように、半導体基板２を支持体７の幅よりも狭い、略長方形の形状にエッチングすることもできる。また、図３（ｂ）に示すように、パッド電極４が形成された領域のみをエッチングすることで、半導体基板２の外周が凹凸状になるように構成することもできる。後者の方が、半導体基板２と支持体７の重畳する面積が大きく、支持体７の外周近くまで半導体基板２が残る。そのため、半導体基板２に対する支持体７の支持強度が向上する観点からは、後者の構成が好ましい。また、後者の構成によれば、半導体基板２と支持体７の熱膨張率の差異による支持体７の反りが防止できるため、半導体装置のクラックや剥離が防止できる。なお、図３（ａ），（ｂ）で示した平面形状とは別の形状に半導体基板２をデザインすることも可能である。
また、本実施形態では半導体基板２の横幅が表面側に行くほど広がるように、半導体基板２の側壁が斜めにエッチングされているが、半導体基板２の幅が一定であり、その側壁が支持体７の主面に対して垂直となるようにエッチングすることもできる。
次に、図４に示すように、開口部８内及び半導体基板２の裏面上に第２の絶縁膜９を形成する。この第２の絶縁膜９は、例えばプラズマＣＶＤ法によって形成されたシリコン酸化膜やシリコン窒化膜等の絶縁膜である。
次に、図５に示すように、不図示のレジスト層をマスクとして、第１の絶縁膜３及び第２の絶縁膜９を選択的にエッチングする。このエッチングにより、パッド電極４の一部上からダイシングラインＤＬに至る領域にかけて形成された第１の絶縁膜３及び第２の絶縁膜９が除去され、開口部８の底部においてパッド電極４の少なくとも一部が露出される。
次に、スパッタリング法やメッキ法、その他の成膜方法により、配線層１０となるアルミニウム（Ａｌ）や銅（Ｃｕ）等の導電層を例えば１μｍの膜厚で形成する。その後、不図示のレジスト層をマスクとして当該導電層を選択的にエッチングする。このエッチングによって導電層は、図６に示すように、第２の絶縁膜９を介して半導体基板２の側面に沿って形成された配線層１０となる。また、配線層１０はパッド電極４の少なくとも一部と接続され、半導体基板２の裏面の一部上に延在している。
次に、図７に示すように、配線層１０を被覆する電極接続層１１を形成する。電極接続層１１を形成するのは、アルミニウム等から成る配線層１０と、後述するハンダ等から成る側壁電極１３は接合しにくいという理由や、側壁電極１３の材料がパッド電極４に流入してくることを保護するという理由による。従って、図７に示すように配線層１０全体を被覆するように形成することが好ましい。電極接続層１１は、例えばニッケル（Ｎｉ）層と金（Ａｕ）層をこの順にして積層した層であり、レジスト層をマスクとしてこれらの金属を順次スパッタリングし、その後レジスト層を除去するというリフトオフ法や、メッキ法によって形成することができる。
なお、電極接続層１１の材質は、配線層１０や側壁電極１３の材質に応じて適宜変更することができる。つまり、ニッケル層と金層以外にチタン（Ｔｉ）層，タングステン（Ｗ）層，銅（Ｃｕ）層，スズ（Ｓｎ）層，バナジウム（Ｖ）層，ニッケルバナジウム（ＮｉＶ）層，モリブテン（Ｍｏ）層，タンタル（Ｔａ）層等で構成されていてもよく、配線層１０と側壁電極１３との電気的な接続を介在し、配線層１０を保護する機能を有するのであればその材質は特に限定されず、それらの単層あるいは積層であってもよい。積層構造の例としては、ニッケル層／金層，チタン層／ニッケル層／銅層，チタン層／ニッケル層／金層，チタン層／ニッケルバナジウム層／銅層等である。
次に、図８に示すように、後述する側壁電極１３の形成領域に開口を有する保護層１２を、例えば１０μｍの厚みで形成する。保護層１２の形成は例えば以下のように行う。まず、塗布・コーティング法によりポリイミド系樹脂、ソルダーレジスト等の有機系材料を全面に塗布し、熱処理（プリベーク）を施す。次に、塗布された有機系材料を露光・現像して電極接続層１１の表面を露出させる開口を形成し、その後これに熱処理（ポストベーク）を施すことで、側壁電極１３の形成領域に開口を有する保護層１２を得る。
次に、保護層１２の開口から露出した電極接続層１１上に導電材料（例えばハンダ）をスクリーン印刷し、この導電材料を熱処理でリフローさせる。こうして、図９に示すように配線層１０及び電極接続層１１を介してパッド電極４と電気的に接続された側壁電極１３が半導体基板２の側面に沿って形成される。本実施形態における側壁電極１３は、パッド電極４の形成位置にほぼ対応しており、支持体７の外周に沿って形成されている。また、半導体基板２の側面側から外部に露出している。
なお、側壁電極１３の形成方法は上記に限定されることはなく、電極接続層１１をメッキ電極として用いた電解メッキ法や、ディスペンサを用いてハンダ等を所定領域に塗布するいわゆるディスペンス法（塗布法）等で形成することもできる。また、側壁電極１３は、金や銅，ニッケルを材料としたものでもよく、その材料は特に限定されない。
次に、ダイシングラインＤＬに沿って切断し、個々の半導体装置２０に分割する。なお、個々の半導体装置２０に分割する方法としては、ダイシング法，エッチング法，レーザーカット法等がある。なお、支持体７は半導体基板２に貼り付けたままでもよいが、ダイシング工程の前後で半導体基板２から剥離させてもよい。
図１０は半導体装置２０の裏面側（支持体７が形成されていない側）から見た平面図の概略である。このように、半導体装置２０は、側壁電極１３が外周に沿って複数点在している。なお、図９の半導体装置２０は、図１０のＺ−Ｚ線に沿った断面図に対応する。
本実施形態では、従来構造（図１４参照）のように半導体基板の裏面上にボール状の導電端子を形成せず、半導体基板の側面に沿って側壁電極１３が形成されている。そのため、従来に比して半導体装置の低背化を図ることができる。
また、半導体基板２の側面に沿って配線層１０が形成され、当該配線層１０は側壁電極１３で被覆されている。そのため、側壁電極１３が配線層１０への腐食物質の浸入を防ぎ、配線層１０の腐食を従来に比して抑えることができる。また、配線層１０を被覆する電極接続層１１によっても、配線層１０への腐食物質の浸入を防止することができる。
ところで、半導体基板２の裏面に配線材料（例えばアルミニウム）が仮に広く形成されている場合には、支持体７側から入射した特定の波長の光（例えば赤外線）が半導体基板２を透過し、配線材料によってデバイス素子１側に反射する場合がある。このことは、デバイス素子１が受光素子である場合、出力画像に配線パターンの模様が映りこむ問題の原因となり得る。
しかし、本実施形態では、当該問題を回避することができる。従来構造では、ボール状の導電端子１０９を形成するために、半導体基板の裏面にある程度の長さの配線層を延在させる必要があった。これに対して本実施形態では、側壁電極１３の形成によって、従来構造に比して半導体基板２の裏面上の配線層１０の長さを短くすることができたからである。
また、上記配線パターンの映り込みの問題を解消することができるため、半導体基板２の平面的な面積に占めるデバイス素子１の面積を広げることができる。そして、これによって例えば受光領域や発光領域を広げることが可能となり、高性能な半導体装置をより小型に製造できる利点がある。
次に、半導体装置２０が回路基板（モジュール基板）に実装された場合の例について説明する。なお、以下の説明では、デバイス素子１がＣＣＤ型やＣＭＯＳ型のイメージセンサ等の受光素子であり、半導体装置２０がカメラモジュールの撮像装置として用いられ場合を例として説明する。
例えば図１１に示すように、プリント基板のような回路基板３０の外部電極３１に側壁電極１３が直接接続される。また、図示はしないが側壁電極１３と他の装置の電極とは、ボンディングワイヤや配線等の導電性物質を介して間接的に接続される場合もある。
なお、図１１に示すように、回路基板３０のうち、デバイス素子１の受光領域と重畳した位置であって、側壁電極１３と重畳しない位置に特定の波長の光を吸収する層（例えば赤外線吸収層３２）を形成してもよい。赤外線吸収層３２は、例えば黒色顔料等の赤外線吸収材料が添加された樹脂層から成る。かかる構成によれば、支持体７側から入射して半導体基板２を透過した赤外線が回路基板３０の表面によってデバイス素子１側に反射することを防止することができる。
あるいは、図１１における赤外線吸収層３２に替えて、反射層３３を当該位置に形成してもよい。反射層３３は、支持体７から半導体基板２を介してその裏面の方向に入射される特定の波長の光（例えば赤外線）をさらに先まで透過させず、デバイス素子１側に反射させる機能を有する層である。反射層３３は、例えばアルミニウムや銅等の金属材料を含み、ＣＶＤ法やスパッタリング法等の成膜法によって形成される。かかる構成によれば、支持体７側から入射して半導体基板２を透過して反射層３３に達した光がデバイス素子１側に反射される。そのため、デバイス素子１に対する光強度が上昇し、出力画像のコントラストを向上させることができる。
また、半導体装置２０の回路基板への実装は図１２に示すように行うこともできる。図１２に示すように、回路基板３５には凹部３６が形成されており、当該凹部３６に凸部（半導体装置２０の半導体基板２側）を埋め込むようにして半導体装置２０が載置されている。凹部３６の形成は、例えばレーザー照射によるエッチングやドリルによる切削等により行われる。回路基板３５の凹部３３の段差で高くなった表面上には外部電極３７が形成されている。
そして、側壁電極１３のうち支持体７に近い部分と外部電極３７とが直接接続されている。なお、凹部３６の側面に沿って外部電極３８を設け、当該外部電極３８と側壁電極１３とを直接接続してもよい。このように、本実施形態に係る半導体装置によれば、回路基板への実装の仕方にバリエーションを持たせることができ、設計の自由度が向上する。
また、従来構造（図１４参照）では、回路基板に半導体装置１１０を実装させた後に、導電端子１０９の形成部分に導電材料を補充することは困難である。つまり、導電端子１０９を構成する導電材料が不足した状態で半導体装置が完成し、その後回路基板に実装されてしまった場合には接続不良の問題が生じ、これを解消することは難しい。これに対して本実施形態では、側壁電極１３が半導体基板２の側面に沿って形成されている。そのため、回路基板への実装後に、例えば図１２の半導体装置２０と回路基板３５の間から矢印４０に示すように側壁電極１３の材料（例えばハンダ）を補充し、接続不良の問題を事後的に解消することができる。
なお、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で設計変更が可能であることは言うまでも無い。例えば図１３に示すように、配線層１０を形成する工程の際に、配線層１０が半導体基板２の裏面の一部上に延在しないように形成することもできる。また、同図に示すように、電極接続層１１についても半導体基板２の裏面の一部上に延在しないように形成することもできる。このように配線層１０や電極接続層１１をパターニングすることで、側壁電極１３が半導体基板２の裏面側から突出することを抑え、半導体装置の更なる低背化を図ることも可能である。なお、この場合の側壁電極１３は、ディスペンス法で形成することが好ましい。
また、側壁電極１３が半導体基板２の裏面側から突出することを抑える別の実施形態として、図７に示すように半導体基板２の裏面の一部上に延在する配線層１０及び電極接続層１１を形成した後に、図１３で示したように電極接続層１１を被覆するとともに半導体基板２の裏面側を被覆する保護層１２を形成し、その後保護層１２で被覆されていない電極接続層１１上に側壁電極１３を形成することもできる。
本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する平面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する平面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の他の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 従来の半導体装置を説明する断面図である。
符号の説明
１ デバイス素子 ２ 半導体基板 ３ 第１の絶縁膜 ４ パッド電極
５ パッシベーション膜 ６ 接着層 ７ 支持体 ８ 開口部
９ 第２の絶縁膜 １０ 配線層 １１ 電極接続層 １２ 保護層
１３ 側壁電極 ２０ 半導体装置 ３０ 回路基板 ３１ 外部電極
３２ 赤外線吸収層 ３３ 反射層 ３５ 回路基板 ３６ 凹部
３７ 外部電極 ３８ 外部電極 １００ 半導体基板
１０１ デバイス素子 １０２ パッド電極 １０３ 第１の絶縁膜
１０４ ガラス基板 １０５ 接着層 １０６ 第２の絶縁膜
１０７ 配線層 １０８ 保護層 １０９ 導電端子 １１０ 半導体装置
ＤＬ ダイシングライン

Claims (8)

  1. その表面上にデバイス素子が形成された半導体基板と、
    前記デバイス素子と電気的に接続されたパッド電極と、
    前記半導体基板の側面及び裏面を被覆する絶縁膜と、
    前記パッド電極と電気的に接続され、前記半導体基板の側面に沿って前記絶縁膜上に形成された配線層と、
    金属からなり前記配線層を被覆する電極接続層と、
    前記電極接続層上に形成され、前記半導体基板の側面側から外部に露出し、前記半導体基板の側面に沿って形成され、かつ前記配線層を介して前記パッド電極と電気的に接続された側壁電極と、
    前記側壁電極を囲むとともに、前記半導体基板の裏面側を被覆し、前記側壁電極と重畳する領域に開口を有する保護層とを備えることを特徴とする半導体装置。
  2. 前記半導体基板の表面上に接着層を介して貼り合わされた支持体を備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記配線層は、前記半導体基板の裏面の一部上に延在していることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. デバイス素子及び前記デバイス素子と電気的に接続されたパッド電極がその表面上に形成された半導体基板を準備し、
    前記半導体基板の裏面側から前記半導体基板の一部を除去して、前記パッド電極の少なくとも一部を露出させる工程と、
    前記露出されたパッド電極と電気的に接続された配線層を、前記半導体基板の側面に絶縁膜を介して形成する工程と、
    前記配線層を被覆するように、金属からなる電極接続層を形成する工程と、
    前記半導体基板の裏面側を被覆し、側壁電極形成領域に開口部を有する保護層を形成する工程と、
    前記保護層が開口した領域の前記電極接続層上に、前記半導体基板の側面側から外部に露出し、前記配線層を介して前記パッド電極と電気的に接続された側壁電極を、前記半導体基板の側面に沿って形成する工程とを備えることを特徴とする半導体装置の製造方法。
  5. 前記半導体基板の表面上に接着層を介して支持体を貼り合わせる工程を備えることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記絶縁膜は前記半導体基板の裏面上にも形成され、
    前記配線層を形成する工程では、前記配線層が前記半導体基板の裏面の前記絶縁膜の一部上に延在するように形成することを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
  7. 凹部を有し前記凹部の周囲の表面又は前記凹部内の側面に外部電極を有した回路基板を備え、
    前記凹部内に前記半導体基板が載置され、前記外部電極と、露出した前記側壁電極が直接接続されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
  8. 前記側壁電極を形成する工程の後、
    回路基板に形成された凹部内に、前記半導体基板を載置し、前記回路基板の前記凹部の周囲の表面又は前記凹部内の側面に設けられた外部電極と、露出した前記側壁電極を直接接続する工程を含むことを特徴とする請求項４乃至請求項６のいずれかに記載の半導体装置の製造方法。
JP2006287249A 2006-10-23 2006-10-23 半導体装置及びその製造方法 Expired - Fee Related JP4743631B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2006287249A JP4743631B2 (ja) 2006-10-23 2006-10-23 半導体装置及びその製造方法
TW096136517A TWI349982B (en) 2006-10-23 2007-09-29 Semiconductor device and method for making the same
US11/875,438 US7589388B2 (en) 2006-10-23 2007-10-19 Semiconductor device and method of manufacturing the same
CN200710166886.7A CN100546021C (zh) 2006-10-23 2007-10-23 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006287249A JP4743631B2 (ja) 2006-10-23 2006-10-23 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2008108764A JP2008108764A (ja) 2008-05-08
JP4743631B2 true JP4743631B2 (ja) 2011-08-10

Family

ID=39390642

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006287249A Expired - Fee Related JP4743631B2 (ja) 2006-10-23 2006-10-23 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US7589388B2 (ja)
JP (1) JP4743631B2 (ja)
CN (1) CN100546021C (ja)
TW (1) TWI349982B (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008166381A (ja) * 2006-12-27 2008-07-17 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7566944B2 (en) * 2007-01-11 2009-07-28 Visera Technologies Company Limited Package structure for optoelectronic device and fabrication method thereof
CN101587903B (zh) * 2008-05-23 2011-07-27 精材科技股份有限公司 电子元件封装体及其制作方法
US7723150B2 (en) * 2008-06-27 2010-05-25 United Microelectronics Corp. Image sensor and fabricating method thereof
CN102496622B (zh) * 2011-11-25 2016-03-30 格科微电子（上海）有限公司 图像传感器芯片的封装方法以及摄像模组
CN102623471B (zh) * 2012-03-27 2015-09-09 格科微电子（上海）有限公司 图像传感器的封装方法
JP6136349B2 (ja) * 2013-02-22 2017-05-31 セイコーエプソン株式会社 電子デバイス、電子機器及び移動体
US20140326856A1 (en) * 2013-05-06 2014-11-06 Omnivision Technologies, Inc. Integrated circuit stack with low profile contacts
FR3086797B1 (fr) * 2018-09-27 2021-10-22 St Microelectronics Tours Sas Circuit electronique comprenant des diodes
KR102518803B1 (ko) 2018-10-24 2023-04-07 삼성전자주식회사 반도체 패키지
US11043437B2 (en) * 2019-01-07 2021-06-22 Applied Materials, Inc. Transparent substrate with light blocking edge exclusion zone
DE102019129411A1 (de) * 2019-09-12 2021-03-18 Wika Alexander Wiegand Se & Co. Kg Aufnehmerkörper mit einem Messelement und Herstellungsverfahren für einen Aufnehmerkörper

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0917913A (ja) * 1995-06-29 1997-01-17 Toshiba Corp 電子回路装置
JP2002093944A (ja) * 2000-09-11 2002-03-29 Oki Electric Ind Co Ltd 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
JP2003007909A (ja) * 2001-04-17 2003-01-10 Mitsubishi Electric Corp 半導体装置の製造方法とそれによる半導体装置およびこれを用いた電子機器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429036B1 (en) * 1999-01-14 2002-08-06 Micron Technology, Inc. Backside illumination of CMOS image sensor
US7340181B1 (en) * 2002-05-13 2008-03-04 National Semiconductor Corporation Electrical die contact structure and fabrication method
US6972480B2 (en) * 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
JP4401181B2 (ja) 2003-08-06 2010-01-20 三洋電機株式会社 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0917913A (ja) * 1995-06-29 1997-01-17 Toshiba Corp 電子回路装置
JP2002093944A (ja) * 2000-09-11 2002-03-29 Oki Electric Ind Co Ltd 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
JP2003007909A (ja) * 2001-04-17 2003-01-10 Mitsubishi Electric Corp 半導体装置の製造方法とそれによる半導体装置およびこれを用いた電子機器

Also Published As

Publication number Publication date
US7589388B2 (en) 2009-09-15
TW200820385A (en) 2008-05-01
CN100546021C (zh) 2009-09-30
JP2008108764A (ja) 2008-05-08
CN101170090A (zh) 2008-04-30
US20080128914A1 (en) 2008-06-05
TWI349982B (en) 2011-10-01

Similar Documents

Publication Publication Date Title
JP4743631B2 (ja) 半導体装置及びその製造方法
TWI343645B (en) Semiconductor device
JP5258567B2 (ja) 半導体装置及びその製造方法
JP5427337B2 (ja) 半導体装置及びその製造方法、カメラモジュール
US7944015B2 (en) Semiconductor device and method of manufacturing the same
KR100563887B1 (ko) 반도체 장치 및 그 제조 방법
US7633133B2 (en) Semiconductor device and manufacturing method of the same
KR100712159B1 (ko) 반도체 장치 및 그 제조 방법
US8686526B2 (en) Semiconductor device and method of manufacturing the same
JP4828261B2 (ja) 半導体装置及びその製造方法
JP2008166381A (ja) 半導体装置及びその製造方法
JP2008277709A (ja) 半導体装置の製造方法
JP5555400B2 (ja) 半導体装置及びその製造方法
JP5122184B2 (ja) 半導体装置及びその製造方法
JP2010010303A (ja) 半導体装置
JP2007294690A (ja) 半導体装置及びその製造方法
JP2009059819A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091001

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110221

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110307

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110330

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110406

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110427

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110428

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140520

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140520

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140520

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140520

Year of fee payment: 3

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

LAPS Cancellation because of no payment of annual fees