JP4737255B2 - Soi基板を用いた半導体装置 - Google Patents
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Description
本発明の第1実施形態について説明する。図1は、本実施形態にかかる半導体装置の断面図である。この図を参照して、本実施形態の半導体装置の構成について説明する。なお、以下の説明では、図1の紙面上方を半導体装置の表面側、紙面下方を半導体装置の裏面側として説明する。
まず、n型シリコンにて構成されたSOI層1と支持層2とが埋込酸化膜3にて貼り合わされたSOI基板4を用意する。このSOI基板4の製造方法に関しては様々あるが、従来より周知のものであるため、ここでは説明を省略する。
次に、SOI基板4に対してトレンチ5を形成する。例えば、SOI層1の表面にシリコン酸化膜やシリコン窒化膜もしくはレジストなどのマスクを配置したのち、マスクのうちトレンチ5の形成予定箇所を開口させる。このマスクを用いてSOI層1、埋込酸化膜3および支持層3をエッチングし、支持層3の途中位置、つまり支持層3を貫通しない程度の深さのトレンチ5を形成する。このとき、シリコンにて構成されたSOI層1や支持層2とシリコン酸化膜等の絶縁膜にて構成された埋込酸化膜3とでエッチング材料を変える必要がある。この後、熱酸化を行うことでトレンチ5の内壁面に熱酸化膜を形成したのち、熱酸化膜の表面にPoly−Siを配置することによりトレンチ5内を埋め込む。そして、CMP研磨等によりSOI層1の表面に形成されたPoly−Siやマスクなどを除去することにより、トレンチ5内を絶縁膜6にて埋め込んだトレンチ分離部7が構成される。
SOI層1の所望の領域にCMOS10を含めた信号処理回路を周知の形成手法(STI等による素子分離工程、イオン注入および活性化熱処理によるnウェル層12aやpウェル層12bの形成工程、イオン注入および活性化熱処理による各ソース領域13a、13bおよび各ドレイン領域14a、14bの形成工程、熱酸化等によるゲート絶縁膜15a、15bの形成工程、ドープトPoly−Siの堆積およびパターニングによるゲート電極16a、16bの形成工程など)により形成する。これにより、小電力回路部R1が形成される。
支持層2の表層部にパワーMOSFETのトレンチゲート構造部や保護ダイオード30のPN接合部を周知の形成手法(イオン注入および活性化熱処理によるp型ベース領域21やn+型ソース領域22およびp型アノード層31やn型カソード層32の形成工程、トレンチ23の形成工程、熱酸化やシリコン窒化膜の積層によるゲート絶縁膜24の形成工程、ドープトPoly−Siの埋込みおよびエッチバックなどによるゲート電極25の形成工程など)により形成する。
支持層2側を上方に向け、CMP研磨等により支持層2を裏面側から研削し、少なくともトレンチ分離部7を露出させる。その後、支持層2の裏面からn型不純物をイオン注入したのち、活性化熱処理を行うことにより、n+型ドレイン領域26を形成する。続いて、支持層2の裏面に絶縁膜33を成膜したのち、パターニングして保護ダイオード30の裏面に残す。
支持層2の裏面側にAl等の電極層を成膜したのち、パターニングし、パワーMOSFET20の裏面に残すことでドレイン電極27を形成する。
本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対してパワーMOSFET20や保護ダイオード30を複数に分離したものであり、その他に関しては第1実施形態と同様である。
本発明の第3実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して小電力回路部R1におけるCMOS10などの閾値調整を行うようにしたものであり、その他に関しては第1実施形態と同様である。
本発明の第4実施形態について説明する。本実施形態の半導体装置も、第3実施形態と同様に小電力回路部R1におけるCMOS10などの閾値調整を行うものであり、その他に関しては第1実施形態と同様である。
本発明の第5実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対してセンサ等の薄膜構造体を組み合わせたものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
本発明の第6実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対してパワーMOSFET20の絶縁分離をより確実に行うようにしたものであり、その他に関しては第1実施形態と同様である。
本発明の第7実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対してパワーMOSFETをメインセルとセンスセルに分割したものであり、その他に関しては第1実施形態と同様である。
本発明の第8実施形態について説明する。本実施形態の半導体装置は、第7実施形態に示した半導体装置に対して更に温度センサを備えたものであり、その他に関しては第7実施形態と同様である。
本発明の第9実施形態について説明する。本実施形態の半導体装置は、第8実施形態に示した温度センサ60の配置場所を変更したものであり、その他に関しては第8実施形態と同様である。
本発明の第10実施形態について説明する。本実施形態の半導体装置は、第1実施形態に示した半導体装置と同様の構造を、SOI基板4として基板全体がSOI構造とされたものではなく、部分的にSOI構造が形成されたものを用いて構成したものであり、その他に関しては第1実施形態と同様である。
本発明の第11実施形態について説明する。本実施形態の半導体装置は、第10実施形態に対して埋込酸化膜3を複数層形成したものであり、その他に関しては第10実施形態と同様である。
本発明の第12実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対してパワーMOSFET20の構造を変更したものであり、その他に関しては第10実施形態と同様である。
本発明の第13実施形態について説明する。本実施形態では、上記各実施形態のように小電流回路部R1と大電流回路部R2に対して様々な素子を作り込んだときの配線構造について説明する。
本発明の第14実施形態について説明する。本実施形態も、上記各実施形態のように小電流回路部R1と大電流回路部R2に対して様々な素子を作り込んだときの配線構造について説明する。
(1)上記各実施形態では、小電力回路部R1に備えられる信号処理回路を構成する素子の一例としてCMOSを示したが、上述したようにバイポーラトランジスタなどの他の素子を形成しても良い。同様に、大電力回路部R2に備えられる素子として、トレンチゲート構造のMOSFETを例に挙げて説明したが、他の素子であっても構わない。勿論、素子がパワー素子である場合に、特に有効である。また、他の素子としては、他の縦型素子であっても良いし、横型素子であっても良い。
3…支持層、4…SOI基板、7…トレンチ分離部、8…シリコン基板、
10…CMOS、20…パワーMOSFET、30…保護ダイオード、
40…閾値調整電極、50…薄膜構造体、60…温度センサ、70…配線層、
71…層間絶縁膜、72…保護膜、R1…小電力回路部、R2…大電力回路部
Claims (13)
- 支持層(2)上に埋込絶縁膜(3)を介してSOI層(1)が形成されたSOI基板(4)に複数の回路部(R1、R2)を混載してなる半導体装置であって、
前記SOI基板(4)は、前記支持層(2)上に前記埋込絶縁膜(3)を介して前記SOI層(1)が残された第1領域(R1)と、前記支持層(2)上に前記埋込絶縁膜(3)および前記SOI層(1)が形成されていない第2領域(R2)とを有し、前記SOI層(1)と前記埋込絶縁膜(3)および前記支持層(2)を貫通するように形成されたトレンチ分離部(7)にて前記第1領域(R1)と前記第2領域(R2)とが絶縁分離されており、
前記第1領域(R1)では前記SOI層(1)に前記複数の回路部(R1、R2)のうちの一部を構成する素子が形成され、前記第2領域(R2)では前記支持層(2)に前記複数の回路部(R1、R2)のうちの一部を構成する素子が形成されており、
前記第1領域(R1)と前記第2領域(R2)との間には、前記SOI層(1)および前記埋込絶縁膜(3)の厚み分の段差が形成され、
前記第1領域(R1)には信号処理回路が形成されており、
前記第2領域(R2)は、前記トレンチ分離部(7)にて複数の領域に分割されており、分割されたそれぞれの領域に前記信号処理回路よりも大電力とされる大電力回路のパワー素子(20)が形成されると共に、分割されたそれぞれの領域に備えられた前記パワー素子(20)ごとに、当該第2領域(R2)の裏面に電極(27)が備えられ、
前記SOI基板(4)は、前記第1領域(R1)にのみ前記埋込絶縁膜(3)が形成されており、前記第2領域(R2)には前記埋込絶縁膜(3)が形成されていない部分SOI基板であることを特徴とする半導体装置。 - 前記埋込絶縁膜(3)は、前記第1領域(R1)に複数層備えられていることを特徴とする請求項1に記載の半導体装置。
- 分割されたそれぞれの領域に前記パワー素子(20)が形成されることで、多チャンネル化されていることを特徴とする請求項1または2に記載の半導体装置。
- 前記パワー素子(20)を絶縁分離する前記トレンチ分離部(7)は多重トレンチとされていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
- 前記パワー素子(20)は、前記支持層(2)の表裏を貫通するように電流を流す縦型素子とされており、前記トレンチ分離部(7)にてメインセルと該メインセルに流れる電流に比例した電流が流されるセンスセルに分割されていることを特徴とする請求項1または2に記載の半導体装置。
- 前記第2領域(R2)における前記支持層(2)には、前記パワー素子(20)の温度を検出する温度センサ(60)が備えられており、前記パワー素子(20)と前記温度センサ(60)との間にも前記トレンチ分離部(7)が配置されることで絶縁分離されていることを特徴とする請求項5に記載の半導体装置。
- 前記第2領域(R2)における前記支持層(2)のうち前記パワー素子(20)が配置された箇所において、該支持層(2)の表面上に絶縁膜(63)を介して前記パワー素子(20)の温度を検出する温度センサ(60)が備えられていることを特徴とする請求項5に記載の半導体装置。
- 前記第1領域(R1)において、前記SOI層(1)内にCMOS(10)が形成されており、前記第1領域(R1)と対応する位置の前記支持層(2)には、前記CMOS(10)の閾値調整電極(40)が電気的に接続されていることを特徴とする請求項1ないし7のいずれか1つに記載の半導体装置。
- 前記第1領域(R1)において、前記SOI層(1)内にCMOS(10)が形成されていると共に、前記SOI層(1)および前記埋込絶縁膜(3)を貫通して前記支持層(2)と電気的に接続された前記CMOS(10)の閾値調整電極(40)が形成されており、前記CMOS(10)と前記閾値調整電極(40)とは前記SOI層(1)に形成された絶縁膜(41)にて絶縁分離されていることを特徴とする請求項1ないし8のいずれか1つに記載の半導体装置。
- 前記閾値調整電極(40)に電気的に接続された支持層(2)には、p型層(2a)とn型層(2b)とによるPN接合が形成されており、前記閾値調整電極(40)は前記p型層(2a)に電気的に接続されていることを特徴とする請求項9に記載の半導体装置。
- 前記第1領域(R1)の前記SOI層(1)および前記支持層(2)は複数の領域に絶縁分離されており、該複数の領域それぞれの前記SOI層(1)に前記CMOS(10)が備えられ、前記複数の領域それぞれの前記支持層(2)に対して前記閾値調整電極(40)がそれぞれ備えられていることを特徴とする請求項8ないし10のいずれか1つに記載の半導体装置。
- 前記SOI基板(4)には前記SOI層(1)と前記埋込絶縁膜(3)にて構成される薄膜構造体(50)が備えられており、該薄膜構造体(50)が前記第1領域(R1)および前記第2領域(R2)にて囲まれていることを特徴とする請求項1ないし11のいずれか1つに記載の半導体装置。
- 前記薄膜構造体(50)は、前記SOI層(1)を凹ませた凹部(51)と、該凹部(51)の底面および前記埋込絶縁膜(3)とにより構成されるダイアフラム(52)とを有してなるセンサもしくはマイクであることを特徴とする請求項12に記載の半導体装置。
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