JPH0745797A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0745797A JPH0745797A JP5189748A JP18974893A JPH0745797A JP H0745797 A JPH0745797 A JP H0745797A JP 5189748 A JP5189748 A JP 5189748A JP 18974893 A JP18974893 A JP 18974893A JP H0745797 A JPH0745797 A JP H0745797A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- groove
- gate
- side wall
- gates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】この発明の目的は、製造設備の大幅な変更を必
要とせずに大容量化が可能であり、しかも、安定な動作
を得ることが可能な半導体記憶装置を提供することであ
る。 【構成】ウエル２２には溝２３が形成されている。この
溝２３の側壁２５には酸化膜２６、浮遊ゲート２７ａ、
２７ｂ、制御ゲート３０が順次形成され、浮遊ゲート２
７ａ、２７ｂの両側に対応する側壁２５の内部には拡散
層２８ａ、２８ｂが形成され、溝２３の側壁２５に沿っ
て電流を流すようにしている。したがって、製造設備の
大幅な変更を必要とせずに、メモリセルの微細化および
大容量化が可能となる。
要とせずに大容量化が可能であり、しかも、安定な動作
を得ることが可能な半導体記憶装置を提供することであ
る。 【構成】ウエル２２には溝２３が形成されている。この
溝２３の側壁２５には酸化膜２６、浮遊ゲート２７ａ、
２７ｂ、制御ゲート３０が順次形成され、浮遊ゲート２
７ａ、２７ｂの両側に対応する側壁２５の内部には拡散
層２８ａ、２８ｂが形成され、溝２３の側壁２５に沿っ
て電流を流すようにしている。したがって、製造設備の
大幅な変更を必要とせずに、メモリセルの微細化および
大容量化が可能となる。
Description
【０００１】
【産業上の利用分野】この発明は、例えばＥＥＰＲＯＭ
セルを用いたフラッシュメモリに適用される半導体記憶
装置に関する。
セルを用いたフラッシュメモリに適用される半導体記憶
装置に関する。
【０００２】
【従来の技術】図１２（ａ）（ｂ）（ｃ）は、従来のＥ
ＥＰＲＯＭセルを用いたＮＡＮＤ型メモリセルを示すも
のである。第１導電型の半導体基板１０の上には第２導
電型のウエル１１が形成され、このウエル１１の上には
同図（ｃ）に示すように、素子分離絶縁膜１２が形成さ
れている。素子分離絶縁膜１２の相互間に位置する素子
領域の一部にはトンネル酸化膜１３が形成され、このト
ンネル酸化膜１３の上には第１のポリシリコンによって
フローティングゲート１４が形成されている。このフロ
ーティングゲート１４の両側に位置するウエル１１内に
は、同図（ａ）に示すように、ソース・ドレインとして
の拡散層１５が形成され、各セルは電流通路が直列接続
されている。フローティングゲート１４の上には、同図
（ｃ）に示すように、絶縁膜１６が設けられ、この絶縁
膜１６の上には第２のポリシリコンによって、ワード線
を兼ねるコントロールゲート１７が設けられている。こ
のコントロールゲート１７の上には絶縁膜１８が設けら
れ、この絶縁膜１８の上にはビット線１９が形成されて
いる。
ＥＰＲＯＭセルを用いたＮＡＮＤ型メモリセルを示すも
のである。第１導電型の半導体基板１０の上には第２導
電型のウエル１１が形成され、このウエル１１の上には
同図（ｃ）に示すように、素子分離絶縁膜１２が形成さ
れている。素子分離絶縁膜１２の相互間に位置する素子
領域の一部にはトンネル酸化膜１３が形成され、このト
ンネル酸化膜１３の上には第１のポリシリコンによって
フローティングゲート１４が形成されている。このフロ
ーティングゲート１４の両側に位置するウエル１１内に
は、同図（ａ）に示すように、ソース・ドレインとして
の拡散層１５が形成され、各セルは電流通路が直列接続
されている。フローティングゲート１４の上には、同図
（ｃ）に示すように、絶縁膜１６が設けられ、この絶縁
膜１６の上には第２のポリシリコンによって、ワード線
を兼ねるコントロールゲート１７が設けられている。こ
のコントロールゲート１７の上には絶縁膜１８が設けら
れ、この絶縁膜１８の上にはビット線１９が形成されて
いる。
【０００３】上記直列接続された複数のセルのうち、両
端に位置するセル１０ａ、１０ｂは選択ゲートであり、
セル１０ａのソースは図示せぬ他のＮＡＮＤ型メモリセ
ルと共通接続され、セル１０ｂのドレインは前記ビット
線１９に接続されている。これらセル１０ａ、１０ｂは
フローティングゲート１４とコントロールゲート１７が
図示せぬ配線によって接続され、所謂フローティングゲ
ート構造にはなっていない。また、電荷を記憶するセル
はセル１０ａ、１０ｂの相互間に例えば８個設けられて
いる。
端に位置するセル１０ａ、１０ｂは選択ゲートであり、
セル１０ａのソースは図示せぬ他のＮＡＮＤ型メモリセ
ルと共通接続され、セル１０ｂのドレインは前記ビット
線１９に接続されている。これらセル１０ａ、１０ｂは
フローティングゲート１４とコントロールゲート１７が
図示せぬ配線によって接続され、所謂フローティングゲ
ート構造にはなっていない。また、電荷を記憶するセル
はセル１０ａ、１０ｂの相互間に例えば８個設けられて
いる。
【０００４】次に、上記ＮＡＮＤ型メモリセルの動作に
ついて説明する。データの消去時は、選択ゲートを含む
全てのコントロールゲート１７を０Ｖとして、基板１０
およびウエル１１を正の高電位とされる。このため、フ
ローティングゲート１４内の電子がトンネル現象によっ
て基板１０に放出され、メモリセルの閾値電圧Ｖthが負
となる。
ついて説明する。データの消去時は、選択ゲートを含む
全てのコントロールゲート１７を０Ｖとして、基板１０
およびウエル１１を正の高電位とされる。このため、フ
ローティングゲート１４内の電子がトンネル現象によっ
て基板１０に放出され、メモリセルの閾値電圧Ｖthが負
となる。
【０００５】一方、書込み時にデータ“１”を書込む場
合はビット線１９を１０Ｖとし、データ“０”を書込む
場合は０Ｖとする。メモリセルの選択したゲートには２
０Ｖ、非選択のゲートには１０Ｖを印加する。さらに、
ソース側選択ゲートには０Ｖ、ドレイン側選択ゲートに
は１２Ｖを印加する。ビット線が０Ｖの時、選択したメ
モリセルのチャネルとコントロールゲートの間には２０
Ｖの電位差が与えられるため、フローティングゲートに
電子が注入され、メモリセルの閾値電圧Ｖthが正とな
る。この場合の閾値電圧は５Ｖより低くされている。さ
らに、ビット線が１０Ｖの時、チャネルとコントロール
ゲートの間の電位差は１３Ｖとなり、電子はトンネルし
にくく、閾値電圧は消去時の負のままに保持される。
合はビット線１９を１０Ｖとし、データ“０”を書込む
場合は０Ｖとする。メモリセルの選択したゲートには２
０Ｖ、非選択のゲートには１０Ｖを印加する。さらに、
ソース側選択ゲートには０Ｖ、ドレイン側選択ゲートに
は１２Ｖを印加する。ビット線が０Ｖの時、選択したメ
モリセルのチャネルとコントロールゲートの間には２０
Ｖの電位差が与えられるため、フローティングゲートに
電子が注入され、メモリセルの閾値電圧Ｖthが正とな
る。この場合の閾値電圧は５Ｖより低くされている。さ
らに、ビット線が１０Ｖの時、チャネルとコントロール
ゲートの間の電位差は１３Ｖとなり、電子はトンネルし
にくく、閾値電圧は消去時の負のままに保持される。
【０００６】また、データの読出し時にはビット線に２
Ｖ、ソース線に０Ｖ、選択されたワード線に０Ｖ、他の
ワード線とソースおよびドレイン側選択ゲートに５Ｖを
印加する。メモリセルにデータ“１”が記憶されている
場合、閾値電圧Ｖthが負のため導通状態となり、データ
“０”が記憶されている場合、閾値電圧Ｖthが正である
ため非導通状態となる。尚、選択されていないワード線
は５Ｖであるため、セルに記憶されているデータが
“１”“０”のいずれの場合であっても導通状態とな
る。したがって、選択されたメモリセルのデータが導通
状態のメモリセルを介してビット線に読出される。
Ｖ、ソース線に０Ｖ、選択されたワード線に０Ｖ、他の
ワード線とソースおよびドレイン側選択ゲートに５Ｖを
印加する。メモリセルにデータ“１”が記憶されている
場合、閾値電圧Ｖthが負のため導通状態となり、データ
“０”が記憶されている場合、閾値電圧Ｖthが正である
ため非導通状態となる。尚、選択されていないワード線
は５Ｖであるため、セルに記憶されているデータが
“１”“０”のいずれの場合であっても導通状態とな
る。したがって、選択されたメモリセルのデータが導通
状態のメモリセルを介してビット線に読出される。
【０００７】
【発明が解決しようとする課題】ところで、上記従来の
半導体記憶装置は、ＥＥＰＲＯＭセルの各ゲートやチャ
ネルが半導体基板と平行に配設されている。したがっ
て、この構成の半導体記憶装置を大容量化に伴って微細
化する際、トンネル酸化膜の面積、チャネル幅、ビット
線の間隔を狭くする必要がある。しかし、この場合、写
真触刻技術の大幅な改善が必要であり、製造設備の変更
等の問題を招来する。
半導体記憶装置は、ＥＥＰＲＯＭセルの各ゲートやチャ
ネルが半導体基板と平行に配設されている。したがっ
て、この構成の半導体記憶装置を大容量化に伴って微細
化する際、トンネル酸化膜の面積、チャネル幅、ビット
線の間隔を狭くする必要がある。しかし、この場合、写
真触刻技術の大幅な改善が必要であり、製造設備の変更
等の問題を招来する。
【０００８】また、上記従来の半導体記憶装置を単に微
細化した場合、コントロールゲートからチャネル領域ま
でのカップリング比を十分得ることができず、トンネル
効果を発生させるために必要な電圧を得ることが困難と
なる。このため、安定な動作が期待できないものであ
る。
細化した場合、コントロールゲートからチャネル領域ま
でのカップリング比を十分得ることができず、トンネル
効果を発生させるために必要な電圧を得ることが困難と
なる。このため、安定な動作が期待できないものであ
る。
【０００９】この発明は、上記課題を解決するものであ
り、その目的とするところは、製造設備の大幅な変更を
必要とせずに大容量化が可能であり、しかも、安定な動
作を得ることが可能な半導体記憶装置を提供しようとす
るものである。
り、その目的とするところは、製造設備の大幅な変更を
必要とせずに大容量化が可能であり、しかも、安定な動
作を得ることが可能な半導体記憶装置を提供しようとす
るものである。
【００１０】
【課題を解決するための手段】この発明の半導体記憶装
置は、半導体材料に設けられた溝と、この溝の底部およ
び溝の側壁上部に設けられた素子分離の第１の絶縁膜
と、前記側壁に形成された薄い第２の絶縁膜と、前記側
壁に前記第２の絶縁膜を被覆して形成された浮遊ゲート
と、この浮遊ゲートの両側に位置する前記側壁の内部に
形成され、溝方向に電流通路を形成する前記半導体材料
と逆導電型の拡散層と、前記浮遊ゲートを被覆する第３
の絶縁膜と、この第３の絶縁膜上に前記溝と直交方向に
形成された制御ゲートと、この制御ゲートを覆う絶縁層
と、この絶縁層上に前記溝に沿って配置され、前記拡散
層の一部に接続されたビット線とを具備している。
置は、半導体材料に設けられた溝と、この溝の底部およ
び溝の側壁上部に設けられた素子分離の第１の絶縁膜
と、前記側壁に形成された薄い第２の絶縁膜と、前記側
壁に前記第２の絶縁膜を被覆して形成された浮遊ゲート
と、この浮遊ゲートの両側に位置する前記側壁の内部に
形成され、溝方向に電流通路を形成する前記半導体材料
と逆導電型の拡散層と、前記浮遊ゲートを被覆する第３
の絶縁膜と、この第３の絶縁膜上に前記溝と直交方向に
形成された制御ゲートと、この制御ゲートを覆う絶縁層
と、この絶縁層上に前記溝に沿って配置され、前記拡散
層の一部に接続されたビット線とを具備している。
【００１１】また、この発明の半導体記憶装置は、半導
体材料に設けられた溝と、この溝の底部および溝の側壁
上部に溝に沿って設けられた素子分離用の第１の絶縁膜
と、前記側壁に溝に沿って形成された薄い第２の絶縁膜
と、この第２の絶縁膜の一部を被覆し、前記側壁に溝方
向に所定間隔離間して形成されたｎ個の浮遊ゲートと、
これら浮遊ゲートの両側に位置する前記側壁の内部に形
成され、溝方向に電流通路を形成する前記半導体材料と
逆導電型の拡散層と、前記ｎ個の浮遊ゲートを被覆する
第３の絶縁膜と、この第３の絶縁膜上で前記浮遊ゲート
にそれぞれ対応され、前記溝と直交方向に形成されたｎ
個の制御ゲートと、前記ｎ個の浮遊ゲートおよび制御ゲ
ートのうち、１番目の浮遊ゲートおよび制御ゲートの外
側に位置する溝の側壁に形成され、前記電流通路と連通
する電流通路を形成するための一対の拡散層およびゲー
トを有する第１の選択トランジスタと、前記ｎ個の浮遊
ゲートおよび制御ゲートのうち、ｎ番目の浮遊ゲートお
よび制御ゲートの外側に位置する溝の側壁に形成され、
前記電流通路と連通する電流通路を形成するための一対
の拡散層およびゲートを有する第２の選択トランジスタ
と、前記制御ゲートを覆う絶縁層と、この絶縁層上に前
記溝に沿って配置され、第１の選択トランジスタの拡散
層の一方に接続されたビット線と、前記ビット線と直交
方向に配置され、前記第２の選択トランジスタの拡散層
の一方に接続されたソース線とを具備している。
体材料に設けられた溝と、この溝の底部および溝の側壁
上部に溝に沿って設けられた素子分離用の第１の絶縁膜
と、前記側壁に溝に沿って形成された薄い第２の絶縁膜
と、この第２の絶縁膜の一部を被覆し、前記側壁に溝方
向に所定間隔離間して形成されたｎ個の浮遊ゲートと、
これら浮遊ゲートの両側に位置する前記側壁の内部に形
成され、溝方向に電流通路を形成する前記半導体材料と
逆導電型の拡散層と、前記ｎ個の浮遊ゲートを被覆する
第３の絶縁膜と、この第３の絶縁膜上で前記浮遊ゲート
にそれぞれ対応され、前記溝と直交方向に形成されたｎ
個の制御ゲートと、前記ｎ個の浮遊ゲートおよび制御ゲ
ートのうち、１番目の浮遊ゲートおよび制御ゲートの外
側に位置する溝の側壁に形成され、前記電流通路と連通
する電流通路を形成するための一対の拡散層およびゲー
トを有する第１の選択トランジスタと、前記ｎ個の浮遊
ゲートおよび制御ゲートのうち、ｎ番目の浮遊ゲートお
よび制御ゲートの外側に位置する溝の側壁に形成され、
前記電流通路と連通する電流通路を形成するための一対
の拡散層およびゲートを有する第２の選択トランジスタ
と、前記制御ゲートを覆う絶縁層と、この絶縁層上に前
記溝に沿って配置され、第１の選択トランジスタの拡散
層の一方に接続されたビット線と、前記ビット線と直交
方向に配置され、前記第２の選択トランジスタの拡散層
の一方に接続されたソース線とを具備している。
【００１２】
【作用】すなわち、この発明は半導体材料に形成した溝
の側壁に絶縁膜、浮遊ゲート、制御ゲートを順次形成す
るとともに、浮遊ゲートの両側に対応する側壁の内部に
拡散層を形成し、溝の側壁に沿って電流を流すようにし
ている。したがって、溝の幅を２Ｆ、溝と溝の間に位置
する側壁の幅を２Ｆとした場合、２Ｆの幅に１ビット分
のセルを形成することができ、製造設備の大幅な変更を
必要とせずに、メモリセルの微細化および大容量化が可
能となる。
の側壁に絶縁膜、浮遊ゲート、制御ゲートを順次形成す
るとともに、浮遊ゲートの両側に対応する側壁の内部に
拡散層を形成し、溝の側壁に沿って電流を流すようにし
ている。したがって、溝の幅を２Ｆ、溝と溝の間に位置
する側壁の幅を２Ｆとした場合、２Ｆの幅に１ビット分
のセルを形成することができ、製造設備の大幅な変更を
必要とせずに、メモリセルの微細化および大容量化が可
能となる。
【００１３】
【実施例】以下、この発明の実施例について、図面を参
照して説明する。図１、図２は、この発明の第１の実施
例を示すものであり、ＥＥＰＲＯＭセルの一部を示すも
のである。第１導電型の半導体基板２１の上には第２導
電型のウエル２２が形成されている。このウエル２２に
は複数の溝２３が形成されており、これら溝２３の底部
には素子分離絶縁膜２４が形成されている。また、各溝
２３の相互間に位置する側壁２５の上部には素子分離絶
縁膜２４ａが形成されている。前記側壁２５の両側面且
つ一部にはトンネル酸化膜２６ａ、２６ｂが形成されて
いる。これらトンネル酸化膜２６ａ、２６ｂの表面には
第１のポリシリコンによってフローティングゲート２７
ａ、２７ｂ（ＦＧ）がそれぞれ形成されている。これら
フローティングゲート２７ａ、２７ｂは異方性エッチン
グを使用することにより容易に形成できる。
照して説明する。図１、図２は、この発明の第１の実施
例を示すものであり、ＥＥＰＲＯＭセルの一部を示すも
のである。第１導電型の半導体基板２１の上には第２導
電型のウエル２２が形成されている。このウエル２２に
は複数の溝２３が形成されており、これら溝２３の底部
には素子分離絶縁膜２４が形成されている。また、各溝
２３の相互間に位置する側壁２５の上部には素子分離絶
縁膜２４ａが形成されている。前記側壁２５の両側面且
つ一部にはトンネル酸化膜２６ａ、２６ｂが形成されて
いる。これらトンネル酸化膜２６ａ、２６ｂの表面には
第１のポリシリコンによってフローティングゲート２７
ａ、２７ｂ（ＦＧ）がそれぞれ形成されている。これら
フローティングゲート２７ａ、２７ｂは異方性エッチン
グを使用することにより容易に形成できる。
【００１４】上記フローティングゲート２７ａ、２７ｂ
の両側に位置する前記側壁２５内にはソース・ドレイン
領域としての拡散層２８ａ、２８ｂが形成されている。
これら拡散層２８ａ、２８ｂは側壁２５に斜め上方から
イオンを注することによって形成できる。これら構造の
全面には絶縁膜２９が形成され、この絶縁膜２９の上に
は前記フローティングゲート２７ａ、２７ｂに対応し
て、第２のポリシリコンによってワード線としてのコン
トロールゲート３０（ＣＧ）が形成される。これら構造
の全面には、絶縁膜３１が形成され、この絶縁膜３１の
上には、コントロールゲート３０と直交してビット線Ｂ
Ｌ１、ＢＬ２が形成される。ビット線ＢＬ１は図示せぬ
コンタクトホールを介して前記拡散層２８ａの一部に接
続され、ビット線ＢＬ２は図示せぬコンタクトホールを
介して前記拡散層２８ｂの一部に接続される。これらビ
ット線と拡散層の接続については後述する。図１、図２
は、２ビット分のＥＥＰＲＯＭセルを示すものである
が、実際のメモリセルは、これらＥＥＰＲＯＭセルをビ
ット線方向に直列接続することによって構成される。
の両側に位置する前記側壁２５内にはソース・ドレイン
領域としての拡散層２８ａ、２８ｂが形成されている。
これら拡散層２８ａ、２８ｂは側壁２５に斜め上方から
イオンを注することによって形成できる。これら構造の
全面には絶縁膜２９が形成され、この絶縁膜２９の上に
は前記フローティングゲート２７ａ、２７ｂに対応し
て、第２のポリシリコンによってワード線としてのコン
トロールゲート３０（ＣＧ）が形成される。これら構造
の全面には、絶縁膜３１が形成され、この絶縁膜３１の
上には、コントロールゲート３０と直交してビット線Ｂ
Ｌ１、ＢＬ２が形成される。ビット線ＢＬ１は図示せぬ
コンタクトホールを介して前記拡散層２８ａの一部に接
続され、ビット線ＢＬ２は図示せぬコンタクトホールを
介して前記拡散層２８ｂの一部に接続される。これらビ
ット線と拡散層の接続については後述する。図１、図２
は、２ビット分のＥＥＰＲＯＭセルを示すものである
が、実際のメモリセルは、これらＥＥＰＲＯＭセルをビ
ット線方向に直列接続することによって構成される。
【００１５】図３、図４は、図１、図２に示すＥＥＰＲ
ＯＭセルを使用したＮＡＮＤ型のメモリセルを示すもの
であり、図５はその等価回路を示すものである。図１乃
至図５において、同一部分には同一符号を付す。
ＯＭセルを使用したＮＡＮＤ型のメモリセルを示すもの
であり、図５はその等価回路を示すものである。図１乃
至図５において、同一部分には同一符号を付す。
【００１６】選択ゲートＳＧ１、ＳＧ２の相互間には、
データを記憶するためのＥＥＰＲＯＭセルＭ１〜Ｍ８が
直列接続される。すなわち、選択ゲートＳＧ１、ＳＧ２
および隣接するＥＥＰＲＯＭセルＭ１〜Ｍ８の拡散層２
８ａ、２８ｂは互いに接続され、溝２３に沿って電流通
路を形成する。ＥＥＰＲＯＭセルＭ１〜Ｍ８の構成は、
図１、図２と同様であるが、選択ゲートＳＧ１、ＳＧ２
を構成するＥＥＰＲＯＭセルは、図１、図２と若干相違
している。
データを記憶するためのＥＥＰＲＯＭセルＭ１〜Ｍ８が
直列接続される。すなわち、選択ゲートＳＧ１、ＳＧ２
および隣接するＥＥＰＲＯＭセルＭ１〜Ｍ８の拡散層２
８ａ、２８ｂは互いに接続され、溝２３に沿って電流通
路を形成する。ＥＥＰＲＯＭセルＭ１〜Ｍ８の構成は、
図１、図２と同様であるが、選択ゲートＳＧ１、ＳＧ２
を構成するＥＥＰＲＯＭセルは、図１、図２と若干相違
している。
【００１７】選択ゲートＳＧ１はＥＥＰＲＯＭセルＭ１
〜Ｍ８とほぼ同一の工程によって製造される。しかし、
半導体基板上に堆積された第１のポリシリコン４１は、
図３に示すように、側壁２５および素子分離絶縁膜２
４、２４ａの上部にエッチングされずに残される。この
ため、第１のポリシリコン４１は溝と直交方向に連続し
ている。この第１のポリシリコン４１は、セルアレイの
端部において、導電部材４２によりコントロールゲート
３０としての第２のポリシリコンと接続される。したが
って、第１のポリシリコンと第２のポリシリコンは同電
位とされる。さらに、選択ゲートＳＧ１を構成する各Ｅ
ＥＰＲＯＭセルにおいて、ドレインとしての拡散層２８
ａ、２８ｂには、前記ビット線ＢＬ１、ＢＬ２が接続さ
れる。
〜Ｍ８とほぼ同一の工程によって製造される。しかし、
半導体基板上に堆積された第１のポリシリコン４１は、
図３に示すように、側壁２５および素子分離絶縁膜２
４、２４ａの上部にエッチングされずに残される。この
ため、第１のポリシリコン４１は溝と直交方向に連続し
ている。この第１のポリシリコン４１は、セルアレイの
端部において、導電部材４２によりコントロールゲート
３０としての第２のポリシリコンと接続される。したが
って、第１のポリシリコンと第２のポリシリコンは同電
位とされる。さらに、選択ゲートＳＧ１を構成する各Ｅ
ＥＰＲＯＭセルにおいて、ドレインとしての拡散層２８
ａ、２８ｂには、前記ビット線ＢＬ１、ＢＬ２が接続さ
れる。
【００１８】選択ゲートＳＧ２も選択ゲートＳＧ１と同
様にして製造される。すなわち、半導体基板上に堆積さ
れた第１のポリシリコン４１は、図４に示すように、側
壁２５および素子分離絶縁膜２４、２４ａの上部にエッ
チングされずに残される。このため、第１のポリシリコ
ン４１は溝と直交方向に連続している。この第１のポリ
シリコン４１は、セルアレイの端部において、図示せぬ
導電部材によりコントロールゲート３０としての第２の
ポリシリコンに接続される。したがって、第１、第２の
ポリシリコンは同電位とされる。
様にして製造される。すなわち、半導体基板上に堆積さ
れた第１のポリシリコン４１は、図４に示すように、側
壁２５および素子分離絶縁膜２４、２４ａの上部にエッ
チングされずに残される。このため、第１のポリシリコ
ン４１は溝と直交方向に連続している。この第１のポリ
シリコン４１は、セルアレイの端部において、図示せぬ
導電部材によりコントロールゲート３０としての第２の
ポリシリコンに接続される。したがって、第１、第２の
ポリシリコンは同電位とされる。
【００１９】さらに、選択ゲートＳＧ２を構成する各Ｅ
ＥＰＲＯＭセルにおいて、ソースとしての拡散層２８
ａ、２８ｂに対応する素子分離絶縁膜２４ａおよび素子
分離絶縁膜２４の一部はエッチングされウエル２２が露
出される。この部分にイオンが注入され拡散層４４がそ
れぞれ形成される。これら拡散層４４によりソースとし
ての拡散層２８ａ、２８ｂが全て直列接続され、ソース
線（Ｓ）が形成される。ソース線の形成方法としては、
上記のように拡散層２８ａ、２８ｂを拡散層４４によっ
て接続する方法に限定されるものではなく、例えばコン
タクトホールと金属配線を用いて拡散層２８ａ、２８ｂ
を接続してもよい。
ＥＰＲＯＭセルにおいて、ソースとしての拡散層２８
ａ、２８ｂに対応する素子分離絶縁膜２４ａおよび素子
分離絶縁膜２４の一部はエッチングされウエル２２が露
出される。この部分にイオンが注入され拡散層４４がそ
れぞれ形成される。これら拡散層４４によりソースとし
ての拡散層２８ａ、２８ｂが全て直列接続され、ソース
線（Ｓ）が形成される。ソース線の形成方法としては、
上記のように拡散層２８ａ、２８ｂを拡散層４４によっ
て接続する方法に限定されるものではなく、例えばコン
タクトホールと金属配線を用いて拡散層２８ａ、２８ｂ
を接続してもよい。
【００２０】尚、メモリセルに対するデータ書込み、読
出し、消去等の動作は従来と同様であるため説明は省略
する。上記実施例によれば、溝２３の側壁２５にトンネ
ル酸化膜２６ａ、２６ｂおよびフローティングゲート２
７ａ、２７ｂを設け、このフローティングゲート２７
ａ、２７ｂの両側に位置する側壁２５内にソース・ドレ
インとしての拡散層２８ａ、２８ｂを形成することによ
り、溝２３の長さ方向に沿って電流をしている。したが
って、写真触刻技術を大幅に改善することなく、容易に
メモリセルを微細化することができるものである。
出し、消去等の動作は従来と同様であるため説明は省略
する。上記実施例によれば、溝２３の側壁２５にトンネ
ル酸化膜２６ａ、２６ｂおよびフローティングゲート２
７ａ、２７ｂを設け、このフローティングゲート２７
ａ、２７ｂの両側に位置する側壁２５内にソース・ドレ
インとしての拡散層２８ａ、２８ｂを形成することによ
り、溝２３の長さ方向に沿って電流をしている。したが
って、写真触刻技術を大幅に改善することなく、容易に
メモリセルを微細化することができるものである。
【００２１】しかも、図１に示すように、溝２３の側壁
２５に設けたトンネル酸化膜２６ａ、２６ｂの長さｌ１
と、フローティングゲート２７ａ、２７ｂとコントロー
ルゲート３０の間の絶縁膜２９の長さｌ２の比を十分大
きくすることにより、トンネル酸化膜２６ａ、２６ｂの
面積と、絶縁膜２９の面積の比を十分大きくすることが
でき、カップリング比を大きくするができる。したがっ
て、コントロールゲート３０から半導体基板２１に、容
量結合によって、十分大きな電圧を印加することができ
るため、メモリセルを確実に動作させることができるも
のである。
２５に設けたトンネル酸化膜２６ａ、２６ｂの長さｌ１
と、フローティングゲート２７ａ、２７ｂとコントロー
ルゲート３０の間の絶縁膜２９の長さｌ２の比を十分大
きくすることにより、トンネル酸化膜２６ａ、２６ｂの
面積と、絶縁膜２９の面積の比を十分大きくすることが
でき、カップリング比を大きくするができる。したがっ
て、コントロールゲート３０から半導体基板２１に、容
量結合によって、十分大きな電圧を印加することができ
るため、メモリセルを確実に動作させることができるも
のである。
【００２２】また、上記カップリング比を大きくするた
めには、半導体基板２１とフローティングゲート２７
ａ、２７ｂとの間の静電容量に比べて、フローティング
ゲート２７ａ、２７ｂとコントロールゲート３０との間
の静電容量を大きくする必要がある。上記実施例の場
合、側壁２５の上部に形成された素子分離絶縁膜２４ａ
の側面にもフローティングゲート２７ａ、２７ｂとして
の第１ポリシリコンが堆積されるため、この素子分離絶
縁膜２４ａの厚みを制御することによって、フローティ
ングゲート２７ａ、２７ｂの表面積を調整することがで
きる。したがって、フローティングゲート２７ａ、２７
ｂとコントロールゲート３０との間の静電容量を容易に
調整することができる。
めには、半導体基板２１とフローティングゲート２７
ａ、２７ｂとの間の静電容量に比べて、フローティング
ゲート２７ａ、２７ｂとコントロールゲート３０との間
の静電容量を大きくする必要がある。上記実施例の場
合、側壁２５の上部に形成された素子分離絶縁膜２４ａ
の側面にもフローティングゲート２７ａ、２７ｂとして
の第１ポリシリコンが堆積されるため、この素子分離絶
縁膜２４ａの厚みを制御することによって、フローティ
ングゲート２７ａ、２７ｂの表面積を調整することがで
きる。したがって、フローティングゲート２７ａ、２７
ｂとコントロールゲート３０との間の静電容量を容易に
調整することができる。
【００２３】図６（ａ）（ｂ）は、この発明の第２の実
施例を示すものであり、第１の実施例と同一部分には同
一符号を付す。第１の実施例において、溝２３の並び方
向におけるＥＥＰＲＯＭセルの相互間隔は、ビット線Ｂ
Ｌ１、ＢＬ２のピッチによって規定される。図１に示す
ように、ビット線ＢＬ１、ＢＬ２の幅およびピッチをそ
れぞれＦとした場合、ＥＥＰＲＯＭセルの相互間隔は２
Ｆとなる。
施例を示すものであり、第１の実施例と同一部分には同
一符号を付す。第１の実施例において、溝２３の並び方
向におけるＥＥＰＲＯＭセルの相互間隔は、ビット線Ｂ
Ｌ１、ＢＬ２のピッチによって規定される。図１に示す
ように、ビット線ＢＬ１、ＢＬ２の幅およびピッチをそ
れぞれＦとした場合、ＥＥＰＲＯＭセルの相互間隔は２
Ｆとなる。
【００２４】これに対して、図６に示す第２の実施例の
場合、絶縁膜３１の上には絶縁膜５１が設けられ、この
絶縁膜５１には溝２３に沿って溝５２が形成される。こ
の溝５２の側壁５３には、ビット線ＢＬ１、ＢＬ２…が
設けられる。これらビット線ＢＬ１、ＢＬ２…は、溝５
２内に堆積したビット線材料を異方性エッチングするこ
とにより、側壁５３に形成することができる。これらビ
ット線ＢＬ１、ＢＬ２…は、絶縁膜３１、５１の所定の
位置に設けられたコンタクトホールＣＨを介して拡散層
２８ａ、２８ｂに接続される。
場合、絶縁膜３１の上には絶縁膜５１が設けられ、この
絶縁膜５１には溝２３に沿って溝５２が形成される。こ
の溝５２の側壁５３には、ビット線ＢＬ１、ＢＬ２…が
設けられる。これらビット線ＢＬ１、ＢＬ２…は、溝５
２内に堆積したビット線材料を異方性エッチングするこ
とにより、側壁５３に形成することができる。これらビ
ット線ＢＬ１、ＢＬ２…は、絶縁膜３１、５１の所定の
位置に設けられたコンタクトホールＣＨを介して拡散層
２８ａ、２８ｂに接続される。
【００２５】図７（ａ）（ｂ）は、この発明の第３の実
施例を示すものであり、第２の実施例と同一部分には同
一符号を付す。この実施例は前記溝５２を側壁２５に沿
って形成したものであり、他の構成は図６と同様であ
る。
施例を示すものであり、第２の実施例と同一部分には同
一符号を付す。この実施例は前記溝５２を側壁２５に沿
って形成したものであり、他の構成は図６と同様であ
る。
【００２６】上記第２、第３の実施例によれば、ビット
線を溝２３または側壁２５に対応して設けた溝５２の側
壁５３に形成している。したがって、ＥＥＰＲＯＭセル
の相互間隔を最小寸法のＦとすることができ、実装密度
を第１の実施例の２倍とすることができる。
線を溝２３または側壁２５に対応して設けた溝５２の側
壁５３に形成している。したがって、ＥＥＰＲＯＭセル
の相互間隔を最小寸法のＦとすることができ、実装密度
を第１の実施例の２倍とすることができる。
【００２７】図８乃至図１０は、この発明の第４の実施
例を示すものであり、この発明をＮＯＲ型のメモリセル
に適用した場合を示すものである。この実施例におい
て、第１乃至第３の実施例と同一部分には同一符号を付
す。
例を示すものであり、この発明をＮＯＲ型のメモリセル
に適用した場合を示すものである。この実施例におい
て、第１乃至第３の実施例と同一部分には同一符号を付
す。
【００２８】ＥＥＰＲＯＭセルＭ１〜Ｍ４において、溝
２３の側壁２５には図示せぬトンネル酸化膜、およびフ
ローティングゲート２７ａ、２７ｂが形成され、このフ
ローティングゲート２７ａ、２７ｂの上には絶縁膜２９
が設けられている。この絶縁膜２９の上にはワード線
（Ｗ）としてのコントロールゲート３０が設けられてい
る。前記フローティングゲート２７ａ、２７ｂの両側に
位置する側壁２５の内部にはソース・ドレインとしての
拡散層２８ａ、２８ｂが形成されている。
２３の側壁２５には図示せぬトンネル酸化膜、およびフ
ローティングゲート２７ａ、２７ｂが形成され、このフ
ローティングゲート２７ａ、２７ｂの上には絶縁膜２９
が設けられている。この絶縁膜２９の上にはワード線
（Ｗ）としてのコントロールゲート３０が設けられてい
る。前記フローティングゲート２７ａ、２７ｂの両側に
位置する側壁２５の内部にはソース・ドレインとしての
拡散層２８ａ、２８ｂが形成されている。
【００２９】上記ＥＥＰＲＯＭセルＭ１〜Ｍ４におい
て、ドレインとしての拡散層２８ａ、２８ｂは、図９に
示すようにビット線ＢＬ１、ＢＬ２にそれぞれ接続さ
れ、ソースとしての拡散層２８ａ、２８ｂはソース線
（Ｓ）に共通接続されている。このソース線（Ｓ）の構
成は、図４に示す構成と同様である。
て、ドレインとしての拡散層２８ａ、２８ｂは、図９に
示すようにビット線ＢＬ１、ＢＬ２にそれぞれ接続さ
れ、ソースとしての拡散層２８ａ、２８ｂはソース線
（Ｓ）に共通接続されている。このソース線（Ｓ）の構
成は、図４に示す構成と同様である。
【００３０】第４の実施例によれば、第１の実施例と同
様の理由により、ＮＯＲ型のメモリセルを容易に微細化
することができる。図１１は、この発明の第５の実施例
を示すものであり、第１乃至第４の実施例と同一部分に
は同一符号を付す。
様の理由により、ＮＯＲ型のメモリセルを容易に微細化
することができる。図１１は、この発明の第５の実施例
を示すものであり、第１乃至第４の実施例と同一部分に
は同一符号を付す。
【００３１】この実施例は、前記側壁２５と半導体基板
２１の相互間に絶縁膜５１を形成したものであり、側壁
２５は例えば単結晶シリコンによって構成されている。
絶縁膜５１の上に単結晶シリコンによって構成された側
壁２５を形成するには次のような方法が考えられる。
２１の相互間に絶縁膜５１を形成したものであり、側壁
２５は例えば単結晶シリコンによって構成されている。
絶縁膜５１の上に単結晶シリコンによって構成された側
壁２５を形成するには次のような方法が考えられる。
【００３２】第１に、半導体ウエハの内部に酸素を注入
し、半導体ウエハの内部のみをＳｉＯ2 とし、半導体ウ
エハの表面を単結晶シリコンのままとする。この半導体
ウエハの表面に溝２３を形成することにより、単結晶シ
リコンの側壁２５を絶縁膜上に形成できる。
し、半導体ウエハの内部のみをＳｉＯ2 とし、半導体ウ
エハの表面を単結晶シリコンのままとする。この半導体
ウエハの表面に溝２３を形成することにより、単結晶シ
リコンの側壁２５を絶縁膜上に形成できる。
【００３３】第２に、表面にＳｉＯ2 が形成された２枚
の半導体ウエハを用意し、ＳｉＯ2を対向して２枚の半
導体ウエハを張り合わせる。この状態において、一方の
半導体ウエハの表面に溝２３を形成することにより、単
結晶シリコンの側壁２５を絶縁膜上に形成できる。
の半導体ウエハを用意し、ＳｉＯ2を対向して２枚の半
導体ウエハを張り合わせる。この状態において、一方の
半導体ウエハの表面に溝２３を形成することにより、単
結晶シリコンの側壁２５を絶縁膜上に形成できる。
【００３４】第５の実施例によれば、所謂ＳＯＩ(Silic
on On Insulator)構造のＥＥＰＲＯＭセルを形成でき
る。このため、環境中からメモリセル内に放射線が侵入
した場合においても、絶縁膜５１によって半導体基板内
で発生した電子、正孔対からメモリセルを保護すること
ができるため、メモリセルの誤動作を防止できる。
on On Insulator)構造のＥＥＰＲＯＭセルを形成でき
る。このため、環境中からメモリセル内に放射線が侵入
した場合においても、絶縁膜５１によって半導体基板内
で発生した電子、正孔対からメモリセルを保護すること
ができるため、メモリセルの誤動作を防止できる。
【００３５】尚、第１、第５の実施例において、フロー
ティングゲート、およびコントロールゲートはポリシリ
コンに限定されるものではなく、導電性の配線材料であ
ればよい。その他、この発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
ティングゲート、およびコントロールゲートはポリシリ
コンに限定されるものではなく、導電性の配線材料であ
ればよい。その他、この発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
【００３６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、製造設備の大幅な変更を必要とせずに大容量化が可
能であり、しかも、安定な動作を得ることが可能な半導
体記憶装置を提供できる。
ば、製造設備の大幅な変更を必要とせずに大容量化が可
能であり、しかも、安定な動作を得ることが可能な半導
体記憶装置を提供できる。
【図１】この発明の第１の実施例を示すものであり、図
２に示す１−１線に沿った断面図。
２に示す１−１線に沿った断面図。
【図２】この発明の第１の実施例を示すものであり、図
１の平面図。
１の平面図。
【図３】図１に示すＥＥＰＲＯＭセルを使用したメモリ
セルの一部を示す分解斜視図。
セルの一部を示す分解斜視図。
【図４】図１に示すＥＥＰＲＯＭセルを使用したメモリ
セルの一部を示す分解斜視図。
セルの一部を示す分解斜視図。
【図５】図３、図４の等価回路図。
【図６】この発明の第２の実施例を示すものであり、同
図（ａ）はビット線の構成を示す平面図、同図（ｂ）は
ビット線の構成を示す断面図。
図（ａ）はビット線の構成を示す平面図、同図（ｂ）は
ビット線の構成を示す断面図。
【図７】この発明の第３の実施例を示すものであり、同
図（ａ）はビット線の構成を示す平面図、同図（ｂ）は
ビット線の構成を示す断面図。
図（ａ）はビット線の構成を示す平面図、同図（ｂ）は
ビット線の構成を示す断面図。
【図８】この発明の第４の実施例を示す等価回路図。
【図９】この発明の第４の実施例を示す平面図。
【図１０】この発明の第４の実施例を示す分解斜視図。
【図１１】この発明の第５の実施例を示す断面図。
【図１２】同図（ａ）はＥＥＰＲＯＭセルを用いた従来
のＮＡＮＤ型メモリセルを示す断面図、同図（ｂ）は１
ビット分のセルを示す平面図、同図（ｃ）は同図（ｂ）
の１２ｃ−１２ｃ線に沿って示す断面図。
のＮＡＮＤ型メモリセルを示す断面図、同図（ｂ）は１
ビット分のセルを示す平面図、同図（ｃ）は同図（ｂ）
の１２ｃ−１２ｃ線に沿って示す断面図。
２１…半導体基板、２２…ウエル、２３…溝、２４、２
４ａ…素子分離絶縁膜、２５…側壁、２６ａ、２６ｂ…
トンネル酸化膜、２７ａ、２７ｂ…フローティングゲー
ト、２８ａ、２８ｂ…拡散層、３０…コントロールゲー
ト、ＢＬ１、ＢＬ２…ビット線、Ｍ１〜Ｍ８…ＥＥＰＲ
ＯＭセル、ＳＧ１、ＳＧ２…選択ゲート、５１…絶縁
膜。
４ａ…素子分離絶縁膜、２５…側壁、２６ａ、２６ｂ…
トンネル酸化膜、２７ａ、２７ｂ…フローティングゲー
ト、２８ａ、２８ｂ…拡散層、３０…コントロールゲー
ト、ＢＬ１、ＢＬ２…ビット線、Ｍ１〜Ｍ８…ＥＥＰＲ
ＯＭセル、ＳＧ１、ＳＧ２…選択ゲート、５１…絶縁
膜。
Claims (5)
- 【請求項１】 半導体材料に設けられた溝と、 この溝の底部および溝の側壁上部に設けられた素子分離
の第１の絶縁膜と、 前記側壁に形成された薄い第２の絶縁膜と、 前記側壁に前記第２の絶縁膜を被覆して形成された浮遊
ゲートと、 この浮遊ゲートの両側に位置する前記側壁の内部に形成
され、溝方向に電流通路を形成する前記半導体材料と逆
導電型の拡散層と、 前記浮遊ゲートを被覆する第３の絶縁膜と、 この第３の絶縁膜上に前記溝と直交方向に形成された制
御ゲートと、 この制御ゲートを覆う絶縁層と、 この絶縁層上に前記溝に沿って配置され、前記拡散層の
一部に接続されたビット線とを具備することを特徴とす
る半導体記憶装置。 - 【請求項２】 半導体材料に設けられた溝と、 この溝の底部および溝の側壁上部に溝に沿って設けられ
た素子分離用の第１の絶縁膜と、 前記側壁に溝に沿って形成された薄い第２の絶縁膜と、 この第２の絶縁膜の一部を被覆し、前記側壁に溝方向に
所定間隔離間して形成されたｎ個の浮遊ゲートと、 これら浮遊ゲートの両側に位置する前記側壁の内部に形
成され、溝方向に電流通路を形成する前記半導体材料と
逆導電型の拡散層と、 前記ｎ個の浮遊ゲートを被覆する第３の絶縁膜と、 この第３の絶縁膜上で前記浮遊ゲートにそれぞれ対応さ
れ、前記溝と直交方向に形成されたｎ個の制御ゲート
と、 前記ｎ個の浮遊ゲートおよび制御ゲートのうち、１番目
の浮遊ゲートおよび制御ゲートの外側に位置する溝の側
壁に形成され、前記電流通路と連通する電流通路を形成
するための一対の拡散層およびゲートを有する第１の選
択トランジスタと、 前記ｎ個の浮遊ゲートおよび制御ゲートのうち、ｎ番目
の浮遊ゲートおよび制御ゲートの外側に位置する溝の側
壁に形成され、前記電流通路と連通する電流通路を形成
するための一対の拡散層およびゲートを有する第２の選
択トランジスタと、 前記制御ゲートを覆う絶縁層と、 この絶縁層上に前記溝に沿って配置され、第１の選択ト
ランジスタの拡散層の一方に接続されたビット線と、 前記ビット線と直交方向に配置され、前記第２の選択ト
ランジスタの拡散層の一方に接続されたソース線とを具
備することを特徴とする半導体記憶装置。 - 【請求項３】 前記第１、第２の選択トランジスタのゲ
ートは前記浮遊ゲートと同一の第１の導電層、および前
記制御ゲートと同一の第２の導電層によって構成され、
これら第１、第２の導電層は電気的に接続されているこ
とを特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記制御ゲートを覆う絶縁層には前記溝
に沿って溝が形成され、前記ビット線はこの溝の側壁に
形成されることを特徴とする請求項１乃至２記載の半導
体記憶装置。 - 【請求項５】 前記半導体材料は、絶縁層により絶縁し
て半導体基板上に形成されていることを特徴とする請求
項１乃至２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5189748A JPH0745797A (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5189748A JPH0745797A (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745797A true JPH0745797A (ja) | 1995-02-14 |
Family
ID=16246524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5189748A Pending JPH0745797A (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745797A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026155A (ja) * | 2000-07-11 | 2002-01-25 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| US6762955B2 (en) | 2000-03-28 | 2004-07-13 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory having control gate with top flat surface covering storage layers of two adjacent transistors |
| JP2005057296A (ja) * | 2003-08-07 | 2005-03-03 | Samsung Electronics Co Ltd | ダブルフローティングゲート構造を持つスプリットゲート型不揮発性半導体メモリ素子およびその製造方法 |
| JP2006140486A (ja) * | 2004-11-10 | 2006-06-01 | Samsung Electronics Co Ltd | マルチビット不揮発性メモリ素子の単位セル、これを用いたマルチビット不揮発性メモリ素子の動作方法、及びその製造方法、並びにマルチビット不揮発性メモリ素子のｎａｎｄセルアレイ |
| US7064035B2 (en) | 2002-11-05 | 2006-06-20 | Macronix International Co., Ltd. | Mask ROM and fabrication thereof |
| US7242613B2 (en) | 2004-09-07 | 2007-07-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| WO2007109179A1 (en) * | 2006-03-16 | 2007-09-27 | Spansion Llc | Vertical eeprom device |
| JP2007266209A (ja) * | 2006-03-28 | 2007-10-11 | Toshiba Corp | Ｆｉｎ型メモリセル |
| US7315059B2 (en) | 2003-05-27 | 2008-01-01 | Fujio Masuoka | Semiconductor memory device and manufacturing method for the same |
| JP2008210859A (ja) * | 2007-02-23 | 2008-09-11 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置のメモリセル |
| US7579241B2 (en) | 2004-02-24 | 2009-08-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacture thereof |
| JP2009283799A (ja) * | 2008-05-26 | 2009-12-03 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
1993
- 1993-07-30 JP JP5189748A patent/JPH0745797A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762955B2 (en) | 2000-03-28 | 2004-07-13 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory having control gate with top flat surface covering storage layers of two adjacent transistors |
| US7115474B2 (en) | 2000-03-28 | 2006-10-03 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and method of manufacturing the same |
| JP2002026155A (ja) * | 2000-07-11 | 2002-01-25 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP4698001B2 (ja) * | 2000-07-11 | 2011-06-08 | スパンション エルエルシー | 半導体記憶装置 |
| US7064035B2 (en) | 2002-11-05 | 2006-06-20 | Macronix International Co., Ltd. | Mask ROM and fabrication thereof |
| US7315059B2 (en) | 2003-05-27 | 2008-01-01 | Fujio Masuoka | Semiconductor memory device and manufacturing method for the same |
| JP2005057296A (ja) * | 2003-08-07 | 2005-03-03 | Samsung Electronics Co Ltd | ダブルフローティングゲート構造を持つスプリットゲート型不揮発性半導体メモリ素子およびその製造方法 |
| US7579241B2 (en) | 2004-02-24 | 2009-08-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacture thereof |
| US7242613B2 (en) | 2004-09-07 | 2007-07-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2006140486A (ja) * | 2004-11-10 | 2006-06-01 | Samsung Electronics Co Ltd | マルチビット不揮発性メモリ素子の単位セル、これを用いたマルチビット不揮発性メモリ素子の動作方法、及びその製造方法、並びにマルチビット不揮発性メモリ素子のｎａｎｄセルアレイ |
| US7859026B2 (en) | 2006-03-16 | 2010-12-28 | Spansion Llc | Vertical semiconductor device |
| WO2007109179A1 (en) * | 2006-03-16 | 2007-09-27 | Spansion Llc | Vertical eeprom device |
| JP2007266209A (ja) * | 2006-03-28 | 2007-10-11 | Toshiba Corp | Ｆｉｎ型メモリセル |
| JP2008210859A (ja) * | 2007-02-23 | 2008-09-11 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置のメモリセル |
| JP4728266B2 (ja) * | 2007-02-23 | 2011-07-20 | Ｏｋｉセミコンダクタ株式会社 | 不揮発性半導体記憶装置のメモリセル |
| JP2009283799A (ja) * | 2008-05-26 | 2009-12-03 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5508544A (en) | Three dimensional FAMOS memory devices | |
| US5939749A (en) | Split gate transistor array | |
| EP0419663B1 (en) | Nonvolatile semiconductor memory and method of producing the same | |
| JP2007299975A (ja) | 半導体装置およびその製造方法 | |
| JPH0864699A (ja) | 不揮発性半導体記憶装置 | |
| US5477068A (en) | Nonvolatile semiconductor memory device | |
| US4988635A (en) | Method of manufacturing non-volatile semiconductor memory device | |
| KR100271944B1 (ko) | 반도체 기억 장치 | |
| US7256443B2 (en) | Semiconductor memory and method of manufacturing the same | |
| JPH0745797A (ja) | 半導体記憶装置 | |
| KR100754541B1 (ko) | 메모리 셀, 메모리, 메모리 셀 제조 방법, 메모리 제조방법, 메모리 셀의 프로그래밍 또는 디프로그래밍 방법 및메모리 셀 판독 방법 | |
| KR950014540B1 (ko) | 기판상에 고집적으로 배열된 fet를 형성하는 제조방법 | |
| KR19980081614A (ko) | 트랜지스터, 트랜지스터 어레이 및 불휘발성 반도체 메모리 | |
| US7388253B2 (en) | Nonvolatile memory | |
| JP2582412B2 (ja) | 不揮発性半導体記憶装置 | |
| US7279384B2 (en) | Semiconductor memory and method for manufacturing the same | |
| EP0458238A2 (en) | Cell array of a non-volatile semiconductor memory device | |
| US5338957A (en) | Nonvolatile semiconductor device and a method of manufacturing thereof | |
| KR19980055726A (ko) | 플래쉬 메모리 소자 및 이를 이용한 프로그램, 소거 및 독출방법 | |
| KR100417029B1 (ko) | 메모리 셀의 문턱 전압 편차가 작은 비휘발성 반도체메모리의 제조 방법 | |
| JPH10125812A (ja) | 半導体装置およびその製造方法 | |
| JPH07161845A (ja) | 半導体不揮発性記憶装置 | |
| US6392927B2 (en) | Cell array, operating method of the same and manufacturing method of the same | |
| JPH05226662A (ja) | 半導体記憶装置 | |
| JPH1022483A (ja) | 不揮発性半導体記憶装置及びその製造方法 |