JP4697265B2 - Method for manufacturing light emitting device - Google Patents
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Description
本発明は、発光装置の製造方法に関する。 The present invention relates to a method for manufacturing a light emitting device.
近年、携帯電話機などの電子機器の表示デバイスとして、自発光素子である複数のＥＬ（Electro Luminescence）発光素子をマトリクス状に配列したＥＬ発光パネルを適用したものが知られている。
このＥＬ発光パネルの製造プロセスにおいて、蒸着或いは塗布してＥＬ発光層を成膜する工程がある。
ＥＬ発光層を塗布して成膜する場合、その工程の前に、紫外線照射処理あるいはプラズマ処理を施して、電極表面の濡れ性向上を図るなどすることによって、ＥＬ発光層を良好に成膜する技術が知られている（例えば、特許文献１参照。）。
In the manufacturing process of the EL light emitting panel, there is a step of forming an EL light emitting layer by vapor deposition or coating.
When the EL light emitting layer is applied to form a film, the EL light emitting layer is satisfactorily formed by performing ultraviolet irradiation treatment or plasma treatment before the process to improve the wettability of the electrode surface. A technique is known (for example, refer to Patent Document 1).
しかしながら、上記従来技術が実施されて製造されたＥＬ発光パネルにおいて、そのＥＬ発光パネルの発光領域を構成する複数のＥＬ発光素子のうち、ＥＬ発光素子が部分的に発光しない非発光部分が生じてしまうことがあることがわかった。 However, in the EL light-emitting panel manufactured by implementing the above-described conventional technology, among the plurality of EL light-emitting elements constituting the light-emitting area of the EL light-emitting panel, a non-light-emitting portion where the EL light-emitting element does not emit light partially occurs. I found out that sometimes
そこで、本発明の課題は、発光特性に優れた発光装置の製造方法を提供することである。 Therefore, an object of the present invention is to provide a method for manufacturing a light emitting device having excellent light emission characteristics.
以上の課題を解決するため、本発明の態様は、
基板の上面側に形成された第一電極と、前記第一電極上に積層されたキャリア輸送層及び発光層と、前記キャリア輸送層及び発光層を前記第一電極との間に介装する第二電極と、を含む発光素子を有する複数の画素と、前記複数の画素を画素ごとに仕切る隔壁と、を備える発光装置の製造方法において、
前記基板の上面側に形成された前記隔壁の厚みが０．５μｍ以上残るように前記隔壁の表面を含む表面をプラズマ処理により厚さ５０ｎｍ以上除去した後に、酸化モリブデンを成膜してなる前記キャリア輸送層を前記第一電極の上及び前記隔壁の前記表面上に形成することを特徴としている。
In order to solve the above problems, an aspect of the present invention provides:
A first electrode formed on the upper surface side of the substrate; a carrier transport layer and a light emitting layer laminated on the first electrode; and a first electrode interposed between the carrier transport layer and the light emitting layer. In a method for manufacturing a light emitting device, comprising: a plurality of pixels each having a light emitting element including two electrodes; and a partition that partitions the plurality of pixels for each pixel.
The carrier formed by forming a molybdenum oxide film after removing the surface including the surface of the partition wall by plasma treatment so that the thickness of the partition wall formed on the upper surface side of the substrate is 0.5 μm or more by plasma treatment. A transport layer is formed on the first electrode and on the surface of the partition wall.
好ましくは、前記隔壁は、ポリイミド系樹脂材料からなる。
また、好ましくは、前記隔壁は、５０ｎｍ以上１μｍ以下の厚さで前記表面が除去されている。
Preferably, the partition wall is made of a polyimide resin material .
Also, preferably, the partition wall, the table surface is removed with a thickness of 1μm or more 50nm.
本発明によれば、優れた発光特性を有する発光装置を実現することができる。 According to the present invention, a light emitting device having excellent light emission characteristics can be realized.
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
なお、本実施形態においては、発光装置を表示装置であるＥＬパネルに適用し、本発明について説明する。
Hereinafter, preferred embodiments for carrying out the present invention will be described with reference to the drawings. However, although various technically preferable limitations for implementing the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples.
In the present embodiment, the present invention will be described by applying the light emitting device to an EL panel which is a display device.
図１は、ＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。 FIG. 1 is a plan view showing an arrangement configuration of a plurality of pixels P in the EL panel 1, and FIG. 2 is a plan view showing a schematic configuration of the EL panel 1.
図１、図２に示すように、ＥＬパネル１には、例えば、Ｒ（赤），Ｇ（緑），Ｂ（青）をそれぞれ発光する複数の画素Ｐが所定のパターンでマトリクス状に配置されている。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交する列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、これら各走査線２と隣接する二本の信号線３と各電圧供給線４とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方に覆うように、格子状の隔壁であるバンク１３が設けられている。このバンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されており、この開口部１３ａ内に、後述する正孔注入層８ｂ、機能層８ｃ、発光層８ｄが設けられている。
As shown in FIGS. 1 and 2, in the EL panel 1, for example, a plurality of pixels P each emitting R (red), G (green), and B (blue) are arranged in a matrix with a predetermined pattern. ing.
In this EL panel 1, a plurality of scanning lines 2 are arranged so as to be substantially parallel to each other along the row direction, and the plurality of signal lines 3 are arranged along a column direction substantially orthogonal to the scanning lines 2 in plan view. They are arranged so as to be substantially parallel. A voltage supply line 4 is provided along the scanning line 2 between the adjacent scanning lines 2. A range surrounded by the two signal lines 3 adjacent to the scanning lines 2 and the voltage supply lines 4 corresponds to the pixel P.
Further, the EL panel 1 is provided with a bank 13 that is a grid-like partition wall so as to cover the scanning line 2, the signal line 3, and the voltage supply line 4. A plurality of substantially rectangular openings 13a surrounded by the banks 13 are formed for each pixel P, and a hole injection layer 8b, a functional layer 8c, and a light emitting layer 8d, which will be described later, are formed in the openings 13a. Is provided.
図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の一画素に相当する回路を示した回路図である。 FIG. 3 is a circuit diagram showing a circuit corresponding to one pixel of the EL panel 1 operating in the active matrix driving method.
図３に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の一画素Ｐにつき、薄膜トランジスタであるスイッチトランジスタ５と、薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、ＥＬ素子８とが設けられている。 As shown in FIG. 3, the EL panel 1 is provided with a scanning line 2, a signal line 3 intersecting with the scanning line 2, and a voltage supply line 4 along the scanning line 2. For each pixel P, a switch transistor 5 that is a thin film transistor, a drive transistor 6 that is a thin film transistor, a capacitor 7, and an EL element 8 are provided.
各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは、一定電圧Ｖcomに保たれている（例えば、接地されている）。 In each pixel P, the gate of the switch transistor 5 is connected to the scanning line 2, one of the drain and source of the switch transistor 5 is connected to the signal line 3, and the other of the drain and source of the switch transistor 5 is It is connected to one electrode of the capacitor 7 and the gate of the driving transistor 6. One of the source and drain of the driving transistor 6 is connected to the voltage supply line 4, and the other of the source and drain of the driving transistor 6 is connected to the other electrode of the capacitor 7 and the anode of the EL element 8. Note that the cathodes of the EL elements 8 of all the pixels P are kept at a constant voltage Vcom (for example, grounded).
また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、一定電圧源又はドライバによって所定の電力が供給される。 Further, in the periphery of the EL panel 1, each scanning line 2 is connected to a scanning driver, each voltage supply line 4 is connected to a constant voltage source or a driver that outputs an appropriate voltage signal, and each signal line 3 is connected to a data driver. The EL panel 1 is driven by these drivers by an active matrix driving method. The voltage supply line 4 is supplied with predetermined power by a constant voltage source or a driver.
次に、ＥＬパネル１と、その画素Ｐの回路構造について、図４〜図６を用いて説明する。ここで、図４は、ＥＬパネル１の一画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。 Next, the circuit structure of the EL panel 1 and the pixel P will be described with reference to FIGS. Here, FIG. 4 is a plan view corresponding to one pixel P of the EL panel 1, FIG. 5 is a cross-sectional view taken along the line V-V in FIG. 4, and FIG. It is arrow sectional drawing of the surface along the VI-VI line. In FIG. 4, electrodes and wiring are mainly shown.
図４に示すように、スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、当該画素に対応する走査線２及び電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。 As shown in FIG. 4, the switch transistor 5 and the drive transistor 6 are arranged along the signal line 3, the capacitor 7 is disposed in the vicinity of the switch transistor 5, and the EL element 8 is disposed in the vicinity of the drive transistor 6. ing. In addition, a switch transistor 5, a drive transistor 6, a capacitor 7, and an EL element 8 are disposed between the scanning line 2 and the voltage supply line 4 corresponding to the pixel.
図４〜図６に示すように、基板１０上の一面にゲート絶縁膜１１が成膜されており、スイッチトランジスタ５、駆動トランジスタ６及びそれら周囲のゲート絶縁膜１１の上に層間絶縁膜１２が成膜されている。信号線３はゲート絶縁膜１１と基板１０との間に形成され、走査線２及び電圧供給線４はゲート絶縁膜１１と層間絶縁膜１２との間に形成されている。 As shown in FIGS. 4 to 6, a gate insulating film 11 is formed on one surface of the substrate 10, and an interlayer insulating film 12 is formed on the switch transistor 5, the drive transistor 6 and the surrounding gate insulating film 11. A film is formed. The signal line 3 is formed between the gate insulating film 11 and the substrate 10, and the scanning line 2 and the voltage supply line 4 are formed between the gate insulating film 11 and the interlayer insulating film 12.
また、図４、図６に示すように、スイッチトランジスタ５は、逆スタガ構造の薄膜トランジスタである。このスイッチトランジスタ５は、ゲート電極５ａ、半導体膜５ｂ、チャネル保護膜５ｄ、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ等を有するものである。 Further, as shown in FIGS. 4 and 6, the switch transistor 5 is a thin film transistor having an inverted staggered structure. The switch transistor 5 includes a gate electrode 5a, a semiconductor film 5b, a channel protective film 5d, impurity semiconductor films 5f and 5g, a drain electrode 5h, a source electrode 5i, and the like.
ゲート電極５ａは、基板１０とゲート絶縁膜１１の間に形成されている。このゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。また、ゲート電極５ａの上に絶縁性のゲート絶縁膜１１が成膜されており、そのゲート絶縁膜１１によってゲート電極５ａが被覆されている。
ゲート絶縁膜１１は、例えば、シリコン窒化物又はシリコン酸化物からなる。このゲート絶縁膜１１上であってゲート電極５ａに対応する位置に真性な半導体膜５ｂが形成されており、半導体膜５ｂがゲート絶縁膜１１を挟んでゲート電極５ａと相対している。
半導体膜５ｂは、例えば、アモルファスシリコン又は多結晶シリコンからなり、この半導体膜５ｂにチャネルが形成される。また、半導体膜５ｂの中央部上には、絶縁性のチャネル保護膜５ｄが形成されている。このチャネル保護膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜５ｂの一端部の上には、不純物半導体膜５ｆが一部チャネル保護膜５ｄに重なるようにして形成されており、半導体膜５ｂの他端部の上には、不純物半導体膜５ｇが一部チャネル保護膜５ｄに重なるようにして形成されている。そして、不純物半導体膜５ｆ，５ｇはそれぞれ半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜５ｆ，５ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜５ｆの上には、ドレイン電極５ｈが形成されている。不純物半導体膜５ｇの上には、ソース電極５ｉが形成されている。ドレイン電極５ｈ，ソース電極５ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉの上には、保護膜となる絶縁性の層間絶縁膜１２が成膜され、チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉが層間絶縁膜１２によって被覆されている。そして、スイッチトランジスタ５は、層間絶縁膜１２によって覆われるようになっている。層間絶縁膜１２は、例えば、厚さが１００ｎｍ〜２００ｎｍの窒化シリコン又は酸化シリコンからなる。
The gate electrode 5 a is formed between the substrate 10 and the gate insulating film 11. The gate electrode 5a is made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film. An insulating gate insulating film 11 is formed on the gate electrode 5a, and the gate insulating film 11 covers the gate electrode 5a.
The gate insulating film 11 is made of, for example, silicon nitride or silicon oxide. An intrinsic semiconductor film 5b is formed on the gate insulating film 11 at a position corresponding to the gate electrode 5a, and the semiconductor film 5b is opposed to the gate electrode 5a with the gate insulating film 11 interposed therebetween.
The semiconductor film 5b is made of, for example, amorphous silicon or polycrystalline silicon, and a channel is formed in the semiconductor film 5b. An insulating channel protective film 5d is formed on the central portion of the semiconductor film 5b. The channel protective film 5d is made of, for example, silicon nitride or silicon oxide.
An impurity semiconductor film 5f is formed on one end portion of the semiconductor film 5b so as to partially overlap the channel protective film 5d, and the impurity semiconductor film 5g is formed on the other end portion of the semiconductor film 5b. Is partially overlapped with the channel protective film 5d. The impurity semiconductor films 5f and 5g are formed on both ends of the semiconductor film 5b so as to be separated from each other. The impurity semiconductor films 5f and 5g are n-type semiconductors, but are not limited thereto, and may be p-type semiconductors.
A drain electrode 5h is formed on the impurity semiconductor film 5f. A source electrode 5i is formed on the impurity semiconductor film 5g. The drain electrode 5h and the source electrode 5i are made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film.
An insulating interlayer insulating film 12 serving as a protective film is formed on the channel protective film 5d, the drain electrode 5h, and the source electrode 5i, and the channel protective film 5d, the drain electrode 5h, and the source electrode 5i are formed on the interlayer insulating film 12. It is covered by. The switch transistor 5 is covered with an interlayer insulating film 12. The interlayer insulating film 12 is made of, for example, silicon nitride or silicon oxide having a thickness of 100 nm to 200 nm.
また、図４、図５に示すように、駆動トランジスタ６は、逆スタガ構造の薄膜トランジスタである。この駆動トランジスタ６は、ゲート電極６ａ、半導体膜６ｂ、チャネル保護膜６ｄ、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ等を有するものである。 4 and 5, the driving transistor 6 is a thin film transistor having an inverted staggered structure. The drive transistor 6 includes a gate electrode 6a, a semiconductor film 6b, a channel protective film 6d, impurity semiconductor films 6f and 6g, a drain electrode 6h, a source electrode 6i, and the like.
ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなり、ゲート電極５ａと同様に基板１０とゲート絶縁膜１１の間に形成されている。そして、ゲート電極６ａは、例えば、シリコン窒化物又はシリコン酸化物からなるゲート絶縁膜１１によって被覆されている。
このゲート絶縁膜１１の上であって、ゲート電極６ａに対応する位置に、チャネルが形成される半導体膜６ｂが、例えば、アモルファスシリコン又は多結晶シリコンにより形成されている。この半導体膜６ｂはゲート絶縁膜１１を挟んでゲート電極６ａと相対している。
半導体膜６ｂの中央部上には、絶縁性のチャネル保護膜６ｄが形成されている。このチャネル保護膜６ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜６ｂの一端部の上には、不純物半導体膜６ｆが一部チャネル保護膜６ｄに重なるようにして形成されており、半導体膜６ｂの他端部の上には、不純物半導体膜６ｇが一部チャネル保護膜６ｄに重なるようにして形成されている。そして、不純物半導体膜６ｆ，６ｇはそれぞれ半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉの上には、保護膜となる絶縁性の層間絶縁膜１２が成膜され、チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉが層間絶縁膜１２によって被覆されている。そして、駆動トランジスタ６は、層間絶縁膜１２によって覆われるようになっている。
The gate electrode 6a is made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film, and is formed between the substrate 10 and the gate insulating film 11 similarly to the gate electrode 5a. The gate electrode 6a is covered with a gate insulating film 11 made of, for example, silicon nitride or silicon oxide.
A semiconductor film 6b on which a channel is formed is formed on the gate insulating film 11 at a position corresponding to the gate electrode 6a, for example, by amorphous silicon or polycrystalline silicon. The semiconductor film 6b is opposed to the gate electrode 6a with the gate insulating film 11 interposed therebetween.
An insulating channel protective film 6d is formed on the central portion of the semiconductor film 6b. The channel protective film 6d is made of, for example, silicon nitride or silicon oxide.
An impurity semiconductor film 6f is formed on one end portion of the semiconductor film 6b so as to partially overlap the channel protective film 6d, and the impurity semiconductor film 6g is formed on the other end portion of the semiconductor film 6b. Is partially overlapped with the channel protective film 6d. The impurity semiconductor films 6f and 6g are formed on both ends of the semiconductor film 6b so as to be separated from each other. The impurity semiconductor films 6f and 6g are n-type semiconductors, but are not limited thereto, and may be p-type semiconductors.
A drain electrode 6h is formed on the impurity semiconductor film 6f. A source electrode 6i is formed on the impurity semiconductor film 6g. The drain electrode 6h and the source electrode 6i are made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film.
An insulating interlayer insulating film 12 serving as a protective film is formed on the channel protective film 6d, the drain electrode 6h, and the source electrode 6i, and the channel protective film 6d, the drain electrode 6h, and the source electrode 6i are formed on the interlayer insulating film 12. It is covered by. The drive transistor 6 is covered with an interlayer insulating film 12.
キャパシタ７は、図４、図６に示すように、対向する一対の電極７ａ、７ｂ及びそれらの間に介在する誘導体としてのゲート絶縁膜１１を有している。そして、一方の電極７ａは、基板１０とゲート絶縁膜１１との間に形成され、他方の電極７ｂは、ゲート絶縁膜１１と層間絶縁膜１２との間に形成されている。
なお、キャパシタ７の電極７ａは、駆動トランジスタ６のゲート電極６ａに一体に連なり接続されており、キャパシタ７の電極７ｂは、駆動トランジスタ６のソース電極６ｉに一体に連なり接続されている。また、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっている。
As shown in FIGS. 4 and 6, the capacitor 7 has a pair of electrodes 7a and 7b facing each other and a gate insulating film 11 as a derivative interposed therebetween. One electrode 7 a is formed between the substrate 10 and the gate insulating film 11, and the other electrode 7 b is formed between the gate insulating film 11 and the interlayer insulating film 12.
The electrode 7a of the capacitor 7 is integrally connected to the gate electrode 6a of the drive transistor 6, and the electrode 7b of the capacitor 7 is integrally connected to the source electrode 6i of the drive transistor 6. Further, the drain electrode 6 h of the drive transistor 6 is integrally connected to the voltage supply line 4.
なお、信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａは、基板１０に一面に成膜された導電膜であるゲートメタル層をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成されたものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、ゲート絶縁膜１１等に一面に成膜された導電膜であるソース、ドレインメタル層をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
Note that the signal line 3, the electrode 7a of the capacitor 7, the gate electrode 5a of the switch transistor 5, and the gate electrode 6a of the driving transistor 6 are formed by forming a gate metal layer, which is a conductive film formed over the substrate 10, on the photolithography method. It is formed in a lump by shape processing by an etching method or the like.
The scanning line 2, the voltage supply line 4, the electrode 7b of the capacitor 7, the drain electrode 5h and the source electrode 5i of the switch transistor 5, and the drain electrode 6h and the source electrode 6i of the driving transistor 6 are all on the gate insulating film 11 and the like. The source and drain metal layers, which are formed conductive films, are formed by shape processing by a photolithography method, an etching method, or the like.
また、ゲート絶縁膜１１には、ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５のゲート５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のゲート電極６ａが電気的に導通する。このコンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接ゲート電極５ａと接触し、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉがゲート電極６ａと接触してもよい。 In the gate insulating film 11, a contact hole 11a is formed in a region where the gate electrode 5a and the scanning line 2 overlap, and a contact hole 11b is formed in a region where the drain electrode 5h and the signal line 3 overlap, and the gate electrode 6a. A contact hole 11c is formed in a region where the source electrode 5i overlaps, and contact plugs 20a to 20c are embedded in the contact holes 11a to 11c, respectively. The contact plug 20a electrically connects the gate 5a of the switch transistor 5 to the scanning line 2, the contact plug 20b electrically connects the drain electrode 5h of the switch transistor 5 and the signal line 3, and the contact plug 20c electrically connects the switch transistor 5 to the signal line 3. The source electrode 5i and the electrode 7a of the capacitor 7 are electrically connected, and the source electrode 5i of the switch transistor 5 and the gate electrode 6a of the drive transistor 6 are electrically connected. The scanning line 2 may be in direct contact with the gate electrode 5a, the drain electrode 5h may be in contact with the signal line 3, and the source electrode 5i may be in contact with the gate electrode 6a without using the contact plugs 20a to 20c.
画素電極８ａは、ゲート絶縁膜１１を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。ＥＬパネル１が、ＥＬ素子８の光を基板１０から出射するボトムエミッション型の場合、この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）の少なくともいずれかを含む。ＥＬパネル１が、ＥＬ素子８の光を後述する対向電極８ｅを透過して出射するトップエミッション型の場合、画素電極８ａは、上述した透明電極となる層及びその層の下にＡｌ膜やＡｌ合金膜等の光反射層の積層構造でもよい。このとき、光反射層は、ソース、ドレインメタル層によって形成されてもよい。なお、画素電極８ａは一部、駆動トランジスタ６のソース電極６ｉに重なり、画素電極８ａとソース電極６ｉが接続している。 The pixel electrode 8 a is provided on the substrate 10 through the gate insulating film 11 and is formed independently for each pixel P. When the EL panel 1 is a bottom emission type that emits the light of the EL element 8 from the substrate 10, the pixel electrode 8a is a transparent electrode, for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide. (In 2 O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO), or cadmium-tin oxide (CTO) is included. In the case where the EL panel 1 is a top emission type in which light from the EL element 8 is transmitted through a counter electrode 8e described later, the pixel electrode 8a includes the layer to be the transparent electrode described above and an Al film or Al below the layer. A laminated structure of light reflecting layers such as an alloy film may be used. At this time, the light reflection layer may be formed of a source / drain metal layer. The pixel electrode 8a partially overlaps the source electrode 6i of the driving transistor 6, and the pixel electrode 8a and the source electrode 6i are connected.
そして、図４〜図６に示すように、層間絶縁膜１２が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、画素電極８ａの周縁部、キャパシタ７の電極７ｂ及びゲート絶縁膜１１を覆うように形成されている。
この層間絶縁膜１２には、各画素電極８ａの中央部が露出するように開口部１２ａが形成されている。そのため、層間絶縁膜１２は平面視して格子状に形成されている。
4 to 6, the interlayer insulating film 12 includes the scanning line 2, the signal line 3, the voltage supply line 4, the switch transistor 5, the driving transistor 6, the peripheral portion of the pixel electrode 8a, and the electrode of the capacitor 7. 7b and the gate insulating film 11 are formed.
An opening 12a is formed in the interlayer insulating film 12 so that the center of each pixel electrode 8a is exposed. Therefore, the interlayer insulating film 12 is formed in a lattice shape in plan view.
ＥＬ素子８は、図４、図５に示すように、アノードとなる第一電極としての画素電極８ａと、バンク１３の開口部１３ａ内から露出した画素電極８ａの上及びその周囲のバンク１３の表面上に形成されたキャリア輸送層としての正孔注入層８ｂと、バンク１３の開口部１３ａ内の正孔注入層８ｂの上に形成されたキャリア輸送層としての機能層８ｃと、機能層８ｃの上に形成された発光層８ｄと、発光層８ｄの上に形成された第二電極としての対向電極８ｅとを備えている。対向電極８ｅは全画素Ｐに共通の単一電極であって、全画素Ｐに連続して形成されている。 As shown in FIGS. 4 and 5, the EL element 8 includes a pixel electrode 8 a as a first electrode serving as an anode, and a bank 13 on and around the pixel electrode 8 a exposed from the opening 13 a of the bank 13. A hole injection layer 8b as a carrier transport layer formed on the surface, a functional layer 8c as a carrier transport layer formed on the hole injection layer 8b in the opening 13a of the bank 13, and a functional layer 8c. And a counter electrode 8e as a second electrode formed on the light emitting layer 8d. The counter electrode 8e is a single electrode common to all the pixels P, and is continuously formed in all the pixels P.
正孔注入層８ｂは、例えば、遷移金属酸化物からなる層であって、画素電極８ａから発光層８ｄに向けて正孔を注入するキャリア注入層である。この正孔注入層８ｂには、遷移金属酸化物である酸化モリブデン、酸化バナジウム、酸化タングステン、酸化チタン等を用いることができ、特に酸化モリブデンであることが好ましい。 The hole injection layer 8b is a layer made of a transition metal oxide, for example, and is a carrier injection layer that injects holes from the pixel electrode 8a toward the light emitting layer 8d. For the hole injection layer 8b, molybdenum oxide, vanadium oxide, tungsten oxide, titanium oxide, or the like, which is a transition metal oxide, can be used, and molybdenum oxide is particularly preferable.
機能層８ｃは、例えば、ポリフルオレン系材料からなるインターレイヤー層（電子輸送抑制層）であって、電子が発光層８ｄから正孔注入層８ｂ側へ移動することを抑制する機能を有する。 The functional layer 8c is, for example, an interlayer layer (electron transport suppression layer) made of a polyfluorene-based material, and has a function of suppressing movement of electrons from the light emitting layer 8d to the hole injection layer 8b side.
発光層８ｄは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する有機材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料等の共役二重結合ポリマーからなり、対向電極８ｅから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する層である。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは、それぞれ発光層８ｄの発光材料が異なる。画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。 The light emitting layer 8d includes an organic material that emits one of R (red), G (green), and B (blue) for each pixel P. For example, a conjugate of polyfluorene-based light-emitting material, polyphenylene vinylene-based light-emitting material, or the like. This layer is made of a double bond polymer and emits light when the electrons supplied from the counter electrode 8e are recombined with the holes injected from the hole injection layer 8b. For this reason, the pixel P that emits R (red), the pixel P that emits G (green), and the pixel P that emits B (blue) have different light emitting materials for the light emitting layer 8d. The R (red), G (green), and B (blue) pattern of the pixel P may be a delta arrangement or a stripe pattern in which the same color pixels are arranged in the vertical direction.
対向電極８ｅは、ＥＬパネル１がボトムエミッション型の場合、例えば、Ｍｇ、Ｃａ、Ｂａ、Ｌｉ等の仕事関数が４．０ｅＶ以下、好ましくは３．０ｅＶ以下であり、２０ｎｍ以下の厚さの低仕事関数層と、低仕事関数層上に設けられたシート抵抗を下げるために厚さが１００ｎｍ以上のＡｌ膜やＡｌ合金膜等の光反射層との積層構造でもよい。また、ＥＬパネル１がトップエミッション型の場合、上記低仕事関数層と、低仕事関数層上に設けられた、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）等からなる透明導電層との積層構造でもよい。
この対向電極８ｅは全ての画素Ｐに共通した電極であり、発光層８ｄなどとともに後述するバンク１３を被覆している。
When the EL panel 1 is a bottom emission type, the counter electrode 8e has a work function of, for example, Mg, Ca, Ba, Li, or the like of 4.0 eV or less, preferably 3.0 eV or less, and a low thickness of 20 nm or less. A laminated structure of a work function layer and a light reflection layer such as an Al film or an Al alloy film having a thickness of 100 nm or more may be used in order to reduce the sheet resistance provided on the low work function layer. When the EL panel 1 is a top emission type, for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide (In 2 O) provided on the low work function layer and the low work function layer. 3 ), a laminated structure with a transparent conductive layer made of tin oxide (SnO 2 ), zinc oxide (ZnO), cadmium-tin oxide (CTO), or the like.
The counter electrode 8e is an electrode common to all the pixels P, and covers the bank 13 described later together with the light emitting layer 8d and the like.
バンク１３は、層間絶縁膜１２上に形成された隔壁であって、例えば、感光性のポリイミド系樹脂材料など、絶縁性の樹脂材料からなる。バンク１３は、機能層８ｃや発光層８ｄを湿式法により形成するに際して、機能層８ｃや発光層８ｄとなる材料が溶媒に溶解または分散された液状体が隣接する画素Ｐに流出しないようにする隔壁として機能するものである。 The bank 13 is a partition formed on the interlayer insulating film 12, and is made of an insulating resin material such as a photosensitive polyimide resin material. When the functional layer 8c and the light emitting layer 8d are formed by a wet method, the bank 13 prevents the liquid material in which the material to be the functional layer 8c and the light emitting layer 8d is dissolved or dispersed in a solvent from flowing out to the adjacent pixels P. It functions as a partition wall.
そして、バンク１３および層間絶縁膜１２によって発光部位となる発光層８ｄが画素Ｐごとに仕切られている。
このバンク１３の開口部１３ａ内において、正孔注入層８ｂ、機能層８ｃ、発光層８ｄが、画素電極８ａ上に積層されている。
例えば、図５に示すように、バンク１３の開口部１３ａ内における画素電極８ａ上には、正孔注入層８ｂが積層されている。
The light emitting layer 8d serving as a light emitting portion is partitioned for each pixel P by the bank 13 and the interlayer insulating film 12.
In the opening 13a of the bank 13, a hole injection layer 8b, a functional layer 8c, and a light emitting layer 8d are stacked on the pixel electrode 8a.
For example, as shown in FIG. 5, a hole injection layer 8 b is stacked on the pixel electrode 8 a in the opening 13 a of the bank 13.
そして、各開口部１３ａにおける正孔注入層８ｂ上に、機能層８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が形成され、機能層８ｃとして積層されている。
さらに、各開口部１３ａにおける機能層８ｃ上に、発光層８ｄとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が形成され、発光層８ｄとして積層されている。
なお、この発光層８ｄとバンク１３を被覆するように対向電極８ｅが設けられている（図５参照）。
Then, a liquid film containing a material that becomes the functional layer 8c is applied on the hole injection layer 8b in each opening 13a, and the substrate 10 is heated to dry the liquid material to form a film. It is formed and laminated as a functional layer 8c.
Furthermore, a liquid film containing a material that becomes the light emitting layer 8d is applied on the functional layer 8c in each opening 13a, and the substrate 10 is heated and dried to form a compound film. The light emitting layer 8d is laminated.
A counter electrode 8e is provided so as to cover the light emitting layer 8d and the bank 13 (see FIG. 5).
このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次オン電圧が印加されることで、これら走査線２に接続されたスイッチトランジスタ５が順次選択される。
各走査線２がそれぞれ選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応するスイッチトランジスタ５がオンになっていることから、その階調に応じたレベルの電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。
その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。
このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の発光輝度を維持するようになっている。
The EL panel 1 is driven as follows to emit light.
In a state where a voltage of a predetermined level is applied to all the voltage supply lines 4, the switch transistor 5 connected to the scan lines 2 is sequentially selected by sequentially applying an ON voltage to the scan lines 2 by the scan driver. The
When each scanning line 2 is selected, if a voltage of a level corresponding to the gradation is applied to all the signal lines 3 by the data driver, the switch transistor 5 corresponding to the selected scanning line 2 is turned on. Since it is on, a voltage of a level corresponding to the gradation is applied to the gate electrode 6a of the drive transistor 6.
The potential difference between the gate electrode 6a and the source electrode 6i of the drive transistor 6 is determined according to the voltage applied to the gate electrode 6a of the drive transistor 6, and the magnitude of the drain-source current in the drive transistor 6 is determined. The EL element 8 emits light with brightness according to the drain-source current.
Thereafter, when the selection of the scanning line 2 is released, the switch transistor 5 is turned off, so that the charge according to the voltage applied to the gate electrode 6a of the driving transistor 6 is stored in the capacitor 7 and the driving transistor 6 The potential difference between the gate electrode 6a and the source electrode 6i is maintained.
For this reason, the drive transistor 6 keeps flowing the drain-source current having the same current value as that at the time of selection, and maintains the light emission luminance of the EL element 8.
次に、ＥＬパネル１の製造方法について説明する。 Next, a method for manufacturing the EL panel 1 will be described.
基板１０上にゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィーによりパターニングして信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａを形成する。
次いで、プラズマＣＶＤによって窒化シリコン等のゲート絶縁膜１１を堆積する。
次いで、半導体膜５ｂ、６ｂとなるアモルファスシリコン等の半導体層、チャネル保護膜５ｄ、６ｄとなる窒化シリコン等の絶縁層を連続して堆積後、フォトリソグラフィーによってチャネル保護膜５ｄ、６ｄをパターン形成し、不純物半導体膜５ｆ，５ｇ、６ｆ，６ｇとなる不純物層を堆積後、フォトリソグラフィーによって不純物層及び半導体層を連続してパターニングして不純物半導体膜５ｆ，５ｇ、６ｆ，６ｇ、半導体膜５ｂ、６ｂを形成する。
そして、フォトリソグラフィーによって、ゲート絶縁膜１１に、ＥＬパネル１の一辺に位置する走査ドライバに接続するための各走査線２の外部接続端子を開口するコンタクトホール（図示せず）及びコンタクトホール１１ａ〜１１ｃを形成する。次いで、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃを形成する。このコンタクトプラグの形成工程は省略されてもよい。
次いで、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉとなるソース、ドレインメタル層を堆積して適宜パターニングして、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉを形成する。その後、ＩＴＯ等の透明導電膜を堆積してからパターニングして画素電極８ａを形成する。ＥＬパネル１がトップエミッション型の場合、透明導電膜の下方にソース、ドレインメタル層又は他の光反射性導電膜を設けてもよい。
次いで、スイッチトランジスタ５や駆動トランジスタ６等を覆うように、気相成長法により窒化シリコン等の絶縁膜を成膜し、その絶縁膜をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１２ａを有する層間絶縁膜１２を形成する。この開口部１２ａとともに、図示しない走査線２の外部接続端子、ＥＬパネル１の一辺に位置するデータドライバに接続するための各信号線３の外部接続端子及び電圧供給線４の外部接続端子をそれぞれ開口する複数のコンタクトホールを形成する。
A gate metal layer is deposited on the substrate 10 by sputtering and patterned by photolithography to form the signal line 3, the electrode 7a of the capacitor 7, the gate electrode 5a of the switch transistor 5, and the gate electrode 6a of the driving transistor 6.
Next, a gate insulating film 11 such as silicon nitride is deposited by plasma CVD.
Next, a semiconductor layer such as amorphous silicon to be the semiconductor films 5b and 6b and an insulating layer such as silicon nitride to be the channel protection films 5d and 6d are successively deposited, and then the channel protection films 5d and 6d are patterned by photolithography. After the impurity layers to be the impurity semiconductor films 5f, 5g, 6f, and 6g are deposited, the impurity layers and the semiconductor layers are successively patterned by photolithography to form the impurity semiconductor films 5f, 5g, 6f, and 6g, and the semiconductor films 5b and 6b. Form.
Then, by photolithography, contact holes (not shown) and contact holes 11a to 11a are formed in the gate insulating film 11 to open external connection terminals of the scanning lines 2 for connection to the scanning driver located on one side of the EL panel 1. 11c is formed. Next, contact plugs 20a to 20c are formed in the contact holes 11a to 11c. This contact plug forming step may be omitted.
Next, the drain electrode 5h and the source electrode 5i of the switch transistor 5 and the source and drain metal layers to be the drain electrode 6h and the source electrode 6i of the driving transistor 6 are deposited and appropriately patterned to obtain the scanning line 2, the voltage supply line 4, An electrode 7b of the capacitor 7, a drain electrode 5h and a source electrode 5i of the switch transistor 5, and a drain electrode 6h and a source electrode 6i of the driving transistor 6 are formed. Thereafter, a transparent conductive film such as ITO is deposited and then patterned to form the pixel electrode 8a. When the EL panel 1 is a top emission type, a source, drain metal layer or other light reflective conductive film may be provided below the transparent conductive film.
Next, an insulating film such as silicon nitride is formed by vapor deposition so as to cover the switch transistor 5, the driving transistor 6, and the like, and the insulating film is patterned by photolithography to expose the central portion of the pixel electrode 8a. An interlayer insulating film 12 having an opening 12a is formed. Together with the opening 12a, an external connection terminal of the scanning line 2 (not shown), an external connection terminal of each signal line 3 for connecting to a data driver located on one side of the EL panel 1, and an external connection terminal of the voltage supply line 4 are respectively provided. A plurality of contact holes to be opened are formed.
次いで、図７に示すように、ポリイミド系の感光性樹脂材料を堆積した後に露光、現像して、画素電極８ａが露出する開口部１３ａを有する格子状のバンク１３を形成する。
次いで、そのバンク１３及び画素電極８ａに対して酸素プラズマ処理を施して、バンク１３の表層を５０ｎｍ以上、１μｍ以下の厚さ削るように除去するとともに、画素電極８ａ上の残留有機物を除去する。
なお、成膜されて形成されたバンク１３の厚みは１．５〜３．５μｍ程度あるので、その表層が１μｍほど除去されても、機能層８ｃや発光層８ｄとなる材料が含有される液状体が塗布された際に、その液状体が隣接する画素Ｐに流れ出ないようにする隔壁として機能は維持される。
つまり、酸素プラズマ処理が施されて、その表層が削られたバンク１３は、少なくとも０．５μｍの厚みを有している。
Next, as shown in FIG. 7, after depositing a polyimide-based photosensitive resin material, exposure and development are performed to form a grid-like bank 13 having openings 13a through which the pixel electrodes 8a are exposed.
Next, oxygen plasma treatment is performed on the bank 13 and the pixel electrode 8a to remove the surface layer of the bank 13 to a thickness of 50 nm or more and 1 μm or less, and to remove residual organic substances on the pixel electrode 8a.
In addition, since the thickness of the bank 13 formed by film formation is about 1.5 to 3.5 μm, even if the surface layer is removed by about 1 μm, the liquid containing the material that becomes the functional layer 8 c and the light emitting layer 8 d is contained. When the body is applied, the function is maintained as a partition that prevents the liquid from flowing to the adjacent pixel P.
That is, the bank 13 that has been subjected to the oxygen plasma treatment and whose surface layer has been cut has a thickness of at least 0.5 μm.
次いで、図８に示すように、スパッタリング法、真空蒸着法などにより、酸化モリブデンからなる遷移金属酸化物層を成膜し、画素電極８ａ上に正孔注入層８ｂを形成する。 Next, as shown in FIG. 8, a transition metal oxide layer made of molybdenum oxide is formed by sputtering, vacuum deposition, or the like, and a hole injection layer 8b is formed on the pixel electrode 8a.
次いで、図９に示すように、バンク１３の開口部１３ａ内における正孔注入層８ｂ上に、機能層８ｃを構成する有機材料がテトラリン、テトラメチルベンゼン、メシチレン等の有機溶媒に溶解または分散された液状体を、分離した複数の液滴として吐出するインクジェット方式又は連続した液流を流し出すノズルプリント方式により塗布し乾燥させることで、正孔注入層８ｂ上に機能層８ｃを積層して形成する。
さらに、図９に示すように、バンク１３の開口部１３ａ内における機能層８ｃ上に、発光層８ｄを構成する有機発光材料がテトラリン、テトラメチルベンゼン、メシチレン等の有機溶媒に溶解または分散された液状体をインクジェット方式又はノズルプリント方式により塗布し乾燥させることで、機能層８ｃ上に発光層８ｄを積層して形成する。なお、機能層８ｃを設けずに正孔注入層８ｂ上に直接発光層８ｄを積層した構造であってもよい。
Next, as shown in FIG. 9, the organic material constituting the functional layer 8c is dissolved or dispersed in an organic solvent such as tetralin, tetramethylbenzene, or mesitylene on the hole injection layer 8b in the opening 13a of the bank 13. The functional layer 8c is formed on the hole injection layer 8b by applying and drying the liquid material by an inkjet method in which the liquid is ejected as a plurality of separated droplets or a nozzle printing method in which a continuous liquid flow is discharged. To do.
Further, as shown in FIG. 9, the organic light emitting material constituting the light emitting layer 8d is dissolved or dispersed in an organic solvent such as tetralin, tetramethylbenzene, mesitylene, etc. on the functional layer 8c in the opening 13a of the bank 13. The light emitting layer 8d is laminated and formed on the functional layer 8c by applying and drying the liquid material by an ink jet method or a nozzle printing method. A structure in which the light emitting layer 8d is directly stacked on the hole injection layer 8b without providing the functional layer 8c may be employed.
そして、図５に示すように、バンク１３の上及び発光層８ｄの上に、発光層８ｄを覆う対向電極８ｅを一面に成膜することで、ＥＬ素子８が形成されて、ＥＬパネル１が製造される。 Then, as shown in FIG. 5, the EL element 8 is formed on the bank 13 and the light emitting layer 8d by forming a counter electrode 8e covering the light emitting layer 8d over the entire surface, and the EL panel 1 is formed. Manufactured.
次に、本発明の効果を確認した実施例および比較例について説明する。 Next, examples and comparative examples in which the effects of the present invention have been confirmed will be described.
図１０は、発光試験に用いたＥＬパネル１００を示す平面図であり、図１１は、そのＥＬパネル１００の一画素Ｐに相当する断面図である。 FIG. 10 is a plan view showing the EL panel 100 used in the light emission test, and FIG. 11 is a cross-sectional view corresponding to one pixel P of the EL panel 100.
発光試験用のＥＬパネル１００は、図１０、図１１に示すように、基板１０の上面に形成された画素電極８ａと、画素電極８ａの上面に格子状に設けられたバンク１３と、画素電極８ａとバンク１３の上に成膜された正孔注入層８ｂと、正孔注入層８ｂ上に成膜された機能層８ｃと、機能層８ｃ上に成膜された発光層８ｄと、発光層８ｄ上に成膜された対向電極８ｅと、封止基板３０と、基板１０と封止基板３０の間および対向電極８ｅと封止基板３０の間に充填されたシール材１５等を備えている。
このＥＬパネル１００は、バンク１３により仕切られてなる５８８個の画素Ｐを有している。なお、ＥＬパネル１００において、升目状に並んだ複数の画素Ｐが存在する範囲が発光領域（表示領域）Ａとなる。
As shown in FIGS. 10 and 11, the EL panel 100 for the light emission test includes a pixel electrode 8a formed on the upper surface of the substrate 10, banks 13 provided in a lattice shape on the upper surface of the pixel electrode 8a, and a pixel electrode. 8a and a hole injection layer 8b formed on the bank 13, a functional layer 8c formed on the hole injection layer 8b, a light emitting layer 8d formed on the functional layer 8c, and a light emitting layer The counter electrode 8e formed on 8d, the sealing substrate 30, and the sealing material 15 filled between the substrate 10 and the sealing substrate 30 and between the counter electrode 8e and the sealing substrate 30 are provided. .
The EL panel 100 has 588 pixels P partitioned by banks 13. In the EL panel 100, a range where a plurality of pixels P arranged in a grid is present is a light emitting area (display area) A.
基板１０及び封止基板３０は、光透過性を有するガラス基板である。
画素電極８ａは、ＩＴＯからなる透明電極である。
バンク１３は、ポジ型の感光性ポリイミド系樹脂材料からなり、ここでは、東レ株式会社製「フォトニースＤＬ−１０００」を用いている。
正孔注入層８ｂは、遷移金属酸化物層として酸化モリブデンを成膜した層である。
機能層８ｃは、インターレイヤー材料をキシレンに溶かした溶液をインクジェットやノズルプリントにより成膜した層である。
発光層８ｄは、ポリフルオレン系緑色の発光材料をキシレンに溶かした溶液をインクジェットやノズルプリントにより成膜した層である。
シール材１５は、熱硬化性樹脂材料からなり、基板１０と封止基板３０の間にＥＬ素子８を構成する各層（８ａ〜８ｅ）を密封している。
なお、ＥＬパネル１００には、電圧供給線４と対向電極８ｅとの間に所定の電圧を印加する電源（図示せず）が接続されている。
The substrate 10 and the sealing substrate 30 are light transmissive glass substrates.
The pixel electrode 8a is a transparent electrode made of ITO.
The bank 13 is made of a positive photosensitive polyimide resin material, and here, “Photo Nice DL-1000” manufactured by Toray Industries, Inc. is used.
The hole injection layer 8b is a layer in which molybdenum oxide is formed as a transition metal oxide layer.
The functional layer 8c is a layer in which a solution obtained by dissolving an interlayer material in xylene is formed by inkjet or nozzle printing.
The light emitting layer 8d is a layer in which a solution obtained by dissolving a polyfluorene green light emitting material in xylene is formed into a film by ink jet or nozzle printing.
The sealing material 15 is made of a thermosetting resin material, and seals the layers (8a to 8e) constituting the EL element 8 between the substrate 10 and the sealing substrate 30.
The EL panel 100 is connected to a power source (not shown) for applying a predetermined voltage between the voltage supply line 4 and the counter electrode 8e.
この基板１０の上面側の画素電極８ａ上に設けられたバンク１３は、当初１．５μｍ程度の厚みを有するように形成されている。そして、バンク１３が形成された基板１０を純水を用いて洗浄した後、ＵＶオゾン処理を行うことなしに、画素電極８ａの表面洗浄を兼ねて酸素プラズマ処理を施し、バンク１３の表層を所定量除去した。
この酸素プラズマ処理には、プラズマシステム社製バレル式アッシャ「ＤＥＳ−１０６−２５４ＡＥＨ」を用い、真空度０．６［Torr］、ＲＦ出力２５０［Ｗ］、Ｏ２流量６０［sccm］の条件のアッシングを施し、その処理時間（５分、７分、１０分）を適宜調整することによりバンク１３の表層を所定量（３５ｎｍ、５０ｎｍ、７０ｎｍ）の厚さだけ除去した。
そして、酸素プラズマ処理後、正孔注入層８ｂとしての酸化モリブデンを蒸着法で３０［ｎｍ］に成膜した。
更に、機能層８ｃ、発光層８ｄ、対向電極８ｅを順次成膜して、封止基板３０をシール材１５で貼り合わせて製造したＥＬパネル１００を、常温・常圧下、窒素置換されたデシケーター中に７日間（７×２４ｈ）保管した後、そのＥＬパネル１００の発光試験を実施した。
The bank 13 provided on the pixel electrode 8a on the upper surface side of the substrate 10 is initially formed to have a thickness of about 1.5 μm. Then, after the substrate 10 on which the bank 13 is formed is cleaned using pure water, the surface of the bank 13 is placed on the surface of the bank 13 by performing oxygen plasma processing also for cleaning the surface of the pixel electrode 8a without performing UV ozone processing. Quantitative removal.
For this oxygen plasma treatment, a barrel type asher “DES-106-254AEH” manufactured by Plasma System Co., Ltd. was used, under conditions of vacuum degree 0.6 [Torr], RF output 250 [W], O 2 flow rate 60 [sccm]. Ashing was performed, and the processing time (5 minutes, 7 minutes, 10 minutes) was adjusted as appropriate to remove the surface layer of the bank 13 by a predetermined amount (35 nm, 50 nm, 70 nm).
Then, after the oxygen plasma treatment, molybdenum oxide as the hole injection layer 8b was formed to a thickness of 30 [nm] by vapor deposition.
Further, the EL panel 100 manufactured by sequentially forming the functional layer 8c, the light emitting layer 8d, and the counter electrode 8e and bonding the sealing substrate 30 with the sealing material 15 is in a desiccator substituted with nitrogen at room temperature and normal pressure. For 7 days (7 × 24 h), and then the EL panel 100 was subjected to a light emission test.
なお、この発光試験の対象として、酸素ブラズマ処理を５分間施して表層を３５［ｎｍ］除去したバンク１３を備えるＥＬパネル１００、酸素ブラズマ処理を７分間施して表層を５０［ｎｍ］除去したバンク１３を備えるＥＬパネル１００、酸素ブラズマ処理を１０分間施して表層を７０［ｎｍ］除去したバンク１３を備えるＥＬパネル１００、の３つのタイプのＥＬパネル１００を用意し、各ＥＬパネル１００の発光状態を対照させて、その良否を確認した。 As an object of the light emission test, an EL panel 100 including the bank 13 in which the surface layer was removed by 35 [nm] by performing oxygen plasma treatment for 5 minutes, and a bank in which the surface layer was removed by 50 [nm] by performing oxygen plasma treatment for 7 minutes. Three types of EL panels 100 are prepared: an EL panel 100 including 13 and an EL panel 100 including a bank 13 that is subjected to oxygen plasma treatment for 10 minutes to remove a surface layer of 70 [nm]. Were compared to confirm the quality.
また、比較試験として、酸素プラズマ処理の代わりにＵＶオゾン処理を２分施して、画素電極８ａの表面洗浄を行った後に正孔注入層８ｂとしての酸化モリブデンをスパッタリング法で３０［ｎｍ］に成膜したＥＬパネル１００も用意し、計４タイプのＥＬパネル１００の発光試験を行った。
なお、このＵＶオゾン処理には、株式会社オーク製作所製ＵＶ洗浄機を用い、ランプ出力１００［Ｗ］×７灯（低圧水銀灯（ＶＵＶ−１００／Ａ−５．３Ｕ）、有効照射エリア４００［ｍｍ］）、照射距離２０［ｍｍ］の条件のＵＶ洗浄を、バンク１３が形成された基板１０に対して施した。
Further, as a comparative test, UV ozone treatment was performed for 2 minutes instead of oxygen plasma treatment, and after surface cleaning of the pixel electrode 8a, molybdenum oxide as the hole injection layer 8b was formed to 30 [nm] by sputtering. Filmed EL panel 100 was also prepared, and a total of four types of EL panel 100 were tested for light emission.
For this UV ozone treatment, a UV washer manufactured by Oak Manufacturing Co., Ltd. was used, lamp output 100 [W] × 7 lamps (low pressure mercury lamp (VUV-100 / A-5.3U), effective irradiation area 400 [mm] ] And UV cleaning under an irradiation distance of 20 [mm] was performed on the substrate 10 on which the bank 13 was formed.
これら発光試験対象のＥＬパネル１００におけるバンク１３の表面形状について説明する。
図１２は、ＵＶオゾン処理を２分間施したバンク１３の表面形状に関するデータを示している。図１２に示すように、２分間のＵＶオゾン処理では、その処理前後にバンク１３の表面形状がほとんど変わっておらず、バンク１３の表層は削られていないことがわかる。
図１３は、酸素プラズマ処理を５分間施したバンク１３の表面形状に関するデータを示し、図１４は、酸素プラズマ処理を１０分間施したバンク１３の表面形状に関するデータを示している。図１３、図１４に示すように、５分間の酸素プラズマ処理により、バンク１３の表面が約３５［ｎｍ］削られていることがわかり、１０分間の酸素プラズマ処理により、バンク１３の表面が約７０［ｎｍ］削られていることがわかる。
なお、図示はしないが、７分間の酸素プラズマ処理により、バンク１３の表面が約５０［ｎｍ］削られている。これは周知となっている、酸素プラズマ処理の処理時間と、バンク１３表層の削り量とが比例関係にあるということからも認識できる。
The surface shape of the bank 13 in the EL panel 100 subjected to the light emission test will be described.
FIG. 12 shows data relating to the surface shape of the bank 13 subjected to UV ozone treatment for 2 minutes. As shown in FIG. 12, in the UV ozone treatment for 2 minutes, the surface shape of the bank 13 is hardly changed before and after the treatment, and the surface layer of the bank 13 is not cut.
FIG. 13 shows data related to the surface shape of the bank 13 subjected to the oxygen plasma treatment for 5 minutes, and FIG. 14 shows data related to the surface shape of the bank 13 subjected to the oxygen plasma treatment for 10 minutes. As shown in FIGS. 13 and 14, it can be seen that the surface of the bank 13 is cut by about 35 [nm] by the oxygen plasma treatment for 5 minutes, and the surface of the bank 13 is reduced by about 10 minutes by the oxygen plasma treatment. It can be seen that 70 [nm] is cut.
Although not shown, the surface of the bank 13 is cut by about 50 [nm] by the oxygen plasma treatment for 7 minutes. This can also be recognized from the fact that the processing time of the oxygen plasma processing and the amount of cutting of the surface layer of the bank 13 are in a proportional relationship.
それらＥＬパネル１００の発光試験結果を図１５、図１６に示す。
図１５（ａ）に示されているＥＬパネル１００は、バンク１３の表層が削られていないＵＶオゾン処理が施された比較例であり、図１５（ｂ）に示されているＥＬパネル１００は、バンク１３の表層を３５ｎｍ除去した比較例である。
また、図１６（ａ）に示されているＥＬパネル１００は、バンク１３の表層を５０ｎｍ除去した実施例であり、図１６（ｂ）に示されているＥＬパネル１００は、バンク１３の表層を７０ｎｍ除去した実施例である。
The light emission test results of these EL panels 100 are shown in FIGS.
The EL panel 100 shown in FIG. 15A is a comparative example that has been subjected to UV ozone treatment in which the surface layer of the bank 13 is not cut, and the EL panel 100 shown in FIG. This is a comparative example in which the surface layer of the bank 13 is removed by 35 nm.
Further, the EL panel 100 shown in FIG. 16A is an example in which the surface layer of the bank 13 is removed by 50 nm, and the EL panel 100 shown in FIG. This is an example in which 70 nm is removed.
図１５（ａ）に示すＥＬパネル１００の発光画像において、発光領域ＡにおけるＥＬ素子８（画素Ｐ）には、ＥＬ素子８がランダムな箇所に部分的に発光しない領域、いわゆるダークスポットが多数生じている。なお、ダークスポットは、発生箇所がＥＬパネル１００の上のランダムな位置の画素Ｐに生じ、かつ画素Ｐ内のランダムな領域に不規則、不特定に生じるところから、ＥＬパネル１００の周縁の画素Ｐに集中して規則的に発生する非発光領域であるダークエリアとは異なる。またダークスポットは円形状であり、経時的に円の径が拡大する。
図１５（ｂ）に示すＥＬパネル１００の発光画像においては、その割り合いは少ないものの、ＥＬ素子８が部分的に発光しないダークスポットが生じている。
In the light emission image of the EL panel 100 shown in FIG. 15A, in the EL element 8 (pixel P) in the light emission area A, many areas where the EL element 8 does not emit light at random locations, so-called dark spots, are generated. ing. Note that the dark spot is generated at a pixel P at a random position on the EL panel 100 and irregularly or unspecified in a random region within the pixel P. It is different from a dark area which is a non-light emitting area that is regularly generated while concentrating on P. The dark spot is circular, and the diameter of the circle increases with time.
In the light emission image of the EL panel 100 shown in FIG. 15B, a dark spot is generated in which the EL element 8 does not partially emit light although the ratio is small.
これに対して図１６（ａ）（ｂ）に示すＥＬパネル１００の発光画像においては、ダークスポットは生じておらず、全てのＥＬ素子８がその画素Ｐ全域に亘って均等に良好に発光していることがわかる。
つまり、バンク１３の表層を５０ｎｍ以上除去したＥＬパネル１００には、ダークスポットが生じないことが確認された。
On the other hand, in the light emission image of the EL panel 100 shown in FIGS. 16A and 16B, no dark spot is generated, and all the EL elements 8 emit light equally and well over the entire area of the pixel P. You can see that
That is, it was confirmed that no dark spot was generated in the EL panel 100 from which the surface layer of the bank 13 was removed by 50 nm or more.
以上の結果から、酸化モリブデン層を成膜して正孔注入層８ｂを形成することに先立って、バンク１３の表層を酸素プラズマ処理によって５０ｎｍ以上除去したＥＬパネル１００にはダークスポットは発生しないので、そのＥＬパネル１００は発光特性に優れた発光装置であるといえる。
また、ポリイミド系樹脂材料からなるバンク１３の表層を、酸素プラズマ処理によって５０ｎｍ以上除去した後、酸化モリブデンからなる正孔注入層８ｂを成膜する工程を有する発光装置の製造方法は、発光特性に優れたＥＬパネル１００（ＥＬパネル１）を製造することを可能にする技術であるといえる。
From the above results, no dark spots are generated in the EL panel 100 in which the surface layer of the bank 13 is removed by 50 nm or more by oxygen plasma treatment prior to forming the molybdenum oxide layer and forming the hole injection layer 8b. The EL panel 100 can be said to be a light emitting device having excellent light emission characteristics.
In addition, a method for manufacturing a light emitting device having a step of forming a hole injection layer 8b made of molybdenum oxide after removing a surface layer of the bank 13 made of a polyimide resin material by 50 nm or more by oxygen plasma treatment has a light emitting characteristic. It can be said that this is a technique that makes it possible to manufacture an excellent EL panel 100 (EL panel 1).
このようにバンク１３の表層を酸素プラズマ処理によって５０ｎｍ以上除去したＥＬパネル１００が、優れた発光特性を示す理由については明確に解明されてはいないが、バンク１３の表層に酸化モリブデンの正孔注入性を阻害する成分が含まれているとすると、そのバンク１３の表層を５０ｎｍ以上除去することによって、その阻害成分や阻害原因が取り除かれることとなって、その発光特性が向上すると推測して解釈することができる。なお、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）とドーパントであるポリスチレンスルホン酸（ＰＳＳ）を水系溶媒に分散させた分散液であるＰＥＤＯＴ／ＰＳＳ水溶液を用いて正孔注入層８ｂを形成した場合、同様に酸素プラズマ処理を行っても、酸化モリブデンのように顕著にダークスポットが減少することはなかった。 Although the reason why the EL panel 100 in which the surface layer of the bank 13 is removed by 50 nm or more by the oxygen plasma treatment exhibits excellent light emission characteristics has not been clearly clarified, hole injection of molybdenum oxide into the surface layer of the bank 13 has not been clarified yet. Assuming that a component that inhibits the property is included, removing the surface layer of the bank 13 by 50 nm or more removes the inhibitory component and the cause of the inhibition, and it is assumed that the light emission characteristics are improved. can do. In addition, when the hole injection layer 8b is formed using a PEDOT / PSS aqueous solution that is a dispersion liquid in which polyethylenedioxythiophene (PEDOT) and a polystyrene sulfonic acid (PSS) that is a dopant are dispersed in an aqueous solvent, oxygen is similarly applied. Even when the plasma treatment was performed, dark spots were not significantly reduced unlike molybdenum oxide.
なお、以上の実施の形態において、発光試験にスイッチトランジスタ５や駆動トランジスタ６を備えないＥＬパネル１００を用いて、そのＥＬパネル１００の発光特性について確認したが、これはバンク１３の削り量に関する比較試験であるので、それらトランジスタの有無は本試験結果に影響を及ぼすものではない。つまり、スイッチトランジスタ５や駆動トランジスタ６を備えるＥＬパネル１におけるバンク１３の削り量を同様に調整した場合でも、同様の試験結果が得られることは勿論である。
ここではトランジスタを備えないＥＬパネル１００の方が、安価に容易に早く製造することが可能なので、発光特性の確認試験として各種条件の試験を繰り返し行う上のメリットから、ＥＬパネル１００を用いる発光試験を行った。
In the above embodiment, the EL panel 100 that does not include the switch transistor 5 and the driving transistor 6 was used for the light emission test, and the light emission characteristics of the EL panel 100 were confirmed. Since this is a test, the presence or absence of these transistors does not affect the test results. That is, it is a matter of course that the same test result can be obtained even when the shaving amount of the bank 13 in the EL panel 1 including the switch transistor 5 and the drive transistor 6 is similarly adjusted.
Here, since the EL panel 100 that does not include a transistor can be manufactured more easily and inexpensively, the light emission test using the EL panel 100 is advantageous because the test under various conditions is repeated as a light emission characteristic confirmation test. Went.
また、以上の実施の形態において、ＥＬパネル１に封止基板３０を配設していないが、本発明はこれに限定されるものではなく、ＥＬパネル１における対向電極８ｅの上面側にシール材１５を介して封止基板３０を取り付けて、その封止基板３０と基板１０とで、ＥＬ素子８などを挟み込む構成にしてもよい。
また、以上の実施の形態において、酸素プラズマによってエッチング処理を行ったが、ＣＦ４プラズマ処理で同程度のエッチングをしても同様の効果を得ることができた。
Further, in the above embodiment, the sealing substrate 30 is not disposed on the EL panel 1, but the present invention is not limited to this, and a sealing material is provided on the upper surface side of the counter electrode 8e in the EL panel 1. The sealing substrate 30 may be attached via 15, and the EL element 8 and the like may be sandwiched between the sealing substrate 30 and the substrate 10.
In the above embodiment, the etching process is performed by oxygen plasma. However, the same effect can be obtained even if the etching is performed to the same extent by the CF 4 plasma process.
また、以上の実施の形態において、発光装置を表示装置であるＥＬパネルに適用した場合を例に説明したが、本発明はこれに限定されるものではなく、例えば、露光装置、光アドレッシング装置、照明装置などに本発明を適用してもよい。 In the above embodiment, the case where the light emitting device is applied to an EL panel which is a display device has been described as an example. However, the present invention is not limited to this, and for example, an exposure device, an optical addressing device, The present invention may be applied to a lighting device or the like.
また、その他、具体的な細部構造等についても適宜に変更可能であることは勿論である。 In addition, it is needless to say that other specific detailed structures can be appropriately changed.
１、１００ ＥＬパネル（発光装置）
８ ＥＬ素子
８ａ 画素電極（第一電極）
８ｂ 正孔注入層（キャリア輸送層）
８ｃ 機能層（キャリア輸送層）
８ｄ 発光層
８ｅ 対向電極（第二電極）
１０ 基板
１１ ゲート絶縁膜
１２ 層間絶縁膜
１３ バンク（隔壁）
１３ａ 開口部
１５ シール材
３０ 封止基板
Ｐ 画素
1,100 EL panel (light emitting device)
8 EL element 8a Pixel electrode (first electrode)
8b Hole injection layer (carrier transport layer)
8c Functional layer (carrier transport layer)
8d Light emitting layer 8e Counter electrode (second electrode)
10 Substrate 11 Gate insulating film 12 Interlayer insulating film 13 Bank (partition)
13a opening 15 sealing material 30 sealing substrate P pixel
Claims (3)
前記基板の上面側に形成された前記隔壁の厚みが０．５μｍ以上残るように前記隔壁の表面をプラズマ処理により厚さ５０ｎｍ以上除去した後に、酸化モリブデンを成膜してなる前記キャリア輸送層を前記第一電極の上及び前記隔壁の前記表面上に形成することを特徴とする発光装置の製造方法。 A first electrode formed on the upper surface side of the substrate; a carrier transport layer and a light emitting layer laminated on the first electrode; and a first electrode interposed between the carrier transport layer and the light emitting layer. In a method for manufacturing a light emitting device, comprising: a plurality of pixels each having a light emitting element including two electrodes; and a partition that partitions the plurality of pixels for each pixel.
The carrier transport layer formed by forming a molybdenum oxide film after removing the surface of the partition wall by plasma treatment so that the thickness of the partition wall formed on the upper surface side of the substrate is 0.5 μm or more by plasma treatment. A method for manufacturing a light emitting device, comprising: forming on the first electrode and on the surface of the partition wall.
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