JP2009230987A - El panel and el panel manufacturing method - Google Patents

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JP2009230987A JP2008073733A JP2008073733A JP2009230987A JP 2009230987 A JP2009230987 A JP 2009230987A JP 2008073733 A JP2008073733 A JP 2008073733A JP 2008073733 A JP2008073733 A JP 2008073733A JP 2009230987 A JP2009230987 A JP 2009230987A
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忠久 当山
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    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors

Abstract

<P>PROBLEM TO BE SOLVED: To achieve: an EL panel that has excellent display characteristics; and an EL panel manufacturing method. <P>SOLUTION: A pixel electrode 8a is formed on a substrate 10 prior to the formation of an opening part 11d, where the pixel electrode 8a is exposed, by patterning a gate insulating film 11. Therefore, when forming the opening part 11d for exposing a prescribed region by applying processing such as etching to the gate insulating film 11 provided on the substrate 10, the pixel electrode 8a becomes a protective film of the substrate 10 so as to prevent the surface of the substrate 10 from being corroded. Thus, it allows light emitted from a carrier transport layer 8c to be emitted after suitably passing through the substrate 10. Consequently, it is possible to achieve an EL panel 100 that has excellent display characteristics having no image bleeding or no image blur or the like. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、ＥＬパネル及びＥＬパネルの製造方法に関する。   The present invention relates to an EL panel and a method for manufacturing the EL panel.

近年、携帯電話機などの電子機器の表示デバイスとして、自発光素子である有機ＥＬ（Electro Luminescence）素子をマトリクス状に配列したＥＬパネルを適用したものが知られている。
有機ＥＬ素子は、周知のように、概略、透明基板等の一面側に、アノード電極（陽極）と、有機ＥＬ層（発光層）と、カソード電極（陰極）とが順次積層された構造を有し、その有機ＥＬ層の発光しきい値を越えるように、アノード電極に正電圧、カソード電極に負電圧を印加することにより、有機ＥＬ層内に注入された正孔と電子が再結合する際に生じるエネルギーに基づいて、光（励起光）を放出し発光するものである。 2. Description of the Related Art In recent years, as an electronic device display device such as a cellular phone, an EL panel in which organic EL (Electro Luminescence) elements, which are self-luminous elements, are arranged in a matrix is known.
As is well known, an organic EL element generally has a structure in which an anode electrode (anode), an organic EL layer (light emitting layer), and a cathode electrode (cathode) are sequentially laminated on one side of a transparent substrate or the like. Then, when positive voltage is applied to the anode electrode and negative voltage is applied to the cathode electrode so as to exceed the emission threshold value of the organic EL layer, holes and electrons injected into the organic EL layer are recombined. Based on the energy generated in the light, light (excitation light) is emitted to emit light.

そして、透明基板の一面側に有機ＥＬ素子が形成されたＥＬパネルにおいて、有機ＥＬ層を介して対向する一対の電極（アノード電極、カソード電極）の一方を光透過性を有する電極材料により形成し、他方を光反射性を有する電極材料により形成することによって、透明基板の他面側に光を放出するボトムエミッション型の発光構造が知られている（例えば、特許文献１参照。）。
特開２００４−４６１５４号公報 Then, in an EL panel in which an organic EL element is formed on one surface side of a transparent substrate, one of a pair of electrodes (anode electrode, cathode electrode) facing each other through an organic EL layer is formed of a light transmissive electrode material. A bottom emission type light emitting structure is known in which light is emitted to the other surface side of a transparent substrate by forming the other with an electrode material having light reflectivity (see, for example, Patent Document 1).
JP 2004-46154 A

しかしながら、上記特許文献１の場合、透明基板上であって、光透過性を有する透明電極が形成される領域には、透明電極が形成される前に層間絶縁膜等の透明膜が成膜されているため、有機ＥＬ素子の光は、透明膜を介して出射されることになる。このような透明膜の厚さが均一でないと、色度がばらついてしまい、出射光の色が不均一になってしまうといった問題があった。また有機ＥＬ素子の光路にある層間絶縁膜をエッチングして除去すると、層間絶縁膜のエッチング工程において、透明基板の表面もエッチングされてしまい、透明基板の厚さが不均一になってしまうことがある。
このように厚さが不均一な透明基板上に有機ＥＬ素子が形成されたＥＬパネルでは、有機ＥＬ層が発光した光が透明基板を介して放出される際に、透明基板の不均一な厚さに起因して光の散乱や干渉などが生じ、光の輝度や色彩のばらつきを招いてしまい、それがパネルにおける画像のにじみやぼけなどとして現れて、表示特性が悪化してしまうことがある。 However, in the case of Patent Document 1, a transparent film such as an interlayer insulating film is formed on a transparent substrate in a region where a transparent electrode having optical transparency is formed before the transparent electrode is formed. Therefore, the light of the organic EL element is emitted through the transparent film. If the thickness of such a transparent film is not uniform, there is a problem that chromaticity varies and the color of emitted light becomes nonuniform. Also, if the interlayer insulating film in the optical path of the organic EL element is removed by etching, the surface of the transparent substrate is also etched in the interlayer insulating film etching step, and the thickness of the transparent substrate becomes non-uniform. is there.
In an EL panel in which an organic EL element is formed on a transparent substrate having a non-uniform thickness in this way, when the light emitted from the organic EL layer is emitted through the transparent substrate, the non-uniform thickness of the transparent substrate This causes light scattering, interference, etc., leading to variations in the brightness and color of the light, which may appear as blurring or blurring of the image on the panel, resulting in deterioration of display characteristics. .

そこで、本発明は、上述した問題点を鑑み、表示特性に優れたＥＬパネル及びＥＬパネルの製造方法を提供することを目的とする。   In view of the above-described problems, an object of the present invention is to provide an EL panel excellent in display characteristics and an EL panel manufacturing method.

以上の課題を解決するため、請求項１に記載の発明は、ＥＬパネルの製造方法であって、
光透過性を有する基板上に、光透過性を有する第一電極を形成する第一電極形成工程と、
前記基板上に、キャパシタの第一容量電極を形成する第一容量電極形成工程と、
前記第一容量電極と前記第一電極とを含む前記基板上に絶縁膜を形成した後、前記第一電極の所定領域を開口する開口部を前記絶縁膜に形成する開口部形成工程と、
前記絶縁膜の上面側であって、前記第一容量電極と対向する位置に、前記キャパシタの第二容量電極を形成する第二容量電極形成工程と、
少なくとも前記開口部によって開口される前記第一電極上に、キャリア輸送層を形成するキャリア輸送層形成工程と、
前記キャリア輸送層上に、第二電極を形成する第二電極形成工程と、
を備えることを特徴とする。 In order to solve the above problems, the invention described in claim 1 is a method of manufacturing an EL panel,
A first electrode forming step of forming a light transmissive first electrode on a light transmissive substrate;
A first capacitor electrode forming step of forming a first capacitor electrode of a capacitor on the substrate;
Forming an insulating film on the substrate including the first capacitor electrode and the first electrode, and then forming an opening in the insulating film to open a predetermined region of the first electrode; and
A second capacitor electrode forming step of forming a second capacitor electrode of the capacitor at a position on the upper surface side of the insulating film and facing the first capacitor electrode;
A carrier transport layer forming step of forming a carrier transport layer on at least the first electrode opened by the opening;
A second electrode forming step of forming a second electrode on the carrier transport layer;
It is characterized by providing.

請求項２に記載の発明は、
前記第一容量電極形成工程は、前記基板上に、ゲート導電膜をパターニングして前記第一容量電極とともにトランジスタのゲート電極を形成する工程を含み、
前記ゲート電極を覆う前記絶縁膜の上面側に、前記トランジスタのソース電極及びドレイン電極を形成するソース、ドレイン電極形成工程を、
さらに備えることを特徴とする。 The invention described in claim 2
The first capacitor electrode forming step includes a step of patterning a gate conductive film on the substrate to form a gate electrode of a transistor together with the first capacitor electrode,
A source and drain electrode forming step of forming a source electrode and a drain electrode of the transistor on an upper surface side of the insulating film covering the gate electrode;
It is further provided with the feature.

請求項３に記載の発明は、
前記第一容量電極形成工程は、前記基板上に、前記ゲート導電膜をパターニングして前記第一容量電極とともに走査線の第一端子層を形成する工程を含み、
前記開口部形成工程は、前記第一端子層上が開口される開口部を前記絶縁膜に形成する工程を含み、
前記ソース、ドレイン電極形成工程は、ソース、ドレイン導電膜をパターニングして前記トランジスタのソース電極及びドレイン電極とともに前記第一端子層上に前記走査線の第二端子層を形成する工程を含み、
前記第二容量電極形成工程は、導電層をパターニングして前記第二容量電極とともに前記第二端子層上に前記走査線の第三端子層を形成する工程を含む、
ことを特徴とする。 The invention according to claim 3
The first capacitor electrode forming step includes a step of patterning the gate conductive film on the substrate to form a first terminal layer of a scanning line together with the first capacitor electrode,
The opening forming step includes a step of forming an opening in the insulating film on the first terminal layer,
The source / drain electrode forming step includes a step of patterning the source / drain conductive film to form a second terminal layer of the scanning line on the first terminal layer together with the source electrode and the drain electrode of the transistor,
The second capacitor electrode forming step includes a step of patterning a conductive layer to form a third terminal layer of the scanning line on the second terminal layer together with the second capacitor electrode.
It is characterized by that.

請求項４に記載の発明は、
光透過性を有する基板上に、光透過性を有するキャパシタの第一容量電極を形成する第一容量電極形成工程と、
前記第一容量電極を含む前記基板上に第一絶縁膜を形成した後、前記第一容量電極の所定領域を開口する開口部を前記第一絶縁膜に形成する第一開口部形成工程と、
少なくとも前記開口部によって開口される前記第一容量電極上に、光透過性を有する第二絶縁膜を形成する第二絶縁膜形成工程と、
前記第二絶縁膜上であって、前記第一容量電極と対向する位置に、光透過性を有する前記キャパシタの第二容量電極を兼ねた第一電極を形成する第一電極形成工程と、
前記第一電極上に、キャリア輸送層を形成するキャリア輸送層形成工程と、
前記キャリア輸送層上に、第二電極を形成する第二電極形成工程と、
を備えることを特徴とする。 The invention according to claim 4
A first capacitance electrode forming step of forming a first capacitance electrode of a light transmissive capacitor on a light transmissive substrate;
A first opening forming step of forming, in the first insulating film, an opening for opening a predetermined region of the first capacitive electrode after forming a first insulating film on the substrate including the first capacitive electrode;
A second insulating film forming step of forming a second insulating film having optical transparency on at least the first capacitor electrode opened by the opening;
A first electrode forming step of forming a first electrode also serving as a second capacitance electrode of the capacitor having light transmittance on the second insulating film at a position facing the first capacitance electrode;
A carrier transport layer forming step of forming a carrier transport layer on the first electrode;
A second electrode forming step of forming a second electrode on the carrier transport layer;
It is characterized by providing.

請求項５に記載の発明は、
前記基板上に、トランジスタのゲート電極を形成するゲート電極形成工程と、
前記ゲート電極を覆う前記第一絶縁膜の上面側に、前記トランジスタのソース電極及びドレイン電極を形成するソース、ドレイン電極形成工程と、
備えることを特徴とする。 The invention described in claim 5
Forming a gate electrode of a transistor on the substrate; and
A source and drain electrode forming step of forming a source electrode and a drain electrode of the transistor on an upper surface side of the first insulating film covering the gate electrode;
It is characterized by providing.

請求項６に記載の発明は、
前記ゲート電極形成工程は、前記基板上に、ゲート導電膜をパターニングして前記トランジスタのゲート電極とともに走査線の第一端子層を形成する工程を含み、
前記第一開口部形成工程は、前記第一端子層上が開口される開口部を前記第一絶縁膜に形成する工程を含み、
前記ソース、ドレイン電極形成工程は、ソース、ドレイン導電膜をパターニングして前記トランジスタのソース電極及びドレイン電極とともに前記第一端子層上に前記走査線の第二端子層を形成する工程を含み、
前記第一電極形成工程は、前記第二端子層上が開口される開口部を前記第二絶縁膜に形成する工程と、導電層をパターニングして前記第一電極とともに前記第二端子層上に前記走査線の第三端子層を形成する工程を含む、
ことを特徴とする。 The invention described in claim 6
The gate electrode forming step includes a step of patterning a gate conductive film on the substrate to form a first terminal layer of a scanning line together with the gate electrode of the transistor,
The first opening forming step includes a step of forming an opening in the first insulating layer on the first terminal layer,
The source / drain electrode forming step includes a step of patterning the source / drain conductive film to form a second terminal layer of the scanning line on the first terminal layer together with the source electrode and the drain electrode of the transistor,
The first electrode forming step includes a step of forming an opening in the second insulating layer on the second terminal layer, and a patterning of a conductive layer on the second terminal layer together with the first electrode. Forming a third terminal layer of the scanning line,
It is characterized by that.

請求項７に記載の発明は、ＥＬパネルであって、
光透過性を有する基板上に設けられた光透過性を有する第一電極と、
前記基板上に設けられたゲート導電膜をパターニングしてなるトランジスタのゲート電極及びキャパシタの第一容量電極と、
前記第一容量電極上に設けられた絶縁膜と、
前記絶縁膜上であって前記第一容量電極と対向する位置に設けられ、前記絶縁膜の開口部を介して前記第一電極と接続された前記キャパシタの第二容量電極と、
前記第一電極上に設けられたキャリア輸送層と、
前記キャリア輸送層上に設けられた第二電極と、
を備えることを特徴とする。 The invention according to claim 7 is an EL panel,
A light transmissive first electrode provided on a light transmissive substrate;
A gate electrode of a transistor formed by patterning a gate conductive film provided on the substrate and a first capacitance electrode of a capacitor;
An insulating film provided on the first capacitor electrode;
A second capacitor electrode of the capacitor provided on the insulating film at a position facing the first capacitor electrode and connected to the first electrode through an opening of the insulating film;
A carrier transport layer provided on the first electrode;
A second electrode provided on the carrier transport layer;
It is characterized by providing.

請求項８に記載の発明は、
前記ゲート導電膜をパターニングしてなる走査線の第一端子層と、
ソース、ドレイン導電膜をパターニングしてなる前記トランジスタのソース電極及びドレイン電極並びに前記第一端子層上の第二端子層と、
第二容量電極となる導電膜をパターニングしてなる前記第二端子層上の第三端子層と、
を備えることを特徴とする。 The invention according to claim 8 provides:
A first terminal layer of a scanning line formed by patterning the gate conductive film;
A source electrode and a drain electrode of the transistor obtained by patterning a source and drain conductive film, and a second terminal layer on the first terminal layer;
A third terminal layer on the second terminal layer formed by patterning a conductive film to be a second capacitor electrode;
It is characterized by providing.

請求項９に記載の発明は、ＥＬパネルであって、
光透過性を有する基板上に設けられた、光透過性を有するキャパシタの第一容量電極と、
前記第一容量電極上に設けられた、光透過性を有する絶縁膜と、
前記絶縁膜上であって前記第一容量電極と対向する位置に設けられた、光透過性を有し前記キャパシタの第二容量電極を兼ねる第一電極と、
前記第一電極上に設けられたキャリア輸送層と、
前記キャリア輸送層上に設けられた第二電極と、
を備えることを特徴とする。 The invention according to claim 9 is an EL panel,
A first capacitance electrode of a light-transmitting capacitor provided on a light-transmitting substrate;
An insulating film having optical transparency provided on the first capacitor electrode;
A first electrode which is provided on the insulating film at a position facing the first capacitor electrode and has a light transmission property and also serves as a second capacitor electrode of the capacitor;
A carrier transport layer provided on the first electrode;
A second electrode provided on the carrier transport layer;
It is characterized by providing.

請求項１０に記載の発明は、
ゲート導電膜をパターニングしてなるトランジスタのゲート電極及び走査線の第一端子層と、
ソース、ドレイン導電膜をパターニングしてなる前記トランジスタのソース電極及びドレイン電極並びに前記第一端子層上の第二端子層と、
第一電極となる導電膜をパターニングしてなる前記第二端子層上の第三端子層と、
を備えることを特徴とする。 The invention according to claim 10 is:
A gate electrode of a transistor formed by patterning a gate conductive film and a first terminal layer of a scanning line;
A source electrode and a drain electrode of the transistor obtained by patterning a source and drain conductive film, and a second terminal layer on the first terminal layer;
A third terminal layer on the second terminal layer formed by patterning a conductive film to be a first electrode;
It is characterized by providing.

本発明によれば、絶縁膜をパターニングするなどして電極が露出する開口部を形成することに先立って、基板上には電極が形成されている。つまり、基板上に設けられた絶縁膜にエッチングなどの処理を施して所定の領域を露出させる開口部を形成する際に、基板上に設けられた電極が基板の保護膜となり、その基板の表面が浸食されることを防ぐので、基板表面の平滑性が損なわれることはない。
従って、キャリア輸送層の発光は、その光の輝度や色彩のばらつきが抑えられて基板を好適に透過して放出されることとなるので、画像のにじみやぼけなどがない優れた発光特性や表示特性を有するＥＬパネルを実現することができる。 According to the present invention, the electrode is formed on the substrate prior to forming the opening from which the electrode is exposed by patterning the insulating film. That is, when an insulating film provided on the substrate is subjected to a process such as etching to form an opening that exposes a predetermined region, the electrode provided on the substrate serves as a protective film for the substrate, and the surface of the substrate As a result, the smoothness of the substrate surface is not impaired.
Therefore, the light emission of the carrier transport layer is suitably transmitted through the substrate with the variation in the brightness and color of the light being suppressed, and is thus emitted without causing blurring or blurring of the image. An EL panel having characteristics can be realized.

以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。   Hereinafter, preferred embodiments for carrying out the present invention will be described with reference to the drawings. However, although various technically preferable limitations for implementing the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples.

（実施形態１）
図１は、ＥＬパネル１００における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１００の概略構成を示す平面図である。 (Embodiment 1)
FIG. 1 is a plan view showing an arrangement configuration of a plurality of pixels P in the EL panel 100, and FIG. 2 is a plan view showing a schematic configuration of the EL panel 100.

図１、図２に示すように、ＥＬパネル１００には、Ｒ（赤），Ｇ（緑），Ｂ（青）をそれぞれ発光する複数の画素Ｐが所定のパターンでマトリクス状に配置されている。
このＥＬパネル１００には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交し列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において、電圧供給線４が走査線２に沿って設けられている。これら各走査線２と、隣接する二本の信号線３と、各電圧供給線４と、によって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１００には、走査線２、信号線３、電圧供給線４の上方を覆うように、格子状の隔壁であるバンク１３が設けられている。このバンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されており、この開口部１３ａ内に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられて、画素Ｐの発光領域となる。キャリア輸送層とは、厚さ方向に電圧が印加されることによって正孔又は電子を輸送する層であり、発光層及び非発光層を含む。
なお、走査線２と一端部には、それぞれ端子パッドＴ（図１０（ｂ）参照）が設けられている。複数の電圧供給線４はバンク１３の外側において、１本乃至複数本の共通配線によって互いに接続されて、共通配線は１つ乃至複数の端子パッドＴと接続されている。 As shown in FIGS. 1 and 2, on the EL panel 100, a plurality of pixels P each emitting R (red), G (green), and B (blue) are arranged in a matrix with a predetermined pattern. .
In this EL panel 100, a plurality of scanning lines 2 are arranged so as to be substantially parallel to each other along the row direction, and the plurality of signal lines 3 are substantially orthogonal to the scanning lines 2 in a plan view and mutually aligned along the column direction. They are arranged so as to be substantially parallel. A voltage supply line 4 is provided along the scanning line 2 between the adjacent scanning lines 2. A range surrounded by each scanning line 2, two adjacent signal lines 3, and each voltage supply line 4 corresponds to the pixel P.
Further, the EL panel 100 is provided with a bank 13 that is a grid-like partition wall so as to cover the scanning line 2, the signal line 3, and the voltage supply line 4. A plurality of substantially rectangular openings 13a surrounded by the banks 13 are formed for each pixel P, and predetermined carrier transport layers (a hole injection layer 8b and a light emitting layer 8c described later) are formed in the openings 13a. ) Are provided and become a light emitting region of the pixel P. The carrier transport layer is a layer that transports holes or electrons when a voltage is applied in the thickness direction, and includes a light emitting layer and a non-light emitting layer.
In addition, the terminal pad T (refer FIG.10 (b)) is provided in the scanning line 2 and one end part, respectively. The plurality of voltage supply lines 4 are connected to each other by one or more common wires on the outside of the bank 13, and the common wires are connected to one or more terminal pads T.

図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１００の１画素に相当する回路を示した回路図である。   FIG. 3 is a circuit diagram showing a circuit corresponding to one pixel of the EL panel 100 operating in the active matrix driving method.

図３に示すように、ＥＬパネル１００には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１００の１画素Ｐにつき、薄膜トランジスタであるスイッチトランジスタ５と、薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、ＥＬ素子８とが設けられている。   As shown in FIG. 3, the EL panel 100 is provided with a scanning line 2, a signal line 3 intersecting with the scanning line 2, and a voltage supply line 4 along the scanning line 2. For each pixel P, a switch transistor 5 that is a thin film transistor, a drive transistor 6 that is a thin film transistor, a capacitor 7, and an EL element 8 are provided.

各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードには一定電圧Ｖcomが印加されている（例えば、接地されている）。   In each pixel P, the gate of the switch transistor 5 is connected to the scanning line 2, one of the drain and source of the switch transistor 5 is connected to the signal line 3, and the other of the drain and source of the switch transistor 5 is It is connected to one electrode of the capacitor 7 and the gate of the driving transistor 6. One of the source and drain of the driving transistor 6 is connected to the voltage supply line 4, and the other of the source and drain of the driving transistor 6 is connected to the other electrode of the capacitor 7 and the anode of the EL element 8. A constant voltage Vcom is applied to the cathodes of the EL elements 8 of all the pixels P (for example, grounded).

また、このＥＬパネル１００の周囲において各走査線２が走査側ドライバに接続され、各電圧供給線４が一定電圧源又は適宜電圧信号を出力するドライバに接続され、信号線３がデータ側ドライバに接続され、これらドライバによってＥＬパネル１００がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、一定電圧源又はドライバによって所定の電力が供給される。   Further, in the periphery of the EL panel 100, each scanning line 2 is connected to a scanning side driver, each voltage supply line 4 is connected to a constant voltage source or a driver that outputs an appropriate voltage signal, and the signal line 3 is connected to a data side driver. The EL panel 100 is connected by these drivers and driven by an active matrix driving method. The voltage supply line 4 is supplied with predetermined power by a constant voltage source or a driver.

次に、ＥＬパネル１００と、その画素Ｐの回路構造について、図４〜図６、図１８を用いて説明する。ここで、図４は、ＥＬパネル１００の１画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。また、図１８は、図４のXVIII−XVIIIに沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。   Next, the circuit structure of the EL panel 100 and the pixel P will be described with reference to FIGS. 4 to 6 and FIG. Here, FIG. 4 is a plan view corresponding to one pixel P of the EL panel 100, FIG. 5 is a cross-sectional view taken along the line V-V in FIG. 4, and FIG. It is arrow sectional drawing of the surface along the VI-VI line. FIG. 18 is a cross-sectional view taken along the line XVIII-XVIII in FIG. In FIG. 4, electrodes and wiring are mainly shown.

図４に示すように、スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、走査線２と電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。   As shown in FIG. 4, the switch transistor 5 and the drive transistor 6 are arranged along the signal line 3, the capacitor 7 is disposed in the vicinity of the switch transistor 5, and the EL element 8 is disposed in the vicinity of the drive transistor 6. ing. Further, a switch transistor 5, a drive transistor 6, a capacitor 7, and an EL element 8 are disposed between the scanning line 2 and the voltage supply line 4.

図４〜図６に示すように、光透過性を有し絶縁性の基板１０上にゲート絶縁膜１１が成膜されており、そのゲート絶縁膜１１の上に層間絶縁膜１２が成膜されている。
信号線３はゲート絶縁膜１１と基板１０との間に形成され、走査線２及び電圧供給線４はゲート絶縁膜１１と層間絶縁膜１２との間に形成されている。また、ゲート絶縁膜１１は、スイッチトランジスタ５及び駆動トランジスタ６の形成領域等に形成されている。 As shown in FIGS. 4 to 6, a gate insulating film 11 is formed on a light-transmissive and insulating substrate 10, and an interlayer insulating film 12 is formed on the gate insulating film 11. ing.
The signal line 3 is formed between the gate insulating film 11 and the substrate 10, and the scanning line 2 and the voltage supply line 4 are formed between the gate insulating film 11 and the interlayer insulating film 12. The gate insulating film 11 is formed in the formation region of the switch transistor 5 and the drive transistor 6 or the like.

駆動トランジスタ６及びスイッチトランジスタ５は、図４〜図６に示すように、逆スタガ構造の薄膜トランジスタである。   The drive transistor 6 and the switch transistor 5 are thin film transistors having an inverted staggered structure, as shown in FIGS.

駆動トランジスタ６は、ゲート電極６ａ、半導体膜６ｂ、チャネル保護膜６ｄ、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ等を有するものである。   The driving transistor 6 includes a gate electrode 6a, a semiconductor film 6b, a channel protective film 6d, impurity semiconductor films 6f and 6g, a drain electrode 6h, a source electrode 6i, and the like.

ゲート電極６ａは、基板１０とゲート絶縁膜１１の間に形成されている。このゲート電極６ａは、例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜からなる。また、ゲート電極６ａの上に絶縁性のゲート絶縁膜１１が成膜されており、そのゲート絶縁膜１１によってゲート電極６ａが被覆されている。
ゲート絶縁膜１１は、例えば、シリコン窒化物又はシリコン酸化物からなる。このゲート絶縁膜１１上であってゲート電極６ａに対応する位置にチャネルが形成される真性の半導体膜６ｂが形成されており、半導体膜６ｂがゲート絶縁膜１１を挟んでゲート電極６ａと相対している。
半導体膜６ｂは、例えば、アモルファスシリコン又は多結晶シリコンからなる。また、半導体膜６ｂの中央部上には、絶縁性のチャネル保護膜６ｄが形成されている。このチャネル保護膜６ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜６ｂの一端部の上には、不純物半導体膜６ｆが一部チャネル保護膜６ｄに重なるようにして形成されており、半導体膜６ｂの他端部の上には、不純物半導体膜６ｇが一部チャネル保護膜６ｄに重なるようにして形成されている。そして、不純物半導体膜６ｆ，６ｇは半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇは、駆動トランジスタ６がｎ型トランジスタであればｎ型半導体であり、駆動トランジスタ６がｐ型トランジスタであればｐ型半導体となる。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜からなる。
チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉの上には、絶縁性の層間絶縁膜１２が成膜され、チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉが層間絶縁膜１２によって被覆されている。 The gate electrode 6 a is formed between the substrate 10 and the gate insulating film 11. The gate electrode 6a is made of, for example, a Mo film, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, an AlNdTi alloy film, or a MoNb alloy film. An insulating gate insulating film 11 is formed on the gate electrode 6a, and the gate electrode 6a is covered with the gate insulating film 11.
The gate insulating film 11 is made of, for example, silicon nitride or silicon oxide. An intrinsic semiconductor film 6b in which a channel is formed is formed on the gate insulating film 11 at a position corresponding to the gate electrode 6a. The semiconductor film 6b is opposed to the gate electrode 6a with the gate insulating film 11 interposed therebetween. ing.
The semiconductor film 6b is made of, for example, amorphous silicon or polycrystalline silicon. An insulating channel protective film 6d is formed on the central portion of the semiconductor film 6b. The channel protective film 6d is made of, for example, silicon nitride or silicon oxide.
An impurity semiconductor film 6f is formed on one end portion of the semiconductor film 6b so as to partially overlap the channel protective film 6d, and the impurity semiconductor film 6g is formed on the other end portion of the semiconductor film 6b. Is partially overlapped with the channel protective film 6d. The impurity semiconductor films 6f and 6g are formed on both ends of the semiconductor film 6b so as to be separated from each other. The impurity semiconductor films 6f and 6g are n-type semiconductors if the driving transistor 6 is an n-type transistor, and are p-type semiconductors if the driving transistor 6 is a p-type transistor.
A drain electrode 6h is formed on the impurity semiconductor film 6f. A source electrode 6i is formed on the impurity semiconductor film 6g. The drain electrode 6h and the source electrode 6i are made of, for example, a Mo film, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, an AlNdTi alloy film, or a MoNb alloy film.
An insulating interlayer insulating film 12 is formed on the channel protective film 6d, the drain electrode 6h, and the source electrode 6i, and the channel protective film 6d, the drain electrode 6h, and the source electrode 6i are covered with the interlayer insulating film 12. Yes.

駆動トランジスタ６と同様にスイッチトランジスタ５は、図１８に示すように、ゲート電極５ａ、半導体膜５ｂ、チャネル保護膜５ｄ、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ等を有するものである。   Like the drive transistor 6, the switch transistor 5 includes a gate electrode 5a, a semiconductor film 5b, a channel protective film 5d, impurity semiconductor films 5f and 5g, a drain electrode 5h, a source electrode 5i, and the like, as shown in FIG. is there.

キャパシタ７は、図４、図６に示すように、基板１０とゲート絶縁膜１１との間に第一容量電極７ａが形成され、層間絶縁膜１２の上に第二容量電極７ｂが形成されており、その第一容量電極７ａと第二容量電極７ｂが、ゲート絶縁膜１１と層間絶縁膜１２とを挟んで相対している。
なお、キャパシタ７の第一容量電極７ａは、基板１０に一面に成膜された導電膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで、信号線３、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａとともに形成されたものである。
また、キャパシタ７の第二容量電極７ｂは、層間絶縁膜１２上に電極面部が形成され、層間絶縁膜１２とゲート絶縁膜１１を厚さ方向に貫通したコンタクトホール７ｂを介してＥＬ素子８の画素電極８ａに接続されている。 As shown in FIGS. 4 and 6, the capacitor 7 has a first capacitor electrode 7 a formed between the substrate 10 and the gate insulating film 11, and a second capacitor electrode 7 b formed on the interlayer insulating film 12. The first capacitor electrode 7a and the second capacitor electrode 7b are opposed to each other with the gate insulating film 11 and the interlayer insulating film 12 interposed therebetween.
The first capacitor electrode 7a of the capacitor 7 is formed by processing the conductive film formed on the entire surface of the substrate 10 by a photolithography method, an etching method, or the like, so that the signal line 3, the gate electrode 5a of the switch transistor 5, It is formed together with the gate electrode 6a of the driving transistor 6.
The second capacitor electrode 7b of the capacitor 7 has an electrode surface portion formed on the interlayer insulating film 12, and the EL element 8 via the contact hole 7b penetrating the interlayer insulating film 12 and the gate insulating film 11 in the thickness direction. It is connected to the pixel electrode 8a.

また、ゲート絶縁膜１１には、ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。このためコンタクトプラグ２０ａによってスイッチトランジスタ５のゲート電極５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ａ〜２０ｃを設けることなく、走査線２が直接ゲート電極５ａと接触し、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉがゲート電極６ａと接触してもよい。
また、層間絶縁膜１２にはソース電極６ｉと第二容量電極７ｂと重なる部分において、コンタクトホール１２ｈが形成されており、そのコンタクトホール１２ｈ内にコンタクトプラグ２０ｄが埋め込まれている。コンタクトプラグ２０ｄによって駆動トランジスタ６のソース電極６ｉと第二容量電極７ｂが電気的に導通する。ここで、コンタクトプラグ２０ｄを設けることなく、ソース電極６ｉが直接第二容量電極７ｂに接触してもよい。
なお、駆動トランジスタ６のゲート電極６ａがキャパシタ７の第一容量電極７ａに一体に連なっており、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっている。 In the gate insulating film 11, a contact hole 11a is formed in a region where the gate electrode 5a and the scanning line 2 overlap, and a contact hole 11b is formed in a region where the drain electrode 5h and the signal line 3 overlap, and the gate electrode 6a. A contact hole 11c is formed in a region where the source electrode 5i overlaps, and contact plugs 20a to 20c are embedded in the contact holes 11a to 11c, respectively. For this reason, the gate electrode 5a of the switch transistor 5 and the scanning line 2 are electrically connected by the contact plug 20a, the drain electrode 5h of the switch transistor 5 and the signal line 3 are electrically connected by the contact plug 20b, and the contact plug 20c The source electrode 5i of the switch transistor 5 and the electrode 7a of the capacitor 7 are electrically connected, and the source electrode 5i of the switch transistor 5 and the gate electrode 6a of the drive transistor 6 are electrically connected. Note that without providing the contact plugs 20a to 20c, the scanning line 2 may be in direct contact with the gate electrode 5a, the drain electrode 5h may be in contact with the signal line 3, and the source electrode 5i may be in contact with the gate electrode 6a.
A contact hole 12h is formed in the interlayer insulating film 12 at a portion overlapping the source electrode 6i and the second capacitor electrode 7b, and a contact plug 20d is embedded in the contact hole 12h. The contact plug 20d electrically connects the source electrode 6i of the driving transistor 6 and the second capacitor electrode 7b. Here, the source electrode 6i may be in direct contact with the second capacitor electrode 7b without providing the contact plug 20d.
The gate electrode 6 a of the driving transistor 6 is integrally connected to the first capacitance electrode 7 a of the capacitor 7, and the drain electrode 6 h of the driving transistor 6 is integrally connected to the voltage supply line 4.

ＥＬ素子８は、図４〜図６に示すように、アノードとなる第一電極としての画素電極８ａと、画素電極８ａの上に形成された化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された化合物膜である発光層８ｃと、発光層８ｃの上に形成された第二電極としての対向電極８ｄとを備えている。   As shown in FIGS. 4 to 6, the EL element 8 includes a pixel electrode 8a as a first electrode serving as an anode, a hole injection layer 8b that is a compound film formed on the pixel electrode 8a, and a hole. A light emitting layer 8c, which is a compound film formed on the injection layer 8b, and a counter electrode 8d as a second electrode formed on the light emitting layer 8c are provided.

画素電極８ａは、透明基板等である光透過性を有する基板１０上に設けられており、画素Ｐごとに独立して形成されている。この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。なお、画素電極８ａは、第二容量電極７ｂを介し駆動トランジスタ６のソース電極６ｉと接続している。 The pixel electrode 8 a is provided on a light-transmitting substrate 10 such as a transparent substrate, and is formed independently for each pixel P. The pixel electrode 8a is a transparent electrode, for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide (In 2 O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO), or cadmium − It consists of tin oxide (CTO). The pixel electrode 8a is connected to the source electrode 6i of the driving transistor 6 through the second capacitor electrode 7b.

正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）からなる機能層であって、画素電極８ａと対向電極８ｄとの間に印加された電圧に応じて画素電極８ａから発光層８ｃに向けて一方のキャリアである正孔を注入する。
発光層８ｃは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系の有機発光材料からなり、画素電極８ａと対向電極８ｄとの間に印加された電圧に応じて対向電極８ｄから供給される他方のキャリアである電子を厚さ方向に輸送するとともにこの電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する層である。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは互いに発光層８ｃの発光材料が異なる。画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。
この正孔注入層８ｂと発光層８ｃとがキャリア輸送層となる。 The hole injection layer 8b is a functional layer made of, for example, PEDOT (poly (ethylenedioxy) thiophene) that is a conductive polymer and PSS (polystyrene sulfonate) that is a dopant. In response to a voltage applied between the electrode 8a and the counter electrode 8d, holes as one carrier are injected from the pixel electrode 8a toward the light emitting layer 8c.
The light emitting layer 8c includes a material that emits any one of R (red), G (green), and B (blue) for each pixel P. For example, the light emitting layer 8c is made of a polyfluorene-based light emitting material or a polyphenylene vinylene-based organic light emitting material. The electrons, which are the other carriers supplied from the counter electrode 8d in accordance with the voltage applied between the pixel electrode 8a and the counter electrode 8d, are transported in the thickness direction and from the electrons and the hole injection layer 8b. This is a layer that emits light upon recombination with injected holes. For this reason, the pixel P that emits R (red), the pixel P that emits G (green), and the pixel P that emits B (blue) have different light emitting materials for the light emitting layer 8c. The R (red), G (green), and B (blue) pattern of the pixel P may be a delta arrangement or a stripe pattern in which the same color pixels are arranged in the vertical direction.
The hole injection layer 8b and the light emitting layer 8c serve as a carrier transport layer.

対向電極８ｄは、画素電極８ａよりも仕事関数の低い材料で形成されており、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。
この対向電極８ｄは全ての画素Ｐに共通した電極であり、発光層８ｃなどの化合物膜とともに後述するバンク１３を被覆している。 The counter electrode 8d is made of a material having a work function lower than that of the pixel electrode 8a. For example, the counter electrode 8d is made of a simple substance or an alloy containing at least one of indium, magnesium, calcium, lithium, barium, and a rare earth metal.
The counter electrode 8d is an electrode common to all the pixels P, and covers a bank 13 described later together with a compound film such as the light emitting layer 8c.

そして、図４〜図６に示すように、スイッチトランジスタ５や駆動トランジスタ６などを覆うゲート絶縁膜１１と層間絶縁膜１２には、各画素電極８ａに対応する位置においてそれぞれ開口部１１ｄ、開口部１２ａが形成されており、その開口部である開口部１１ｄや開口部１２ａにおいて画素電極８ａが露出している。そのため、ゲート絶縁膜１１や層間絶縁膜１２は平面視して格子状に形成されている。更に、層間絶縁膜１２の上にバンク１３が形成されており、バンク１３も層間絶縁膜１２と同様に平面視して格子状に形成され、各画素電極８ａに対応する位置において開口部１３ａが形成されている。
このように、ゲート絶縁膜１１、層間絶縁膜１２及びバンク１３によって画素電極８ａの上の所定領域が画素Ｐごとに仕切られている。
そして、開口部１３ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８ａ上に積層されている。 As shown in FIGS. 4 to 6, the gate insulating film 11 and the interlayer insulating film 12 covering the switch transistor 5, the driving transistor 6 and the like have openings 11d and openings at positions corresponding to the pixel electrodes 8a, respectively. 12a is formed, and the pixel electrode 8a is exposed in the opening 11d and the opening 12a which are the openings. Therefore, the gate insulating film 11 and the interlayer insulating film 12 are formed in a lattice shape in plan view. Further, a bank 13 is formed on the interlayer insulating film 12, and the bank 13 is also formed in a lattice shape in plan view like the interlayer insulating film 12, and the opening 13a is formed at a position corresponding to each pixel electrode 8a. Is formed.
Thus, the predetermined region on the pixel electrode 8 a is partitioned for each pixel P by the gate insulating film 11, the interlayer insulating film 12, and the bank 13.
And in the opening part 13a, the positive hole injection layer 8b and the light emitting layer 8c as a carrier transport layer are laminated | stacked on the pixel electrode 8a.

具体的には、バンク１３は、正孔注入層８ｂや発光層８ｃを湿式法により形成するに際して、正孔注入層８ｂや発光層８ｃを含む有機材料が溶媒に溶解または分散された液状体が隣接する画素Ｐに滲み出ないようにする隔壁として機能する。
例えば、図５、図６に示すように、層間絶縁膜１２の上に設けられたバンク１３には、バンク１３における画素電極８ａに対応する位置に開口部１３ａが形成されている。
そして、開口部１３ａ内に、正孔注入層８ｂとなる有機材料が含有される液状体を塗布し、その液状体を乾燥させ成膜させた化合物膜が、キャリア輸送層における正孔注入層８ｂとなる。さらに、開口部１３ａ内の正孔注入層８ｂ上に、発光層８ｃとなる有機材料が含有される液状体を塗布し、その液状体を乾燥させ成膜させた化合物膜が、キャリア輸送層における発光層８ｃとなる。
なお、この発光層８ｃとバンク１３を被覆するように対向電極８ｄが設けられている。 Specifically, when forming the hole injection layer 8b and the light emitting layer 8c by a wet method, the bank 13 is a liquid in which an organic material including the hole injection layer 8b and the light emitting layer 8c is dissolved or dispersed in a solvent. It functions as a partition wall that prevents bleeding from adjoining pixels P.
For example, as shown in FIGS. 5 and 6, the bank 13 provided on the interlayer insulating film 12 has an opening 13 a at a position corresponding to the pixel electrode 8 a in the bank 13.
Then, a liquid material containing an organic material that becomes the hole injection layer 8b is applied in the opening 13a, and the liquid material is dried to form a film, whereby the hole injection layer 8b in the carrier transport layer is formed. It becomes. Further, a compound film obtained by applying a liquid material containing an organic material to be the light emitting layer 8c on the hole injection layer 8b in the opening 13a and drying the liquid material to form a film is formed in the carrier transport layer. The light emitting layer 8c is formed.
A counter electrode 8 d is provided so as to cover the light emitting layer 8 c and the bank 13.

そして、このＥＬパネル１００においては、画素電極８ａと基板１０が透明であり、発光層８ｃから発した光が画素電極８ａ及び基板１０を透過して出射する。そのため、基板１０の裏面（下面）が表示面となる。   In the EL panel 100, the pixel electrode 8a and the substrate 10 are transparent, and light emitted from the light emitting layer 8c is transmitted through the pixel electrode 8a and the substrate 10 and emitted. Therefore, the back surface (lower surface) of the substrate 10 becomes a display surface.

このＥＬパネル１００は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次オンレベルの電圧が印加されることで、これら走査線２に接続された各スイッチトランジスタ５が順次選択される。
各走査線２が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応するスイッチトランジスタ５がオンになっていることから、その階調に応じたレベルの電圧がスイッチトランジスタ５を介して駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された電圧レベルに応じて、駆動トランジスタ６におけるソース・ドレイン電流のレベルが定まり、その電圧レベルに応じたレベルのソース・ドレイン電流が電圧供給線４から駆動トランジスタ６に流れ、ＥＬ素子８がその電流レベルに応じた明るさで発光する。
その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａの電荷が閉じ込められる。なお、その閉じ込められた電荷はキャパシタ７に蓄えられることとなり、この間、駆動トランジスタ６のゲート電極６ａ及びソース電極６ｉ間の電圧を保持する。
そして、ＥＬ素子８がゲート電極６ａ及びソース電極６ｉ間の電圧にしたがって発光を継続するようになっている。 The EL panel 100 is driven as follows to emit light.
In a state where a predetermined level of voltage is applied to all the voltage supply lines 4, an on-level voltage is sequentially applied to the scanning line 2 by the scanning driver, whereby each switch transistor 5 connected to the scanning line 2 is Selected sequentially.
When each scanning line 2 is selected, if a voltage of a level corresponding to the gradation is applied to all the signal lines 3 by the data driver, the switch transistor 5 corresponding to the selected scanning line 2 is turned on. Therefore, a voltage of a level corresponding to the gradation is applied to the gate electrode 6a of the drive transistor 6 via the switch transistor 5.
The level of the source / drain current in the drive transistor 6 is determined according to the voltage level applied to the gate electrode 6a of the drive transistor 6, and the source / drain current at a level corresponding to the voltage level is driven from the voltage supply line 4. The EL element 8 emits light with brightness corresponding to the current level.
Thereafter, when the selection of the scanning line 2 is released, the switch transistor 5 is turned off, so that the charge of the gate electrode 6a of the driving transistor 6 is confined. The trapped charge is stored in the capacitor 7, and during this time, the voltage between the gate electrode 6a and the source electrode 6i of the driving transistor 6 is held.
The EL element 8 continues to emit light according to the voltage between the gate electrode 6a and the source electrode 6i.

次に、ＥＬパネル１００の製造方法について、図５、図６、図７〜図１０に示す断面図を用いて説明する。
なお、図７から図１０は、本実施形態に係るＥＬパネル１００の製造過程の一例を示す工程断面図である。この工程断面図は、図４に示したV−V線に沿った断面部分と、走査線２と電圧供給線４の端子パッドＴの断面部分を示す説明図であり、これらの図を参照して製造方法の概略を説明する。
また、ここでは、図４のV−V線に沿った断面部分によって駆動トランジスタ６の製造過程を例示し、同様の製造過程を経るスイッチトランジスタ５に関する図示は省略する。 Next, a method for manufacturing the EL panel 100 will be described with reference to cross-sectional views shown in FIGS. 5, 6, and 7 to 10.
7 to 10 are process cross-sectional views illustrating an example of the manufacturing process of the EL panel 100 according to the present embodiment. This process cross-sectional view is an explanatory view showing a cross-sectional portion along the line V-V shown in FIG. 4 and a cross-sectional portion of the terminal pad T of the scanning line 2 and the voltage supply line 4. An outline of the manufacturing method will be described.
Further, here, the manufacturing process of the driving transistor 6 is illustrated by a cross-sectional portion along the line V-V in FIG. 4, and illustration of the switch transistor 5 that undergoes the same manufacturing process is omitted.

まず、透明のガラス板である基板１０上に、スパッタリング法、蒸着法等によって、例えば、ＩＴＯなどの透明電極材料からなる透明導電膜を成膜し、フォトリソグラフィー法・エッチング法等によってその透明導電膜をパターニングする。これにより図７（ａ）などに示すように、基板１０上にＥＬ素子８の画素電極８ａを形成する。このとき、画素電極８ａの下方の基板１０の表面は、画素電極８ａのために透明導電膜のエッチャントに接触しないので浸食されず平滑である。   First, a transparent conductive film made of a transparent electrode material such as ITO is formed on the substrate 10 which is a transparent glass plate by a sputtering method, a vapor deposition method, etc., and the transparent conductive film is formed by a photolithography method, an etching method, or the like. Pattern the film. As a result, the pixel electrode 8a of the EL element 8 is formed on the substrate 10 as shown in FIG. At this time, the surface of the substrate 10 below the pixel electrode 8a is not eroded and smooth because it does not contact the etchant of the transparent conductive film because of the pixel electrode 8a.

次いで、気相成長法（スパッタリング法、蒸着法等）によって基板１０の表面及び画素電極８ａの表面に、例えば、ＭｏＮｂなどのゲート導電膜を成膜し、フォトリソグラフィー法・エッチング法等によってそのゲート導電膜をパターニングする。これにより図７（ｂ）などに示すように、基板１０上にスイッチトランジスタ５のゲート電極５ａ、駆動トランジスタ６のゲート電極６ａ、キャパシタ７の第一容量電極７ａ（図６参照）、信号線３、端子パッドＴの下層電極Ｔ１（第一端子層）を形成する。このとき、画素電極８ａ形成領域の下面の基板１０は、画素電極８ａがマスクとなっているのでゲート導電膜のエッチャントに接触されず、浸食されることはない。   Next, a gate conductive film such as MoNb is formed on the surface of the substrate 10 and the surface of the pixel electrode 8a by vapor deposition (sputtering, vapor deposition, etc.), and the gate is formed by photolithography, etching, or the like. The conductive film is patterned. As a result, as shown in FIG. 7B and the like, the gate electrode 5a of the switch transistor 5, the gate electrode 6a of the drive transistor 6, the first capacitance electrode 7a of the capacitor 7 (see FIG. 6), and the signal line 3 are formed on the substrate 10. Then, the lower layer electrode T1 (first terminal layer) of the terminal pad T is formed. At this time, the substrate 10 on the lower surface of the pixel electrode 8a formation region is not in contact with the etchant of the gate conductive film and is not eroded because the pixel electrode 8a serves as a mask.

次いで、ゲート電極５ａ，６ａ、第一容量電極７ａ、信号線３、画素電極８ａ等を含む基板１０の全域を被覆するようにＣＶＤ法等によって、例えば、図７（ｃ）などに示すように、シリコン窒化物などからなりゲート絶縁膜１１となる絶縁体層、アモルファスシリコン等からなり半導体膜６ｂ、５ｂとなる半導体層、シリコン窒化物などからなりチャネル保護膜６ｄ、５ｄとなる絶縁体層を順次積層する。   Next, as shown in FIG. 7C, for example, by the CVD method or the like so as to cover the entire region of the substrate 10 including the gate electrodes 5a and 6a, the first capacitor electrode 7a, the signal line 3, the pixel electrode 8a, and the like. An insulator layer made of silicon nitride or the like to be the gate insulating film 11, a semiconductor layer made of amorphous silicon or the like to become the semiconductor films 6b and 5b, and an insulator layer made of silicon nitride or the like to become the channel protection films 6d and 5d. Laminate sequentially.

次いで、最上層の絶縁体層をフォトリソグラフィー法・エッチング法等によってパターニングし、図８（ａ）などに示すように、チャネル保護膜６ｄ、５ｄを形成する。   Next, the uppermost insulator layer is patterned by a photolithography method, an etching method, or the like to form channel protective films 6d and 5d as shown in FIG.

次いで、チャネル保護膜６ｄ、５ｄを含む半導体層上である基板１０の全域を被覆するようにＣＶＤ法等によって、ｎ型不純物を含むシリコン層を形成した後、例えば、その不純物シリコン層と半導体層と絶縁体層を連続的にドライエッチングすることで、図８（ｂ）などに示すように、画素電極８ａが露出する開口部１１ｄや、下層電極Ｔ１が露出するコンタクトホール等を有するゲート絶縁膜１１を形成する。
なお、画素電極８ａの下面に位置する基板１０の領域は、その画素電極８ａに覆われているので、ドライエッチングのエッチングガスまたはプラズマ中のイオン種やラジカルに曝されることなく、平滑な状態が維持されるようになっている。 Next, after forming a silicon layer containing an n-type impurity by CVD or the like so as to cover the entire region of the substrate 10 on the semiconductor layer including the channel protective films 6d and 5d, for example, the impurity silicon layer and the semiconductor layer As shown in FIG. 8B and the like, the gate insulating film having the opening 11d from which the pixel electrode 8a is exposed, the contact hole from which the lower layer electrode T1 is exposed, etc. 11 is formed.
Note that the region of the substrate 10 located on the lower surface of the pixel electrode 8a is covered with the pixel electrode 8a, so that it is in a smooth state without being exposed to dry etching gas or ion species or radicals in plasma. Is to be maintained.

次いで、不純物シリコン層を含む基板１０の全域を被覆するように、気相成長法等によって、例えば、ＭｏＮｂなどのソース、ドレイン導電膜を成膜し、そのソース、ドレイン導電膜上にパターニングされたフォトレジストマスクを用いてエッチングして、図８（ｃ）などに示すように、駆動トランジスタ６のドレイン電極６ｈ、ソース電極６ｉ、スイッチトランジスタ５のドレイン電極５ｈ、ソース電極５ｉ、端子パッドＴの上層電極Ｔ２（第二端子層）を形成する。
更に、駆動トランジスタ６のドレイン電極６ｈ、ソース電極６ｉ、スイッチトランジスタ５のドレイン電極５ｈ、ソース電極５ｉ、端子パッドＴの上層電極Ｔ２をマスクとして用い、不純物シリコン層と半導体層をエッチングすることで、それぞれ駆動トランジスタ６の不純物半導体膜６ｆ、６ｇ、スイッチトランジスタ５の不純物半導体膜５ｆ、５ｇと、駆動トランジスタ６の半導体膜６ｂ、スイッチトランジスタ５の半導体膜５ｂを形成する（図８（ｃ）等参照）。
なお、ソース、ドレイン導電膜をフォトレジストマスクを用いてパターニングすることによって駆動トランジスタ６のドレイン電極６ｈ、ソース電極６ｉなどとともに、走査線２や電圧供給線４が形成される（図６参照）。 Next, for example, a source / drain conductive film such as MoNb is formed by vapor deposition or the like so as to cover the entire region of the substrate 10 including the impurity silicon layer, and is patterned on the source / drain conductive film. Etching using a photoresist mask, as shown in FIG. 8C and the like, the drain electrode 6h and source electrode 6i of the drive transistor 6, the drain electrode 5h of the switch transistor 5, the source electrode 5i, and the upper layer of the terminal pad T An electrode T2 (second terminal layer) is formed.
Further, the impurity silicon layer and the semiconductor layer are etched by using the drain electrode 6h and the source electrode 6i of the drive transistor 6, the drain electrode 5h and the source electrode 5i of the switch transistor 5 and the upper electrode T2 of the terminal pad T as a mask. Impurity semiconductor films 6f and 6g of the drive transistor 6, impurity semiconductor films 5f and 5g of the switch transistor 5, a semiconductor film 6b of the drive transistor 6, and a semiconductor film 5b of the switch transistor 5 are formed (see FIG. 8C and the like). ).
Note that the scanning line 2 and the voltage supply line 4 are formed together with the drain electrode 6h and the source electrode 6i of the driving transistor 6 by patterning the source and drain conductive films using a photoresist mask (see FIG. 6).

次いで、駆動トランジスタ６やスイッチトランジスタ５などを含む基板１０の全域を被覆するようにＣＶＤ法等によって、シリコン窒化物などからなる絶縁体層を形成し、その絶縁体層をフォトリソグラフィー法・エッチング法等によってパターニングして、図９（ａ）などに示すように、画素電極８ａが露出する開口部１２ａや、上層電極Ｔ２が露出する開口部１２ｂを有する層間絶縁膜１２を形成する。
なお、フォトレジストマスクを用いてパターニングすることによって開口部１２ａ及び開口部１２ｂとともにキャパシタ７の第二容量電極７ｂを画素電極８ａに接続するためのコンタクトホール７ｈが層間絶縁膜１２とゲート絶縁膜１１に形成される（図４、図６参照）。 Next, an insulator layer made of silicon nitride or the like is formed by CVD or the like so as to cover the entire region of the substrate 10 including the drive transistor 6 and the switch transistor 5, and the insulator layer is formed by photolithography and etching. As shown in FIG. 9A and the like, the interlayer insulating film 12 having the opening 12a from which the pixel electrode 8a is exposed and the opening 12b from which the upper layer electrode T2 is exposed is formed.
A contact hole 7h for connecting the second capacitance electrode 7b of the capacitor 7 together with the opening 12a and the opening 12b to the pixel electrode 8a by patterning using a photoresist mask is formed between the interlayer insulating film 12 and the gate insulating film 11. (See FIGS. 4 and 6).

次いで、層間絶縁膜１２上にＭｏＮｂなどの導電膜を成膜し、フォトリソグラフィー法・エッチング法等によってその導電膜をパターニングする。これにより図９（ｂ）などに示すように、キャパシタ７の第二容量電極７ｂ（図６参照）と、端子パッドＴの端子部Ｔ３（第三端子層）を形成する。   Next, a conductive film such as MoNb is formed on the interlayer insulating film 12, and the conductive film is patterned by a photolithography method, an etching method, or the like. Thus, as shown in FIG. 9B and the like, the second capacitance electrode 7b (see FIG. 6) of the capacitor 7 and the terminal portion T3 (third terminal layer) of the terminal pad T are formed.

次いで、層間絶縁膜１２を含む基板１０の全域を被覆するように、例えば、ポリイミド系やアクリル系の感光性樹脂材料層を成膜し、露光、現像して樹脂材料層をパターニングする。これにより図９（ｃ）などに示すように、画素電極８ａが露出する開口部１３ａを有するバンク１３を形成する。バンク１３は、端子パッドＴ形成領域には残らないようにする。
そして、このバンク１３が形成された基板１０を純水で洗浄した後、Ｏ２プラズマ処理またはＵＶオゾン処理を施すことで、画素電極８ａの表面を親水化し、後述するノズルプリント方式により塗布する液状体が画素電極８ａに馴染みやすくする。なお、バンク１３の表面はフルオロカーボンガスを用いたプラズマ処理等によって撥水化処理を施すことが好ましい。 Next, for example, a polyimide-based or acrylic-based photosensitive resin material layer is formed so as to cover the entire region of the substrate 10 including the interlayer insulating film 12, and the resin material layer is patterned by exposure and development. As a result, as shown in FIG. 9C and the like, the bank 13 having the opening 13a through which the pixel electrode 8a is exposed is formed. The bank 13 is not left in the terminal pad T formation region.
Then, after cleaning the substrate 10 on which the bank 13 is formed with pure water, the surface of the pixel electrode 8a is hydrophilized by performing O 2 plasma treatment or UV ozone treatment, and is applied by a nozzle printing method to be described later. The body is easy to become familiar with the pixel electrode 8a. The surface of the bank 13 is preferably subjected to water repellency treatment by plasma treatment using a fluorocarbon gas.

次いで、バンク１３の開口部１３ａ内に、正孔注入層８ｂとなる有機材料（例えば、ＰＥＤＯＴ／ＰＳＳ）が含有される液状体をノズルプリント方式で塗布し、その液状体を乾燥させ成膜させることで、図１０（ａ）などに示すように、キャリア輸送層における正孔注入層８ｂを形成する。
更に、開口部１３ａ内の正孔注入層８ｂ上に、発光層８ｃとなる有機材料（例えば、ポリフルオレン系発光材料）が含有される液状体をノズルプリント方式で塗布し、その液状体を乾燥させ成膜させることで、図１０（ｂ）などに示すように、キャリア輸送層における発光層８ｃを形成する。画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。ストライプパターンの場合、バンク１３の開口部１３ａは各画素Ｐごとに形成されずに、縦方向に配列された同色画素を１つにまとめて開口する開口部としてもよい。 Next, a liquid containing an organic material (for example, PEDOT / PSS) to be the hole injection layer 8b is applied in the opening 13a of the bank 13 by a nozzle printing method, and the liquid is dried to form a film. Thus, as shown in FIG. 10A and the like, the hole injection layer 8b in the carrier transport layer is formed.
Further, a liquid containing an organic material (for example, polyfluorene-based light emitting material) to be the light emitting layer 8c is applied on the hole injection layer 8b in the opening 13a by a nozzle printing method, and the liquid is dried. By forming the film, the light emitting layer 8c in the carrier transport layer is formed as shown in FIG. The R (red), G (green), and B (blue) pattern of the pixel P may be a delta arrangement or a stripe pattern in which the same color pixels are arranged in the vertical direction. In the case of a stripe pattern, the opening 13a of the bank 13 may not be formed for each pixel P, but may be an opening in which the same color pixels arranged in the vertical direction are opened together.

そして、キャリア輸送層である発光層８ｃ上を覆い、基板１０の全域を被覆するように真空蒸着法等によって、例えば、アルミニウムなどの導電膜を形成することで、図５、図６に示すように、光反射性を有する対向電極８ｄを形成する。
こうしてＥＬパネル１００が製造される。 Then, a conductive film such as aluminum is formed by vacuum deposition or the like so as to cover the light emitting layer 8c which is a carrier transporting layer and cover the entire region of the substrate 10, as shown in FIGS. Then, the counter electrode 8d having light reflectivity is formed.
Thus, the EL panel 100 is manufactured.

このように、ＥＬパネル１００の製造方法において、駆動トランジスタ６やスイッチトランジスタ５のゲート絶縁膜１１をパターニングして形成する工程であり、画素電極８ａが露出する開口部１１ｄを形成する工程に先立って、基板１０上には画素電極８ａが形成されている。
つまり、ゲート絶縁膜１１となる絶縁体層をエッチングし、画素電極８ａの所定領域を露出させる開口部１１ｄを形成する際に、その画素電極８ａが基板１０に対するエッチング保護膜となり、基板１０の表面がエッチングガスまたはプラズマ中のイオン種やラジカルに曝されるなどエッチングの作用を受けることがないので、基板１０表面が侵食されるなどダメージを受けて、基板１０の厚さが不均一になってしまうなど平滑性が損なわれることがない。 As described above, in the method for manufacturing the EL panel 100, the gate insulating film 11 of the driving transistor 6 and the switch transistor 5 is formed by patterning, and prior to the step of forming the opening 11d from which the pixel electrode 8a is exposed. A pixel electrode 8 a is formed on the substrate 10.
That is, when the insulating layer to be the gate insulating film 11 is etched to form the opening 11d exposing the predetermined region of the pixel electrode 8a, the pixel electrode 8a serves as an etching protective film for the substrate 10, and the surface of the substrate 10 Is not exposed to the etching gas or ion species or radicals in the plasma, and thus the surface of the substrate 10 is eroded and damaged, resulting in a non-uniform thickness of the substrate 10. The smoothness is not impaired, for example.

従って、ＥＬ素子８（発光層８ｃ）が発光した光が基板１０を介して放出される際に、その基板１０の不均一な厚さに起因する光の散乱や干渉などを低減することができ、光の輝度や色彩のばらつきを抑えることが可能になるので、画像のにじみやぼけなどがない優れた表示特性を有するＥＬパネル１００を実現することができる。   Therefore, when the light emitted from the EL element 8 (light emitting layer 8c) is emitted through the substrate 10, light scattering and interference due to the non-uniform thickness of the substrate 10 can be reduced. Since variations in light luminance and color can be suppressed, the EL panel 100 having excellent display characteristics free from blurring or blurring of an image can be realized.

更に、光透過性を有する基板１０と、透明電極である画素電極８ａとの間には、ゲート絶縁膜１１が介在しないので、例えば、基板１０と画素電極８ａとの間に光透過性を有するゲート絶縁膜が配されている場合と比較して、ＥＬ素子８（発光層８ｃ）が発光した光が、ゲート絶縁膜の膜厚に起因する光の散乱や干渉を起こさないようになっており、加えて、ＥＬ素子８（発光層８ｃ）が発光した光が、画素電極８ａからゲート絶縁膜へ、ゲート絶縁膜から基板１０へと透過することがないので、画素電極８ａとゲート絶縁膜の屈折率が互いに異なることに起因する光の散乱や干渉の原因となる画素電極８ａとゲート絶縁膜との界面が存在せず、並びにゲート絶縁膜と基板１０の屈折率が互いに異なることに起因する光の散乱や干渉の原因となるゲート絶縁膜と基板１０との界面が存在しないので、より優れた発光特性を有するＥＬパネル１００とすることができる。   Furthermore, since the gate insulating film 11 is not interposed between the light-transmitting substrate 10 and the transparent pixel electrode 8a, for example, the light-transmitting property is provided between the substrate 10 and the pixel electrode 8a. Compared with the case where a gate insulating film is provided, the light emitted from the EL element 8 (light emitting layer 8c) does not cause light scattering or interference due to the film thickness of the gate insulating film. In addition, since the light emitted from the EL element 8 (light emitting layer 8c) does not pass from the pixel electrode 8a to the gate insulating film and from the gate insulating film to the substrate 10, the pixel electrode 8a and the gate insulating film This is because there is no interface between the pixel electrode 8a and the gate insulating film, which causes light scattering and interference due to different refractive indexes, and the refractive indexes of the gate insulating film and the substrate 10 are different from each other. Cause light scattering and interference That since the interface between the gate insulating film and the substrate 10 is not present, it can be an EL panel 100 having a more excellent emission characteristics.

（実施形態２）
次に、本発明に係るＥＬパネルの実施形態２について説明する。なお、実施形態１と同一部分には同一符号を付し、異なる部分を中心に説明する。
ここで、図１１は、ＥＬパネル２００の１画素に相当する平面図であり、図１２は、図１１のXII−XII線に沿った面の矢視断面図、図１３は、図１１のXIII−XIII線に沿った面の矢視断面図である。なお、図１１においては、電極及び配線を主に示す。 (Embodiment 2)
Next, a second embodiment of the EL panel according to the present invention will be described. In addition, the same code | symbol is attached | subjected to the same part as Embodiment 1, and it demonstrates centering on a different part.
11 is a plan view corresponding to one pixel of the EL panel 200, FIG. 12 is a cross-sectional view taken along the line XII-XII in FIG. 11, and FIG. 13 is an XIII in FIG. It is arrow sectional drawing of the surface along the -XIII line. Note that FIG. 11 mainly shows electrodes and wiring.

図１１に示すように、ＥＬパネル２００におけるスイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列されている。また、走査線２と電圧供給線４の間に、キャパシタ７０とＥＬ素子８０が重なるように配置されている。   As shown in FIG. 11, the switch transistor 5 and the drive transistor 6 in the EL panel 200 are arranged along the signal line 3. Further, the capacitor 70 and the EL element 80 are disposed so as to overlap each other between the scanning line 2 and the voltage supply line 4.

図１１〜図１３に示すように、光透過性を有し絶縁性の基板１０上にゲート絶縁膜１１が成膜されており、そのゲート絶縁膜１１の上に層間絶縁膜１２が成膜されている。信号線３はゲート絶縁膜１１と基板１０との間に形成され、走査線２及び電圧供給線４はゲート絶縁膜１１と層間絶縁膜１２との間に形成されている。なお、スイッチトランジスタ５及び駆動トランジスタ６は、ゲート絶縁膜１１に対して形成されている。
また、基板１０上における画素電極が形成されるゲート絶縁膜１１のない領域にキャパシタ７０が設けられており、そのキャパシタ７０上にＥＬ素子８０が設けられている。 As shown in FIGS. 11 to 13, a gate insulating film 11 is formed on a light-transmissive and insulating substrate 10, and an interlayer insulating film 12 is formed on the gate insulating film 11. ing. The signal line 3 is formed between the gate insulating film 11 and the substrate 10, and the scanning line 2 and the voltage supply line 4 are formed between the gate insulating film 11 and the interlayer insulating film 12. The switch transistor 5 and the drive transistor 6 are formed with respect to the gate insulating film 11.
In addition, a capacitor 70 is provided in a region where the pixel electrode is formed on the substrate 10 without the gate insulating film 11, and an EL element 80 is provided on the capacitor 70.

キャパシタ７０は、図１１〜図１３に示すように、基板１０と層間絶縁膜１２との間に第一容量電極７１が形成され、層間絶縁膜１２の上に第二容量電極として機能する第一電極である画素電極８７が形成されており、その第一容量電極７１と、第二容量電極としての画素電極８７が窒化シリコン等の透明な層間絶縁膜１２を挟んで相対している。   In the capacitor 70, as shown in FIGS. 11 to 13, a first capacitance electrode 71 is formed between the substrate 10 and the interlayer insulating film 12, and the first functioning as a second capacitance electrode on the interlayer insulating film 12. A pixel electrode 87 as an electrode is formed, and the first capacitor electrode 71 and the pixel electrode 87 as a second capacitor electrode are opposed to each other with a transparent interlayer insulating film 12 such as silicon nitride interposed therebetween.

第一容量電極７１は、ガラス基板等である光透過性を有する基板１０上に設けられており、画素Ｐごとに独立して形成されている。この第一容量電極７１は透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。
なお、第一容量電極７１と同様に、第二容量電極（画素電極８７）も透明電極であり、さらに層間絶縁膜１２は光透過性を有する絶縁膜であるので、このキャパシタ７０自体が光透過性を有するようになっている。 The first capacitor electrode 71 is provided on the light-transmitting substrate 10 such as a glass substrate, and is formed independently for each pixel P. The first capacitor electrode 71 is a transparent electrode, and is, for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide (In 2 O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO) or It consists of cadmium-tin oxide (CTO).
Similar to the first capacitor electrode 71, the second capacitor electrode (pixel electrode 87) is also a transparent electrode, and the interlayer insulating film 12 is a light-transmitting insulating film. It comes to have sex.

ＥＬ素子８０は、図１１〜図１３に示すように、アノードとなる第一電極としての画素電極８７と、画素電極８７の上に形成された化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された化合物膜である発光層８ｃと、発光層８ｃの上に形成されたカソードとなる第二電極としての対向電極８ｄとを備えている。   As shown in FIGS. 11 to 13, the EL element 80 includes a pixel electrode 87 as a first electrode serving as an anode, a hole injection layer 8 b that is a compound film formed on the pixel electrode 87, and a hole. A light emitting layer 8c, which is a compound film formed on the injection layer 8b, and a counter electrode 8d as a second electrode serving as a cathode formed on the light emitting layer 8c are provided.

画素電極８７は、光透過性を有する層間絶縁膜１２上に設けられており、画素Ｐごとに独立して形成されている。この画素電極８７は透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。
なお、画素電極８７は、層間絶縁膜１２を通じたコンタクトプラグ２０ｄによって駆動トランジスタ６のソース電極６ｉと接続している。 The pixel electrode 87 is provided on the light-transmissive interlayer insulating film 12 and is formed independently for each pixel P. The pixel electrode 87 is a transparent electrode. For example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide (In 2 O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO), or cadmium— It consists of tin oxide (CTO).
The pixel electrode 87 is connected to the source electrode 6 i of the driving transistor 6 by a contact plug 20 d through the interlayer insulating film 12.

ここで、ＥＬ素子８０の第一電極である画素電極８７と、キャパシタ７０の第二容量電極としての第一電極８７とは、同一の電極である。つまり、この画素電極８７は、キャパシタ７０の第二容量電極と、ＥＬ素子８０の第一電極としての機能を兼ね備えている。   Here, the pixel electrode 87 as the first electrode of the EL element 80 and the first electrode 87 as the second capacitance electrode of the capacitor 70 are the same electrode. That is, the pixel electrode 87 has a function as the second capacitance electrode of the capacitor 70 and the first electrode of the EL element 80.

そして、図１１〜図１３に示すように、ゲート絶縁膜１１には、各第一容量電極７１に対応する位置において開口部である開口部１１ｄが形成されており、その開口部１１ｄにおいて第一容量電極７１が露出している。そのため、ゲート絶縁膜１１は平面視して格子状に形成されている。
また、ゲート絶縁膜１１や第一容量電極７１を覆う層間絶縁膜１２の上面における第一容量電極７１に対応する領域には、画素電極８７が設けられている。そして、その層間絶縁膜１２の上には、各第一容量電極７１に対応する位置に開口部である開口部１３ａを有するバンク１３が形成されている。つまり、このバンク１３はゲート絶縁膜１１と同様に平面視して格子状に形成され、各第一容量電極７１に対応する位置にそれぞれ開口部１３ａが形成されている。
このように、ゲート絶縁膜１１やバンク１３によって第一容量電極７１の上の所定領域が画素Ｐごとに仕切られている。つまり、複数の各第一容量電極７１がゲート絶縁膜１１やバンク１３により画素Ｐごとに隔離されている。ＥＬパネル２００がＲ（赤），Ｇ（緑），Ｂ（青）をそれぞれ発光する複数の画素Ｐを有していれば、画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。ストライプパターンの場合、バンク１３の開口部１３ａは各画素Ｐごとに形成されずに、縦方向に配列された同色画素を１つにまとめて開口する開口部としてもよい。
そして、開口部１３ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８７上に積層されている。
なお、この発光層８ｃとバンク１３を被覆するように対向電極８ｄが設けられている。 As shown in FIGS. 11 to 13, the gate insulating film 11 is formed with openings 11 d that are openings at positions corresponding to the first capacitance electrodes 71. The capacitor electrode 71 is exposed. Therefore, the gate insulating film 11 is formed in a lattice shape in plan view.
A pixel electrode 87 is provided in a region corresponding to the first capacitor electrode 71 on the upper surface of the interlayer insulating film 12 covering the gate insulating film 11 and the first capacitor electrode 71. On the interlayer insulating film 12, a bank 13 having openings 13a that are openings at positions corresponding to the first capacitor electrodes 71 is formed. That is, the bank 13 is formed in a lattice shape in plan view like the gate insulating film 11, and the opening 13 a is formed at a position corresponding to each first capacitance electrode 71.
Thus, the predetermined region on the first capacitance electrode 71 is partitioned for each pixel P by the gate insulating film 11 and the bank 13. That is, the plurality of first capacitor electrodes 71 are isolated for each pixel P by the gate insulating film 11 and the bank 13. If the EL panel 200 has a plurality of pixels P that respectively emit R (red), G (green), and B (blue), R (red), G (green), and B (blue) of the pixel P This pattern may be a delta arrangement or a stripe pattern in which pixels of the same color are arranged in the vertical direction. In the case of a stripe pattern, the opening 13a of the bank 13 may not be formed for each pixel P, but may be an opening in which the same color pixels arranged in the vertical direction are opened together.
In the opening 13a, a hole injection layer 8b and a light emitting layer 8c as a carrier transport layer are stacked on the pixel electrode 87.
A counter electrode 8 d is provided so as to cover the light emitting layer 8 c and the bank 13.

そして、このＥＬパネル２００においては、画素電極８７とキャパシタ７０と基板１０が透明であり、発光層８ｃから発した光が画素電極８７とキャパシタ７０と基板１０とを透過して出射する。そのため、基板１０の裏面（下面）が表示面となる。   In the EL panel 200, the pixel electrode 87, the capacitor 70, and the substrate 10 are transparent, and light emitted from the light emitting layer 8c is transmitted through the pixel electrode 87, the capacitor 70, and the substrate 10 and emitted. Therefore, the back surface (lower surface) of the substrate 10 becomes a display surface.

次に、ＥＬパネル２００の製造方法について、図１２、図１３、図１４〜図１７に示す断面図を用いて説明する。
なお、図１４から図１７は、本実施形態に係るＥＬパネル２００の製造過程の一例を示す工程断面図である。この工程断面図は、図１１に示したXII−XII線に沿った断面部分と、走査線２と電圧供給線４の端子パッドＴの断面部分を示す説明図であり、これらの図を参照して製造方法の概略を説明する。
また、ここでは、図１１のXII−XII線に沿った断面部分によって駆動トランジスタ６の製造過程を例示し、同様の製造過程を経るスイッチトランジスタ５に関する図示は省略する。 Next, a method for manufacturing the EL panel 200 will be described with reference to cross-sectional views shown in FIGS. 12, 13, and 14 to 17.
14 to 17 are process cross-sectional views illustrating an example of a manufacturing process of the EL panel 200 according to the present embodiment. This process cross-sectional view is an explanatory view showing a cross-sectional portion taken along the line XII-XII shown in FIG. 11 and a cross-sectional portion of the terminal pad T of the scanning line 2 and the voltage supply line 4. An outline of the manufacturing method will be described.
Further, here, the manufacturing process of the drive transistor 6 is illustrated by a cross-sectional portion along the line XII-XII in FIG. 11, and the illustration regarding the switch transistor 5 that undergoes the same manufacturing process is omitted.

まず、透明のガラス板である基板１０上に、スパッタリング法、蒸着法等によって、例えば、ＩＴＯなどの透明電極材料からなる透明導電膜を成膜し、フォトリソグラフィー法・エッチング法等によってその透明導電膜をパターニングする。これにより図１４（ａ）などに示すように、基板１０上にキャパシタ７０の第一容量電極７１を形成する。このとき、第一容量電極７１の下方の基板１０の表面は、第一容量電極７１のために透明導電膜のエッチャントに接触しないので浸食されず平滑である。
次いで、気相成長法（スパッタリング法、蒸着法等）によって基板１０の表面及び第一容量電極７１の表面に、例えば、ＭｏＮｂなどのゲート導電膜を成膜し、フォトリソグラフィー法・エッチング法等によってそのゲート導電膜をパターニングする。これにより図１４（ａ）などに示すように、基板１０上にスイッチトランジスタ５のゲート電極５ａ、駆動トランジスタ６のゲート電極６ａ、信号線３、端子パッドＴの下層電極Ｔ１（第一端子層）を形成する。
なお、駆動トランジスタ６のゲート電極６ａの一部は、図１１、図１３に示すように、第一容量電極７１の一部と重なり、第一容量電極７１とゲート電極６ａが接続している。 First, a transparent conductive film made of a transparent electrode material such as ITO is formed on the substrate 10 which is a transparent glass plate by a sputtering method, a vapor deposition method, etc., and the transparent conductive film is formed by a photolithography method, an etching method, or the like. Pattern the film. As a result, the first capacitance electrode 71 of the capacitor 70 is formed on the substrate 10 as shown in FIG. At this time, the surface of the substrate 10 below the first capacitor electrode 71 is not eroded and smooth because it does not contact the etchant of the transparent conductive film because of the first capacitor electrode 71.
Next, a gate conductive film such as MoNb is formed on the surface of the substrate 10 and the surface of the first capacitor electrode 71 by vapor deposition (sputtering, vapor deposition, etc.), and then by photolithography, etching, or the like. The gate conductive film is patterned. Accordingly, as shown in FIG. 14A and the like, the gate electrode 5a of the switch transistor 5, the gate electrode 6a of the drive transistor 6, the signal line 3, and the lower electrode T1 (first terminal layer) of the terminal pad T are formed on the substrate 10. Form.
A part of the gate electrode 6a of the driving transistor 6 overlaps with a part of the first capacitor electrode 71 as shown in FIGS. 11 and 13, and the first capacitor electrode 71 and the gate electrode 6a are connected.

次いで、ゲート電極５ａ，６ａ、第一容量電極７１、信号線３等を含む基板１０の全域を被覆するようにＣＶＤ法等によって、例えば、図１４（ｂ）などに示すように、シリコン窒化物などからなりゲート絶縁膜１１となる絶縁体層、アモルファスシリコン等からなり半導体膜６ｂ、５ｂとなる半導体層、シリコン窒化物などからなりチャネル保護膜６ｄ、５ｄとなる絶縁体層を順次積層する。   Next, as shown in FIG. 14B, for example, silicon nitride is formed by CVD or the like so as to cover the entire region of the substrate 10 including the gate electrodes 5a and 6a, the first capacitor electrode 71, the signal line 3, and the like. An insulating layer that becomes the gate insulating film 11, a semiconductor layer that becomes the semiconductor films 6 b and 5 b made of amorphous silicon, and an insulating layer that becomes the channel protective films 6 d and 5 d made of silicon nitride or the like are sequentially stacked.

次いで、最上層の絶縁体層をフォトリソグラフィー法・エッチング法等によってパターニングし、図１４（ｃ）などに示すように、チャネル保護膜６ｄ、５ｄを形成する。   Next, the uppermost insulator layer is patterned by a photolithography method, an etching method, or the like to form channel protective films 6d and 5d as shown in FIG.

次いで、チャネル保護膜６ｄ、５ｄを含む半導体層上である基板１０の全域を被覆するようにＣＶＤ法等によって、不純物をドープしたシリコン層を形成した後、例えば、その不純物シリコン層と半導体層と絶縁体層を連続的にドライエッチングすることで、図１５（ａ）などに示すように、第一容量電極７１が露出する開口部１１ｄや、下層電極Ｔ１が露出するコンタクトホール等を有するゲート絶縁膜１１を形成する。
なお、第一容量電極７１の下面に位置する基板１０の領域は、その第一容量電極７１に覆われているので、ドライエッチングのエッチングガスまたはプラズマ中のイオン種やラジカルに曝されることなく、平滑な状態が維持されるようになっている。 Next, after a silicon layer doped with impurities is formed by CVD or the like so as to cover the entire region of the substrate 10 on the semiconductor layer including the channel protective films 6d and 5d, for example, the impurity silicon layer and the semiconductor layer By continuously dry-etching the insulating layer, as shown in FIG. 15A and the like, gate insulation having an opening 11d from which the first capacitor electrode 71 is exposed, a contact hole from which the lower layer electrode T1 is exposed, and the like. A film 11 is formed.
Note that the region of the substrate 10 located on the lower surface of the first capacitor electrode 71 is covered with the first capacitor electrode 71, so that it is not exposed to the etching gas of dry etching or the ion species or radicals in the plasma. The smooth state is maintained.

次いで、不純物シリコン層を含む基板１０の全域を被覆するように、気相成長法等によって、例えば、ＭｏＮｂなどのソース、ドレイン導電膜を成膜し、そのソース、ドレイン導電膜上にパターニングされたマスクを用いてエッチングして、図１５（ｂ）などに示すように、駆動トランジスタ６のドレイン電極６ｈ、ソース電極６ｉ、スイッチトランジスタ５のドレイン電極５ｈ、ソース電極５ｉ、端子パッドＴの上層電極Ｔ２（第二端子層）を形成する。
更に、駆動トランジスタ６のドレイン電極６ｈ、ソース電極６ｉ、スイッチトランジスタ５のドレイン電極５ｈ、ソース電極５ｉ、端子パッドＴの上層電極Ｔ２をマスクとして用い、不純物シリコン層と半導体層をエッチングすることで、それぞれ駆動トランジスタ６の不純物半導体膜６ｆ、６ｇ、スイッチトランジスタ５の不純物半導体膜５ｆ、５ｇと、駆動トランジスタ６の半導体膜６ｂ、スイッチトランジスタ５の半導体膜５ｂを形成する（図１５（ｂ）等参照）。
なお、ソース、ドレイン導電膜をフォトレジストマスクを用いてパターニングすることによって駆動トランジスタ６のドレイン電極６ｈ、ソース電極６ｉなどとともに、走査線２や電圧供給線４が形成される（図１１参照）。 Next, for example, a source / drain conductive film such as MoNb is formed by vapor deposition or the like so as to cover the entire region of the substrate 10 including the impurity silicon layer, and is patterned on the source / drain conductive film. Etching using a mask, as shown in FIG. 15B and the like, the drain electrode 6h and source electrode 6i of the drive transistor 6, the drain electrode 5h of the switch transistor 5, the source electrode 5i, and the upper electrode T2 of the terminal pad T (Second terminal layer) is formed.
Further, the impurity silicon layer and the semiconductor layer are etched by using the drain electrode 6h and the source electrode 6i of the drive transistor 6, the drain electrode 5h and the source electrode 5i of the switch transistor 5 and the upper electrode T2 of the terminal pad T as a mask. Impurity semiconductor films 6f and 6g of the drive transistor 6, impurity semiconductor films 5f and 5g of the switch transistor 5, a semiconductor film 6b of the drive transistor 6, and a semiconductor film 5b of the switch transistor 5 are formed (see FIG. 15B and the like). ).
Note that the scanning line 2 and the voltage supply line 4 are formed together with the drain electrode 6h and the source electrode 6i of the driving transistor 6 by patterning the source and drain conductive films using a photoresist mask (see FIG. 11).

次いで、駆動トランジスタ６やスイッチトランジスタ５などを含む基板１０の全域を被覆するようにＣＶＤ法等によって、シリコン窒化物などからなる絶縁体層を形成し、その絶縁体層をフォトリソグラフィー法・エッチング法等によってパターニングして、図１５（ｃ）などに示すように、上層電極Ｔ２が露出する開口部１２ｂを有する層間絶縁膜１２を形成する。
また、この層間絶縁膜１２には、フォトレジストマスクを用いてパターニングすることによって開口部１２ｂとともに画素電極８７を駆動トランジスタ６のソース電極６ｉに接続するためのコンタクトホール１２ｈが形成される。なお、第一容量電極７１の上方における層間絶縁膜１２には、ゲート絶縁膜１１を含むスイッチトランジスタ５及び駆動トランジスタ６の膜厚による段差部１２ｃが形成されている。 Next, an insulator layer made of silicon nitride or the like is formed by CVD or the like so as to cover the entire region of the substrate 10 including the drive transistor 6 and the switch transistor 5, and the insulator layer is formed by photolithography and etching. As shown in FIG. 15C and the like, an interlayer insulating film 12 having an opening 12b through which the upper layer electrode T2 is exposed is formed.
In addition, a contact hole 12 h for connecting the pixel electrode 87 to the source electrode 6 i of the driving transistor 6 is formed in the interlayer insulating film 12 together with the opening 12 b by patterning using a photoresist mask. In the interlayer insulating film 12 above the first capacitor electrode 71, a step portion 12c is formed depending on the film thickness of the switch transistor 5 and the driving transistor 6 including the gate insulating film 11.

次いで、層間絶縁膜１２上にＩＴＯなどの透明導電膜を成膜し、フォトリソグラフィー法・エッチング法等によってその透明導電膜をパターニングする。これにより図１６（ａ）などに示すように、キャパシタ７０の第二容量電極を兼ねる画素電極８７と、端子パッドＴの端子部Ｔ３（第三端子層）を形成する。
なお、画素電極８７は、コンタクトプラグ２０ｄを介してソース電極６ｉと導通するようになっている。 Next, a transparent conductive film such as ITO is formed on the interlayer insulating film 12, and the transparent conductive film is patterned by a photolithography method, an etching method, or the like. As a result, as shown in FIG. 16A and the like, the pixel electrode 87 that also serves as the second capacitance electrode of the capacitor 70 and the terminal portion T3 (third terminal layer) of the terminal pad T are formed.
The pixel electrode 87 is electrically connected to the source electrode 6i through the contact plug 20d.

次いで、画素電極８７や層間絶縁膜１２を含む基板１０の全域を被覆するように、例えば、ポリイミド系やアクリル系の感光性樹脂材料層を成膜し、露光、現像して樹脂材料層をパターニングする。これにより図１６（ｂ）などに示すように、画素電極８７が露出する開口部１３ａを有するバンク１３を形成する。バンク１３は、端子パッドＴ形成領域には残らないようにする。
そして、このバンク１３が形成された基板１０を純水で洗浄した後、Ｏ２プラズマ処理またはＵＶオゾン処理を施すことで、画素電極８７の表面を親水化し、ノズルプリント方式により塗布する液状体が画素電極８７に馴染みやすくする。なお、バンク１３の表面はフルオロカーボンガスを用いたプラズマ処理等によって撥水化処理を施すことが好ましい。 Next, for example, a polyimide-based or acrylic-based photosensitive resin material layer is formed so as to cover the entire area of the substrate 10 including the pixel electrode 87 and the interlayer insulating film 12, and the resin material layer is patterned by exposure and development. To do. Thus, as shown in FIG. 16B and the like, the bank 13 having the opening 13a through which the pixel electrode 87 is exposed is formed. The bank 13 is not left in the terminal pad T formation region.
Then, after cleaning the substrate 10 on which the bank 13 is formed with pure water, the surface of the pixel electrode 87 is hydrophilized by performing O 2 plasma treatment or UV ozone treatment, and a liquid material to be applied by a nozzle printing method is obtained. This makes it easy to become familiar with the pixel electrode 87. The surface of the bank 13 is preferably subjected to water repellency treatment by plasma treatment using a fluorocarbon gas.

次いで、バンク１３の開口部１３ａ内に、正孔注入層８ｂとなる有機材料（例えば、ＰＥＤＯＴ／ＰＳＳ）が含有される液状体をノズルプリント方式で塗布し、その液状体を乾燥させ成膜させることで、図１７（ａ）などに示すように、キャリア輸送層における正孔注入層８ｂを形成する。
更に、開口部１３ａ内の正孔注入層８ｂ上に、発光層８ｃとなる有機材料（例えば、ポリフルオレン系発光材料）が含有される液状体をノズルプリント方式で塗布し、その液状体を乾燥させ成膜させることで、図１７（ｂ）などに示すように、キャリア輸送層における発光層８ｃを形成する。画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。ストライプパターンの場合、バンク１３の開口部１３ａは各画素Ｐごとに形成されずに、縦方向に配列された同色画素を１つにまとめて開口する開口部としてもよい。 Next, a liquid containing an organic material (for example, PEDOT / PSS) to be the hole injection layer 8b is applied in the opening 13a of the bank 13 by a nozzle printing method, and the liquid is dried to form a film. Thus, as shown in FIG. 17A and the like, the hole injection layer 8b in the carrier transport layer is formed.
Further, a liquid containing an organic material (for example, polyfluorene-based light emitting material) to be the light emitting layer 8c is applied on the hole injection layer 8b in the opening 13a by a nozzle printing method, and the liquid is dried. By forming the film, the light emitting layer 8c in the carrier transport layer is formed as shown in FIG. The R (red), G (green), and B (blue) pattern of the pixel P may be a delta arrangement or a stripe pattern in which the same color pixels are arranged in the vertical direction. In the case of a stripe pattern, the opening 13a of the bank 13 may not be formed for each pixel P, but may be an opening in which the same color pixels arranged in the vertical direction are opened together.

そして、キャリア輸送層である発光層８ｃ上を覆い、基板１０の全域を被覆するように真空蒸着法等によって、例えば、アルミニウムなどの導電膜を形成することで、図１２、図１３に示すように、光反射性を有する対向電極８ｄを形成する。
こうしてＥＬパネル２００が製造される。 Then, a conductive film such as aluminum, for example, is formed by vacuum deposition or the like so as to cover the light emitting layer 8c that is the carrier transport layer and cover the entire region of the substrate 10, as shown in FIGS. Then, the counter electrode 8d having light reflectivity is formed.
Thus, the EL panel 200 is manufactured.

このように、ＥＬパネル２００の製造方法において、駆動トランジスタ６やスイッチトランジスタ５のゲート絶縁膜１１をパターニングして形成する工程であり、第一容量電極７１が露出する開口部１１ｄを形成する工程に先立って、基板１０上には第一容量電極７１が形成されている。
つまり、ゲート絶縁膜１１となる絶縁体層をエッチングし、第一容量電極７１の所定領域を露出させる開口部１１ｄを形成する際に、その第一容量電極７１が基板１０に対するエッチング保護膜となり、基板１０の表面がエッチングガスまたはプラズマ中のイオン種やラジカルに曝されるなどエッチングの作用を受けることがないので、基板１０表面が侵食されるなどダメージを受けて、基板１０の厚さが不均一になってしまうなど平滑性が損なわれることがない。
従って、ＥＬ素子８（発光層８ｃ）が発光した光が基板１０を介して放出される際に、その基板１０の不均一な厚さに起因する光の散乱や干渉などを低減することができ、光の輝度や色彩のばらつきを抑えることが可能になるので、画像のにじみやぼけなどがない優れた発光・表示特性を有するＥＬパネル２００を実現することができる。 As described above, in the method for manufacturing the EL panel 200, the gate insulating film 11 of the drive transistor 6 and the switch transistor 5 is formed by patterning, and the opening 11d from which the first capacitor electrode 71 is exposed is formed. Prior to this, a first capacitor electrode 71 is formed on the substrate 10.
That is, when the insulating layer to be the gate insulating film 11 is etched to form the opening 11d that exposes a predetermined region of the first capacitive electrode 71, the first capacitive electrode 71 becomes an etching protective film for the substrate 10, Since the surface of the substrate 10 is not subjected to an etching action such as being exposed to an ionic species or radical in the etching gas or plasma, the surface of the substrate 10 is damaged and the thickness of the substrate 10 is reduced. Smoothness is not impaired such as being uniform.
Therefore, when the light emitted from the EL element 8 (light emitting layer 8c) is emitted through the substrate 10, light scattering and interference due to the non-uniform thickness of the substrate 10 can be reduced. Since variations in light brightness and color can be suppressed, the EL panel 200 having excellent light emission / display characteristics free from blurring or blurring of an image can be realized.

更に、ＥＬパネル２００は、走査線２と信号線３と電圧供給線４とによって囲われる画素領域のほぼ全域であって、バンク１３によって仕切られている範囲（開口部１３ａ内）に、画素電極８７と正孔注入層８ｂと発光層８ｃと対向電極８ｄとが積層されてなるＥＬ素子８０を備えるとともに、そのＥＬ素子８０と基板１０との間に光透過性を有するキャパシタ７０を備えているので、１画素あたりの開口率が大きいＥＬパネルとなっており、発光効率のよい表示特性を有し、結果として素子寿命を延ばす効果を有する。
特に、このＥＬパネル２００において、キャパシタ７０を構成する第一容量電極７１と層間絶縁膜１２と画素電極８７とをそれぞれ光透過性を有する材料で形成するとともに、ＥＬ素子８０の画素電極８７がキャパシタ７０の第二容量電極を兼ねることによって、効率的にＥＬ素子８０とキャパシタ７０を重ねて配置することが可能となり、１画素あたりの開口率が大きいＥＬパネル２００とすることができる。 Further, the EL panel 200 has a pixel electrode in a range (inside the opening 13 a) that is substantially the entire pixel region surrounded by the scanning line 2, the signal line 3, and the voltage supply line 4 and is partitioned by the bank 13. 87, a hole injection layer 8b, a light emitting layer 8c, and a counter electrode 8d are provided, and an EL element 80 and a capacitor 70 having light transmittance are provided between the EL element 80 and the substrate 10. Therefore, the EL panel has a large aperture ratio per pixel, has display characteristics with good light emission efficiency, and as a result, has an effect of extending the element life.
In particular, in the EL panel 200, the first capacitor electrode 71, the interlayer insulating film 12, and the pixel electrode 87 constituting the capacitor 70 are formed of a material having optical transparency, and the pixel electrode 87 of the EL element 80 is a capacitor. By also serving as the second capacitor electrode 70, the EL element 80 and the capacitor 70 can be efficiently overlapped and the EL panel 200 having a large aperture ratio per pixel can be obtained.

なお、以上の実施の形態においては、機能層である正孔注入層８ｂと、発光層８ｃとの２層よりなるキャリア輸送層を例に説明したが、本発明はこれに限定されるものではなく、例えば、発光層１層のみからなるキャリア輸送層や、機能層として正孔注入層の他に電子注入層などを有する３層以上のキャリア輸送層を備える有機ＥＬ素子であってもよい。   In the above embodiment, the carrier transport layer including two layers of the hole injection layer 8b, which is a functional layer, and the light emitting layer 8c has been described as an example. However, the present invention is not limited to this. Alternatively, for example, an organic EL device including a carrier transport layer composed of only one light emitting layer, or three or more carrier transport layers having an electron injection layer in addition to a hole injection layer as a functional layer may be used.

また、その他、具体的な細部構造等についても適宜に変更可能であることは勿論である。   In addition, it is needless to say that other specific detailed structures can be appropriately changed.

ＥＬパネルの画素の配置構成を示す平面図である。It is a top view which shows the arrangement configuration of the pixel of an EL panel. ＥＬパネルの概略構成を示す平面図である。It is a top view which shows schematic structure of EL panel. ＥＬパネルの１画素に相当する回路を示した回路図である。It is a circuit diagram showing a circuit corresponding to one pixel of an EL panel. ＥＬパネルの１画素を示した平面図である。It is the top view which showed 1 pixel of EL panel. 図４のV−V線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the VV line of FIG. 図４のVI−VI線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the VI-VI line of FIG. ＥＬパネルの製造過程における第一工程（ａ）、第二工程（ｂ）、第三工程（ｃ）を示す断面図である。It is sectional drawing which shows the 1st process (a), the 2nd process (b), and the 3rd process (c) in the manufacture process of EL panel. ＥＬパネルの製造過程における第四工程（ａ）、第五工程（ｂ）、第六工程（ｃ）を示す断面図である。It is sectional drawing which shows the 4th process (a), the 5th process (b), and the 6th process (c) in the manufacture process of EL panel. ＥＬパネルの製造過程における第七工程（ａ）、第八工程（ｂ）、第九工程（ｃ）を示す断面図である。It is sectional drawing which shows the 7th process (a), the 8th process (b), and the 9th process (c) in the manufacture process of EL panel. ＥＬパネルの製造過程における第十工程（ａ）、第十一工程（ｂ）を示す断面図である。It is sectional drawing which shows the 10th process (a) and the 11th process (b) in the manufacture process of EL panel. 実施形態２におけるＥＬパネルの１画素を示した平面図である。6 is a plan view showing one pixel of an EL panel according to Embodiment 2. FIG. 図１１のXII−XII線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the XII-XII line | wire of FIG. 図１１のXIII−XIII線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the XIII-XIII line | wire of FIG. ＥＬパネルの製造過程における第一工程（ａ）、第二工程（ｂ）、第三工程（ｃ）を示す断面図である。It is sectional drawing which shows the 1st process (a), the 2nd process (b), and the 3rd process (c) in the manufacture process of EL panel. ＥＬパネルの製造過程における第四工程（ａ）、第五工程（ｂ）、第六工程（ｃ）を示す断面図である。It is sectional drawing which shows the 4th process (a), the 5th process (b), and the 6th process (c) in the manufacture process of EL panel. ＥＬパネルの製造過程における第七工程（ａ）、第八工程（ｂ）を示す断面図である。It is sectional drawing which shows the 7th process (a) in the manufacture process of EL panel, and an 8th process (b). ＥＬパネルの製造過程における第九工程（ａ）、第十工程（ｂ）を示す断面図である。It is sectional drawing which shows the 9th process (a) in the manufacture process of EL panel, and a 10th process (b). 図４のXVIII−XVIII線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the XVIII-XVIII line of FIG.

符号の説明Explanation of symbols

７ キャパシタ
７ａ 第一容量電極
７ｂ 第二容量電極
８ ＥＬ素子
８ａ 画素電極（第一電極）
８ｂ 正孔注入層（キャリア輸送層）
８ｃ 発光層（キャリア輸送層）
８ｄ 対向電極（第二電極）
１０ 基板
１１ ゲート絶縁膜（絶縁膜、第一絶縁膜）
１１ｄ 開口部
１２ 層間絶縁膜（絶縁膜、第二絶縁膜）
１２ａ 開口部
１３ バンク
１３ａ 開口部
１００ ＥＬパネル
７０ キャパシタ
７１ 第一容量電極
８０ ＥＬ素子
８７ 画素電極（第一電極、第二容量電極）
２００ ＥＬパネル
Ｔ 端子パッド
Ｐ 画素 7 capacitor 7a first capacitor electrode 7b second capacitor electrode 8 EL element 8a pixel electrode (first electrode)
8b Hole injection layer (carrier transport layer)
8c Light emitting layer (carrier transport layer)
8d Counter electrode (second electrode)
10 Substrate 11 Gate insulating film (insulating film, first insulating film)
11d opening 12 interlayer insulating film (insulating film, second insulating film)
12a Opening 13 Bank 13a Opening 100 EL Panel 70 Capacitor 71 First Capacitance Electrode 80 EL Element 87 Pixel Electrode (First Electrode, Second Capacitance Electrode)
200 EL panel T terminal pad P pixel

Claims (10)

光透過性を有する基板上に、光透過性を有する第一電極を形成する第一電極形成工程と、
前記基板上に、キャパシタの第一容量電極を形成する第一容量電極形成工程と、
前記第一容量電極と前記第一電極とを含む前記基板上に絶縁膜を形成した後、前記第一電極の所定領域を開口する開口部を前記絶縁膜に形成する開口部形成工程と、
前記絶縁膜の上面側であって、前記第一容量電極と対向する位置に、前記キャパシタの第二容量電極を形成する第二容量電極形成工程と、
少なくとも前記開口部によって開口される前記第一電極上に、キャリア輸送層を形成するキャリア輸送層形成工程と、
前記キャリア輸送層上に、第二電極を形成する第二電極形成工程と、
を備えることを特徴とするＥＬパネルの製造方法。 A first electrode forming step of forming a light transmissive first electrode on a light transmissive substrate;
A first capacitor electrode forming step of forming a first capacitor electrode of a capacitor on the substrate;
Forming an insulating film on the substrate including the first capacitor electrode and the first electrode, and then forming an opening in the insulating film to open a predetermined region of the first electrode; and
A second capacitor electrode forming step of forming a second capacitor electrode of the capacitor at a position on the upper surface side of the insulating film and facing the first capacitor electrode;
A carrier transport layer forming step of forming a carrier transport layer on at least the first electrode opened by the opening;
A second electrode forming step of forming a second electrode on the carrier transport layer;
An EL panel manufacturing method comprising: 前記第一容量電極形成工程は、前記基板上に、ゲート導電膜をパターニングして前記第一容量電極とともにトランジスタのゲート電極を形成する工程を含み、
前記ゲート電極を覆う前記絶縁膜の上面側に、前記トランジスタのソース電極及びドレイン電極を形成するソース、ドレイン電極形成工程を、
さらに備えることを特徴とする請求項１に記載のＥＬパネルの製造方法。 The first capacitor electrode forming step includes a step of patterning a gate conductive film on the substrate to form a gate electrode of a transistor together with the first capacitor electrode,
A source and drain electrode forming step of forming a source electrode and a drain electrode of the transistor on an upper surface side of the insulating film covering the gate electrode;
The EL panel manufacturing method according to claim 1, further comprising: 前記第一容量電極形成工程は、前記基板上に、前記ゲート導電膜をパターニングして前記第一容量電極とともに走査線の第一端子層を形成する工程を含み、
前記開口部形成工程は、前記第一端子層上が開口される開口部を前記絶縁膜に形成する工程を含み、
前記ソース、ドレイン電極形成工程は、ソース、ドレイン導電膜をパターニングして前記トランジスタのソース電極及びドレイン電極とともに前記第一端子層上に前記走査線の第二端子層を形成する工程を含み、
前記第二容量電極形成工程は、導電層をパターニングして前記第二容量電極とともに前記第二端子層上に前記走査線の第三端子層を形成する工程を含む、
ことを特徴とする請求項２に記載のＥＬパネルの製造方法。 The first capacitor electrode forming step includes a step of patterning the gate conductive film on the substrate to form a first terminal layer of a scanning line together with the first capacitor electrode,
The opening forming step includes a step of forming an opening in the insulating film on the first terminal layer,
The source / drain electrode forming step includes a step of patterning the source / drain conductive film to form a second terminal layer of the scanning line on the first terminal layer together with the source electrode and the drain electrode of the transistor,
The second capacitor electrode forming step includes a step of patterning a conductive layer to form a third terminal layer of the scanning line on the second terminal layer together with the second capacitor electrode.
The method for producing an EL panel according to claim 2. 光透過性を有する基板上に、光透過性を有するキャパシタの第一容量電極を形成する第一容量電極形成工程と、
前記第一容量電極を含む前記基板上に第一絶縁膜を形成した後、前記第一容量電極の所定領域を開口する開口部を前記第一絶縁膜に形成する第一開口部形成工程と、
少なくとも前記開口部によって開口される前記第一容量電極上に、光透過性を有する第二絶縁膜を形成する第二絶縁膜形成工程と、
前記第二絶縁膜上であって、前記第一容量電極と対向する位置に、光透過性を有する前記キャパシタの第二容量電極を兼ねた第一電極を形成する第一電極形成工程と、
前記第一電極上に、キャリア輸送層を形成するキャリア輸送層形成工程と、
前記キャリア輸送層上に、第二電極を形成する第二電極形成工程と、
を備えることを特徴とするＥＬパネルの製造方法。 A first capacitance electrode forming step of forming a first capacitance electrode of a light transmissive capacitor on a light transmissive substrate;
A first opening forming step of forming, in the first insulating film, an opening for opening a predetermined region of the first capacitive electrode after forming a first insulating film on the substrate including the first capacitive electrode;
A second insulating film forming step of forming a second insulating film having optical transparency on at least the first capacitor electrode opened by the opening;
A first electrode forming step of forming a first electrode also serving as a second capacitance electrode of the capacitor having light transmittance on the second insulating film at a position facing the first capacitance electrode;
A carrier transport layer forming step of forming a carrier transport layer on the first electrode;
A second electrode forming step of forming a second electrode on the carrier transport layer;
An EL panel manufacturing method comprising: 前記基板上に、トランジスタのゲート電極を形成するゲート電極形成工程と、
前記ゲート電極を覆う前記第一絶縁膜の上面側に、前記トランジスタのソース電極及びドレイン電極を形成するソース、ドレイン電極形成工程と、
を備えることを特徴とする請求項４に記載のＥＬパネルの製造方法。 Forming a gate electrode of a transistor on the substrate; and
A source and drain electrode forming step of forming a source electrode and a drain electrode of the transistor on an upper surface side of the first insulating film covering the gate electrode;
The method of manufacturing an EL panel according to claim 4, comprising: 前記ゲート電極形成工程は、前記基板上に、ゲート導電膜をパターニングして前記トランジスタのゲート電極とともに走査線の第一端子層を形成する工程を含み、
前記第一開口部形成工程は、前記第一端子層上が開口される開口部を前記第一絶縁膜に形成する工程を含み、
前記ソース、ドレイン電極形成工程は、ソース、ドレイン導電膜をパターニングして前記トランジスタのソース電極及びドレイン電極とともに前記第一端子層上に前記走査線の第二端子層を形成する工程を含み、
前記第一電極形成工程は、前記第二端子層上が開口される開口部を前記第二絶縁膜に形成する工程と、導電層をパターニングして前記第一電極とともに前記第二端子層上に前記走査線の第三端子層を形成する工程を含む、
ことを特徴とする請求項５に記載のＥＬパネルの製造方法。 The gate electrode forming step includes a step of patterning a gate conductive film on the substrate to form a first terminal layer of a scanning line together with the gate electrode of the transistor,
The first opening forming step includes a step of forming an opening in the first insulating layer on the first terminal layer,
The source / drain electrode forming step includes a step of patterning the source / drain conductive film to form a second terminal layer of the scanning line on the first terminal layer together with the source electrode and the drain electrode of the transistor,
The first electrode forming step includes a step of forming an opening in the second insulating layer on the second terminal layer, and a patterning of a conductive layer on the second terminal layer together with the first electrode. Forming a third terminal layer of the scanning line,
The method for producing an EL panel according to claim 5. 光透過性を有する基板上に設けられた光透過性を有する第一電極と、
前記基板上に設けられたゲート導電膜をパターニングしてなるトランジスタのゲート電極及びキャパシタの第一容量電極と、
前記第一容量電極上に設けられた絶縁膜と、
前記絶縁膜上であって前記第一容量電極と対向する位置に設けられ、前記絶縁膜の開口部を介して前記第一電極と接続された前記キャパシタの第二容量電極と、
前記第一電極上に設けられたキャリア輸送層と、
前記キャリア輸送層上に設けられた第二電極と、
を備えることを特徴とするＥＬパネル。 A light transmissive first electrode provided on a light transmissive substrate;
A gate electrode of a transistor formed by patterning a gate conductive film provided on the substrate and a first capacitance electrode of a capacitor;
An insulating film provided on the first capacitor electrode;
A second capacitor electrode of the capacitor provided on the insulating film at a position facing the first capacitor electrode and connected to the first electrode through an opening of the insulating film;
A carrier transport layer provided on the first electrode;
A second electrode provided on the carrier transport layer;
An EL panel comprising: 前記ゲート導電膜をパターニングしてなる走査線の第一端子層と、
ソース、ドレイン導電膜をパターニングしてなる前記トランジスタのソース電極及びドレイン電極並びに前記第一端子層上の第二端子層と、
第二容量電極となる導電膜をパターニングしてなる前記第二端子層上の第三端子層と、
を備えることを特徴とする請求項７記載のＥＬパネル。 A first terminal layer of a scanning line formed by patterning the gate conductive film;
A source electrode and a drain electrode of the transistor obtained by patterning a source and drain conductive film, and a second terminal layer on the first terminal layer;
A third terminal layer on the second terminal layer formed by patterning a conductive film to be a second capacitor electrode;
The EL panel according to claim 7, further comprising: 光透過性を有する基板上に設けられた、光透過性を有するキャパシタの第一容量電極と、
前記第一容量電極上に設けられた、光透過性を有する絶縁膜と、
前記絶縁膜上であって前記第一容量電極と対向する位置に設けられた、光透過性を有し前記キャパシタの第二容量電極を兼ねる第一電極と、
前記第一電極上に設けられたキャリア輸送層と、
前記キャリア輸送層上に設けられた第二電極と、
を備えることを特徴とするＥＬパネル。 A first capacitance electrode of a light-transmitting capacitor provided on a light-transmitting substrate;
An insulating film having optical transparency provided on the first capacitor electrode;
A first electrode which is provided on the insulating film at a position facing the first capacitor electrode and has a light transmission property and also serves as a second capacitor electrode of the capacitor;
A carrier transport layer provided on the first electrode;
A second electrode provided on the carrier transport layer;
An EL panel comprising: ゲート導電膜をパターニングしてなるトランジスタのゲート電極及び走査線の第一端子層と、
ソース、ドレイン導電膜をパターニングしてなる前記トランジスタのソース電極及びドレイン電極並びに前記第一端子層上の第二端子層と、
第一電極となる導電膜をパターニングしてなる前記第二端子層上の第三端子層と、
を備えることを特徴とする請求項９記載のＥＬパネル。 A gate electrode of a transistor formed by patterning a gate conductive film and a first terminal layer of a scanning line;
A source electrode and a drain electrode of the transistor obtained by patterning a source and drain conductive film, and a second terminal layer on the first terminal layer;
A third terminal layer on the second terminal layer formed by patterning a conductive film to be a first electrode;
The EL panel according to claim 9, further comprising:
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KR20160098604A (en) * 2015-02-09 2016-08-19 삼성디스플레이 주식회사 Organic light emitting diode display

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