JP2009231090A - El panel and method for manufacturing el panel - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To alleviate film thickness unevenness of a carrier transport layer. <P>SOLUTION: The EL panel 100 includes flattening films 12b fitted separated so that a source electrode 6i of a pixel circuit is enabled to be exposed, and a bank 13 each fitted to a second opening 12d part corresponding to a separated gap between the flattening films 12b has a top face flat and stable, so that the banks 13 suitably block a fluid body containing an organic light-emitting material coated between the banks 13, and the carrier transport layer formed between the banks 13 (a hole injection layer 8b, a light-emitting layer 8c) is to have a stable film thickness. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、ＥＬパネル及びＥＬパネルの製造方法に関する。   The present invention relates to an EL panel and a method for manufacturing the EL panel.

従来、ＥＬ（Electro Luminescence）ディスプレイパネルに用いられる有機ＥＬ素子の製造プロセスにおいて、キャリア輸送層を成膜する工程として、ガラス基板に設けられた画素電極を囲むように形成された隔壁間に、ノズルを通じて液体状の有機ＥＬ材料を塗布することでキャリア輸送層を形成する技術が知られている（例えば、特許文献１参照。）。
特開２０００−３２３２７６号公報 Conventionally, in the manufacturing process of an organic EL element used for an EL (Electro Luminescence) display panel, as a step of forming a carrier transport layer, a nozzle is formed between partition walls formed so as to surround a pixel electrode provided on a glass substrate. There is known a technique for forming a carrier transport layer by applying a liquid organic EL material through (see, for example, Patent Document 1).
JP 2000-323276 A

しかしながら、隔壁間に塗布された液体状の有機ＥＬ材料は、隔壁の壁面形状などに応じて塗れ広がり方が異なることがあり、隔壁の形状に起因してキャリア輸送層の膜厚にばらつきが生じてしまうことがある。   However, the liquid organic EL material applied between the barrier ribs may be spread differently depending on the wall shape of the barrier ribs, etc., and the carrier transport layer thickness varies due to the barrier rib shape. May end up.

例えば、トランジスタを備えたＥＬパネルでは、トランジスタを覆う絶縁膜にコンタクトホールを設けて、このコンタクトホールによって絶縁膜の上方に位置する有機ＥＬ素子とトランジスタとを電気的に接続する場合、コンタクトホールの形成による凹凸の影響でコンタクトホールの上方に設けられた部材まで凹凸が生じてしまう。この位置に隔壁が設けられていると、隔壁の上面側に陥没部が形成されてしまい、塗布した液体状の有機ＥＬ材料が隔壁面を越えて陥没部内に流出してしまうことや、隔壁自体を越えてしまうことなどがあり、それによりキャリア輸送層の膜厚が不均一になってしまい、その膜厚むらに起因する発光むらが生じてしまうことがある。   For example, in an EL panel including a transistor, when a contact hole is provided in an insulating film covering the transistor and the organic EL element located above the insulating film is electrically connected by this contact hole, the contact hole Due to the influence of the unevenness due to the formation, the unevenness is generated up to the member provided above the contact hole. If the partition is provided at this position, a depressed portion is formed on the upper surface side of the partition, and the applied liquid organic EL material may flow out into the depressed portion beyond the partition surface, or the partition itself The film thickness of the carrier transport layer becomes non-uniform, which may cause uneven light emission due to the uneven film thickness.

そこで、本発明の課題は、キャリア輸送層の膜厚むらを低減することである。   Then, the subject of this invention is reducing the film thickness nonuniformity of a carrier transport layer.

以上の課題を解決するため、請求項１に記載の発明は、ＥＬパネルであって、
基板と、
前記基板上に設けられた電極を備える画素回路と、
前記画素回路の上方を被覆し、前記画素回路の電極部分に第一開口部が形成された第一絶縁膜と、
前記第一開口部の周囲の前記第一絶縁膜を露出するように、その第一開口部よりも幅広な第二開口部が形成された第二絶縁膜と、
前記第一開口部における前記画素回路の電極上、前記第一開口部の周囲の前記第一絶縁膜上、及び前記第二絶縁膜上を覆う第一電極と、
前記第一電極上であって、前記第二絶縁膜の前記第二開口部内に設けられた隔壁と、
前記第一電極上であって、前記隔壁間に有機発光材料が溶媒に溶解または分散された液状体が塗布されて乾燥されてなるキャリア輸送層と、
前記キャリア輸送層を覆う第二電極と、
を備えることを特徴とする。 In order to solve the above problems, the invention described in claim 1 is an EL panel,
A substrate,
A pixel circuit comprising an electrode provided on the substrate;
A first insulating film covering an upper portion of the pixel circuit and having a first opening formed in an electrode portion of the pixel circuit;
A second insulating film formed with a second opening wider than the first opening so as to expose the first insulating film around the first opening;
A first electrode covering the electrode of the pixel circuit in the first opening, the first insulating film around the first opening, and the second insulating film;
A partition provided on the first electrode and in the second opening of the second insulating film;
On the first electrode, a carrier transport layer formed by applying and drying a liquid material in which an organic light emitting material is dissolved or dispersed in a solvent between the partition walls;
A second electrode covering the carrier transport layer;
It is characterized by providing.

請求項２に記載の発明は、請求項１に記載のＥＬパネルにおいて、
前記隔壁は、前記第二開口部が延在する方向に沿って設けられていることを特徴とする。 The invention described in claim 2 is the EL panel according to claim 1,
The partition is provided along a direction in which the second opening extends.

請求項３に記載の発明は、請求項１又は２に記載のＥＬパネルにおいて、
前記第二絶縁膜は、前記画素回路の凹凸を抑制する平坦化膜であることを特徴とする。 The invention according to claim 3 is the EL panel according to claim 1 or 2,
The second insulating film is a planarizing film that suppresses unevenness of the pixel circuit.

請求項４に記載の発明は、ＥＬパネルの製造方法であって、
基板上に形成された画素回路の上方を被覆し、前記画素回路の電極部分に第一開口部を有する第一絶縁膜を形成する工程と、
前記第一開口部及び前記第一開口部の周囲の前記第一絶縁膜を露出させるように、その第一開口部よりも幅広な第二開口部を有する第二絶縁膜を形成する工程と、
前記第一開口部における前記画素回路の電極上、前記第一開口部の周囲の前記第一絶縁膜上、及び前記第二絶縁膜上を覆う第一電極を形成する工程と、
前記第一電極上であって、前記第二絶縁膜の前記第二開口部内に隔壁を形成する工程と、
前記第一電極上であって、前記隔壁間に有機発光材料が溶媒に溶解または分散された液状体を塗布しキャリア輸送層を形成する工程と、
前記キャリア輸送層を覆う第二電極を形成する工程と、
を備えることを特徴とする。 The invention according to claim 4 is a method of manufacturing an EL panel,
Covering the upper part of the pixel circuit formed on the substrate and forming a first insulating film having a first opening in the electrode part of the pixel circuit;
Forming a second insulating film having a second opening wider than the first opening so as to expose the first opening and the first insulating film around the first opening;
Forming a first electrode that covers the electrode of the pixel circuit in the first opening, the first insulating film around the first opening, and the second insulating film;
Forming a partition wall on the first electrode and in the second opening of the second insulating film;
A step of forming a carrier transport layer on the first electrode by applying a liquid material in which an organic light emitting material is dissolved or dispersed in a solvent between the partition walls;
Forming a second electrode covering the carrier transport layer;
It is characterized by providing.

請求項５に記載の発明は、請求項４に記載のＥＬパネルの製造方法において、
前記隔壁は、前記第一電極上に成膜された隔壁材における前記第二絶縁膜間に相当する部分を残すパターニング後に、焼成されて形成されることを特徴とする。 According to a fifth aspect of the present invention, in the EL panel manufacturing method according to the fourth aspect,
The partition is formed by baking after patterning leaving a portion corresponding to the space between the second insulating films in the partition material formed on the first electrode.

本発明によれば、ＥＬパネルは、画素回路の電極を露出可能とする第一開口部を有する第一絶縁膜と、その第一絶縁膜を覆う第二絶縁膜を備えており、第二絶縁膜は第一開口部の周囲の第一絶縁膜を露出することができる、第一開口部より幅広な第二開口部を有しているので、その第二開口部部分である第二絶縁膜間に相当する位置に設けられる隔壁の上面は比較的平坦に形成される。
つまり、このＥＬパネルは、上面が平坦な形状の隔壁であって、有機発光材料が含有される液状体を好適に塞き止めることができる隔壁を備えるので、隔壁間に形成されるキャリア輸送層は安定した膜厚を有することとなって、膜厚むらを低減することができる。 According to the present invention, the EL panel includes a first insulating film having a first opening that can expose an electrode of a pixel circuit, and a second insulating film that covers the first insulating film, and the second insulating film is provided. Since the film has a second opening wider than the first opening that can expose the first insulating film around the first opening, the second insulating film that is the second opening portion The upper surface of the partition wall provided at a position corresponding to the gap is formed relatively flat.
In other words, the EL panel includes a partition wall having a flat top surface and a partition wall that can suitably block the liquid material containing the organic light emitting material. Therefore, the carrier transport layer formed between the partition walls. Has a stable film thickness, so that the film thickness unevenness can be reduced.

以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。   Hereinafter, preferred embodiments for carrying out the present invention will be described with reference to the drawings. However, although various technically preferable limitations for implementing the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples.

図１は、ＥＬパネル１００における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１００の概略構成を示す平面図である。   FIG. 1 is a plan view showing an arrangement configuration of a plurality of pixels P in the EL panel 100, and FIG. 2 is a plan view showing a schematic configuration of the EL panel 100.

図１、図２に示すように、ＥＬパネル１００には、Ｒ（赤），Ｇ（緑），Ｂ（青）をそれぞれ発光する複数の画素Ｐがマトリクス状に配置されている。
このＥＬパネル１００には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交した列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において、電圧供給線４が走査線２に沿って設けられている。これら各走査線２と隣接する二本の信号線３と、各電圧供給線４とによって囲われる範囲が、画素Ｐに相当する。ここでは、Ｒ（赤）を発光する複数の画素Ｐ，Ｇ（緑）を発光する複数の画素Ｐ、Ｂ（青）を発光する複数の画素Ｐが、それぞれ信号線３の配列方向に沿って並んで配列され、且つ走査線の配列方向に沿ってＲ（赤）を発光する画素Ｐ，Ｇ（緑）を発光する画素Ｐ，Ｂ（青）を発光する画素Ｐの順に配列されている。
また、ＥＬパネル１００には、信号線３に沿う方向に延在する隔壁であるバンク１３が設けられている。このバンク１３によって挟まれた範囲に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられて、画素Ｐの発光領域となる。したがって、バンク１３は、Ｒ（赤），Ｇ（緑），Ｂ（青）の各色ごとに画素Ｐを仕切っている。 As shown in FIGS. 1 and 2, the EL panel 100 has a plurality of pixels P that emit R (red), G (green), and B (blue), respectively, arranged in a matrix.
In the EL panel 100, a plurality of scanning lines 2 are arranged so as to be substantially parallel to each other along the row direction, and the plurality of signal lines 3 are arranged along a column direction substantially orthogonal to the scanning lines 2 in plan view. They are arranged so as to be substantially parallel. A voltage supply line 4 is provided along the scanning line 2 between the adjacent scanning lines 2. A range surrounded by the two signal lines 3 adjacent to the scanning lines 2 and the voltage supply lines 4 corresponds to the pixel P. Here, a plurality of pixels P that emit R (red), a plurality of pixels P that emit G (green), and a plurality of pixels P that emit B (blue), respectively, along the arrangement direction of the signal lines 3. The pixels P are arranged side by side, and are arranged in the order of the pixel P that emits R (red), the pixel P that emits G (green), and the pixel P that emits B (blue).
The EL panel 100 is provided with a bank 13 that is a partition wall extending in a direction along the signal line 3. Predetermined carrier transport layers (a hole injection layer 8b and a light emitting layer 8c described later) are provided in a range sandwiched between the banks 13 and become a light emitting region of the pixel P. Therefore, the bank 13 partitions the pixel P for each color of R (red), G (green), and B (blue).

図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１００の１画素に相当する画素回路を示した回路図である。   FIG. 3 is a circuit diagram showing a pixel circuit corresponding to one pixel of the EL panel 100 that operates in the active matrix driving method.

図３に示すように、ＥＬパネル１００には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１００の１画素（１画素回路）につき、スイッチトランジスタ５である薄膜トランジスタと、駆動トランジスタ６である薄膜トランジスタと、キャパシタ７と、ＥＬ素子８とが設けられている。   As shown in FIG. 3, the EL panel 100 is provided with a scanning line 2, a signal line 3 intersecting with the scanning line 2, and a voltage supply line 4 along the scanning line 2. For each pixel (one pixel circuit), a thin film transistor that is a switch transistor 5, a thin film transistor that is a drive transistor 6, a capacitor 7, and an EL element 8 are provided.

各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは一定電圧Ｖcomが印加されている（例えば、接地されている）。   In each pixel P, the gate of the switch transistor 5 is connected to the scanning line 2, one of the drain and source of the switch transistor 5 is connected to the signal line 3, and the other of the drain and source of the switch transistor 5 is It is connected to one electrode of the capacitor 7 and the gate of the driving transistor 6. One of the source and drain of the driving transistor 6 is connected to the voltage supply line 4, and the other of the source and drain of the driving transistor 6 is connected to the other electrode of the capacitor 7 and the anode of the EL element 8. A constant voltage Vcom is applied to the cathodes of the EL elements 8 of all the pixels P (for example, grounded).

また、このＥＬパネル１００の周囲において各走査線２が走査側ドライバに接続され、各電圧供給線４が一定電圧源又は適宜電圧信号を出力するドライバに接続され、信号線３がデータ側ドライバに接続され、これらドライバによってＥＬパネル１００がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、一定電圧源又はドライバによって所定の電力が供給される。   Further, in the periphery of the EL panel 100, each scanning line 2 is connected to a scanning side driver, each voltage supply line 4 is connected to a constant voltage source or a driver that outputs an appropriate voltage signal, and the signal line 3 is connected to a data side driver. The EL panel 100 is connected by these drivers and driven by an active matrix driving method. The voltage supply line 4 is supplied with predetermined power by a constant voltage source or a driver.

次に、ＥＬパネル１００と、その画素Ｐの画素回路について、図２〜図５を用いて説明する。   Next, the EL panel 100 and the pixel circuit of the pixel P will be described with reference to FIGS.

図４は、ＥＬパネル１００の１画素に相当する部分の平面図である。図５は、ＥＬパネル１００の１画素に相当する部分の断面図である。
図４に示すように、スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、駆動トランジスタ６のゲート−ソース間に設けられたキャパシタが配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、走査線２と電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。
駆動トランジスタ６は、図５に示すように、駆動トランジスタ６は、ゲート電極６ａ、半導体膜６ｂ、チャネル保護膜６ｄ、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ等を有するものである。スイッチトランジスタ５は、以下に詳述する駆動トランジスタ６と同様に、ゲート電極５ａ、半導体膜、チャネル保護膜、不純物半導体膜、ドレイン電極５ｈ、ソース電極５ｉ等を有するものであり、その詳細については省略する。 FIG. 4 is a plan view of a portion corresponding to one pixel of the EL panel 100. FIG. 5 is a cross-sectional view of a portion corresponding to one pixel of the EL panel 100.
As shown in FIG. 4, the switch transistor 5 and the drive transistor 6 are arranged along the signal line 3, a capacitor provided between the gate and the source of the drive transistor 6 is disposed, and an EL is provided in the vicinity of the drive transistor 6. Element 8 is arranged. Further, a switch transistor 5, a drive transistor 6, a capacitor 7, and an EL element 8 are disposed between the scanning line 2 and the voltage supply line 4.
As shown in FIG. 5, the drive transistor 6 includes a gate electrode 6a, a semiconductor film 6b, a channel protective film 6d, impurity semiconductor films 6f and 6g, a drain electrode 6h, a source electrode 6i, and the like. . The switch transistor 5 includes a gate electrode 5a, a semiconductor film, a channel protective film, an impurity semiconductor film, a drain electrode 5h, a source electrode 5i, etc., as in the drive transistor 6 described in detail below. Omitted.

図５に示すように、ガラス基板などである絶縁性の基板１０の上にゲート絶縁膜１１が成膜されており、そのゲート絶縁膜１１の上に層間絶縁膜１２が成膜されている。
また、ゲート絶縁膜１１には、ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ａ〜１１ｃ内に導電性のコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。このためコンタクトプラグ２０ａによってスイッチトランジスタ５のゲート電極５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ａ〜２０ｃを設けることなく、走査線２が直接ゲート電極５ａと接触し、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉがゲート電極６ａと接触してもよい。
信号線３はゲート絶縁膜１１と基板１０との間に形成されている。なお、図示はしないが、走査線２及び電圧供給線４はゲート絶縁膜１１と層間絶縁膜１２との間に形成されている。 As shown in FIG. 5, a gate insulating film 11 is formed on an insulating substrate 10 such as a glass substrate, and an interlayer insulating film 12 is formed on the gate insulating film 11.
In the gate insulating film 11, a contact hole 11a is formed in a region where the gate electrode 5a and the scanning line 2 overlap, and a contact hole 11b is formed in a region where the drain electrode 5h and the signal line 3 overlap, and the gate electrode 6a. A contact hole 11c is formed in a region where the source electrode 5i overlaps, and conductive contact plugs 20a to 20c are embedded in the contact holes 11a to 11c, respectively. For this reason, the gate electrode 5a of the switch transistor 5 and the scanning line 2 are electrically connected by the contact plug 20a, the drain electrode 5h of the switch transistor 5 and the signal line 3 are electrically connected by the contact plug 20b, and the contact plug 20c The source electrode 5i of the switch transistor 5 and the gate electrode 6a of the drive transistor 6 are electrically connected. Note that without providing the contact plugs 20a to 20c, the scanning line 2 may be in direct contact with the gate electrode 5a, the drain electrode 5h may be in contact with the signal line 3, and the source electrode 5i may be in contact with the gate electrode 6a.
The signal line 3 is formed between the gate insulating film 11 and the substrate 10. Although not shown, the scanning line 2 and the voltage supply line 4 are formed between the gate insulating film 11 and the interlayer insulating film 12.

ゲート電極５ａ及びゲート電極６ａは、基板１０とゲート絶縁膜１１の間に形成されている。このゲート電極５ａ及びゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。また、ゲート電極５ａ及びゲート電極６ａの上に絶縁性のゲート絶縁膜１１が成膜されており、そのゲート絶縁膜１１によってゲート電極５ａ及びゲート電極６ａが被覆されている。
ゲート絶縁膜１１は、例えば、シリコン窒化物又はシリコン酸化物からなる。このゲート絶縁膜１１上であってゲート電極６ａに対応する位置に真性な半導体膜６ｂが形成されており、半導体膜６ｂがゲート絶縁膜１１を挟んでゲート電極６ａと相対している。
半導体膜６ｂは、例えば、アモルファスシリコン又は多結晶シリコンからなる。また、半導体膜６ｂの中央部上には、絶縁性のチャネル保護膜６ｄが形成されている。このチャネル保護膜６ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜６ｂの一端部の上には、不純物半導体膜６ｆが一部チャネル保護膜６ｄに重なるようにして形成されており、半導体膜６ｂの他端部の上には、不純物半導体膜６ｇが一部チャネル保護膜６ｄに重なるようにして形成されている。そして、不純物半導体膜６ｆ，６ｇは半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇは、駆動トランジスタ６がｎ型トランジスタであればｎ型半導体であり、駆動トランジスタ６がｐ型トランジスタであればｐ型半導体となる。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉの上には、絶縁性の保護膜１２ａと絶縁性の平坦化膜１２ｂとからなる絶縁性の層間絶縁膜１２が成膜され、チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉが層間絶縁膜１２によって被覆されている。 The gate electrode 5 a and the gate electrode 6 a are formed between the substrate 10 and the gate insulating film 11. The gate electrode 5a and the gate electrode 6a are made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film. An insulating gate insulating film 11 is formed on the gate electrode 5a and the gate electrode 6a. The gate insulating film 11 covers the gate electrode 5a and the gate electrode 6a.
The gate insulating film 11 is made of, for example, silicon nitride or silicon oxide. An intrinsic semiconductor film 6b is formed on the gate insulating film 11 at a position corresponding to the gate electrode 6a, and the semiconductor film 6b is opposed to the gate electrode 6a with the gate insulating film 11 interposed therebetween.
The semiconductor film 6b is made of, for example, amorphous silicon or polycrystalline silicon. An insulating channel protective film 6d is formed on the central portion of the semiconductor film 6b. The channel protective film 6d is made of, for example, silicon nitride or silicon oxide.
An impurity semiconductor film 6f is formed on one end portion of the semiconductor film 6b so as to partially overlap the channel protective film 6d, and the impurity semiconductor film 6g is formed on the other end portion of the semiconductor film 6b. Is partially overlapped with the channel protective film 6d. The impurity semiconductor films 6f and 6g are formed on both ends of the semiconductor film 6b so as to be separated from each other. The impurity semiconductor films 6f and 6g are n-type semiconductors if the driving transistor 6 is an n-type transistor, and are p-type semiconductors if the driving transistor 6 is a p-type transistor.
A drain electrode 6h is formed on the impurity semiconductor film 6f. A source electrode 6i is formed on the impurity semiconductor film 6g. The drain electrode 6h and the source electrode 6i are made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film.
On the channel protective film 6d, the drain electrode 6h, and the source electrode 6i, an insulating interlayer insulating film 12 composed of an insulating protective film 12a and an insulating planarizing film 12b is formed, and the channel protective film 6d. The drain electrode 6 h and the source electrode 6 i are covered with the interlayer insulating film 12.

キャパシタ７は、図５に示すように、基板１０とゲート絶縁膜１１との間に第一容量電極７ａが形成され、ゲート絶縁膜１１の上に第二容量電極７ｂが形成されており、その第一容量電極７ａと第二容量電極７ｂが、ゲート絶縁膜１１を挟んで相対している。
また、キャパシタ７の第一容量電極７ａは駆動トランジスタ６のゲート電極６ａと一体形成されており、キャパシタ７の第二容量電極７ｂは駆動トランジスタ６のソース電極６ｉと一体形成されており、第一容量電極７ａとゲート電極６ａ、第二容量電極７ｂとソース電極６ｉとは、それぞれ電気的に導通している。 As shown in FIG. 5, the capacitor 7 has a first capacitor electrode 7a formed between the substrate 10 and the gate insulating film 11, and a second capacitor electrode 7b formed on the gate insulating film 11. The first capacitor electrode 7a and the second capacitor electrode 7b are opposed to each other with the gate insulating film 11 interposed therebetween.
The first capacitance electrode 7a of the capacitor 7 is formed integrally with the gate electrode 6a of the drive transistor 6, and the second capacitance electrode 7b of the capacitor 7 is formed integrally with the source electrode 6i of the drive transistor 6. The capacitor electrode 7a and the gate electrode 6a, and the second capacitor electrode 7b and the source electrode 6i are electrically connected to each other.

層間絶縁膜１２は、第一絶縁膜である保護膜１２ａと第二絶縁膜である平坦化膜１２ｂとで構成されている。保護膜１２ａは、５０ｎｍ〜２００ｎｍ程度の膜厚であり、例えば、シリコン窒化物又はシリコン酸化物からなり、平坦化膜１２ｂは、１μｍ〜４μｍ程度の膜厚であり、例えば、アクリル系もしくはエポキシ系熱硬化樹脂を硬化してなる。
保護膜１２ａは、薄膜トランジスタ（スイッチトランジスタ５及び駆動トランジスタ６）を被覆し、画素回路における駆動トランジスタ６のソース電極６ｉ（第二容量電極７ｂ）部分に第一開口部１２ｃが形成されている。そして、ソース電極６ｉに接続された第二容量電極７ｂが保護膜１２ａの第一開口部１２ｃから露出している。
平坦化膜１２ｂは、薄膜トランジスタ（スイッチトランジスタ５及び駆動トランジスタ６）の上方となる保護膜１２ａ上に設けられており、第一開口部１２ｃの周囲の保護膜１２ａが露出する第二開口部１２ｄが形成されている。この平坦化膜１２ｂは、凹凸のある薄膜トランジスタ（スイッチトランジスタ５及び駆動トランジスタ６）の上面を覆うことで、そのトランジスタによる凹凸を緩和し、基板１０と略平行となる平坦な上面を成すようになっている。そして、平坦化膜１２ｂの上面が、基板１０と略平行となる平坦面を有することによって、平坦化膜１２ｂ上にＥＬ素子８を好適に形成することが可能になる。 The interlayer insulating film 12 includes a protective film 12a that is a first insulating film and a planarizing film 12b that is a second insulating film. The protective film 12a has a thickness of about 50 nm to 200 nm, and is made of, for example, silicon nitride or silicon oxide. The planarizing film 12b has a thickness of about 1 μm to 4 μm, and is, for example, acrylic or epoxy-based. It is obtained by curing a thermosetting resin.
The protective film 12a covers the thin film transistor (the switch transistor 5 and the drive transistor 6), and the first opening 12c is formed in the source electrode 6i (second capacitor electrode 7b) portion of the drive transistor 6 in the pixel circuit. The second capacitor electrode 7b connected to the source electrode 6i is exposed from the first opening 12c of the protective film 12a.
The planarizing film 12b is provided on the protective film 12a above the thin film transistor (the switch transistor 5 and the driving transistor 6), and the second opening 12d from which the protective film 12a around the first opening 12c is exposed is formed. Is formed. The planarizing film 12b covers the upper surface of the thin film transistor (the switch transistor 5 and the driving transistor 6) with unevenness, thereby relaxing the unevenness due to the transistor and forming a flat upper surface substantially parallel to the substrate 10. ing. Since the upper surface of the planarization film 12b has a flat surface that is substantially parallel to the substrate 10, the EL element 8 can be suitably formed on the planarization film 12b.

なお、平坦化膜１２ｂは、第一開口部１２ｃよりも幅広の第二開口部１２ｄを有している。
第二開口部１２ｄは、第一開口部１２ｃ−第一開口部１２ｃで開口されたソース電極６ｉ（第二容量電極７ｂ）、並びに第一開口部１２ｃの周囲の保護膜１２ａが露出するよう開口している。
隣接する平坦化膜１２ｂ、１２ｂ間の互いに対向する第二開口部１２ｄ、１２ｄ間の距離は３０μｍ〜５０μｍであり、後述するバンク１３となる樹脂の上面が比較的平滑になる程度の距離である。平坦化膜１２ｂの第二開口部１２ｄの側壁は列方向に沿って延びており、平坦化膜１２ｂ、１２ｂは、第二開口部１２ｄによって保護膜１２ａ上に互いに離間したストライプ状となって設けられている。
この平坦化膜１２ｂ、１２ｂ間の第二開口部１２ｄは、平坦化膜１２ｂ、１２ｂの上面部１２ｅ、１２ｅに対して窪み且つ列方向に沿って長尺な溝状に設けられており、バンク１３は、第二開口部１２ｄによって形成された凹部に反射導電層９及び透明画素電極８ａを介してその下部が埋設するとともにその上部が平坦化膜１２ｂの上面部１２ｅより突出するように列方向に配列されている。
また、バンク１３は、列方向に沿って延在する両側の側壁１３ｂ、１３ｂの位置が、バンク１３の両側を挟む平坦化膜１２ｂ、１２ｂの上面部１２ｅ、１２ｅ上に位置しないように、つまり、側壁１３ｂ、１３ｂの位置が、バンク１３を埋設する第二開口部１２ｄ、１２ｄの内側になるように埋設されている。このため、バンク１３の上面部１３ｃは、側壁１３ｂ近傍において、平坦化膜１２ｂの膜厚分上に突出することがなく、比較的平坦になっている。 The planarizing film 12b has a second opening 12d that is wider than the first opening 12c.
The second opening 12d is opened so that the source electrode 6i (second capacitor electrode 7b) opened in the first opening 12c-first opening 12c and the protective film 12a around the first opening 12c are exposed. is doing.
The distance between the adjacent second openings 12d and 12d between the adjacent flattening films 12b and 12b is 30 μm to 50 μm, which is a distance that the upper surface of the resin that will be described later as a bank 13 becomes relatively smooth. . The side walls of the second opening 12d of the planarizing film 12b extend in the column direction, and the planarizing films 12b and 12b are provided in stripes separated from each other on the protective film 12a by the second opening 12d. It has been.
The second opening 12d between the flattening films 12b and 12b is provided in a groove shape that is recessed with respect to the upper surface portions 12e and 12e of the flattening films 12b and 12b and is long along the column direction. 13 is arranged in the column direction so that the lower part thereof is embedded in the concave part formed by the second opening part 12d via the reflective conductive layer 9 and the transparent pixel electrode 8a, and the upper part protrudes from the upper surface part 12e of the planarizing film 12b. Is arranged.
Further, the bank 13 is arranged such that the positions of the side walls 13b, 13b on both sides extending in the column direction are not located on the upper surface portions 12e, 12e of the planarizing films 12b, 12b sandwiching both sides of the bank 13, that is, The side walls 13b and 13b are embedded so as to be inside the second openings 12d and 12d in which the bank 13 is embedded. For this reason, the upper surface portion 13c of the bank 13 does not protrude above the thickness of the planarizing film 12b in the vicinity of the side wall 13b and is relatively flat.

ＥＬ素子８は、図５に示すように、５０ｎｍ〜１００ｎｍ程度の膜厚の光反射性の反射導電層９と、５０ｎｍ〜２００ｎｍ程度の膜厚の透明画素電極８ａと、透明画素電極８ａの上に形成された有機化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された有機化合物膜である発光層８ｃと、発光層８ｃの上に形成された透明電極である対向電極８ｄとを備えている。なお、反射導電層９と透明画素電極８ａとで画素電極が構成されている。   As shown in FIG. 5, the EL element 8 includes a light reflective reflective conductive layer 9 having a thickness of about 50 nm to 100 nm, a transparent pixel electrode 8a having a thickness of about 50 nm to 200 nm, and a transparent pixel electrode 8a. A hole injection layer 8b which is an organic compound film formed on the light emitting layer 8c, a light emitting layer 8c which is an organic compound film formed on the hole injection layer 8b, and a transparent electrode formed on the light emitting layer 8c. And a counter electrode 8d. The reflective conductive layer 9 and the transparent pixel electrode 8a constitute a pixel electrode.

反射導電層９は、透明画素電極８ａとともにアノード電極として機能し、かつ可視光反射性の高い金属材料からなるＡｌ合金等の金属薄膜であり、透明画素電極８ａから入射された発光層８ｃの発光を対向電極８ｄ側に向けて反射する。この反射導電層９は、保護膜１２ａの第一開口部１２ｃ部分において、画素回路のソース電極６ｉ（第二容量電極７ｂ）と接触しており、反射導電層９とソース電極６ｉ（第二容量電極７ｂ）が電気的に導通している。
透明画素電極８ａは、反射導電層９上に積層するように形成されている。透明画素電極８ａは、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。この透明画素電極８ａは、反射導電層９を介して駆動トランジスタ６のソース電極６ｉと電気的に導通している。透明画素電極８ａは、反射導電層９より一回り大きく、反射導電層９の上面及び側面を覆うように形成されている。このため、反射導電層９は、透明画素電極８ａをパターニングする際のエッチャントに曝されることがないので電池反応を引き起こして浸食されることはない。
そして、反射導電層９と透明画素電極８ａとからなる第一電極である画素電極は、保護膜１２ａの第一開口部１２ｃにおける画素回路のソース電極６ｉ（第二容量電極７ｂ）と、平坦化膜１２ｂの上面を覆っている。 The reflective conductive layer 9 functions as an anode electrode together with the transparent pixel electrode 8a, and is a metal thin film such as an Al alloy made of a metal material having high visible light reflectivity. The light emitting layer 8c incident from the transparent pixel electrode 8a emits light. Is reflected toward the counter electrode 8d side. The reflective conductive layer 9 is in contact with the source electrode 6i (second capacitance electrode 7b) of the pixel circuit in the first opening 12c portion of the protective film 12a, and the reflective conductive layer 9 and the source electrode 6i (second capacitance). The electrode 7b) is electrically conducting.
The transparent pixel electrode 8 a is formed so as to be laminated on the reflective conductive layer 9. The transparent pixel electrode 8a is made of, for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide (In 2 O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO), or cadmium-tin oxide (CTO). ). The transparent pixel electrode 8 a is electrically connected to the source electrode 6 i of the driving transistor 6 through the reflective conductive layer 9. The transparent pixel electrode 8 a is slightly larger than the reflective conductive layer 9 and is formed so as to cover the upper surface and the side surface of the reflective conductive layer 9. For this reason, since the reflective conductive layer 9 is not exposed to the etchant used for patterning the transparent pixel electrode 8a, the reflective conductive layer 9 is not eroded by causing a battery reaction.
The pixel electrode which is the first electrode composed of the reflective conductive layer 9 and the transparent pixel electrode 8a is flattened with the source electrode 6i (second capacitor electrode 7b) of the pixel circuit in the first opening 12c of the protective film 12a. The upper surface of the film 12b is covered.

正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）からなる機能層であって、透明画素電極８ａから発光層８ｃに向けて正孔を注入することで、発光層８ｃの発光に寄与する。
発光層８ｃは、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなり、対向電極８ｄから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する有機発光層である。
この正孔注入層８ｂと発光層８ｃとでキャリア輸送層を構成している。 The hole injection layer 8b is a functional layer made of, for example, PEDOT (poly (ethylenedioxy) thiophene) which is a conductive polymer and PSS (polystyrene sulfonate) which is a dopant, and is transparent. Injecting holes from the pixel electrode 8a toward the light emitting layer 8c contributes to light emission of the light emitting layer 8c.
The light emitting layer 8c is made of, for example, a polyfluorene light emitting material or a polyphenylene vinylene light emitting material, and emits light due to recombination of electrons supplied from the counter electrode 8d and holes injected from the hole injection layer 8b. It is an organic light emitting layer.
The hole injection layer 8b and the light emitting layer 8c constitute a carrier transport layer.

第二電極である対向電極８ｄは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。
この対向電極８ｄは全ての画素Ｐに共通した単一の電極であり、複数の画素Ｐの発光層８ｃなどの有機化合物膜とともに後述するバンク１３を覆っている。 The counter electrode 8d, which is the second electrode, is a transparent electrode. For example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide (In 2 O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO) ) Or cadmium-tin oxide (CTO).
The counter electrode 8d is a single electrode common to all the pixels P, and covers a bank 13 described later together with an organic compound film such as the light emitting layer 8c of the plurality of pixels P.

バンク１３は、画素電極上であって、平坦化膜１２ｂ間に相当する位置に設けられている。このバンク１３は、正孔注入層８ｂや発光層８ｃを湿式法により形成するに際して、正孔注入層８ｂや発光層８ｃを構成する有機発光材料が溶媒に溶解または分散された液状体８ｂ０（図９（ａ）参照）が隣接する画素Ｐに滲み出ないようにする隔壁として機能するため、平坦化膜１２ｂの上面部より１μｍ以上高く突出することが好ましく、膜厚が３μｍ〜８μｍ程度あることが好ましい。
そして、バンク１３間における画素電極上に、正孔注入層８ｂを構成する有機材料が含有される液状体８ｂ０を塗布し、その液状体８ｂ０を乾燥させ成膜させた有機化合物膜が、キャリア輸送層における正孔注入層８ｂとなる。さらに、バンク１３間の正孔注入層８ｂ上に、発光層８ｃを構成する有機材料が含有される液状体を塗布し、その液状体を乾燥させ成膜させた有機化合物膜が、キャリア輸送層における発光層８ｃとなる。
なお、この発光層８ｃとバンク１３を被覆するように対向電極８ｄが設けられている。 The bank 13 is provided on the pixel electrode at a position corresponding to the space between the planarization films 12b. In the bank 13, when the hole injection layer 8b or the light emitting layer 8c is formed by a wet method, the liquid 8b0 in which the organic light emitting material constituting the hole injection layer 8b or the light emitting layer 8c is dissolved or dispersed in a solvent (see FIG. 9 (a)) functions as a partition wall that prevents the adjacent pixel P from oozing out, and preferably protrudes 1 μm or more higher than the upper surface portion of the planarizing film 12b, and the film thickness is about 3 μm to 8 μm. Is preferred.
Then, a liquid material 8b0 containing an organic material constituting the hole injection layer 8b is applied on the pixel electrodes between the banks 13, and the liquid material 8b0 is dried to form a film. It becomes the hole injection layer 8b in the layer. Furthermore, an organic compound film formed by applying a liquid containing an organic material constituting the light emitting layer 8c on the hole injection layer 8b between the banks 13 and drying the liquid is formed into a carrier transport layer. The light emitting layer 8c in FIG.
A counter electrode 8 d is provided so as to cover the light emitting layer 8 c and the bank 13.

そして、このＥＬパネル１００においては、透明画素電極８ａと対向電極８ｄが光透過性を有しており、発光層８ｃから発せられた光は、反射導電層９で反射されて対向電極８ｄを透過して出射する。そのため、基板１０の上面側である対向電極８ｄ側が表示面となる。   In this EL panel 100, the transparent pixel electrode 8a and the counter electrode 8d are light transmissive, and the light emitted from the light emitting layer 8c is reflected by the reflective conductive layer 9 and passes through the counter electrode 8d. Then exit. Therefore, the counter electrode 8d side, which is the upper surface side of the substrate 10, serves as a display surface.

このＥＬパネル１００は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査側ドライバによって走査線２に順次オンレベルの電圧が印加されることで、これら走査線２に接続された各スイッチトランジスタ５が順次選択される。
各走査線２が選択されている時に、データ側ドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応するスイッチトランジスタ５がオンになっていることから、その階調に応じたレベルの電圧がスイッチトランジスタ５を介して駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された電圧レベルに応じて、駆動トランジスタ６におけるソース・ドレイン電流のレベルが定まり、その電圧レベルに応じたレベルのソース・ドレイン電流が電圧供給線４から駆動トランジスタ６に流れ、ＥＬ素子８がその電流レベルに応じた明るさで発光する。
その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａの電荷が閉じ込められる。なお、その閉じ込められた電荷はキャパシタ７に蓄えられることとなり、この間、駆動トランジスタ６のゲート電極６ａ及びソース電極６ｉ間の電圧を保持する。
そして、ＥＬ素子８がゲート電極６ａ及びソース電極６ｉ間の電圧にしたがって発光を継続するようになっている。 The EL panel 100 is driven as follows to emit light.
In a state where a predetermined level of voltage is applied to all the voltage supply lines 4, each switch transistor 5 connected to the scanning line 2 is applied by sequentially applying an on-level voltage to the scanning line 2 by the scanning side driver. Are selected sequentially.
When each scanning line 2 is selected, if a voltage of a level corresponding to the gradation is applied to all the signal lines 3 by the data side driver, the switch transistor 5 corresponding to the selected scanning line 2 is turned on. Since it is on, a voltage of a level corresponding to the gradation is applied to the gate electrode 6 a of the drive transistor 6 via the switch transistor 5.
The level of the source / drain current in the drive transistor 6 is determined according to the voltage level applied to the gate electrode 6a of the drive transistor 6, and the source / drain current at a level corresponding to the voltage level is driven from the voltage supply line 4. The EL element 8 emits light with brightness corresponding to the current level.
Thereafter, when the selection of the scanning line 2 is released, the switch transistor 5 is turned off, so that the charge of the gate electrode 6a of the driving transistor 6 is confined. The trapped charge is stored in the capacitor 7, and during this time, the voltage between the gate electrode 6a and the source electrode 6i of the driving transistor 6 is held.
The EL element 8 continues to emit light according to the voltage between the gate electrode 6a and the source electrode 6i.

次に、ＥＬパネル１００の製造方法について、図４に示す平面図、図５〜図９に示す断面図を用いて説明する。なお、図６〜図９は、本実施形態に係るＥＬパネル１００の製造過程の一例を示す工程断面図である。また、ここでは、図５における駆動トランジスタ６部分での製造過程を例示し、同様の製造過程を経るスイッチトランジスタ５に関する説明は省略する。   Next, a method for manufacturing the EL panel 100 will be described with reference to the plan view shown in FIG. 4 and the cross-sectional views shown in FIGS. 6 to 9 are process cross-sectional views illustrating an example of the manufacturing process of the EL panel 100 according to the present embodiment. In addition, here, the manufacturing process in the drive transistor 6 portion in FIG. 5 is illustrated, and description of the switch transistor 5 that undergoes the same manufacturing process is omitted.

まず、気相成長法（スパッタリング法、蒸着法等）によって基板１０の表面に、例えば、アルミニウムなどのゲート導電膜を成膜し、フォトリソグラフィー法・エッチング法等によってその導電膜をパターニングする。これにより図６（ａ）に示すように、基板１０上に、スイッチトランジスタ５のゲート電極５ａ、駆動トランジスタ６のゲート電極６ａ、キャパシタ７の第一容量電極７ａ、信号線３等を形成する。   First, a gate conductive film such as aluminum is formed on the surface of the substrate 10 by vapor deposition (sputtering, vapor deposition, etc.), and the conductive film is patterned by photolithography, etching, or the like. 6A, the gate electrode 5a of the switch transistor 5, the gate electrode 6a of the drive transistor 6, the first capacitance electrode 7a of the capacitor 7, the signal line 3, and the like are formed on the substrate 10.

次いで、ゲート電極５ａ、ゲート電極６ａ、第一容量電極７ａ、信号線３等を含む基板１０の全域を被覆するようにＣＶＤ法等によって、例えば、図６（ｂ）に示すように、シリコン窒化物などからなるゲート絶縁膜１１を積層する。   Next, for example, as shown in FIG. 6B, silicon nitridation is performed by CVD or the like so as to cover the entire region of the substrate 10 including the gate electrode 5a, the gate electrode 6a, the first capacitor electrode 7a, the signal line 3, and the like. A gate insulating film 11 made of a material is stacked.

次いで、ゲート絶縁膜１１上に、アモルファスシリコン等からなり半導体膜６ｂとなる半導体層、シリコン窒化物などからなりチャネル保護膜６ｄとなる絶縁体層を順次積層し、その絶縁体層と半導体層をフォトリソグラフィー法・エッチング法等によってパターニングしてチャネル保護膜６ｄと半導体膜６ｂを形成する。
更に、チャネル保護膜６ｄと半導体膜６ｂを含む基板１０上にＣＶＤ法等によって、不純物をドープしたシリコン層を形成するとともに所定のパターニングを行って駆動トランジスタ６の不純物半導体膜６ｆ、６ｇを形成する。
また、不純物半導体膜６ｆ、６ｇを含む基板１０上に気相成長法等によって、例えば、アルミニウムなどのソース−ドレイン導電膜を成膜し、そのソース−ドレイン導電膜上にパターニングされたマスクを用いてエッチングして、スイッチトランジスタ５のドレイン電極５ｈ、ソース電極５ｉ、駆動トランジスタ６のドレイン電極６ｈ、ソース電極６ｉを形成し、図７（ａ）に示すように、駆動トランジスタ６を形成する。なお、ソース電極６ｉと一体に第二容量電極７ｂを形成することで、キャパシタ７を形成する。 Next, a semiconductor layer made of amorphous silicon or the like to be the semiconductor film 6b and an insulator layer made of silicon nitride or the like to be the channel protective film 6d are sequentially stacked on the gate insulating film 11, and the insulator layer and the semiconductor layer are stacked. A channel protective film 6d and a semiconductor film 6b are formed by patterning by a photolithography method, an etching method, or the like.
Further, a silicon layer doped with impurities is formed on the substrate 10 including the channel protective film 6d and the semiconductor film 6b by a CVD method or the like, and the impurity semiconductor films 6f and 6g of the driving transistor 6 are formed by performing predetermined patterning. .
Further, a source-drain conductive film such as aluminum is formed on the substrate 10 including the impurity semiconductor films 6f and 6g by a vapor deposition method or the like, and a mask patterned on the source-drain conductive film is used. Etching is performed to form the drain electrode 5h and the source electrode 5i of the switch transistor 5, the drain electrode 6h and the source electrode 6i of the drive transistor 6, and the drive transistor 6 is formed as shown in FIG. The capacitor 7 is formed by forming the second capacitor electrode 7b integrally with the source electrode 6i.

次いで、スイッチトランジスタ５、駆動トランジスタ６やキャパシタ７などの画素回路を含む基板１０上に、シリコン窒化物などからなる保護膜１２ａを形成し、その保護膜１２ａにおける所定位置にドライエッチングにより第一開口部１２ｃを形成することで、図７（ｂ）に示すように、その第一開口部１２ｃ部分において画素回路のソース電極６ｉ（第二容量電極７ｂ）を露出させる。このとき、図示しない、走査線２の端子及び信号線３の各端子部を露出するように保護膜１２ａ或いはゲート絶縁膜１１にコンタクトホールを形成する。   Next, a protective film 12a made of silicon nitride or the like is formed on the substrate 10 including pixel circuits such as the switch transistor 5, the drive transistor 6, and the capacitor 7, and a first opening is formed by dry etching at a predetermined position in the protective film 12a. By forming the portion 12c, as shown in FIG. 7B, the source electrode 6i (second capacitance electrode 7b) of the pixel circuit is exposed in the first opening 12c portion. At this time, contact holes are formed in the protective film 12a or the gate insulating film 11 so as to expose the terminals of the scanning lines 2 and the signal lines 3 (not shown).

次いで、保護膜１２ａ上に、例えば、図８（ａ）に示すように、例えば、ポリイミド等の感光性樹脂を塗布後、露光、現像、焼成してパターニングされた平坦化膜１２ｂを形成する。平坦化膜１２ｂ、１２ｂは、第一開口部１２ｃよりも幅広で且つ、第一開口部１２ｃ、第一開口部１２ｃで開口されたソース電極６ｉ（第二容量電極７ｂ）、並びに第一開口部１２ｃの周囲の保護膜１２ａが露出する第二開口部１２ｄが形成されている。平坦化膜１２ｂの第二開口部１２ｄの側壁は列方向に沿って延びており、平坦化膜１２ｂ、１２ｂは、第二開口部１２ｄによって保護膜１２ａ上に互いに離間したストライプ状となって設けられている。平坦化膜１２ｂ、１２ｂ間の第二開口部１２ｄは、平坦化膜１２ｂ、１２ｂの上面部１２ｅに対して窪み且つ列方向に沿って長尺な溝状に設けられている。
このように、この平坦化膜１２ｂ、１２ｂ間は、比較的幅の広い溝状の第二開口部１２ｄ、１２ｄによって離間しているので、その第二開口部１２ｄにおいて保護膜１２ａの第一開口部１２ｃ部分を露出させることができ、ソース電極６ｉ（第二容量電極７ｂ）を露出可能となっている。つまり、比較例である図１０に示すように、対向する第一開口部１２ｃ、１２ｃ間より幅狭なコンタクトホール１２ｈを形成するのではなく、第一開口部１２ｃ、１２ｃ間よりも十分広いコンタクトホールによってソース電極６ｉ（第二容量電極７ｂ）を露出させることができるようになっている。このため、図８（ａ）に示す第二開口部１２ｄ、１２ｄ間には比較的薄い保護膜１２ａの段差しかないため、図９（ａ）に示す第二開口部１２ｄ、１２ｄ間上に埋設されるバンク１３の上面部１３ｃも比較的平坦にできる。 Next, on the protective film 12a, for example, as shown in FIG. 8A, after applying a photosensitive resin such as polyimide, exposure, development, and baking are performed to form a patterned planarization film 12b. The planarization films 12b and 12b are wider than the first opening 12c, and the first opening 12c, the source electrode 6i (second capacitor electrode 7b) opened by the first opening 12c, and the first opening A second opening 12d is formed through which the protective film 12a around 12c is exposed. The side walls of the second opening 12d of the planarizing film 12b extend in the column direction, and the planarizing films 12b and 12b are provided in stripes separated from each other on the protective film 12a by the second opening 12d. It has been. The second opening 12d between the flattening films 12b and 12b is recessed in the upper surface part 12e of the flattening films 12b and 12b and is provided in a long groove shape along the column direction.
Thus, since the planarizing films 12b and 12b are separated by the relatively wide groove-shaped second openings 12d and 12d, the first opening of the protective film 12a is formed in the second opening 12d. The portion 12c can be exposed, and the source electrode 6i (second capacitor electrode 7b) can be exposed. That is, as shown in FIG. 10, which is a comparative example, a contact hole 12h that is narrower than that between the opposed first openings 12c and 12c is not formed, but a contact that is sufficiently wider than between the first openings 12c and 12c. The source electrode 6i (second capacitor electrode 7b) can be exposed by the hole. For this reason, since there is only a relatively thin step of the protective film 12a between the second openings 12d and 12d shown in FIG. 8A, it is buried between the second openings 12d and 12d shown in FIG. The upper surface portion 13c of the bank 13 can be made relatively flat.

なお、この平坦化膜１２ｂは、例えば、ポジ型感光性樹脂であるＪＳＲ社製ＰＣ４０３を用いて成膜することができ、この場合、第二開口部１２ｄを予めパターニングして直接形成することができる。
また、平坦化膜１２ｂは、感光性樹脂以外でも、例えば、ナガセケムテックス製ＳＲＫ７６２を用いて成膜することができ、この場合、保護膜１２ａ上の全面に成膜した後に、保護膜１２ａの第二開口部１２ｄ部分に対応する位置が開口するレジストマスクを用いてドライエッチングによって、第二開口部１２ｄを形成する。 The planarization film 12b can be formed using, for example, a PC403 made by JSR, which is a positive photosensitive resin. In this case, the second opening 12d can be directly patterned and formed directly. it can.
Further, the planarizing film 12b can be formed using, for example, Nagase ChemteX SRK762 other than the photosensitive resin. In this case, after the film is formed on the entire surface of the protective film 12a, The second opening 12d is formed by dry etching using a resist mask having an opening corresponding to the second opening 12d.

次いで、平坦化膜１２ｂと、第一開口部１２ｃにおけるソース電極６ｉ（第二容量電極７ｂ）を含む基板１０上に気相成長法等によって、例えば、アルミニウムなどの金属膜を成膜し、図８（ｂ）に示すように、反射導電層９を形成する。
更に、反射導電層９上にスパッタリング法等によって、例えば、ＩＴＯなどの透明電極材料からなる透明導電膜を成膜し、図８（ｂ）に示すように、透明画素電極８ａを形成する。 Next, a metal film such as aluminum is formed on the substrate 10 including the planarization film 12b and the source electrode 6i (second capacitor electrode 7b) in the first opening 12c by a vapor deposition method or the like. As shown in FIG. 8B, the reflective conductive layer 9 is formed.
Further, a transparent conductive film made of a transparent electrode material such as ITO, for example, is formed on the reflective conductive layer 9 by sputtering or the like to form a transparent pixel electrode 8a as shown in FIG. 8B.

次いで、透明画素電極８ａ上に、例えば、ポリイミド系やアクリル系の感光性樹脂材料からなる隔壁材１３ａを塗布する（図９（ａ）参照）。隔壁材１３ａは、これに限らず非感光性樹脂でもよい。なお、この隔壁材１３ａをなす樹脂材料としては、東レ製のＰＷ１０３０やＳＬ１９０５などを用いることができる。
そして、隔壁材１３ａが感光性樹脂の場合、現像、２３０℃で２時間焼成してパターニングされたバンク１３が形成される。隔壁材１３ａが例えば、熱硬化性樹脂等の非感光性樹脂の場合、硬化後、フォトリソグラフィでパターニングされたレジストマスクを用いたドライエッチングによってバンク１３をパターニング形成すればよい（図９（ａ）参照）。 Next, a partition material 13a made of, for example, a polyimide or acrylic photosensitive resin material is applied on the transparent pixel electrode 8a (see FIG. 9A). The partition material 13a is not limited to this and may be a non-photosensitive resin. In addition, as a resin material which makes this partition material 13a, Toray PW1030, SL1905, etc. can be used.
And when the partition material 13a is photosensitive resin, the bank 13 patterned by image development and baking at 230 degreeC for 2 hours is formed. When the partition wall material 13a is, for example, a non-photosensitive resin such as a thermosetting resin, the bank 13 may be patterned by dry etching using a resist mask patterned by photolithography after curing (FIG. 9A). reference).

ここで、透明画素電極８ａの下層側に配されている平坦化膜１２ｂは、保護膜１２ａの第一開口部１２ｃ部分において離間する第二開口部１２ｄを有しているので、隔壁材１３ａが塗布される透明画素電極８ａの上面側に、その第二開口部１２ｄに相当する部分が凹部となって現れるが、その凹部は比較的幅が広くなだらかな形状を呈している。そして、バンク１３は、両側の側壁１３ｂ、１３ｂの位置が、バンク１３の両側を挟む平坦化膜１２ｂ、１２ｂの上面部１２ｅ、１２ｅ上に位置しないように第二開口部１２ｄ、１２ｄの内側に埋設されているため、バンク１３の上面部１３ｃは、側壁１３ｂ近傍において、平坦化膜１２ｂの膜厚分上に突出することがなく、比較的平坦になっている。   Here, the planarization film 12b disposed on the lower layer side of the transparent pixel electrode 8a has the second opening 12d that is separated from the first opening 12c of the protective film 12a. A portion corresponding to the second opening 12d appears as a recess on the upper surface side of the transparent pixel electrode 8a to be applied, and the recess has a relatively wide and gentle shape. The bank 13 is located inside the second openings 12d and 12d so that the positions of the side walls 13b and 13b on both sides are not located on the upper surface portions 12e and 12e of the planarizing films 12b and 12b sandwiching both sides of the bank 13. Since it is buried, the upper surface portion 13c of the bank 13 does not protrude above the thickness of the planarizing film 12b in the vicinity of the side wall 13b and is relatively flat.

このバンク１３が形成された基板１０を純水で洗浄した後、Ｏ２プラズマ処理またはＵＶオゾン処理を施すことで、透明画素電極８ａの表面を親水化し、後述するノズルプリント方式により塗布する液状体が透明画素電極８ａに馴染みやすくする。なお、バンク１３の表面は撥水化処理を施すことが好ましい。 After the substrate 10 on which the bank 13 is formed is washed with pure water, the surface of the transparent pixel electrode 8a is hydrophilized by performing O 2 plasma treatment or UV ozone treatment, and is applied by a nozzle printing method described later. Makes it easy to become familiar with the transparent pixel electrode 8a. The surface of the bank 13 is preferably subjected to a water repellent treatment.

次いで、図９（ａ）に示すように、バンク１３間の透明画素電極８ａ上に、正孔注入層８ｂを構成する有機材料（例えば、ＰＥＤＯＴ／ＰＳＳ）が含有される液状体８ｂ０をノズルプリント方式で塗布する。このとき、液状体８ｂ０の液面は、撥水化処理されたバンク１３によって凸状のメニスカスが形成され、バンク１３の側壁１３ｂに接する液状体８ｂ０の液面の高さが、バンク１３の上面部１３ｃの高さを超えることはない。仮に液状体８ｂ０がわずかながらバンク１３の上面部１３ｃにかかったとしてもの上面部１３ｃが平坦なために液状体８ｂ０を流動させる応力が働かないので、液状体８ｂ０がバンク１３の上面部１３ｃを乗り超えて隣の画素Ｐに浸入してしまうことはない。その液状体８ｂ０を乾燥させ成膜させることで、図９（ｂ）に示すように、キャリア輸送層における正孔注入層８ｂを形成する。
更に、バンク１３間の正孔注入層８ｂ上に、発光層８ｃを構成する有機材料（例えば、ポリフルオレン系発光材料）が含有される液状体をノズルプリント方式で塗布し、その液状体を乾燥させ成膜させることで、図９（ｂ）に示すように、キャリア輸送層における発光層８ｃを形成する。 Next, as shown in FIG. 9A, a liquid material 8b0 containing an organic material (for example, PEDOT / PSS) constituting the hole injection layer 8b is nozzle-printed on the transparent pixel electrodes 8a between the banks 13. Apply by the method. At this time, a convex meniscus is formed on the liquid surface of the liquid body 8 b 0 by the water-repellent bank 13, and the height of the liquid surface of the liquid body 8 b 0 in contact with the side wall 13 b of the bank 13 is the upper surface of the bank 13. The height of the part 13c is not exceeded. Even if the liquid material 8b0 is slightly applied to the upper surface portion 13c of the bank 13, since the upper surface portion 13c is flat, the stress that causes the liquid material 8b0 to flow does not act, so the liquid material 8b0 rides on the upper surface portion 13c of the bank 13. It does not enter the adjacent pixel P beyond. The liquid 8b0 is dried to form a film, thereby forming the hole injection layer 8b in the carrier transport layer as shown in FIG. 9B.
Further, a liquid containing an organic material (for example, polyfluorene-based light emitting material) constituting the light emitting layer 8c is applied on the hole injection layer 8b between the banks 13 by a nozzle printing method, and the liquid is dried. By forming the film, the light emitting layer 8c in the carrier transport layer is formed as shown in FIG. 9B.

そして、キャリア輸送層である発光層８ｃ上を覆い、基板１０の全域を被覆するようにスパッタリング法等によって、例えば、ＩＴＯなどの透明電極材料からなる透明導電膜を成膜することで、図５に示すように、光透過性を有する対向電極８ｄを形成する。
こうしてＥＬパネル１００が製造される。 Then, a transparent conductive film made of a transparent electrode material such as, for example, ITO is formed by sputtering or the like so as to cover the light emitting layer 8c that is the carrier transport layer and cover the entire region of the substrate 10. As shown in FIG. 2, a counter electrode 8d having light transparency is formed.
Thus, the EL panel 100 is manufactured.

このように、ＥＬパネル１００は、ソース電極６ｉ（第二容量電極７ｂ）を露出可能とする平坦化膜１２ｂを備えており、その平坦化膜１２ｂは、保護膜１２ａの第一開口部１２ｃ部分で離間した比較的幅の広い溝状の第二開口部１２ｄ、１２ｄを有し且つバンク１３が平坦化膜１２ｂの上面部１２ｅに重ならないように第二開口部１２ｄ、１２ｄ内に埋設されているので、その第二開口部１２ｄ部分に相当する位置に形成されるバンク１３の上面を比較的平坦に形成することができ、バンク１３が液状体を十分に仕切ることができる。   Thus, the EL panel 100 includes the planarization film 12b that can expose the source electrode 6i (second capacitance electrode 7b), and the planarization film 12b is a portion of the first opening 12c of the protective film 12a. And having a relatively wide groove-shaped second opening 12d, 12d spaced apart at a distance, and embedded in the second opening 12d, 12d so that the bank 13 does not overlap the upper surface 12e of the planarizing film 12b. Therefore, the upper surface of the bank 13 formed at a position corresponding to the second opening 12d portion can be formed relatively flat, and the bank 13 can sufficiently partition the liquid material.

一方、比較例であるＥＬパネルの製造過程においては、図１０に示すように、保護膜１２ａ上に形成した平坦化膜１２ｂに比較的狭くて細い貫通孔であるコンタクトホール１２ｈを形成することによって、ソース電極６ｉ（第二容量電極７ｂ）と画素電極（９、８ａ）とを接続する場合、液状液を仕切るために十分な厚さのバンク１４となるように、バンク１４となる隔壁材１４ａを塗布すると、隔壁材１４ａにおけるコンタクトホール１２ｈに相当する部分が急峻な窪みとなって現れてしまう。つまり、狭く細い形状のコンタクトホール１２ｈに起因する透明画素電極８ａの上面側の窪みは比較的深く急な傾斜を呈するため、成膜された隔壁材１４ａの上面にも比較的深い窪みである陥没部１４ｂができてしまうことがある。
そのため、上面に深く窪んだ陥没部１４ｂを有する隔壁材１４ａをパターニングすると、上面部が窪んでいるバンク１４が形成されてしまうことがある。特に、隔壁材１４ａに生じた陥没部１４ｂの大きさや深さ、また、バンクをパターニングする際の基準位置に応じて、形成されるバンク１４の形状が異なってしまい、安定した所定形状のバンクが形成され難いという問題もある。 On the other hand, in the manufacturing process of the EL panel which is a comparative example, as shown in FIG. 10, by forming a contact hole 12h which is a relatively narrow and thin through hole in the planarizing film 12b formed on the protective film 12a. When connecting the source electrode 6i (second capacitor electrode 7b) and the pixel electrode (9, 8a), the partition material 14a to be the bank 14 so that the bank 14 has a sufficient thickness for partitioning the liquid liquid. Is applied, a portion corresponding to the contact hole 12h in the partition wall material 14a appears as a steep depression. That is, since the depression on the upper surface side of the transparent pixel electrode 8a due to the narrow and narrow contact hole 12h exhibits a relatively deep and steep slope, the depression that is a relatively deep depression also on the upper surface of the formed partition wall material 14a. The part 14b may be formed.
Therefore, when the partition wall material 14a having the recessed portion 14b that is deeply recessed on the upper surface is patterned, the bank 14 having the recessed upper surface portion may be formed. In particular, the shape of the bank 14 to be formed differs depending on the size and depth of the depressed portion 14b generated in the partition wall material 14a and the reference position when patterning the bank, and a bank having a stable predetermined shape can be obtained. There is also a problem that it is difficult to form.

また、バンク１４、１４間に液状体８ｂ０を塗布すると、液状体８ｂ０には、矢印Ｘに沿った応力が発生する（図１０参照）。このように上面部における最も高さの高い頭頂部の幅が短いため、歪なバンク１４では、バンク１４間となる透明画素電極８ａ上に、キャリア輸送層（正孔注入層８ｂ、発光層８ｃ）を構成する有機材料が含有される液状体が塗布された場合に、その液状体を好適に塞き止めることができず、液状体がバンク１４の上面の窪みに流れ込んでしまったり、その窪みに流れ込む勢いが余って隣接する画素に液状体が滲み出てしまったりする恐れがある（図１０参照）。
具体的には、歪なバンク１４の形状に起因して、液状体の塗れ広がり方が異なってしまうことでキャリア輸送層に膜厚むらが生じてしまったり、各画素Ｐに塗布される液状体の量が異なってしまい画素Ｐごとのキャリア輸送層の膜厚に差が生じてしまったりする不具合が発生し、その不具合が発光むらとなって顕在化してしまうことがある。 Further, when the liquid material 8b0 is applied between the banks 14 and 14, a stress along the arrow X is generated in the liquid material 8b0 (see FIG. 10). As described above, since the width of the top of the highest head portion on the upper surface portion is short, in the distorted bank 14, a carrier transport layer (a hole injection layer 8b, a light emitting layer 8c is formed on the transparent pixel electrode 8a between the banks 14. When the liquid material containing the organic material constituting the liquid material is applied, the liquid material cannot be suitably blocked, and the liquid material may flow into the depression on the upper surface of the bank 14 or the depression. There is a risk that the liquid material may ooze out into adjacent pixels due to excessive momentum flowing into the liquid (see FIG. 10).
Specifically, due to the shape of the distorted bank 14, the liquid material spreads differently, resulting in uneven thickness of the carrier transport layer, or the liquid material applied to each pixel P. In some cases, a problem arises in that the amount of light is different and a difference occurs in the film thickness of the carrier transport layer for each pixel P, and the problem may be manifested as uneven light emission.

これに対し、本発明に係るＥＬパネル１００は、比較的平坦な上面形状を呈する隔壁材１３ａを成膜することが可能であるので、図９（ａ）に示すように、その隔壁材１３ａをパターニングした際に、想定した高さを有し、上面が平坦なバンク１３を形成することができる。
従って、このＥＬパネル１００は、ほぼ安定した形状のバンク１３を備えることができるので、バンク１３間に形成されるキャリア輸送層（正孔注入層８ｂ、発光層８ｃ）は安定した膜厚を有することとなって、そのキャリア輸送層の膜厚むらを低減することができ、キャリア輸送層の膜厚むらに起因する発光むらを低減することができる。 On the other hand, since the EL panel 100 according to the present invention can form the partition wall material 13a having a relatively flat top surface shape, the partition wall material 13a is formed as shown in FIG. When patterning, a bank 13 having an assumed height and a flat upper surface can be formed.
Therefore, since the EL panel 100 can include the banks 13 having a substantially stable shape, the carrier transport layers (the hole injection layer 8b and the light emitting layer 8c) formed between the banks 13 have a stable film thickness. Thus, the film thickness unevenness of the carrier transport layer can be reduced, and the light emission unevenness due to the film thickness unevenness of the carrier transport layer can be reduced.

なお、以上の実施の形態においては、機能層である正孔注入層８ｂと、発光層８ｃとの２層よりなるキャリア輸送層を例に説明したが、本発明はこれに限定されるものではなく、例えば、正孔輸送領域と電子輸送領域を備えた発光層１層のみからなるキャリア輸送層や、機能層として正孔注入層の他に電子注入層などを有する３層以上のキャリア輸送層を備えるＥＬ素子であってもよい。   In the above embodiment, the carrier transport layer including two layers of the hole injection layer 8b, which is a functional layer, and the light emitting layer 8c has been described as an example. However, the present invention is not limited to this. For example, a carrier transport layer composed of only one light-emitting layer having a hole transport region and an electron transport region, or three or more carrier transport layers having an electron injection layer in addition to a hole injection layer as a functional layer The EL element may be provided.

また、その他、具体的な細部構造等についても適宜に変更可能であることは勿論である。   In addition, it is needless to say that other specific detailed structures can be appropriately changed.

ＥＬパネルの画素の配置構成を示す平面図である。It is a top view which shows the arrangement configuration of the pixel of an EL panel. ＥＬパネルの概略構成を示す平面図である。It is a top view which shows schematic structure of EL panel. ＥＬパネルの１画素に相当する回路を示した回路図である。It is a circuit diagram showing a circuit corresponding to one pixel of an EL panel. ＥＬパネルの１画素を示す平面図である。It is a top view which shows 1 pixel of an EL panel. ＥＬパネルの１画素を示す断面図である。It is sectional drawing which shows 1 pixel of EL panel. ＥＬパネルの製造過程における第一工程（ａ）、第二工程（ｂ）を示す断面図である。It is sectional drawing which shows the 1st process (a) and the 2nd process (b) in the manufacture process of EL panel. ＥＬパネルの製造過程における第三工程（ａ）、第四工程（ｂ）を示す断面図である。It is sectional drawing which shows the 3rd process (a) and the 4th process (b) in the manufacture process of EL panel. ＥＬパネルの製造過程における第五工程（ａ）、第六工程（ｂ）を示す断面図である。It is sectional drawing which shows the 5th process (a) in the manufacture process of EL panel, and the 6th process (b). ＥＬパネルの製造過程における第七工程（ａ）、第八工程（ｂ）を示す断面図である。It is sectional drawing which shows the 7th process (a) in the manufacture process of EL panel, and an 8th process (b). 比較例としてＥＬパネルにおけるバンクの不具合を示す説明図である。It is explanatory drawing which shows the malfunction of the bank in an EL panel as a comparative example.

符号の説明Explanation of symbols

５ スイッチトランジスタ
６ 駆動トランジスタ（画素回路）
６ａ ゲート電極
６ｉ ソース電極
７ キャパシタ（画素回路）
７ａ 第一容量電極
７ｂ 第二容量電極
８ ＥＬ素子
９ 反射導電層（第一電極）
８ａ 透明画素電極（第一電極）
８ｂ 正孔注入層（キャリア輸送層）
８ｃ 発光層（キャリア輸送層）
８ｄ 対向電極（第二電極）
１０ 基板
１２ 層間絶縁膜
１２ａ 保護膜（第一絶縁膜）
１２ｂ 平坦化膜（第二絶縁膜）
１２ｃ 第一開口部
１２ｄ 第二開口部
１３ バンク（隔壁）
１３ａ 隔壁材
１００ ＥＬパネル
Ｐ 画素 5 Switch transistor 6 Drive transistor (pixel circuit)
6a Gate electrode 6i Source electrode 7 Capacitor (pixel circuit)
7a First capacitor electrode 7b Second capacitor electrode 8 EL element 9 Reflective conductive layer (first electrode)
8a Transparent pixel electrode (first electrode)
8b Hole injection layer (carrier transport layer)
8c Light emitting layer (carrier transport layer)
8d Counter electrode (second electrode)
10 substrate 12 interlayer insulating film 12a protective film (first insulating film)
12b Planarization film (second insulating film)
12c 1st opening part 12d 2nd opening part 13 Bank (partition wall)
13a Partition material 100 EL panel P Pixel

Claims (5)

基板と、
前記基板上に設けられた電極を備える画素回路と、
前記画素回路の上方を被覆し、前記画素回路の電極部分に第一開口部が形成された第一絶縁膜と、
前記第一開口部の周囲の前記第一絶縁膜を露出するように、その第一開口部よりも幅広な第二開口部が形成された第二絶縁膜と、
前記第一開口部における前記画素回路の電極上、前記第一開口部の周囲の前記第一絶縁膜上、及び前記第二絶縁膜上を覆う第一電極と、
前記第一電極上であって、前記第二絶縁膜の前記第二開口部内に設けられた隔壁と、
前記第一電極上であって、前記隔壁間に有機発光材料が溶媒に溶解または分散された液状体が塗布されて乾燥されてなるキャリア輸送層と、
前記キャリア輸送層を覆う第二電極と、
を備えることを特徴とするＥＬパネル。 A substrate,
A pixel circuit comprising an electrode provided on the substrate;
A first insulating film covering an upper portion of the pixel circuit and having a first opening formed in an electrode portion of the pixel circuit;
A second insulating film formed with a second opening wider than the first opening so as to expose the first insulating film around the first opening;
A first electrode covering the electrode of the pixel circuit in the first opening, the first insulating film around the first opening, and the second insulating film;
A partition provided on the first electrode and in the second opening of the second insulating film;
On the first electrode, a carrier transport layer formed by applying and drying a liquid material in which an organic light emitting material is dissolved or dispersed in a solvent between the partition walls;
A second electrode covering the carrier transport layer;
An EL panel comprising: 前記隔壁は、前記第二開口部が延在する方向に沿って設けられていることを特徴とする請求項１に記載のＥＬパネル。   The EL panel according to claim 1, wherein the partition wall is provided along a direction in which the second opening extends. 前記第二絶縁膜は、前記画素回路の凹凸を抑制する平坦化膜であることを特徴とする請求項１又は２に記載のＥＬパネル。   The EL panel according to claim 1, wherein the second insulating film is a planarizing film that suppresses unevenness of the pixel circuit. 基板上に形成された画素回路の上方を被覆し、前記画素回路の電極部分に第一開口部を有する第一絶縁膜を形成する工程と、
前記第一開口部及び前記第一開口部の周囲の前記第一絶縁膜を露出させるように、その第一開口部よりも幅広な第二開口部を有する第二絶縁膜を形成する工程と、
前記第一開口部における前記画素回路の電極上、前記第一開口部の周囲の前記第一絶縁膜上、及び前記第二絶縁膜上を覆う第一電極を形成する工程と、
前記第一電極上であって、前記第二絶縁膜の前記第二開口部内に隔壁を形成する工程と、
前記第一電極上であって、前記隔壁間に有機発光材料が溶媒に溶解または分散された液状体を塗布しキャリア輸送層を形成する工程と、
前記キャリア輸送層を覆う第二電極を形成する工程と、
を備えることを特徴とするＥＬパネルの製造方法。 Covering the upper part of the pixel circuit formed on the substrate and forming a first insulating film having a first opening in the electrode part of the pixel circuit;
Forming a second insulating film having a second opening wider than the first opening so as to expose the first opening and the first insulating film around the first opening;
Forming a first electrode that covers the electrode of the pixel circuit in the first opening, the first insulating film around the first opening, and the second insulating film;
Forming a partition wall on the first electrode and in the second opening of the second insulating film;
A step of forming a carrier transport layer on the first electrode by applying a liquid material in which an organic light emitting material is dissolved or dispersed in a solvent between the partition walls;
Forming a second electrode covering the carrier transport layer;
An EL panel manufacturing method comprising: 前記隔壁は、前記第一電極上に成膜された隔壁材における前記第二絶縁膜間に相当する部分を残すパターニング後に、焼成されて形成されることを特徴とする請求項４に記載のＥＬパネルの製造方法。   5. The EL according to claim 4, wherein the barrier rib is formed by baking after patterning leaving a portion corresponding to the space between the second insulating films in the barrier rib material formed on the first electrode. Panel manufacturing method.
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