JP5540503B2

JP5540503B2 - Electronic device manufacturing method and short-circuit body

Info

Publication number: JP5540503B2
Application number: JP2008329531A
Authority: JP
Inventors: 啓和小林
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2008-12-25
Filing date: 2008-12-25
Publication date: 2014-07-02
Anticipated expiration: 2028-12-25
Also published as: JP2010152059A

Description

本発明は、電子機器の製造方法及び短絡体に関する。 The present invention relates to an electronic device manufacturing method and a short-circuit body.

従来、アクティブマトリクス基板において、その基板上に形成された薄膜トランジスタが静電気によって破壊されてしまうことを防止するために接続する導電体層に関する技術が知られている（例えば、特許文献１参照。）。 2. Description of the Related Art Conventionally, in an active matrix substrate, a technique related to a conductive layer connected to prevent a thin film transistor formed on the substrate from being destroyed by static electricity is known (for example, see Patent Document 1).

また近年、携帯電話機などの電子機器の表示デバイスとして、自発光素子である複数のＥＬ（Electro Luminescence）発光素子をマトリクス状に配列したＥＬ発光パネルが知られており、そのＥＬ発光パネルの製造に際し、例えば、図１９に示すように、基板１０上にレイアウトされた複数（図中、９つ）のＥＬ発光パネル１を形成し、各ＥＬ発光パネル１を切り離すことで、ＥＬ発光パネル１を製造するという手法がとられることがある。
このＥＬ発光パネル１が切り離されるまでの間、各パネル１は導電材料からなるショートバー（短絡体）４０に電気的に接続されており、静電気から各パネル１が保護されるようになっている。
特開平１１−２３１３４５号公報 In recent years, an EL light-emitting panel in which a plurality of EL (Electro Luminescence) light-emitting elements, which are self-light-emitting elements, are arranged in a matrix is known as a display device for an electronic device such as a mobile phone. For example, as shown in FIG. 19, a plurality of (9 in the figure) EL light-emitting panels 1 laid out on the substrate 10 are formed, and each EL light-emitting panel 1 is separated to manufacture the EL light-emitting panel 1. The technique of doing is sometimes taken.
Until the EL light emitting panel 1 is cut off, each panel 1 is electrically connected to a short bar (short-circuit body) 40 made of a conductive material, so that each panel 1 is protected from static electricity. .
JP-A-11-231345

上記従来技術のショートバー４０は、例えば、ＥＬ発光パネル１の電極部分を形成する際に同材料により形成される導電体であり、このショートバー４０が形成された後にスピンコート法による液体の塗布工程がある。
このショートバー４０は、十分低抵抗にするために、比較的広い、例えば約１ｍｍ以上の幅の比較的平滑な表面の金属層であるため、パネル１のショートバー４０部分とその他の部分との液体の濡れ性に差があり、ショートバー４０の表面での液体の拡散性がパネル１のその他の部分よりも低いので、スピンコート法等により塗布される液体の広がりにばらつきが生じて塗布むらが生じやすいといった問題があった。 The short bar 40 according to the prior art is, for example, a conductor formed of the same material when forming the electrode portion of the EL light-emitting panel 1. After the short bar 40 is formed, application of liquid by a spin coating method is performed. There is a process.
The short bar 40 is a relatively wide metal layer having a relatively smooth surface, for example, a width of about 1 mm or more in order to make the resistance sufficiently low. There is a difference in the wettability of the liquid, and the liquid diffusibility on the surface of the short bar 40 is lower than the other parts of the panel 1. There was a problem that was likely to occur.

本発明の課題は、電子機器の製造特性を向上させることである。 The subject of this invention is improving the manufacture characteristic of an electronic device.

以上の課題を解決するため、本発明の一の態様は、
基板上の複数の領域毎に、光学素子、前記光学素子を駆動する駆動回路をそれぞれ備える電子機器の製造方法であって、
少なくとも前記駆動回路の電極となる材料を含み、前記複数の領域を連続的に繋ぐとともに、前記駆動回路の電極と結線されている前記電子機器の複数の配線が電気的に接続され、幅方向に複数の空隙部を有し、前記基板の中央からの放射線方向に沿い折り返されている短絡体を形成する工程と、
前記複数の領域に液体をスピンコートにより塗布する工程と、を備えることを特徴とする。
好ましくは、前記短絡体は、前記基板の外側と内側に向かい交互に折り返されてなる折返形状に形成されている。
また、好ましくは、前記短絡体と前記配線とは、導電体を介して接続されている。 In order to solve the above problems, one aspect of the present invention provides:
For each of a plurality of regions on a substrate, an optical element, and a method for manufacturing an electronic device each including a drive circuit that drives the optical element,
Including at least a material to be an electrode of the drive circuit, continuously connecting the plurality of regions, and electrically connecting a plurality of wirings of the electronic device connected to the electrode of the drive circuit, in the width direction a step have a plurality of gap portions, to form a short-circuit member is folded back along the radiation direction from the center of the substrate,
Applying a liquid to the plurality of regions by spin coating.
Preferably, the short-circuit body is formed in a folded shape that is alternately folded toward the outside and the inside of the substrate .
Preferably, the short circuit body and the wiring are connected via a conductor.

本発明の他の態様によれば、
基板上の複数の領域毎に、光学素子、前記光学素子を駆動する駆動回路をそれぞれ備える電子機器の複数の配線が電気的に接続される短絡体であって、
当該短絡体は、幅方向に複数の空隙部を有し、前記基板の中央からの放射線方向に沿い折り返されていることを特徴とする。
好ましくは、前記短絡体は、前記基板の外側と内側に向かい交互に折り返されてなる折返形状である。 According to another aspect of the invention,
For each of a plurality of regions on the substrate , an optical element and a short circuit body to which a plurality of wirings of an electronic device each including a drive circuit for driving the optical element are electrically connected,
The shunt body can have a plurality of void portions in the width direction, characterized in that it is folded back along the radiation direction from the center of the substrate.
Preferably, the short-circuiting body has a folded shape formed by alternately folding toward the outer side and the inner side of the substrate .

本発明によれば、電子機器の製造特性を向上させることができる。 According to the present invention, the manufacturing characteristics of an electronic device can be improved.

以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
なお、本実施形態においては、電子機器としてＥＬパネルを適用し、本発明について説明する。 Hereinafter, preferred embodiments for carrying out the present invention will be described with reference to the drawings. However, although various technically preferable limitations for implementing the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples.
In the present embodiment, an EL panel is applied as an electronic device, and the present invention will be described.

図１は、基板１０上にレイアウトされた複数（図中、９つ）の領域Ｒ毎に形成されたＥＬパネル１を示す平面図である。
このＥＬパネル１は、複数の光学素子（後述するＥＬ素子８）と、複数の駆動回路である薄膜トランジスタ（後述するスイッチトランジスタ５と駆動トランジスタ６）を備えており、薄膜トランジスタのスイッチングなどに従って各光学素子（発光素子）の発光量が切り替えられるようになっている。 FIG. 1 is a plan view showing an EL panel 1 formed for each of a plurality (nine in the figure) of regions R laid out on the substrate 10.
The EL panel 1 includes a plurality of optical elements (EL elements 8 to be described later) and thin film transistors (switch transistors 5 and driving transistors 6 to be described later) serving as a plurality of drive circuits. The light emission amount of the (light emitting element) can be switched.

図１に示すように、複数の領域Ｒは短絡体５０によって繋がれており、各ＥＬパネル１の周囲は連続的に繋がれた短絡体５０によって囲われている。
各ＥＬパネル１は、配線群Ｔを介して短絡体５０に電気的に接続され、各ＥＬパネル１が同電位に保たれることで、静電気から保護されるようになっている。 As shown in FIG. 1, the plurality of regions R are connected by a short-circuit body 50, and the periphery of each EL panel 1 is surrounded by the short-circuit body 50 connected continuously.
Each EL panel 1 is electrically connected to the short-circuit body 50 via the wiring group T, and is protected from static electricity by keeping each EL panel 1 at the same potential.

短絡体５０は、ＥＬパネル１の製造過程において、ＥＬパネル１における発光素子や薄膜トランジスタの電極などの材料によって形成される導電性を有する部材である。
この短絡体５０は、図１に示すように、図中縦方向の４本のショートバー５０ａと、図中横方向の４本のショートバー５０ｂが略直交するように配されてなり、９つの領域Ｒを繋いで囲う枠状に形成されている。
短絡体５０における各ショートバー５０ａ、５０ｂは、それぞれ基板１０の外側と内側に向かい交互に折り返されてなる折返形状を有し、特に短絡体５０においては、基板１０の略中央からの放射線方向に沿うように折り返されている。このため、短絡体５０は、各ショートバー５０ａ、５０ｂの幅方向に複数の空隙部５０ｃを有している。
なお、ショートバー５０ａは、図中短絡体５０の横方向の幅ｗ１（約１．５〜３．０ｍｍ）の間で折り返されており、ショートバー５０ａの幅は幅ｗ１より短く、ショートバー５０ｂは、図中短絡体５０の縦方向の幅ｗ２（約１．５〜３．０ｍｍ）の間で折り返されており、ショートバー５０ｂの幅は幅ｗ２より短い。 The short-circuit body 50 is a conductive member formed of a material such as a light emitting element or an electrode of a thin film transistor in the EL panel 1 in the manufacturing process of the EL panel 1.
As shown in FIG. 1, the short-circuit body 50 includes four short bars 50a in the vertical direction in the drawing and four short bars 50b in the horizontal direction in the drawing so as to be substantially orthogonal to each other. It is formed in a frame shape that connects and surrounds the region R.
Each short bar 50a, 50b in the short circuit body 50 has a folded shape that is alternately folded toward the outside and the inside of the substrate 10, and particularly in the short circuit body 50, in the radiation direction from the approximate center of the substrate 10. It is folded along. For this reason, the short-circuit body 50 has a plurality of gaps 50c in the width direction of the respective short bars 50a and 50b.
Note that the short bar 50a is folded between the lateral width w1 (about 1.5 to 3.0 mm) of the short-circuit body 50 in the drawing, and the short bar 50a has a width shorter than the width w1 and the short bar 50b. Is folded between the vertical width w2 (about 1.5 to 3.0 mm) of the short-circuit body 50 in the drawing, and the width of the short bar 50b is shorter than the width w2.

このように、短絡体５０（ショートバー５０ａ、５０ｂ）を折返形状とすることで、その短絡体５０が折り返されてなる間に空隙部５０ｃが形成されるため、その空隙部５０ｃと短絡体５０部分との凹凸が連続することとなる。短絡体５０の形状に凹凸がある方がべたな平滑面であるよりも短絡体５０に接触する液体の界面エネルギーが下がるので、短絡体５０部分の濡れ性が向上する。ショートバー５０ａ、５０ｂの各幅方向における空隙部５０ｃの幅は、ショートバー５０ａ、５０ｂの各幅の１／３以上であることが好ましい。
そして、ＥＬパネル１の製造過程において、基板１０に対する略中央に滴下された液体をスピンコートにより塗り広げる際に、液体が各領域ＲにおけるＥＬパネル１部分と短絡体５０部分とを同じように広がり、基板１０の外側に向かって拡散するようになる。
特に、基板１０に対する略中央に滴下された液体がスピンコート前に自然拡散する際、液体がＥＬパネル１部分と短絡体５０部分とを同じように広がって略真円状に拡散することによって、スピンコートした際に各領域Ｒに均一に液体を塗布することが可能になっている。 In this way, by forming the short-circuit body 50 (short bars 50a, 50b) in a folded shape, a gap portion 50c is formed while the short-circuit body 50 is folded, so that the gap portion 50c and the short-circuit body 50 are formed. Concavities and convexities with the part are continuous. Since the interfacial energy of the liquid in contact with the short circuit body 50 is lower than when the shape of the short circuit body 50 is uneven, the interfacial energy of the liquid in contact with the short circuit body 50 is reduced. The width of the gap 50c in each width direction of the short bars 50a and 50b is preferably 1/3 or more of the width of each of the short bars 50a and 50b.
Then, in the manufacturing process of the EL panel 1, when the liquid dropped substantially in the center with respect to the substrate 10 is spread by spin coating, the liquid spreads in the same manner in the EL panel 1 portion and the short-circuit body 50 portion in each region R. Then, it diffuses toward the outside of the substrate 10.
In particular, when the liquid dropped substantially in the center with respect to the substrate 10 naturally diffuses before spin coating, the liquid spreads in the same manner in the EL panel 1 portion and the short-circuit body 50 portion, and diffuses in a substantially perfect circle. The liquid can be uniformly applied to each region R when spin coating is performed.

なお、折返形状を有する短絡体５０とＥＬパネル１の各配線Ｔとが電気的な接続がなされるように、図２に示すように、短絡体５０とＥＬパネル１の配線群Ｔとは、比較的細い直線状のショートバーである導電体５５を介して接続されている。
この導電体５５を介することにより、短絡体５０の折り返しによる空隙部５０ｃがあっても、配線群Ｔと短絡体５０とを確実に接続することができる。導電体５５の幅は、ショートバー５０ａ、５０ｂの幅以下で、導電体５５の幅及びショートバー５０ａの幅の和は短絡体５０の横方向の幅ｗ１より短く、導電体５５の幅及びショートバー５０ｂの幅の和は、短絡体５０の縦方向の幅ｗ２より短い。そして、導電体５５及びショートバー５０ａの連結部分の幅ｗ３は、短絡体５０の横方向の幅ｗ１より短く、導電体５５及びショートバー５０ｂの連結部分の幅ｗ４は、短絡体５０の縦方向の幅ｗ２より短い。このため、各連結部分において液体が比較的乗り越えやすい構造となっている。 In addition, as shown in FIG. 2, the short circuit body 50 and the wiring group T of the EL panel 1 are connected so that the short circuit body 50 having a folded shape and each wiring T of the EL panel 1 are electrically connected. They are connected via a conductor 55 which is a relatively thin straight short bar.
By using the conductor 55, the wiring group T and the short-circuit body 50 can be reliably connected even if there is a gap 50 c due to the folding back of the short-circuit body 50. The width of the conductor 55 is equal to or less than the width of the short bars 50a and 50b, and the sum of the width of the conductor 55 and the width of the short bar 50a is shorter than the lateral width w1 of the short circuit 50. The sum of the widths of the bars 50b is shorter than the vertical width w2 of the short-circuit body 50. And the width w3 of the connection part of the conductor 55 and the short bar 50a is shorter than the width w1 of the short circuit body 50 in the horizontal direction, and the width w4 of the connection part of the conductor 55 and the short bar 50b is the vertical direction of the short circuit body 50. Shorter than the width w2. For this reason, it has a structure in which the liquid can easily get over each connecting portion.

そして、基板１０上に形成された各ＥＬパネル１をそれぞれ短絡体５０から分断するように切り離すことで、９つのＥＬパネル１が完成するようになっている。 Then, the nine EL panels 1 are completed by separating the EL panels 1 formed on the substrate 10 so as to be separated from the short-circuit body 50.

図３は、ＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図４は、ＥＬパネル１の概略構成を示す平面図である。 FIG. 3 is a plan view showing an arrangement configuration of a plurality of pixels P in the EL panel 1, and FIG. 4 is a plan view showing a schematic configuration of the EL panel 1.

図３、図４に示すように、ＥＬパネル１には、例えば、Ｒ（赤），Ｇ（緑），Ｂ（青）をそれぞれ発光する複数の画素Ｐが所定のパターンでマトリクス状に配置されている。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交する列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、これら各走査線２と隣接する二本の信号線３と各電圧供給線４とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方に覆うように、格子状の隔壁であるバンク１３が設けられている。このバンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されており、この開口部１３ａ内に、後述する画素電極８ａ、正孔注入層８ｂ、インターレイヤー８ｃ、発光層８ｄが設けられている。 As shown in FIGS. 3 and 4, in the EL panel 1, for example, a plurality of pixels P each emitting R (red), G (green), and B (blue) are arranged in a matrix with a predetermined pattern. ing.
In this EL panel 1, a plurality of scanning lines 2 are arranged so as to be substantially parallel to each other along the row direction, and the plurality of signal lines 3 are arranged along a column direction substantially orthogonal to the scanning lines 2 in plan view. They are arranged so as to be substantially parallel. A voltage supply line 4 is provided along the scanning line 2 between the adjacent scanning lines 2. A range surrounded by the two signal lines 3 adjacent to the scanning lines 2 and the voltage supply lines 4 corresponds to the pixel P.
Further, the EL panel 1 is provided with a bank 13 that is a grid-like partition wall so as to cover the scanning line 2, the signal line 3, and the voltage supply line 4. A plurality of substantially rectangular openings 13a surrounded by the banks 13 are formed for each pixel P. In the openings 13a, pixel electrodes 8a, a hole injection layer 8b, an interlayer 8c, which will be described later, A light emitting layer 8d is provided.

図５は、アクティブマトリクス駆動方式で動作するＥＬパネル１の一画素に相当する回路を示した回路図である。 FIG. 5 is a circuit diagram showing a circuit corresponding to one pixel of the EL panel 1 operating in the active matrix driving method.

図５に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の一画素Ｐにつき、薄膜トランジスタであるスイッチトランジスタ５と、薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、光学素子（発光素子）であるＥＬ素子８とが設けられている。 As shown in FIG. 5, the EL panel 1 is provided with a scanning line 2, a signal line 3 intersecting with the scanning line 2, and a voltage supply line 4 along the scanning line 2. For each pixel P, a switch transistor 5 that is a thin film transistor, a drive transistor 6 that is a thin film transistor, a capacitor 7, and an EL element 8 that is an optical element (light emitting element) are provided.

各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは、一定電圧Ｖcomに保たれている（例えば、接地されている）。スイッチトランジスタ５及び駆動トランジスタ６は、ともにｎチャネル型でもよく、ともにｐチャネル型でもよく、一方がｎチャネル型で他方がｐチャネル型であってもよい。 In each pixel P, the gate of the switch transistor 5 is connected to the scanning line 2, one of the drain and source of the switch transistor 5 is connected to the signal line 3, and the other of the drain and source of the switch transistor 5 is It is connected to one electrode of the capacitor 7 and the gate of the driving transistor 6. One of the source and drain of the driving transistor 6 is connected to the voltage supply line 4, and the other of the source and drain of the driving transistor 6 is connected to the other electrode of the capacitor 7 and the anode of the EL element 8. Note that the cathodes of the EL elements 8 of all the pixels P are kept at a constant voltage Vcom (for example, grounded). The switch transistor 5 and the drive transistor 6 may both be n-channel type, both may be p-channel type, one may be n-channel type and the other may be p-channel type.

また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、一定電圧源又はドライバによって所定の電力が供給される。
なお、走査線２、信号線３、電圧供給線４は、図１に示す状態においては、それぞれドライバを通じて配線Ｔに結線されており、その配線Ｔを介して短絡体５０に電気的に接続されている。 Further, in the periphery of the EL panel 1, each scanning line 2 is connected to a scanning driver, each voltage supply line 4 is connected to a constant voltage source or a driver that outputs an appropriate voltage signal, and each signal line 3 is connected to a data driver. The EL panel 1 is driven by these drivers by an active matrix driving method. The voltage supply line 4 is supplied with predetermined power by a constant voltage source or a driver.
In the state shown in FIG. 1, the scanning line 2, the signal line 3, and the voltage supply line 4 are each connected to the wiring T through a driver, and are electrically connected to the short-circuit body 50 through the wiring T. ing.

次に、ＥＬパネル１と、その画素Ｐの回路構造について、図６〜図９を用いて説明する。
ここで、図６は、ＥＬパネル１の一画素Ｐに相当する平面図であり、図７は、図６のVII−VII線に沿った面の矢視断面図、図８は、図６のVIII−VIII線に沿った面の矢視断面図である。図９は、図１のIX−IX線に沿った面の矢視断面図である。
なお、図６においては、電極及び配線を主に示す。また、図９は、図７に示す画素部分に相当している。 Next, the circuit structure of the EL panel 1 and the pixel P will be described with reference to FIGS.
Here, FIG. 6 is a plan view corresponding to one pixel P of the EL panel 1, FIG. 7 is a cross-sectional view taken along the line VII-VII in FIG. 6, and FIG. It is arrow sectional drawing of the surface along the VIII-VIII line. 9 is a cross-sectional view taken along the line IX-IX in FIG.
In FIG. 6, electrodes and wiring are mainly shown. FIG. 9 corresponds to the pixel portion shown in FIG.

図６に示すように、スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、当該画素に対応する走査線２及び電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。 As shown in FIG. 6, the switch transistor 5 and the drive transistor 6 are arranged along the signal line 3, the capacitor 7 is disposed in the vicinity of the switch transistor 5, and the EL element 8 is disposed in the vicinity of the drive transistor 6. ing. In addition, a switch transistor 5, a drive transistor 6, a capacitor 7, and an EL element 8 are disposed between the scanning line 2 and the voltage supply line 4 corresponding to the pixel.

図６〜図８に示すように、基板１０上の一面にゲート絶縁膜１１が成膜されており、スイッチトランジスタ５、駆動トランジスタ６及びそれら周囲のゲート絶縁膜１１の上に層間絶縁膜１２が成膜されている。信号線３はゲート絶縁膜１１と基板１０との間に形成され、走査線２及び電圧供給線４はゲート絶縁膜１１と層間絶縁膜１２との間に形成されている。 As shown in FIGS. 6 to 8, a gate insulating film 11 is formed on one surface of the substrate 10, and an interlayer insulating film 12 is formed on the switch transistor 5, the driving transistor 6, and the surrounding gate insulating film 11. A film is formed. The signal line 3 is formed between the gate insulating film 11 and the substrate 10, and the scanning line 2 and the voltage supply line 4 are formed between the gate insulating film 11 and the interlayer insulating film 12.

また、図６、図８に示すように、スイッチトランジスタ５は、逆スタガ構造の薄膜トランジスタである。このスイッチトランジスタ５は、ゲート電極５ａ、ゲート絶縁膜１１、半導体膜５ｂ、チャネル保護膜５ｄ、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ等を有するものである。 6 and 8, the switch transistor 5 is a thin film transistor having an inverted staggered structure. The switch transistor 5 includes a gate electrode 5a, a gate insulating film 11, a semiconductor film 5b, a channel protective film 5d, impurity semiconductor films 5f and 5g, a drain electrode 5h, a source electrode 5i, and the like.

ゲート電極５ａは、基板１０とゲート絶縁膜１１の間に形成されている。このゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、ＡｌＴｉＮｄ合金膜またはＭｏＮｂ合金膜からなる。また、ゲート電極５ａの上に絶縁性のゲート絶縁膜１１が成膜されており、そのゲート絶縁膜１１によってゲート電極５ａが被覆されている。
ゲート絶縁膜１１は、例えば、シリコン窒化物又はシリコン酸化物からなる。このゲート絶縁膜１１上であってゲート電極５ａに対応する位置に真性な半導体膜５ｂが形成されており、半導体膜５ｂがゲート絶縁膜１１を挟んでゲート電極５ａと相対している。
半導体膜５ｂは、例えば、アモルファスシリコン又は多結晶シリコンからなり、この半導体膜５ｂにチャネルが形成される。また、半導体膜５ｂの中央部上には、絶縁性のチャネル保護膜５ｄが形成されている。このチャネル保護膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜５ｂの一端部の上には、不純物半導体膜５ｆが一部チャネル保護膜５ｄに重なるようにして形成されており、半導体膜５ｂの他端部の上には、不純物半導体膜５ｇが一部チャネル保護膜５ｄに重なるようにして形成されている。そして、不純物半導体膜５ｆ，５ｇはそれぞれ半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜５ｆ，５ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜５ｆの上には、ドレイン電極５ｈが形成されている。不純物半導体膜５ｇの上には、ソース電極５ｉが形成されている。ドレイン電極５ｈ，ソース電極５ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉの上には、保護膜となる絶縁性の層間絶縁膜１２が成膜され、チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉが層間絶縁膜１２によって被覆されている。そして、スイッチトランジスタ５は、層間絶縁膜１２によって覆われるようになっている。層間絶縁膜１２は、例えば、厚さが１００ｎｍ〜２００ｎｍの窒化シリコン又は酸化シリコンからなる。 The gate electrode 5 a is formed between the substrate 10 and the gate insulating film 11. The gate electrode 5a is made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, an AlTiNd alloy film, or a MoNb alloy film. An insulating gate insulating film 11 is formed on the gate electrode 5a, and the gate insulating film 11 covers the gate electrode 5a.
The gate insulating film 11 is made of, for example, silicon nitride or silicon oxide. An intrinsic semiconductor film 5b is formed on the gate insulating film 11 at a position corresponding to the gate electrode 5a, and the semiconductor film 5b is opposed to the gate electrode 5a with the gate insulating film 11 interposed therebetween.
The semiconductor film 5b is made of, for example, amorphous silicon or polycrystalline silicon, and a channel is formed in the semiconductor film 5b. An insulating channel protective film 5d is formed on the central portion of the semiconductor film 5b. The channel protective film 5d is made of, for example, silicon nitride or silicon oxide.
An impurity semiconductor film 5f is formed on one end portion of the semiconductor film 5b so as to partially overlap the channel protective film 5d, and the impurity semiconductor film 5g is formed on the other end portion of the semiconductor film 5b. Is partially overlapped with the channel protective film 5d. The impurity semiconductor films 5f and 5g are formed on both ends of the semiconductor film 5b so as to be separated from each other. The impurity semiconductor films 5f and 5g are n-type semiconductors, but are not limited thereto, and may be p-type semiconductors.
A drain electrode 5h is formed on the impurity semiconductor film 5f. A source electrode 5i is formed on the impurity semiconductor film 5g. The drain electrode 5h and the source electrode 5i are made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film.
An insulating interlayer insulating film 12 serving as a protective film is formed on the channel protective film 5d, the drain electrode 5h, and the source electrode 5i, and the channel protective film 5d, the drain electrode 5h, and the source electrode 5i are formed on the interlayer insulating film 12. It is covered by. The switch transistor 5 is covered with an interlayer insulating film 12. The interlayer insulating film 12 is made of, for example, silicon nitride or silicon oxide having a thickness of 100 nm to 200 nm.

また、図６、図７、図９に示すように、駆動トランジスタ６は、逆スタガ構造の薄膜トランジスタである。この駆動トランジスタ６は、ゲート電極６ａ、ゲート絶縁膜１１、半導体膜６ｂ、チャネル保護膜６ｄ、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ等を有するものである。 Further, as shown in FIGS. 6, 7, and 9, the driving transistor 6 is a thin film transistor having an inverted staggered structure. The drive transistor 6 includes a gate electrode 6a, a gate insulating film 11, a semiconductor film 6b, a channel protective film 6d, impurity semiconductor films 6f and 6g, a drain electrode 6h, a source electrode 6i, and the like.

ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、ＡｌＴｉＮｄ合金膜またはＭｏＮｂ合金膜からなり、ゲート電極５ａと同様に基板１０とゲート絶縁膜１１の間に形成されている。そして、ゲート電極６ａは、例えば、シリコン窒化物又はシリコン酸化物からなるゲート絶縁膜１１によって被覆されている。
このゲート絶縁膜１１の上であって、ゲート電極６ａに対応する位置に、チャネルが形成される半導体膜６ｂが、例えば、アモルファスシリコン又は多結晶シリコンにより形成されている。この半導体膜６ｂはゲート絶縁膜１１を挟んでゲート電極６ａと相対している。
半導体膜６ｂの中央部上には、絶縁性のチャネル保護膜６ｄが形成されている。このチャネル保護膜６ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜６ｂの一端部の上には、不純物半導体膜６ｆが一部チャネル保護膜６ｄに重なるようにして形成されており、半導体膜６ｂの他端部の上には、不純物半導体膜６ｇが一部チャネル保護膜６ｄに重なるようにして形成されている。そして、不純物半導体膜６ｆ，６ｇはそれぞれ半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、ＡｌＴｉＮｄ合金膜またはＭｏＮｂ合金膜からなる。
チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉの上には、保護膜となる絶縁性の層間絶縁膜１２が成膜され、チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉが層間絶縁膜１２によって被覆されている。そして、駆動トランジスタ６は、層間絶縁膜１２によって覆われるようになっている。 The gate electrode 6a is made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, an AlTiNd alloy film, or a MoNb alloy film, and is formed between the substrate 10 and the gate insulating film 11 similarly to the gate electrode 5a. Has been. The gate electrode 6a is covered with a gate insulating film 11 made of, for example, silicon nitride or silicon oxide.
A semiconductor film 6b on which a channel is formed is formed on the gate insulating film 11 at a position corresponding to the gate electrode 6a, for example, by amorphous silicon or polycrystalline silicon. The semiconductor film 6b is opposed to the gate electrode 6a with the gate insulating film 11 interposed therebetween.
An insulating channel protective film 6d is formed on the central portion of the semiconductor film 6b. The channel protective film 6d is made of, for example, silicon nitride or silicon oxide.
An impurity semiconductor film 6f is formed on one end portion of the semiconductor film 6b so as to partially overlap the channel protective film 6d, and the impurity semiconductor film 6g is formed on the other end portion of the semiconductor film 6b. Is partially overlapped with the channel protective film 6d. The impurity semiconductor films 6f and 6g are formed on both ends of the semiconductor film 6b so as to be separated from each other. The impurity semiconductor films 6f and 6g are n-type semiconductors, but are not limited thereto, and may be p-type semiconductors.
A drain electrode 6h is formed on the impurity semiconductor film 6f. A source electrode 6i is formed on the impurity semiconductor film 6g. The drain electrode 6h and the source electrode 6i are made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, an AlTiNd alloy film, or a MoNb alloy film.
An insulating interlayer insulating film 12 serving as a protective film is formed on the channel protective film 6d, the drain electrode 6h, and the source electrode 6i, and the channel protective film 6d, the drain electrode 6h, and the source electrode 6i are formed on the interlayer insulating film 12. It is covered by. The drive transistor 6 is covered with an interlayer insulating film 12.

キャパシタ７は、図６、図８に示すように、対向する一対の電極７ａ、７ｂ及びそれらの間に介在する誘導体としてのゲート絶縁膜１１を有している。そして、一方の電極７ａは、基板１０とゲート絶縁膜１１との間に形成され、他方の電極７ｂは、ゲート絶縁膜１１と層間絶縁膜１２との間に形成されている。
なお、キャパシタ７の電極７ａは、駆動トランジスタ６のゲート電極６ａに一体に連なり接続されており、キャパシタ７の電極７ｂは、駆動トランジスタ６のソース電極６ｉに一体に連なり接続されている。また、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっている。 As shown in FIGS. 6 and 8, the capacitor 7 has a pair of electrodes 7a and 7b facing each other and a gate insulating film 11 as a derivative interposed therebetween. One electrode 7 a is formed between the substrate 10 and the gate insulating film 11, and the other electrode 7 b is formed between the gate insulating film 11 and the interlayer insulating film 12.
The electrode 7a of the capacitor 7 is integrally connected to the gate electrode 6a of the drive transistor 6, and the electrode 7b of the capacitor 7 is integrally connected to the source electrode 6i of the drive transistor 6. Further, the drain electrode 6 h of the drive transistor 6 is integrally connected to the voltage supply line 4.

なお、信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａは、基板１０に一面に成膜された導電膜であるゲートメタル層をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成されたものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、ゲート絶縁膜１１等に一面に成膜された導電膜であるソース、ドレインメタル層をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。 Note that the signal line 3, the electrode 7a of the capacitor 7, the gate electrode 5a of the switch transistor 5, and the gate electrode 6a of the driving transistor 6 are formed by forming a gate metal layer, which is a conductive film formed over the substrate 10, on the photolithography method. It is formed in a lump by shape processing by an etching method or the like.
The scanning line 2, the voltage supply line 4, the electrode 7b of the capacitor 7, the drain electrode 5h and the source electrode 5i of the switch transistor 5, and the drain electrode 6h and the source electrode 6i of the driving transistor 6 are all on the gate insulating film 11 and the like. The source and drain metal layers, which are formed conductive films, are formed by shape processing by a photolithography method, an etching method, or the like.

また、ゲート絶縁膜１１には、ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ａ〜１１ｃ内に導電性のコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５のゲート５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のゲート電極６ａが電気的に導通する。このコンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接ゲート電極５ａと接触し、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉがゲート電極６ａと接触してもよい。 In the gate insulating film 11, a contact hole 11a is formed in a region where the gate electrode 5a and the scanning line 2 overlap, and a contact hole 11b is formed in a region where the drain electrode 5h and the signal line 3 overlap, and the gate electrode 6a. A contact hole 11c is formed in a region where the source electrode 5i overlaps, and conductive contact plugs 20a to 20c are embedded in the contact holes 11a to 11c, respectively. The contact plug 20a electrically connects the gate 5a of the switch transistor 5 to the scanning line 2, the contact plug 20b electrically connects the drain electrode 5h of the switch transistor 5 and the signal line 3, and the contact plug 20c electrically connects the switch transistor 5 to the signal line 3. The source electrode 5i and the electrode 7a of the capacitor 7 are electrically connected, and the source electrode 5i of the switch transistor 5 and the gate electrode 6a of the drive transistor 6 are electrically connected. The scanning line 2 may be in direct contact with the gate electrode 5a, the drain electrode 5h may be in contact with the signal line 3, and the source electrode 5i may be in contact with the gate electrode 6a without using the contact plugs 20a to 20c.

画素電極８ａは、ゲート絶縁膜１１を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。ＥＬパネル１が、ＥＬ素子８の光を基板１０から出射するボトムエミッション型の場合、この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ₂Ｏ₃）、酸化スズ（ＳｎＯ₂）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）の少なくともいずれかを含む。ＥＬパネル１が、ＥＬ素子８の光を後述する対向電極８ｅを透過して出射するトップエミッション型の場合、画素電極８ａは、上述した透明電極となる層及びその層の下に直接、あるいは透明絶縁膜を介したＡｌ膜、Ａｌ合金膜又はＣｒ膜等の光反射層の積層構造でもよい。このとき、光反射層は、ソース、ドレインメタル層によって形成されてもよい。なお、画素電極８ａは一部、駆動トランジスタ６のソース電極６ｉに重なり、画素電極８ａとソース電極６ｉが接続している。 The pixel electrode 8 a is provided on the substrate 10 through the gate insulating film 11 and is formed independently for each pixel P. When the EL panel 1 is a bottom emission type that emits the light of the EL element 8 from the substrate 10, the pixel electrode 8a is a transparent electrode, for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide. (In ₂ O ₃ ), tin oxide (SnO ₂ ), zinc oxide (ZnO), or cadmium-tin oxide (CTO) is included. When the EL panel 1 is a top emission type in which the light from the EL element 8 is transmitted through a counter electrode 8e described later and emitted, the pixel electrode 8a is directly or under the layer serving as the transparent electrode and the layer described above. A laminated structure of light reflecting layers such as an Al film, an Al alloy film, or a Cr film through an insulating film may be used. At this time, the light reflection layer may be formed of a source / drain metal layer. The pixel electrode 8a partially overlaps the source electrode 6i of the driving transistor 6, and the pixel electrode 8a and the source electrode 6i are connected.

そして、図６〜図８に示すように、層間絶縁膜１２が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、画素電極８ａの周縁部、キャパシタ７の電極７ｂ及びゲート絶縁膜１１を覆うように形成されている。
この層間絶縁膜１２には、各画素電極８ａの中央部が露出するように開口部１２ａが形成されている。そのため、層間絶縁膜１２は平面視して格子状に形成されている。 6 to 8, the interlayer insulating film 12 includes the scanning line 2, the signal line 3, the voltage supply line 4, the switch transistor 5, the driving transistor 6, the peripheral portion of the pixel electrode 8a, and the electrode of the capacitor 7. 7b and the gate insulating film 11 are formed.
An opening 12a is formed in the interlayer insulating film 12 so that the center of each pixel electrode 8a is exposed. Therefore, the interlayer insulating film 12 is formed in a lattice shape in plan view.

ＥＬ素子８は、図６、図７、図９に示すように、アノードとなる第一電極としての画素電極８ａと、画素電極８ａの上に形成されたキャリア輸送層としての正孔注入層８ｂと、正孔注入層８ｂの上に形成されたキャリア輸送層の一部として機能するインターレイヤー８ｃと、インターレイヤー８ｃの上に形成されたキャリア輸送層としての発光層８ｄと、発光層８ｄの上に形成された第二電極としての対向電極８ｅとを備えている。対向電極８ｅは全画素Ｐに共通の単一電極（カソード）であり、全画素Ｐに連続して形成されている。 As shown in FIGS. 6, 7, and 9, the EL element 8 includes a pixel electrode 8a as a first electrode serving as an anode, and a hole injection layer 8b as a carrier transport layer formed on the pixel electrode 8a. An interlayer 8c functioning as a part of the carrier transport layer formed on the hole injection layer 8b, a light emitting layer 8d as a carrier transport layer formed on the interlayer 8c, and a light emitting layer 8d And a counter electrode 8e as a second electrode formed thereon. The counter electrode 8e is a single electrode (cathode) common to all the pixels P, and is formed continuously to all the pixels P.

正孔注入層８ｂは、例えば、遷移金属酸化物からなる層であって、画素電極８ａから発光層８ｄに向けて正孔を注入するキャリア注入層である。この正孔注入層８ｂには、遷移金属酸化物である酸化モリブデン、酸化バナジウム、酸化タングステン、酸化チタン等を用いることができ、特に酸化モリブデンであることが好ましい。 The hole injection layer 8b is a layer made of a transition metal oxide, for example, and is a carrier injection layer that injects holes from the pixel electrode 8a toward the light emitting layer 8d. For the hole injection layer 8b, molybdenum oxide, vanadium oxide, tungsten oxide, titanium oxide, or the like, which is a transition metal oxide, can be used, and molybdenum oxide is particularly preferable.

インターレイヤー８ｃは、例えば、ポリフルオレン系材料からなる電子輸送抑制層であって、順バイアスが印加されたときに電子が発光層８ｄから正孔注入層８ｂ側へ移動することを抑制する機能を有する。 The interlayer 8c is an electron transport suppression layer made of, for example, a polyfluorene-based material, and has a function of suppressing movement of electrons from the light emitting layer 8d to the hole injection layer 8b when a forward bias is applied. Have.

発光層８ｄは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する有機材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料等の共役二重結合ポリマーからなり、対向電極８ｅから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する層である。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは、それぞれ発光層８ｄの発光材料が異なる。画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。 The light emitting layer 8d includes an organic material that emits one of R (red), G (green), and B (blue) for each pixel P. For example, a conjugate of polyfluorene-based light-emitting material, polyphenylene vinylene-based light-emitting material, or the like. This layer is made of a double bond polymer and emits light when the electrons supplied from the counter electrode 8e are recombined with the holes injected from the hole injection layer 8b. For this reason, the pixel P that emits R (red), the pixel P that emits G (green), and the pixel P that emits B (blue) have different light emitting materials for the light emitting layer 8d. The R (red), G (green), and B (blue) pattern of the pixel P may be a delta arrangement or a stripe pattern in which the same color pixels are arranged in the vertical direction.

対向電極８ｅは、ＥＬパネル１がボトムエミッション型の場合、例えば、Ｍｇ、Ｃａ、Ｂａ、Ｌｉ等の仕事関数が４．０ｅＶ以下、好ましくは３．０ｅＶ以下であり、３０ｎｍ以下の厚さの低仕事関数層と、シート抵抗を下げるために低仕事関数層上に設けられた厚さが１００ｎｍ以上のＡｌ膜やＡｌ合金膜等の光反射層との積層構造とすることができる。
また、ＥＬパネル１がトップエミッション型の場合、対向電極８ｅは、上記低仕事関数層と、その低仕事関数層上に設けられた、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ₂Ｏ₃）、酸化スズ（ＳｎＯ₂）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）等からなる透明導電層との積層構造とすることができる。
この対向電極８ｅは全ての画素Ｐに共通した電極であり、発光層８ｄなどとともに後述するバンク１３を被覆している。 When the EL panel 1 is a bottom emission type, the counter electrode 8e has a work function of, for example, Mg, Ca, Ba, Li, or the like of 4.0 eV or less, preferably 3.0 eV or less, and a low thickness of 30 nm or less. A laminated structure of a work function layer and a light reflection layer such as an Al film or an Al alloy film having a thickness of 100 nm or more provided on the low work function layer in order to reduce sheet resistance can be formed.
Further, when the EL panel 1 is a top emission type, the counter electrode 8e is provided with the low work function layer and the low work function layer, for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, A laminated structure with a transparent conductive layer made of indium oxide (In ₂ O ₃ ), tin oxide (SnO ₂ ), zinc oxide (ZnO), cadmium-tin oxide (CTO), or the like can be used.
The counter electrode 8e is an electrode common to all the pixels P, and covers the bank 13 described later together with the light emitting layer 8d and the like.

バンク１３は、層間絶縁膜１２上に形成された隔壁であって、例えば、感光性のポリイミド系樹脂材料など、絶縁性の樹脂材料からなる。バンク１３は、インターレイヤー８ｃや発光層８ｄを湿式法により形成するに際して、インターレイヤー８ｃや発光層８ｄとなる材料が溶媒に溶解または分散された液状体が隣接する画素Ｐに流出しないようにする隔壁として機能するものである。 The bank 13 is a partition formed on the interlayer insulating film 12, and is made of an insulating resin material such as a photosensitive polyimide resin material. When forming the interlayer 8c and the light emitting layer 8d by a wet method, the bank 13 prevents the liquid material in which the material for the interlayer 8c and the light emitting layer 8d is dissolved or dispersed in a solvent from flowing out to the adjacent pixels P. It functions as a partition wall.

そして、バンク１３および層間絶縁膜１２によって発光部位となる発光層８ｄが画素Ｐごとに仕切られている。
このバンク１３の開口部１３ａ内において、正孔注入層８ｂ、インターレイヤー８ｃ、発光層８ｄが、画素電極８ａ上に積層されている。
例えば、図７に示すように、バンク１３の開口部１３ａ内における画素電極８ａ上には、正孔注入層８ｂが積層されている。
そして、各開口部１３ａにおける正孔注入層８ｂ上に、インターレイヤー８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が形成され、インターレイヤー８ｃとして積層されている。
さらに、各開口部１３ａにおけるインターレイヤー８ｃ上に、発光層８ｄとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が形成され、発光層８ｄとして積層されている。
なお、この発光層８ｄとバンク１３を被覆するように対向電極８ｅが設けられている（図７参照）。 The light emitting layer 8d serving as a light emitting portion is partitioned for each pixel P by the bank 13 and the interlayer insulating film 12.
In the opening 13a of the bank 13, a hole injection layer 8b, an interlayer 8c, and a light emitting layer 8d are stacked on the pixel electrode 8a.
For example, as shown in FIG. 7, a hole injection layer 8 b is laminated on the pixel electrode 8 a in the opening 13 a of the bank 13.
Then, a liquid film containing a material for forming the interlayer 8c is applied on the hole injection layer 8b in each opening 13a, and the substrate 10 is heated to dry the liquid material to form a film. It is formed and laminated as an interlayer 8c.
Further, a liquid film containing a material that becomes the light emitting layer 8d is applied on the interlayer 8c in each opening 13a, and the substrate 10 is heated to dry the liquid material to form a compound film. The light emitting layer 8d is laminated.
A counter electrode 8e is provided so as to cover the light emitting layer 8d and the bank 13 (see FIG. 7).

このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次オン電圧が印加されることで、これら走査線２に接続されたスイッチトランジスタ５が順次選択される。
各走査線２がそれぞれ選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応するスイッチトランジスタ５がオンになっていることから、その階調に応じたレベルの電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。
その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。
このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の発光輝度を維持するようになっている。 The EL panel 1 is driven as follows to emit light.
In a state where a voltage of a predetermined level is applied to all the voltage supply lines 4, the switch transistor 5 connected to the scan lines 2 is sequentially selected by sequentially applying an ON voltage to the scan lines 2 by the scan driver. The
When each scanning line 2 is selected, if a voltage of a level corresponding to the gradation is applied to all the signal lines 3 by the data driver, the switch transistor 5 corresponding to the selected scanning line 2 is turned on. Since it is on, a voltage of a level corresponding to the gradation is applied to the gate electrode 6a of the drive transistor 6.
The potential difference between the gate electrode 6a and the source electrode 6i of the drive transistor 6 is determined according to the voltage applied to the gate electrode 6a of the drive transistor 6, and the magnitude of the drain-source current in the drive transistor 6 is determined. The EL element 8 emits light with brightness according to the drain-source current.
Thereafter, when the selection of the scanning line 2 is released, the switch transistor 5 is turned off, so that the charge according to the voltage applied to the gate electrode 6a of the driving transistor 6 is stored in the capacitor 7 and the driving transistor 6 The potential difference between the gate electrode 6a and the source electrode 6i is maintained.
For this reason, the drive transistor 6 keeps flowing the drain-source current having the same current value as that at the time of selection, and maintains the light emission luminance of the EL element 8.

次に、ＥＬパネル１の製造方法について、図９に示す断面図部分を例に説明する。 Next, a method for manufacturing the EL panel 1 will be described by taking the cross-sectional view portion shown in FIG. 9 as an example.

まず、基板１０上にゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィーによりパターニングして信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａを形成する。また、そのゲートメタル層によって、各領域Ｒの周囲に短絡体第一層５１及び導電体５５の第一層を形成する。ここで信号線３は、配線Ｔの一部であり、導電体５５の第一層及び短絡体第一層５１と一体的に形成されている。 First, a gate metal layer is deposited on the substrate 10 by sputtering and patterned by photolithography to form the signal line 3, the electrode 7a of the capacitor 7, the gate electrode 5a of the switch transistor 5, and the gate electrode 6a of the driving transistor 6. Further, the first layer of the short-circuit body 51 and the conductor 55 are formed around each region R by the gate metal layer. Here, the signal line 3 is a part of the wiring T and is formed integrally with the first layer of the conductor 55 and the short-circuiting body first layer 51.

次いで、プラズマＣＶＤによって窒化シリコン等のゲート絶縁膜１１を堆積する。なお、各領域Ｒの周囲である短絡体５０が形成される部分はフォトリソグラフィーでパターニングし、短絡体第一層５１を露出させる。
次いで、半導体膜５ｂ、６ｂとなるアモルファスシリコン等の半導体層、チャネル保護膜５ｄ、６ｄとなる窒化シリコン等の絶縁層を連続して堆積後、フォトリソグラフィーによってチャネル保護膜５ｄ、６ｄをパターン形成し、不純物半導体膜５ｆ，５ｇ、６ｆ，６ｇとなる不純物層を堆積後、フォトリソグラフィーによって不純物層及び半導体層を連続してパターニングして不純物半導体膜５ｆ，５ｇ、６ｆ，６ｇ、半導体膜５ｂ、６ｂを形成する。
そして、フォトリソグラフィーによって、ゲート絶縁膜１１に、ＥＬパネル１の一辺に位置する走査ドライバに接続するための各走査線２の外部接続端子を開口するコンタクトホール（図示せず）及びコンタクトホール１１ａ〜１１ｃを形成する。次いで、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃを形成する。このコンタクトプラグの形成工程は省略されてもよい。 Next, a gate insulating film 11 such as silicon nitride is deposited by plasma CVD. In addition, the part in which the short circuit body 50 which is the circumference | surroundings of each area | region R is formed is patterned by photolithography, and the short circuit body 1st layer 51 is exposed.
Next, a semiconductor layer such as amorphous silicon to be the semiconductor films 5b and 6b and an insulating layer such as silicon nitride to be the channel protection films 5d and 6d are successively deposited, and then the channel protection films 5d and 6d are patterned by photolithography. After the impurity layers to be the impurity semiconductor films 5f, 5g, 6f, and 6g are deposited, the impurity layers and the semiconductor layers are successively patterned by photolithography to form the impurity semiconductor films 5f, 5g, 6f, and 6g, and the semiconductor films 5b and 6b. Form.
Then, by photolithography, contact holes (not shown) and contact holes 11a to 11a are formed in the gate insulating film 11 to open external connection terminals of the scanning lines 2 for connection to the scanning driver located on one side of the EL panel 1. 11c is formed. Next, contact plugs 20a to 20c are formed in the contact holes 11a to 11c. This contact plug forming step may be omitted.

次いで、ＥＬパネル１がボトムエミッション型の場合、ＩＴＯ等の透明導電膜を堆積してからパターニングして画素電極８ａを形成する。このとき、画素電極８ａは、一側辺周縁が不純物半導体膜６ｇの一側辺周縁上に重なるように形成されている。また、そのＩＴＯ等の透明導電膜によって、短絡体第一層５１上に短絡体第二層５２を形成するとともに導電体５５の第二層を形成する。
その後、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉとなるソース、ドレインメタル層を堆積して適宜パターニングして、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉを形成する。このとき、画素電極８ａの上記一側辺周縁上にソース電極６ｉの一側辺周縁が重なって相互に接続されている。また、そのソース、ドレインメタル層によって、短絡体第二層５２上に短絡体第三層５３及び導電体５５の第三層を形成する。ここで走査線２は、配線Ｔの一部であり、導電体５５の第三層及び短絡体第三層５３と一体的に形成されている。 Next, when the EL panel 1 is a bottom emission type, a transparent conductive film such as ITO is deposited and then patterned to form the pixel electrode 8a. At this time, the pixel electrode 8a is formed such that one side edge is overlapped with one side edge of the impurity semiconductor film 6g. In addition, a short-circuit body second layer 52 is formed on the short-circuit body first layer 51 and a second layer of the conductor 55 is formed by the transparent conductive film such as ITO.
Thereafter, the drain electrode 5h and the source electrode 5i of the switch transistor 5 and the source and drain metal layers to be the drain electrode 6h and the source electrode 6i of the driving transistor 6 are deposited and appropriately patterned to form the scanning line 2, the voltage supply line 4, An electrode 7b of the capacitor 7, a drain electrode 5h and a source electrode 5i of the switch transistor 5, and a drain electrode 6h and a source electrode 6i of the driving transistor 6 are formed. At this time, the peripheral edge of one side of the source electrode 6i overlaps with the peripheral edge of the one side of the pixel electrode 8a and is connected to each other. In addition, a short-circuit body third layer 53 and a third layer of the conductor 55 are formed on the short-circuit body second layer 52 by the source and drain metal layers. Here, the scanning line 2 is a part of the wiring T and is formed integrally with the third layer of the conductor 55 and the third layer 53 of the short-circuiting body.

そして、図１０に示すように、基板１０上に短絡体第一層５１、短絡体第二層５２、短絡体第三層５３が積層されてなる短絡体５０が形成される。なお、この短絡体５０の幅（折返し幅）は約１．５〜３．０ｍｍあり、図示では判り難いがＥＬパネル１の１画素分に比して、十分に大きなサイズを有している。
また、配線Ｔ部分および導電体５５部分は、短絡体５０と同材料により形成されて、短絡体５０と予め接続された状態に形成されている。
このため、以降の製造工程中に局所的に基板１０上に静電気が発生しても、短絡体５０によって分散されるとともに短絡体５０に接続されたアースにより放電され、ＥＬパネル１の破壊又は損傷を防止できる。※※短絡体５０は、基板１０の中央からの放射線方向に沿うように折り返されてなる折返形状を有しているので、基板１０等との間の静電容量を大きく設定することができ、トランジスタへの電荷集中を緩和できる。 Then, as shown in FIG. 10, the short-circuit body 50 is formed by laminating the short-circuit body first layer 51, the short-circuit body second layer 52, and the short-circuit body third layer 53 on the substrate 10. Note that the width (folding width) of the short-circuit body 50 is about 1.5 to 3.0 mm and has a sufficiently large size as compared with one pixel of the EL panel 1 although it is difficult to understand in the drawing.
Further, the wiring T portion and the conductor 55 portion are formed of the same material as the short-circuit body 50 and are formed in a state of being connected to the short-circuit body 50 in advance.
For this reason, even if static electricity is locally generated on the substrate 10 during the subsequent manufacturing process, it is dispersed by the short circuit body 50 and discharged by the ground connected to the short circuit body 50, and the EL panel 1 is destroyed or damaged. Can be prevented. ** Since the short-circuit body 50 has a folded shape that is folded back along the radiation direction from the center of the substrate 10, the capacitance between the substrate 10 and the like can be set large. Charge concentration on the transistor can be reduced.

なお、ＥＬパネル１がトップエミッション型の場合、不純物半導体膜５ｆ，５ｇ、６ｆ，６ｇ、半導体膜５ｂ、６ｂを形成して、引き続きソース、ドレインメタル層を堆積後、パターニングして、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉに加えて、画素電極８ａが形成される領域に光反射膜を形成してもよい。光反射膜は、ソース電極６ｉと連続して形成されていることになる。その後、ＩＴＯ等の透明導電膜を堆積してからパターニングして画素電極８ａを光反射膜上に形成する。ここで、ソース電極６ｉの一側辺周縁上に画素電極８ａの一側辺周縁が重なって相互に接続されている。
また、ＥＬパネル１がトップエミッション型の場合、ソース、ドレインメタル層以外の他の光反射膜（銀又はＡｌ等）を用いてもよい。この場合、不純物半導体膜５ｆ，５ｇ、６ｆ，６ｇ、半導体膜５ｂ、６ｂを形成後、上記他の光反射膜及びＩＴＯ等の透明導電膜を連続して堆積してから、フォトリソグラフィーによって一括してともに画素電極８ａの形状にパターニングし、次いで、ソース、ドレインメタル層を堆積後、パターニングして、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉを形成してもよい。ソース、ドレインメタル層以外の他の光反射膜は、透明導電膜とともに、短絡体第二層５２の一部であり且つ導電体５５の第二層の一部であってもよい。ここで電極８ａの一側辺周縁上にソース電極６ｉの一側辺周縁画素が重なって相互に接続されている。また、上記他の光反射膜を堆積後にパターニングしてからＩＴＯ等の透明導電膜を堆積してからパターニングしてもよい。このとき、透明導電膜をウェットエッチングする際のエッチャントで上記他の光反射膜が浸食される恐れがある場合、上記他の光反射膜の上面のみならず側面にも透明導電膜が残るように上記他の光反射膜より一回り大きく透明導電膜をパターニングすればよい。また、光反射膜を透明導電膜とともに画素電極８ａの一部として構成する必要がなければ、画素電極形成領域において、上記他の光反射膜、透明絶縁膜、透明導電膜の三層構造になるようにしてもよい。 When the EL panel 1 is a top emission type, the impurity semiconductor films 5f, 5g, 6f, 6g, and the semiconductor films 5b, 6b are formed, and then the source and drain metal layers are deposited and patterned, and then the scanning line 2 is formed. In addition to the voltage supply line 4, the electrode 7b of the capacitor 7, the drain electrode 5h and the source electrode 5i of the switch transistor 5, and the drain electrode 6h and the source electrode 6i of the driving transistor 6, light is reflected on the region where the pixel electrode 8a is formed. A film may be formed. The light reflecting film is formed continuously with the source electrode 6i. Thereafter, a transparent conductive film such as ITO is deposited and then patterned to form the pixel electrode 8a on the light reflecting film. Here, the one side edge of the pixel electrode 8a overlaps the one side edge of the source electrode 6i and is connected to each other.
In addition, when the EL panel 1 is a top emission type, a light reflection film (silver or Al) other than the source and drain metal layers may be used. In this case, after forming the impurity semiconductor films 5f, 5g, 6f and 6g and the semiconductor films 5b and 6b, the other light reflecting film and the transparent conductive film such as ITO are continuously deposited, and then collectively by photolithography. Both are patterned into the shape of the pixel electrode 8a, and then the source and drain metal layers are deposited and then patterned to form the scanning line 2, the voltage supply line 4, the electrode 7b of the capacitor 7, the drain electrode 5h of the switch transistor 5, and the source The electrode 5i and the drain electrode 6h and the source electrode 6i of the driving transistor 6 may be formed. The light reflecting film other than the source and drain metal layers may be a part of the second short layer 52 and a part of the second layer of the conductor 55 together with the transparent conductive film. Here, pixels on one side edge of the source electrode 6i overlap with each other on one side edge of the electrode 8a and are connected to each other. Alternatively, the other light reflecting film may be patterned after being deposited and then a transparent conductive film such as ITO may be deposited before patterning. At this time, if there is a possibility that the other light reflecting film may be eroded by the etchant when the transparent conductive film is wet etched, the transparent conductive film remains on the side surface as well as the upper surface of the other light reflecting film. What is necessary is just to pattern a transparent conductive film one size larger than the said other light reflection film. Further, if it is not necessary to configure the light reflecting film together with the transparent conductive film as a part of the pixel electrode 8a, the three-layer structure of the other light reflecting film, the transparent insulating film, and the transparent conductive film is formed in the pixel electrode forming region. You may do it.

次いで、図１１に示すように、スイッチトランジスタ５や駆動トランジスタ６等を覆うように、気相成長法により窒化シリコン等の絶縁膜を成膜し、その絶縁膜をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１２ａを有する層間絶縁膜１２を形成する。この開口部１２ａとともに、図示しない走査線２の外部接続端子、ＥＬパネル１の一辺に位置するデータドライバに接続するための各信号線３の外部接続端子及び電圧供給線４の外部接続端子をそれぞれ開口する複数のコンタクトホールを形成する。 Next, as shown in FIG. 11, an insulating film such as silicon nitride is formed by vapor deposition so as to cover the switch transistor 5, the driving transistor 6 and the like, and the insulating film is patterned by photolithography to form a pixel. An interlayer insulating film 12 having an opening 12a through which the central portion of the electrode 8a is exposed is formed. Together with the opening 12a, an external connection terminal of the scanning line 2 (not shown), an external connection terminal of each signal line 3 for connecting to a data driver located on one side of the EL panel 1, and an external connection terminal of the voltage supply line 4 are respectively provided. A plurality of contact holes to be opened are formed.

次いで、図１２に示すように、ポリイミド系の感光性樹脂材料（１３）を基板１０の上面側に成膜する。
例えば、ポジ型の感光性ポリイミド系樹脂材料の溶液である、東レ株式会社製「フォトニースＤＷ−１０００」をスピンコートにて成膜した。
特に、本実施形態の場合、短絡体５０は、図１に示すように、基板１０の略中央からの放射線方向に沿うように折り返されてなる折返形状を有しているので、ポリイミド系樹脂材料溶液が基板１０に対する略中央に滴下された後、放射状に拡散する際に拡散方向に直交する方向の短絡体５０の実質的な幅である幅ｗ３、ｗ４が短く設定されている。このため、短絡体５０の幅方向の濡れ性が改善され、ポリイミド系樹脂材料溶液が容易に短絡体５０を乗り越えて略真円状に広がりやすく、更にスピンコートにより基板１０を回転するときの遠心力によって各領域Ｒに略均一に拡散するようになるので、各領域Ｒにポリイミド系樹脂材料溶液を略均一に塗布して成膜することができる。
そして、そのポリイミド系樹脂材料を成膜した後、プリベークを行った。 Next, as shown in FIG. 12, a polyimide-based photosensitive resin material (13) is formed on the upper surface side of the substrate 10.
For example, “Photo Nice DW-1000” manufactured by Toray Industries, Inc., which is a solution of a positive photosensitive polyimide resin material, was formed by spin coating.
In particular, in the case of this embodiment, as shown in FIG. 1, the short-circuit body 50 has a folded shape that is folded back along the radiation direction from the approximate center of the substrate 10, so that the polyimide resin material The widths w3 and w4, which are substantial widths of the short-circuit body 50 in the direction orthogonal to the diffusion direction, are set to be short when the solution is dropped substantially in the center with respect to the substrate 10 and diffused radially. For this reason, the wettability in the width direction of the short-circuit body 50 is improved, and the polyimide resin material solution easily gets over the short-circuit body 50 and spreads in a substantially circular shape. Further, the centrifugal force when rotating the substrate 10 by spin coating is reduced. Since it diffuses substantially uniformly in each region R by force, it is possible to form a film by applying the polyimide resin material solution to each region R substantially uniformly.
Then, after the polyimide resin material was deposited, pre-baking was performed.

次いで、図１３に示すように、成膜した感光性樹脂材料（１３）にフォトマスクを用いて露光を行った後に現像処理して、画素電極８ａが露出する開口部１３ａを有する格子状のバンク１３を形成する。
例えば、本実施形態の場合、成膜された感光性樹脂材料（１３）を所定のマスクパターンで露光処理後、水酸化テトラメチルアミン（ＴＭＡＨ）水溶液で現像処理することにより、開口部１３ａに相当する部分の樹脂材料を溶出させて開口部１３ａを形成し、バンク１３を形成した。
なお、形成されたバンク１３と、そのバンク１３の開口部１３ａに露出する画素電極８ａの表面の洗浄を行った後、そのバンク１３が形成された基板１０を乾燥して、１８０℃〜２５０℃でポストベークを行うことで、バンク１３を焼成する。 Next, as shown in FIG. 13, the formed photosensitive resin material (13) is exposed to light using a photomask and then developed to form a lattice-shaped bank having openings 13a through which the pixel electrodes 8a are exposed. 13 is formed.
For example, in the case of the present embodiment, the formed photosensitive resin material (13) is exposed to light with a predetermined mask pattern, and then developed with an aqueous tetramethylamine hydroxide (TMAH) solution, thereby corresponding to the opening 13a. The portion of the resin material to be eluted was eluted to form the opening 13a, and the bank 13 was formed.
After the formed bank 13 and the surface of the pixel electrode 8a exposed to the opening 13a of the bank 13 are cleaned, the substrate 10 on which the bank 13 is formed is dried and 180 ° C. to 250 ° C. The bank 13 is fired by performing post-baking.

次いで、図１４に示すように、スパッタリング法、真空蒸着法などにより、例えば酸化モリブデンなどからなる正孔注入性の遷移金属酸化物層を成膜して、画素電極８ａ上に正孔注入層８ｂを形成する。
例えば、本実施形態の場合、酸化モリブデンを蒸着法で３０ｎｍの厚みに成膜し、画素電極８ａ及びバンク１３を覆う正孔注入層８ｂを形成した。 Next, as shown in FIG. 14, a hole-injecting transition metal oxide layer made of, for example, molybdenum oxide or the like is formed by sputtering, vacuum evaporation, or the like, and the hole-injecting layer 8b is formed on the pixel electrode 8a. Form.
For example, in the case of the present embodiment, molybdenum oxide is deposited to a thickness of 30 nm by an evaporation method, and the hole injection layer 8b that covers the pixel electrode 8a and the bank 13 is formed.

次いで、図１５に示すように、バンク１３の開口部１３ａ内における正孔注入層８ｂ上に、電子ブロッキング性を示すインターレイヤー８ｃを構成するポリフルオレン系の化合物を含む有機材料がテトラリン、テトラメチルベンゼン、メシチレン等の有機溶媒に溶解または分散された液状体を、分離した複数の液滴として吐出するインクジェット方式又は連続した液流を流し出すノズルプリント方式により塗布し乾燥させることで、正孔注入層８ｂ上にインターレイヤー８ｃを積層して形成する。
更に、図１５に示すように、バンク１３の開口部１３ａ内におけるインターレイヤー８ｃ上に、発光層８ｄを構成するポリパラフェニレンビニレン系あるいはポリフルオレン系の有機発光材料が水或いはテトラリン、テトラメチルベンゼン、メシチレン等の有機溶媒に溶解または分散された液状体をインクジェット方式又はノズルプリント方式により塗布し乾燥させることで、インターレイヤー８ｃ上に発光層８ｄを積層して形成する。なお、本実施形態の場合、発光試験用として緑色のポリフルオレン系発光材料をキシレンに溶かした液状体を開口部１３ａ内のインターレイヤー８ｃ上に塗布して発光層８ｄを形成した。また、インターレイヤー８ｃを設けずに正孔注入層８ｂ上に直接発光層８ｄを積層した構造であってもよい。バンク１３は、短絡体５０によって凹凸の少ない均等な厚さに形成されているため、発光層８ｄやインターレイヤー８ｃとなる液状体がバンク１３を乗り越えて漏出することがないので、発光層８ｄの厚さが不均一になることがなく良好なパターニングが可能となる。特に、発光層８ｄが、各列毎に異なる色に発光する異なる材料によって形成されている場合、異なる色の材料がバンク１３によって混じらなくてすむ。 Next, as shown in FIG. 15, on the hole injection layer 8b in the opening 13a of the bank 13, the organic material containing the polyfluorene-based compound constituting the interlayer 8c showing the electron blocking property is tetralin, tetramethyl, or the like. Hole injection by applying and drying a liquid material dissolved or dispersed in an organic solvent such as benzene, mesitylene, etc. by an ink jet method that discharges it as a plurality of separated droplets or a nozzle print method that discharges a continuous liquid flow An interlayer 8c is stacked on the layer 8b.
Further, as shown in FIG. 15, on the interlayer 8c in the opening 13a of the bank 13, the polyparaphenylene vinylene-based or polyfluorene-based organic light-emitting material constituting the light-emitting layer 8d is water or tetralin, tetramethylbenzene. Then, a liquid material dissolved or dispersed in an organic solvent such as mesitylene is applied by an ink jet method or a nozzle print method and dried to form a light emitting layer 8d on the interlayer 8c. In the case of the present embodiment, a liquid material in which a green polyfluorene-based luminescent material is dissolved in xylene is applied on the interlayer 8c in the opening 13a to form a light emitting layer 8d for a light emission test. Alternatively, the light emitting layer 8d may be directly stacked on the hole injection layer 8b without providing the interlayer 8c. Since the bank 13 is formed to have a uniform thickness with little irregularities by the short-circuit body 50, the liquid material that becomes the light emitting layer 8d and the interlayer 8c does not leak over the bank 13, so that the light emitting layer 8d Good patterning is possible without uneven thickness. In particular, when the light emitting layer 8 d is formed of different materials that emit light of different colors for each column, it is not necessary to mix the materials of different colors by the bank 13.

次いで、図９に示すように、バンク１３の上の正孔注入層８ｂの上面と、バンク１３の開口部１３ａ内の発光層８ｄの上面に、対向電極８ｅを一面に成膜し、発光層８ｄを覆う対向電極８ｅを形成する。
例えば、本実施形態の場合、Ｃａを蒸着法で３０ｎｍの厚みに成膜した後、さらに、低抵抗であり安定した性状を有するＡｌを蒸着法で５００ｎｍの厚みに成膜して、対向電極８ｅを形成した。
この対向電極８ｅが成膜されたことで、ＥＬ素子８が形成されて、ＥＬパネル１が製造される。
そして、基板１０上に形成された各ＥＬパネル１をそれぞれ短絡体５０から分断するように切り離すことで、ＥＬパネル１が完成する。 Next, as shown in FIG. 9, a counter electrode 8 e is formed on the upper surface of the hole injection layer 8 b on the bank 13 and the upper surface of the light emitting layer 8 d in the opening 13 a of the bank 13. A counter electrode 8e covering 8d is formed.
For example, in the case of the present embodiment, after depositing Ca to a thickness of 30 nm by the vapor deposition method, further depositing Al having a low resistance and stable properties to a thickness of 500 nm by the vapor deposition method, the counter electrode 8e. Formed.
By forming the counter electrode 8e, the EL element 8 is formed, and the EL panel 1 is manufactured.
And each EL panel 1 formed on the board | substrate 10 is cut off so that it may each divide | segment from the short circuit body 50, and the EL panel 1 is completed.

以上のように、本実施形態によれば、ＥＬパネル１を製造する過程で、スイッチトランジスタ５と駆動トランジスタ６の電極を形成する際に、その電極材料によって短絡体５０を形成することができる。
特に、短絡体５０は、基板１０の略中央からの放射線方向に沿うように折り返されてなる折返形状を有しているので、バンク１３を形成するためにポリイミド系樹脂材料溶液をスピンコートによって塗布する際に、短絡体５０の配置によらず、その溶液が略真円状に広がって各領域Ｒに略均一に拡散するようになるので、従来のように過剰な溶液の塗布を行わなくても、各領域Ｒにポリイミド系樹脂材料溶液を略均一に塗布して成膜することができる。そして、均一に成膜されたポリイミド系樹脂材料から好適なバンク１３を形成することができる。
従って、基板１０上に複数のＥＬパネル１をレイアウトして製造する際に、スピンコートによる液体の塗布工程を好適に行うことができ、各ＥＬパネル１の物性を安定させることができるので、ＥＬパネル１の生産性、製造特性を向上させることが可能になる。 As described above, according to the present embodiment, when the electrodes of the switch transistor 5 and the drive transistor 6 are formed in the process of manufacturing the EL panel 1, the short-circuit body 50 can be formed of the electrode material.
In particular, since the short-circuit body 50 has a folded shape that is folded back along the radiation direction from the approximate center of the substrate 10, a polyimide resin material solution is applied by spin coating to form the bank 13. In this case, the solution spreads in a substantially circular shape and diffuses substantially uniformly in each region R regardless of the arrangement of the short-circuit body 50, so that it is not necessary to apply an excessive solution as in the prior art. Also, the polyimide resin material solution can be applied almost uniformly to each region R to form a film. And the suitable bank 13 can be formed from the polyimide-type resin material uniformly formed into a film.
Therefore, when a plurality of EL panels 1 are laid out and manufactured on the substrate 10, a liquid application process by spin coating can be suitably performed, and the physical properties of each EL panel 1 can be stabilized. The productivity and manufacturing characteristics of the panel 1 can be improved.

なお、本発明は上記実施形態に限られるものではない。
例えば、図１６に示す短絡体６０のように、図中縦方向に延在し、横方向に折り返されてなる４本のショートバー６０ａと、図中横方向に延在し、縦方向に折り返されてなる４本のショートバー６０ｂが略直交するように配されているものであってもよい。このため、短絡体６０は、各ショートバー６０ａ、６０ｂの幅方向に複数の空隙部６０ｃを有し、これら空隙部６０ｃとショートバー６０ａ、６０ｂとの段差により凹凸が形成されている。
このような短絡体６０であっても、基板１０に対する略中央に滴下された液体をスピンコートにより塗り広げる際に、液体が各領域ＲにおけるＥＬパネル１部分と短絡体６０部分とを同じように広がり、基板１０の外側に向かって略均一に拡散するようになる。 The present invention is not limited to the above embodiment.
For example, like the short-circuit body 60 shown in FIG. 16, four short bars 60a extending in the vertical direction in the drawing and folded back in the horizontal direction, and extending in the horizontal direction in the drawing and folded up in the vertical direction. The four short bars 60b thus formed may be arranged so as to be substantially orthogonal. For this reason, the short circuit body 60 has a plurality of gaps 60c in the width direction of the respective short bars 60a and 60b, and irregularities are formed by steps between these gaps 60c and the short bars 60a and 60b.
Even in the case of such a short-circuit body 60, when the liquid dropped substantially in the center with respect to the substrate 10 is spread by spin coating, the liquid is similarly applied to the EL panel 1 portion and the short-circuit body 60 portion in each region R. It spreads and diffuses substantially uniformly toward the outside of the substrate 10.

また、図１７に示す短絡体７０のように、図中縦方向に延在し、横方向（ショートバーの幅方向）に長い無数の略矩形状のスリットが形成された４本のショートバー７０ａと、図中横方向に延在し、縦方向（ショートバーの幅方向）に長い無数の略矩形状のスリットが形成された４本のショートバー７０ｂが略直交するように配されているものであってもよい。なお、約１．５〜３．０ｍｍ幅のショートバーに、例えば、数十〜数百μｍの幅（短辺幅）のスリットである空隙部７０ｃが無数に形成されている。このため、これら空隙部７０ｃとショートバー７０ａ、７０ｂとの段差により凹凸が形成されている。空隙部７０ｃは、正方形でも、平行四辺形でもよく、また四角形以外の多角形であってもよい。このような構造の場合、図１の構造と比べてショートバーの実質的な長さが短くなるため、配線抵抗を低く抑えることができる。
また、図１８に示す短絡体８０のように、図中縦方向に延在し、無数の略円形（真円形、楕円形）の孔である空隙部８０ｃが形成された４本のショートバー８０ａと、図中横方向に延在し、無数の略円形（真円形、楕円形）の孔である空隙部８０ｃが形成された４本のショートバー８０ｂが略直交するように配されているものであってもよい。なお、約１．５〜３．０ｍｍ幅のショートバーに、例えば、数十〜数百μｍの径の孔が無数に形成されている。
このように、短絡体７０、８０の幅方向の表面にスリットや孔である空隙部による凹凸が形成されていれば、その短絡体７０、８０の表面の濡れ性が向上するので、基板１０に対する略中央に滴下された液体をスピンコートにより塗り広げる際に、液体が各領域ＲにおけるＥＬパネル１部分と短絡体部分とを同じように広がり、基板１０の外側に向かって略均一に拡散するようになる。また図１の構造と比べてショートバーの実質的な長さが短くなるため、配線抵抗を低く抑えることができる。 Further, like the short-circuit body 70 shown in FIG. 17, four short bars 70a extending in the vertical direction in the figure and formed with innumerable substantially rectangular slits in the horizontal direction (short bar width direction) are formed. And four short bars 70b extending in the horizontal direction in the figure and formed with innumerable substantially rectangular slits in the vertical direction (short bar width direction) are arranged so as to be substantially orthogonal to each other. It may be. In addition, innumerable void portions 70c, which are slits having a width (short side width) of several tens to several hundreds of μm, for example, are formed in a short bar having a width of about 1.5 to 3.0 mm. For this reason, the unevenness | corrugation is formed of the level | step difference of these space | gap part 70c and short bar 70a, 70b. The gap 70c may be a square, a parallelogram, or a polygon other than a quadrangle. In the case of such a structure, since the substantial length of the short bar is shorter than that in the structure of FIG. 1, the wiring resistance can be kept low.
Further, like the short-circuit body 80 shown in FIG. 18, four short bars 80a each extending in the vertical direction in the drawing and formed with an infinite number of substantially circular (true circular, elliptical) holes 80c. And four short bars 80b that extend in the horizontal direction in the figure and in which voids 80c that are innumerable substantially circular (true circular, elliptical) holes are formed are arranged so as to be substantially orthogonal to each other. It may be. For example, innumerable holes having a diameter of several tens to several hundreds of μm are formed in a short bar having a width of about 1.5 to 3.0 mm.
Thus, if the unevenness | corrugation by the space | gap part which is a slit or a hole is formed in the surface of the width direction of the short circuit bodies 70 and 80, since the wettability of the surface of the short circuit bodies 70 and 80 will improve, When the liquid dropped substantially in the center is spread by spin coating, the liquid spreads in the same manner in the EL panel 1 portion and the short-circuit body portion in each region R, and diffuses substantially uniformly toward the outside of the substrate 10. become. Further, since the substantial length of the short bar is shorter than that of the structure of FIG. 1, the wiring resistance can be suppressed low.

なお、以上の実施の形態においては、バンク１３となるポリイミド系樹脂材料溶液をスピンコートにより塗布して成膜する例を挙げて説明したが、本発明はこれに限定されるものではなく、例えば、平坦化膜を形成するためにアクリル樹脂材料溶液をスピンコートする場合であっても、本発明に係る短絡体５０（６０、７０、８０）であれば、略均一に塗布し成膜することができる。
また平坦化膜以外にも、例えば複数の画素Ｐにおいて共通の正孔輸送層となるとして遷移金属酸化物の代わりにＰＥＤＯＴ（ポリエチレンジオキシチオフェン）及びＰＳＳ（ポリスチレンスルホン酸）の混合物を含む液状体をスピンコートによって均一に成膜して形成してもよい。 In the above embodiment, the example in which the polyimide resin material solution to be the bank 13 is applied by spin coating is described. However, the present invention is not limited to this, for example, Even when the acrylic resin material solution is spin-coated to form a flattening film, if the short-circuiting body 50 (60, 70, 80) according to the present invention is applied, the film is applied almost uniformly. Can do.
In addition to the planarizing film, for example, a liquid containing a mixture of PEDOT (polyethylenedioxythiophene) and PSS (polystyrene sulfonic acid) instead of the transition metal oxide as a common hole transport layer in a plurality of pixels P May be formed uniformly by spin coating.

また、以上の実施の形態において、発光装置を表示装置であるＥＬパネルに適用した場合を例に説明したが、本発明はこれに限定されるものではなく、例えば、露光装置、光アドレッシング装置、照明装置、液晶表示装置などに本発明を適用してもよい。 In the above embodiment, the case where the light emitting device is applied to an EL panel which is a display device has been described as an example. However, the present invention is not limited to this, and for example, an exposure device, an optical addressing device, The present invention may be applied to lighting devices, liquid crystal display devices, and the like.

また、その他、具体的な細部構造等についても適宜に変更可能であることは勿論である。 In addition, it is needless to say that other specific detailed structures can be appropriately changed.

基板上にレイアウトされたＥＬパネルと、そのＥＬパネルが接続される短絡体を示す平面図である。It is a top view which shows the EL panel laid out on the board | substrate, and the short circuit body to which the EL panel is connected. ＥＬパネルの配線と短絡体の接続部分を示す拡大図である。It is an enlarged view which shows the connection part of the wiring of an EL panel, and a short circuit body. ＥＬパネルの画素の配置構成を示す平面図である。It is a top view which shows the arrangement configuration of the pixel of an EL panel. ＥＬパネルの概略構成を示す平面図である。It is a top view which shows schematic structure of EL panel. ＥＬパネルの一画素に相当する回路を示した回路図である。It is a circuit diagram showing a circuit corresponding to one pixel of an EL panel. ＥＬパネルの一画素を示した平面図である。It is the top view which showed one pixel of EL panel. 図６のVII−VII線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the VII-VII line of FIG. 図６のVIII−VIII線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the VIII-VIII line of FIG. 図１のIX−IX線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the IX-IX line of FIG. 基板の上面側に形成された薄膜トランジスタを示す断面図である。It is sectional drawing which shows the thin-film transistor formed in the upper surface side of a board | substrate. 基板の上面側に形成された薄膜トランジスタと層間絶縁膜を示す断面図である。It is sectional drawing which shows the thin-film transistor and interlayer insulation film which were formed in the upper surface side of the board | substrate. 基板の上面側に成膜されたバンクとなる材料層を示す断面図である。It is sectional drawing which shows the material layer used as the bank formed into a film on the upper surface side of the board | substrate. 基板の上面側に形成されたバンクを示す断面図である。It is sectional drawing which shows the bank formed in the upper surface side of the board | substrate. バンク及び開口部内に形成された正孔注入層を示す断面図である。It is sectional drawing which shows the positive hole injection layer formed in the bank and the opening part. 開口部内に形成された正孔注入層及びインターレイヤー及び発光層を示す断面図である。It is sectional drawing which shows the positive hole injection layer, interlayer, and light emitting layer which were formed in the opening part. 短絡体の変形例を示す平面図である。It is a top view which shows the modification of a short circuit body. 短絡体の変形例を示す平面図である。It is a top view which shows the modification of a short circuit body. 短絡体の変形例を示す平面図である。It is a top view which shows the modification of a short circuit body. 従来のショートバー（短絡体）を示す平面図である。It is a top view which shows the conventional short bar (short circuit body).

符号の説明Explanation of symbols

１ＥＬパネル（電子機器）
５スイッチトランジスタ（薄膜トランジスタ、駆動回路）
６駆動トランジスタ（薄膜トランジスタ、駆動回路）
８ＥＬ素子（光学素子）
８ａ画素電極
８ｂ正孔注入層
８ｃインターレイヤー
８ｄ発光層
８ｅ対向電極
１０基板
１１ゲート絶縁膜
１２層間絶縁膜
１３バンク
５０、６０、７０、８０短絡体
５０ｃ、６０ｃ、７０ｃ、８０ｃ空隙部
５５導電体
Ｒ領域
Ｔ配線 1 EL panel (electronic equipment)
5 Switch transistor (thin film transistor, drive circuit)
6 Driving transistor (Thin film transistor, driving circuit)
8 EL elements (optical elements)
8a Pixel electrode 8b Hole injection layer 8c Interlayer 8d Light emitting layer 8e Counter electrode 10 Substrate 11 Gate insulating film 12 Interlayer insulating film 13 Bank 50, 60, 70, 80 Short-circuiting body 50c, 60c, 70c, 80c Void 55 Conductor R region T wiring

Claims

基板上の複数の領域毎に、光学素子、前記光学素子を駆動する駆動回路をそれぞれ備える電子機器の製造方法であって、
少なくとも前記駆動回路の電極となる材料を含み、前記複数の領域を連続的に繋ぐとともに、前記駆動回路の電極と結線されている前記電子機器の複数の配線が電気的に接続され、幅方向に複数の空隙部を有し、前記基板の中央からの放射線方向に沿い折り返されている短絡体を形成する工程と、
前記複数の領域に液体をスピンコートにより塗布する工程と、
を備えることを特徴とする電子機器の製造方法。 For each of a plurality of regions on a substrate, an optical element, and a method for manufacturing an electronic device each including a drive circuit that drives the optical element,
Including at least a material to be an electrode of the drive circuit, continuously connecting the plurality of regions, and electrically connecting a plurality of wirings of the electronic device connected to the electrode of the drive circuit, in the width direction a step have a plurality of gap portions, to form a short-circuit member is folded back along the radiation direction from the center of the substrate,
Applying a liquid to the plurality of regions by spin coating;
A method for manufacturing an electronic device, comprising:

前記短絡体は、前記基板の外側と内側に向かい交互に折り返されてなる折返形状に形成されていることを特徴とする請求項１に記載の電子機器の製造方法。 The method of manufacturing an electronic device according to claim 1, wherein the short-circuit body is formed in a folded shape that is alternately folded toward the outside and the inside of the substrate.

前記短絡体と前記配線とは、導電体を介して接続されていることを特徴とする請求項１に記載の電子機器の製造方法。 The method for manufacturing an electronic device according to claim 1 , wherein the short-circuit body and the wiring are connected via a conductor.

基板上の複数の領域毎に、光学素子、前記光学素子を駆動する駆動回路をそれぞれ備える電子機器の複数の配線が電気的に接続される短絡体であって、
当該短絡体は、幅方向に複数の空隙部を有し、前記基板の中央からの放射線方向に沿い折り返されていることを特徴とする短絡体。 For each of a plurality of regions on the substrate , an optical element and a short circuit body to which a plurality of wirings of an electronic device each including a drive circuit for driving the optical element are electrically connected,
The short body, short-circuit body, characterized in that have a plurality of void portions in the width direction, are folded along the radial direction from the center of the substrate.

前記短絡体は、前記基板の外側と内側に向かい交互に折り返されてなる折返形状であることを特徴とする請求項４に記載の短絡体。 The short circuit body according to claim 4 , wherein the short circuit body has a folded shape that is alternately folded toward the outside and the inside of the substrate.