JP2004128747A - 差動出力回路，及びそれを用いた回路 - Google Patents
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Abstract
【課題】周波数帯域幅が広い差動出力回路を提供する。
【解決手段】差動出力回路（２）は，第１入力信号（ＮＴ）が入力される第１入力端子（２１）と，第１入力信号（ＮＴ）の否定論理である第２入力信号（ＮＢ）が入力される第２入力端子（２２）と，第１ＮチャネルＭＩＳＦＥＴ（２３）と，第２ＮチャネルＭＩＳＦＥＴ（２４）と，第１ＰチャネルＭＩＳＦＥＴ（２５）と，第２ＰチャネルＭＩＳＦＥＴ（２６）と，第１出力端子（２９）と，第２出力端子（３０）と，第１出力端子（２９）と第２出力端子（３０）の間に介設された抵抗素子（３１）とを備えている。
【選択図】 図１
【解決手段】差動出力回路（２）は，第１入力信号（ＮＴ）が入力される第１入力端子（２１）と，第１入力信号（ＮＴ）の否定論理である第２入力信号（ＮＢ）が入力される第２入力端子（２２）と，第１ＮチャネルＭＩＳＦＥＴ（２３）と，第２ＮチャネルＭＩＳＦＥＴ（２４）と，第１ＰチャネルＭＩＳＦＥＴ（２５）と，第２ＰチャネルＭＩＳＦＥＴ（２６）と，第１出力端子（２９）と，第２出力端子（３０）と，第１出力端子（２９）と第２出力端子（３０）の間に介設された抵抗素子（３１）とを備えている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は，差動出力回路に関する。本発明は，特に，互いに相補である２つの入力信号が入力され，該入力信号に応答して互いに相補である２つの出力信号を出力する差動出力回路に関する。
【０００２】
【従来の技術】
半導体集積回路には，互いに相補である２つの入力信号が入力され，該入力信号に応答して互いに相補である２つの出力信号を出力する差動出力回路が組み込まれることがある。差動出力回路は，製造バラツキの影響を受けにくく，更に，ノイズに強い。このような利点を有する差動出力回路は，携帯電話の送受信回路を初めとして，広い用途で使用される。
【０００３】
差動出力回路は，出力端子と該出力端子に接続される負荷とのインピーダンス整合性が確保され，出力端子から出力される出力信号の波形歪みが防止されることが望まれる。特許文献１は，差動出力回路のインピーダンス整合性を確保し，出力信号の波形歪みを防止するために，差動出力回路を構成する電界効果トランジスタの寄生容量が出力端子に与える悪影響をインダクタンス素子（誘導素子）を用いて防止することを開示している。
【０００４】
更に，差動出力回路の動作を高速化するために，差動出力回路にパストランジスタロジックを採用する技術が特許文献２に開示されている。論理ゲートの入力としてゲートだけでなく、ソースあるいはドレインをも用いるパストランジスタロジックは，動作の高速化が可能である以外にも，消費電力を低減でき，トランジスタ数が少ないという利点をも有している。
【０００５】
図８は，特許文献２に開示された差動出力回路を示している。公知のその差動出力回路１０２は，互いに相補である２つの信号Ｐ，／Ｐを出力する論理回路１０１とともに使用される。論理回路１０１は，ＮチャネルＭＯＳトランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｒａｎｓｉｓｔｏｒ）ＭＮ１３〜ＭＮ２０によって構成されている。論理回路１０１には，入力ＩＡ及び入力ＩＢと，それらの否定論理である入力／ＩＡ，／ＩＢとが入力される。論理回路１０１は，入力ＩＡ及び入力ＩＢの排他的論理和を信号Ｐとして出力し，出力信号Ｐの否定論理を信号／Ｐとして出力する。
【０００６】
差動出力回路１０２は，ＰチャネルＭＯＳトランジスタＭＰ１１，１２を使用するにも関わらず，その動作は高速である。一般に，ＰチャネルＭＯＳトランジスタは，その動作がＮチャネルＭＯＳトランジスタよりも遅いという特性を有する。従って，ＰチャネルＭＯＳトランジスタを使用して信号のプルアップを行うことは，高速動作の実現のためには不利である。しかし，図８に開示された出力回路では，出力信号Ｏ，出力信号／Ｏのプルアップが，ＰチャネルＭＯＳトランジスタＭＰ１１，１２に加えて，出力信号Ｐ及び出力信号／Ｐをプルアップするトランジスタ（即ち，ＮチャネルＭＯＳトランジスタＭＮ１３）によって行われるため，ある程度高速に出力信号Ｏ，出力信号／Ｏのプルアップを行うことができる。
【０００７】
【特許文献１】
特開平９−１６２６５３号公報
【特許文献２】
特公平７−１６１５８号公報
【０００８】
差動出力回路は，その周波数帯域幅が広いことが望まれる。
【０００９】
更に，差動出力回路は，一層に高い周波数で動作可能であることが望まれる。
【００１０】
【発明が解決しようとする課題】
本発明の目的は，周波数帯域幅が広い差動出力回路を提供することにある。
【００１１】
本発明の他の目的は，高い周波数で動作可能な差動出力回路を提供することにある。
【００１２】
【課題を解決するための手段】
以下に，［発明の実施の形態］で使用される番号・符号を用いて，上記の目的を達成するための手段を説明する。これらの番号・符号は，［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明による差動出力回路（２）は，第１入力信号（ＮＴ）が入力される第１入力端子（２１）と，第１入力信号（ＮＴ）の否定論理である第２入力信号（ＮＢ）が入力される第２入力端子（２２）と，第１ＮチャネルＭＩＳＦＥＴ（２３）と，第２ＮチャネルＭＩＳＦＥＴ（２４）と，第１ＰチャネルＭＩＳＦＥＴ（２５）と，第２ＰチャネルＭＩＳＦＥＴ（２６）と，第１出力端子（２９）と，第２出力端子（３０）と，第１出力端子（２９）と第２出力端子（３０）の間に介設された抵抗素子（３１）とを備えている。第１ＮチャネルＭＩＳＦＥＴ（２３）のソースは，第１入力端子（２１）に接続され，第１ＮチャネルＭＩＳＦＥＴ（２３）のゲートには，電源電位（ＶＤＤ）が供給され，第１ＮチャネルＭＩＳＦＥＴ（２３）のドレインは，第１出力端子（２９）に接続されている。第２ＮチャネルＭＩＳＦＥＴ（２４）のソースは，第２入力端子（２２）に接続され，第２ＮチャネルＭＩＳＦＥＴ（２４）のゲートには，電源電位（ＶＤＤ）が供給され，第２ＮチャネルＭＩＳＦＥＴ（２４）のドレインは，第２出力端子（３０）に接続されている。第１ＰチャネルＭＩＳＦＥＴ（２５）と第２ＰチャネルＭＩＳＦＥＴ（２６）のソースには，いずれも，電源電位（ＶＤＤ）が供給されている。第１ＰチャネルＭＩＳＦＥＴ（２５）のゲートは，第２入力端子（２２）に接続され，第１ＰチャネルＭＩＳＦＥＴ（２５）のドレインは，第１出力端子（２９）に接続されている。第２ＰチャネルＭＩＳＦＥＴ（２６）のゲートは，第１入力端子（２１）に接続され，第２ＰチャネルＭＩＳＦＥＴ（２６）のドレインは，第２出力端子（３０）に接続されている。このような構成を有する差動出力回路（２）は，第１出力端子（２９）と第２出力端子（３０）の間に抵抗素子（３１）が接続されていることにより，第１出力端子（２９）及び第２出力端子（３０）から，第１入力端子（２１）及び第２入力端子（２２）に負帰還がかかる負帰還ループが形成される。負帰還ループの形成は，差動出力回路（２）の周波数帯域を有効に拡大する。
【００１４】
本発明による差動出力回路（２’）は，第１入力信号（ＮＴ）が入力される第１入力端子（２１），第１入力信号（ＮＴ）の否定論理である第２入力信号（ＮＢ）が入力される第２入力端子（２２）と，第１ＮチャネルＭＩＳＦＥＴ（２３）と，第２ＮチャネルＭＩＳＦＥＴ（２４）と，第１ＰチャネルＭＩＳＦＥＴ（２５）と，第２ＰチャネルＭＩＳＦＥＴ（２６）と，第１出力端子（２９）と，第２出力端子（３０）と，抵抗素子（３１，３４，３６）と，誘導素子（３２，３３，３５）とを備えている。第１ＮチャネルＭＩＳＦＥＴ（２３）のソースは，第１入力端子（２１）に接続され，第１ＮチャネルＭＩＳＦＥＴ（２３）のゲートには，電源電位（ＶＤＤ）が供給され，第１ＮチャネルＭＩＳＦＥＴ（２３）のドレインは，第１出力端子（２９）に接続されている。第２ＮチャネルＭＩＳＦＥＴ（２４）のソースは，第２入力端子（２２）に接続され，第２ＮチャネルＭＩＳＦＥＴ（２４）のゲートには，電源電位（ＶＤＤ）が供給され，第２ＮチャネルＭＩＳＦＥＴ（２４）のドレインは，第２出力端子（３０）に接続されている。第１ＰチャネルＭＩＳＦＥＴ（２５）と第２ＰチャネルＭＩＳＦＥＴ（２６）のソースには，電源電位（ＶＤＤ）が供給されている。第１ＰチャネルＭＩＳＦＥＴ（２５）のゲートは，第２入力端子（２２）に接続され，第１ＰチャネルＭＩＳＦＥＴ（２５）のドレインは，第１出力端子（２９）に接続されている。第２ＰチャネルＭＩＳＦＥＴ（２６）のゲートは，第１入力端子（２１）に接続され，第２ＰチャネルＭＩＳＦＥＴ（２６）のドレインは，第２出力端子（３０）に接続されている。抵抗素子（３１，３４，３６）と誘導素子（３２，３３，３５）とは，第１出力端子（２９）と第２出力端子（３０）との間に直列に介設されている。このような差動出力回路（２’）は，第１出力端子（２９）と第２出力端子（３０）の間に，抵抗素子（３１，３４，３６）と誘導素子（３２，３３，３５）とが直列に接続されていることにより，第１出力端子（２９）及び第２出力端子（３０）から，第１入力端子（２１）及び第２入力端子（２２）に負帰還がかかる負帰還ループが形成される。負帰還ループの形成は，差動出力回路（２’）の周波数帯域を有効に拡大する。更に，第１出力端子（２９）及び第２出力端子（３０）に接続される回路の入力容量，及び第１出力端子（２９）及び第２出力端子（３０）の寄生容量等から構成される容量性インピーダンスが，誘導素子（３２，３３，３５）が有する誘導性インピーダンスによって補償される。このため，高周波領域におけるゲインの低下が抑制され，差動出力回路（２’）の周波数帯域が一層に拡大される。
【００１５】
誘導素子（３１，３３）が，第１誘導素子（３１）と，第１誘導素子（３１）とインダクタンスが実質的に等しい第２誘導素子（３３）とを含み，第１誘導素子（３１）が，抵抗素子（３１）の一の端子と第１出力端子（２９）との間に介設され，第２誘導素子（３３）が，抵抗素子（３１）の他の端子と第２出力端子（３０）との間に介設される回路構成は，差動出力回路（２’）の回路構成を対称化し，第１出力端子（２９）及び第２出力端子（３０）から出力される出力信号の対称性を向上できる点で好適である。
【００１６】
同様に， 抵抗素子（３４，３６）が，第１抵抗素子（３４）と，抵抗が第１抵抗素子（３４）と実質的に等しい第２抵抗素子（３６）とを含み，第１抵抗素子（３４）が，誘導素子（３５）の一の端子と第１出力端子（２９）との間に介設され，第２抵抗素子（３６）が，誘導素子（３５）の他の端子と第２出力端子（３０）との間に介設される回路構成は，差動出力回路（２’）の回路構成を対称化し，第１出力端子（２９）及び第２出力端子（３０）から出力される出力信号の対称性を向上できる点で好適である。
【００１７】
本発明による差動出力回路（２”）は，第１入力信号（ＮＴ）が入力される第１入力端子（２１）と，第１入力信号（ＮＴ）の否定論理である第２入力信号（ＮＢ）が入力される第２入力端子（２２）と，第１出力端子（２９）と，第２出力端子（３０）と，第１入力信号（ＮＴ）と第２入力信号（ＮＢ）とに応答して，第１出力端子（２９）に第１出力信号を出力し，第２出力端子（３０）に第１出力信号の否定論理である第２出力信号を出力する出力回路と，第１出力端子（２９）と第２出力端子（３０）との間に介設された誘導素子（３７）とを備えている。当該差動出力回路（２”）は，第１出力端子（２９）及び第２出力端子（３０）に接続される回路の入力容量，及び第１出力端子（２９）及び第２出力端子（３０）の寄生容量等から構成される容量性インピーダンスと，誘導素子（３２，３３，３５）が有する誘導性インピーダンスとが共振する共振周波数の近傍でゲインが高くなり，該共振周波数の近傍の周波数を有する信号を好適に増幅可能である。当該差動出力回路（２”）は，周期信号，例えば，高い周波数を有するクロック信号，正弦波信号の増幅に好適に使用される。
【００１８】
上述の差動出力回路（２，２’，２”）の使用は，第１入力信号（ＮＴ）と第２入力信号（ＮＢ）とのプルアップが，ＮチャネルＭＩＳＦＥＴ（１１，１３）によって行われる場合に，特に好適である。
【００１９】
【発明の実施の形態】
以下，添付図面を参照しながら，本発明による差動出力回路の実施の形態を説明する。
【００２０】
（実施の第１形態）
図１は，本発明による差動出力回路実施の第１形態では，差動出力回路２が論理回路１とともに設けられている。差動出力回路２は，論理回路１に接続されている。論理回路１と差動出力回路２とは，一の半導体チップ上にモノリシックに集積化され，論理回路１と差動出力回路２とは，一の半導体集積回路を構成する。
【００２１】
論理回路１は，入力信号ＩＴと，入力信号ＩＴの否定論理である入力信号ＩＢとが供給され，該入力信号ＩＴの正論理である信号ＮＴと，その否定論理である信号ＮＢとを出力するバッファ回路である。論理回路１は，ＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１１〜１４と，電源電位ＶＤＤを有する電源端子１５，１７と，接地電位ＶＳＳを有する接地端子１６，１８とを含む。ＮチャネルＭＯＳＦＥＴ１１のドレインは，電源端子１５に接続され，ＮチャネルＭＯＳＦＥＴ１１のソースは，ＮチャネルＭＯＳＦＥＴ１２のドレインに接続されている。ＮチャネルＭＯＳＦＥＴ１２のソースは，接地端子１６に接続されている。ＮチャネルＭＯＳＦＥＴ１３のドレインは，電源端子１７に接続され，ＮチャネルＭＯＳＦＥＴ１３のソースは，ＮチャネルＭＯＳＦＥＴ１４のドレインに接続されている。ＮチャネルＭＯＳＦＥＴ１４のソースは，接地端子１８に接続されている。ＮチャネルＭＯＳＦＥＴ１１とＮチャネルＭＯＳＦＥＴ１４のゲートには，入力信号ＩＴが供給され，ＮチャネルＭＯＳＦＥＴ１２とＮチャネルＭＯＳＦＥＴ１３のゲートには，入力信号ＩＴの否定論理である入力信号ＩＢとが供給される。信号ＮＴは，ＮチャネルＭＯＳＦＥＴ１１のソースから出力され，信号ＮＢは，ＮチャネルＭＯＳＦＥＴ１３のソースから出力される。
【００２２】
差動出力回路２は，信号ＮＴ，及び信号ＮＢの正論理を，それぞれ，出力信号ＯＴ，及び出力信号ＯＢとして出力する。より詳細には，差動出力回路２は，入力端子２１，２２と，ＮチャネルＭＯＳＦＥＴ２３，２４と，ＰチャネルＭＯＳＦＥＴ２５，２６と，電源電位ＶＤＤを有する電源端子２７，２８と，出力端子２９，３０と，抵抗素子３１とを備えている。
【００２３】
差動出力回路２の入力端子２１には，論理回路１から信号ＮＴが供給され，入力端子２２には，論理回路１から信号ＮＢが供給される。入力端子２１は，ＮチャネルＭＯＳＦＥＴ２３のソースに接続されている。ＮチャネルＭＯＳＦＥＴ２３のゲートは，電源端子２７に接続され，ＮチャネルＭＯＳＦＥＴ２３のドレインは，出力端子２９に接続されている。ＮチャネルＭＯＳＦＥＴ２３のドレインは，更に，ＰチャネルＭＯＳＦＥＴ２５のドレインに接続されている。ＰチャネルＭＯＳＦＥＴ２５のソースは，電源端子２７に接続され，ＰチャネルＭＯＳＦＥＴ２５のゲートは，入力端子２２に接続されている。
【００２４】
入力端子２２は，ＮチャネルＭＯＳＦＥＴ２４のソースに接続されている。ＮチャネルＭＯＳＦＥＴ２４のゲートには，電源端子２８に接続され，ＮチャネルＭＯＳＦＥＴ２４のドレインは，出力端子３０に接続されている。ＮチャネルＭＯＳＦＥＴ２４のドレインは，更に，ＰチャネルＭＯＳＦＥＴ２６のドレインに接続されている。ＰチャネルＭＯＳＦＥＴ２６のソースは，電源端子２８に接続され，ＰチャネルＭＯＳＦＥＴ２６のゲートは，入力端子２１に接続されている。
【００２５】
出力信号ＯＴと出力信号ＯＢとは，それぞれ，出力端子２９と出力端子３０とから出力される。この出力端子２９と出力端子３０との間には，抵抗素子３１が介設されている。後述されるように抵抗素子３１は，差動出力回路２の周波数帯域幅を広げる役割を果たす。
【００２６】
差動出力回路２は，以下の動作により，信号ＮＴ及び信号ＮＢの正論理である出力信号ＯＴ及び出力信号ＯＢを出力する。信号ＮＴが”Ｈｉｇｈ”レベル，信号ＮＢが”Ｌｏｗ” レベルである，即ち，信号ＮＴの電位はＶＤＤ−ＶＴであり，信号ＮＢの電位はＶＳＳであるとする。入力端子２１は”Ｈｉｇｈ”レベルになり，入力端子２２は”Ｌｏｗ”レベルになる。ゲートに入力端子２２が接続されているＰチャネルＭＯＳＦＥＴ２５はオン状態になり，ＰチャネルＭＯＳＦＥＴ２５は，出力端子２９を電源電位ＶＤＤにプルアップする。出力端子２９から出力される出力信号ＯＴは，信号ＮＴと同じく”Ｈｉｇｈ”レベルになる。一方，ゲートに入力端子２１が接続されているＰチャネルＭＯＳＦＥＴ２６はオフ状態になる。ＰチャネルＭＯＳＦＥＴ２６のドレインに接続されている出力端子３０には，入力端子２２から，常にオン状態であるＮチャネルＭＯＳＦＥＴ２７を介して”Ｌｏｗ”レベルの電位が供給される。出力端子３０が出力する出力信号ＯＢは，信号ＮＢと同じく”Ｌｏｗ”レベルになる。信号ＮＴが”Ｌｏｗ”レベル，信号ＮＢが”Ｈｉｇｈ”レベルである場合，差動出力回路２は，上記の動作と相補である動作を行う。このように，差動出力回路２は，信号ＮＴ及び信号ＮＢの正論理を，それぞれ，出力信号ＯＴ及び出力信号ＯＢとして出力する。
【００２７】
出力信号ＯＴ及び出力信号ＯＢのプルアップには，ＰチャネルＭＯＳトランジスタ２５，及び２６が使用されているが，差動出力回路２の動作の高速性は損なわれない。これは，出力信号ＯＴ及び出力信号ＯＢのプルアップが，ＰチャネルＭＯＳトランジスタ２５，及び２６に加え，信号ＮＴ及び信号ＮＢをそれぞれプルアップするトランジスタ（即ち，Ｎチャネルトランジスタ１１，１３）によって行われるためである。このような動作は，差動出力回路２の動作の高速性を有効に維持する。
【００２８】
更に，本実施の形態では，出力端子２９と出力端子３０との間に抵抗素子３１が介設されていることにより，差動出力回路２の周波数帯域が広げられている。抵抗素子３１が出力端子２９と出力端子３０との間に接続されることにより，出力端子２９，３０から入力端子２１，２２に負帰還がかかっている。例えば，出力端子２９の電位が上昇すると，抵抗素子３１を通じて出力端子３０の電位が上昇する。出力端子３０の電位の上昇により，ＮチャネルＭＯＳＦＥＴ２４を介して出力端子３０に接続されている入力端子２２の電位も上昇する。入力端子２２の電位の上昇により，ＰチャネルＭＯＳＦＥＴ２５のゲートの電位が上昇し，ＰチャネルＭＯＳＦＥＴ２５のドレインに接続された出力端子２９の電位は下がる。逆に，出力端子３０の電位が上昇すると，抵抗素子３１を通じて出力端子２９の電位が上昇し，入力端子２１の電位が上昇し，入力端子２１の電位の上昇によってＰチャネルＭＯＳＦＥＴ２５のゲートの電位が上昇し，ＰチャネルＭＯＳＦＥＴ２５のドレインに接続された出力端子２９の電位は下がる。このように，出力端子２９，３０から入力端子２１，２２に負帰還がかかるため，差動出力回路２のゲインは負帰還の帰還率によって支配され，差動出力回路２のゲインの信号ＮＴ，ＮＢの周波数への依存性が小さくなる。このため，差動出力回路２の周波数帯域は広くなる。
【００２９】
図７は，本実施の形態の差動出力回路２の周波数特性と，図８に示された公知の差動出力回路１０２の周波数特性とを示すグラフである。図７のグラフの縦軸は，差動出力回路のゲインを示し，横軸は，周波数を示している。曲線４１は，差動出力回路２の周波数特性を示し，曲線４４は，公知の差動出力回路１０２の周波数特性を示している。これらの周波数特性は，ＳＰＩＣＥによるシミュレーションによって得られている。本実施の形態の差動出力回路２は，負帰還がかかっているためそのゲインは低い。しかし，本実施の形態の差動出力回路２は，周波数特性において優れている。回路の遮断周波数は，一般に，ゲインが低周波ゲインよりも３ｄＢだけ減少する周波数で定義されるが，図７のグラフから明らかであるように，差動出力回路２の遮断周波数は，公知の差動出力回路１０２の遮断周波数よりも高い。これは，本実施の形態の差動出力回路２は，周波数帯域が広がることを示している。
【００３０】
以上に説明されているように，本実施の形態の差動出力回路２は，出力端子２９と出力端子３０との間に介設された抵抗素子３１の作用により，広い周波数帯域を有している。これにより，本実施の形態の差動出力回路２は，一層に高速に動作可能である。
【００３１】
本実施の形態において，信号ＮＴと，その否定論理である信号ＮＢとを供給する他の論理回路が，バッファ回路である論理回路１の代わりに使用され得ることは明らかである。例えば，図２に示されているように，ＮチャネルＭＯＳＦＥＴ４５〜６０で構成される論理回路１’が論理回路１の代わりに使用され得る。論理回路１’は，互いに相補である１対の入力信号Ｉ０Ｔ，Ｉ０Ｂと，互いに相補である１対の入力信号Ｉ１Ｔ，Ｉ１Ｂとが供給され，これら信号対のいずれかを信号ＮＴ，ＮＢとして出力するセレクタ回路である。論理回路１’は，互いに相補であるセレクタ信号ＩＳＬＴ，ＩＳＬＢが供給される。論理回路１’は，セレクタ信号ＩＳＬＴが”Ｌｏｗ”レベル，セレクタ信号ＩＳＬＢが”Ｈｉｇｈ”レベルであるとき，入力信号Ｉ０Ｔ，Ｉ０Ｂを，それぞれ信号ＮＴ，及び信号ＮＢとして出力し，セレクタ信号ＩＳＬＴが”Ｈｉｇｈ”レベル，セレクタ信号ＩＳＬＢが”Ｌｏｗ”レベルであるとき，入力信号Ｉ１Ｔ，Ｉ１Ｂを，それぞれ信号ＮＴ，及び信号ＮＢとして出力する。更に例えば，図３に示されているように，ＮチャネルＭＯＳＦＥＴ６１〜７２で構成される論理回路１”が論理回路１の代わりに使用され得る。論理回路１”は，互いに相補であるクロック信号ＩＣＴ，ＩＣＢに同期して，互いに相補である入力信号ＩＴ，ＩＢをラッチするラッチ回路である。
【００３２】
（実施の第２形態）
図４は，本発明による差動出力回路の実施の第２形態を示す。実施の第２形態では，抵抗素子３１と出力端子２９との間に誘導素子（コイル）３２が挿入され，抵抗素子３１と出力端子３０との間に，誘導素子３３が挿入される。即ち，出力端子２９と出力端子３０との間には，誘導素子３２，抵抗素子３１，及び誘導素子３３とが直列に接続されている。誘導素子３２と誘導素子３３とのインダクタンスは，実質的に同一である。誘導素子３２と誘導素子３３とが挿入された実施の第２形態の差動出力回路は，以後，差動出力回路２’と記述される。
【００３３】
実施の第２形態の差動出力回路２’は，実施の第１形態の差動出力回路２と同様に，出力端子２９と出力端子３０との間に抵抗素子３１，誘導素子３２及び誘導素子３３が挿入されることによって出力端子２９，３０から入力端子２１，２２に負帰還が施され，周波数帯域が拡大されている。
【００３４】
更に，実施の第２形態では，誘導素子３２及び誘導素子３３が挿入されることにより，差動出力回路２’の周波数帯域が一層に拡大されている。差動出力回路２の高周波領域におけるゲインの減少は，差動出力回路２の出力端子２９，３０に接続される後段回路の入力容量，出力端子２９，３０と該後段回路とを接続する配線の容量，出力端子２９，３０の寄生容量等からなる負荷容量に起因する。誘導素子３２及び誘導素子３３は，この負荷容量をキャンセルし，差動出力回路２の周波数帯域を一層に広くする。
【００３５】
図７の曲線４２は，誘導素子３２及び誘導素子３３が挿入された，実施の第２形態の差動出力回路２’の周波数特性を示している。実施の第２形態の差動出力回路２’の周波数特性は，ＳＰＩＣＥによるシミュレーションによって得られている。図７のグラフは，誘導素子３２及び誘導素子３３が挿入された，実施の第２形態の差動出力回路２’は，図８の公知の差動出力回路１０２及び実施の第１形態の差動出力回路２よりも遮断周波数が高く，周波数帯域が広いことを示している。
【００３６】
実施の第２形態において，出力端子２９と出力端子３０との間には，他の形態によって抵抗素子と誘導素子とが直列に接続され得る。例えば，図５に示されているように，出力端子２９と出力端子３０との間に，抵抗素子３４と，誘導素子３５と，抵抗素子３４と同一の抵抗を有する抵抗素子３６が直列に接続されることが可能であり，また，一の抵抗素子と一の誘導素子とが出力端子２９と出力端子３０との間に接続されることが可能である。
【００３７】
出力端子２９と出力端子３０との間に介設される抵抗素子と誘導素子とは，対称的に接続されることが好適である。例えば，図４の差動出力回路２’では，抵抗素子３１の一の端子と出力端子２９との間に誘導素子３２が接続され，抵抗素子３１の一の端子と出力端子３０との間に，誘導素子３２と同一のインダクタンスを有する誘導素子３３が接続され，抵抗素子３１と誘導素子３２，３３は，出力端子２９と出力端子３０とに対して対称的に接続されている。更に，図５の差動出力回路２’では，誘導素子３５の一の端子と出力端子２９との間に抵抗素子３４が接続され，誘導素子３５の一の端子と出力端子３０との間に，抵抗素子３４と同一の抵抗を有する抵抗素子３６が接続され，抵抗素子３４，３６と誘導素子３５とは，出力端子２９と出力端子３０とに対して対称的に接続されている。このように，出力端子２９と出力端子３０との間に介設される抵抗素子と誘導素子とが対称的に接続されることは，出力端子２９と出力端子３０とからそれぞれ出力される出力信号ＯＴ，ＯＢの対称性を高め，出力端子２９と出力端子３０とに接続される後段回路の動作の信頼性を効果的に向上する。
【００３８】
また，実施の第２形態においても実施の第１形態と同様に，信号ＮＴと，その否定論理である信号ＮＢとを供給する他の論理回路が，バッファ回路である論理回路１の代わりに使用され得ることは明らかである。
【００３９】
（実施の第３形態）
図６は，本発明による差動出力回路の実施の第３形態を示す。実施の第３形態では，実施の第１形態の差動出力回路２の抵抗素子３１が，誘導素子３７に置換されている。即ち，実施の第３形態では，出力端子２９と出力端子３０との間に，誘導素子３７が接続されている。誘導素子３７は，他の素子を介さずに直接に出力端子２９及び出力端子３０に接続されている。抵抗素子３１の代わりに誘導素子３７が使用される実施の第３形態の差動出力回路は，以下，差動出力回路２”と記述される。
【００４０】
図７の曲線４３は，実施の第３形態の差動出力回路２”の周波数特性を示している。実施の第３形態の差動出力回路２”は，出力端子２９，３０の負荷容量と誘導素子３７とが共振する共振周波数において，ゲインのピークを有する。出力端子２９，３０の間に抵抗素子が挿入されていないため，ゲインの最大値は，実施の第２形態の差動出力回路２’よりも大きい。差動出力回路２”の低周波ゲインは小さい。
【００４１】
このような周波数特性を有する差動出力回路２”は，高い周波数を有する周期信号，例えば，高周波クロック信号及び高周波正弦波信号の増幅に好適である。図６に示された論理回路１の入力信号ＩＴ，ＩＢとして，互いに相補であるクロック信号を入力することにより，差動出力回路２”に相補であるクロック信号を供給することが可能である。更に，入力信号ＩＴ，ＩＢとして，互いにπだけ位相が異なる正弦波信号を入力することにより，差動出力回路２”にπだけ位相が異なる正弦波信号を供給することが可能である。差動出力回路２”に供給される周期信号の周波数を上述の共振周波数に実質的に一致させることにより，該周期信号を好適に増幅することができる。
【００４２】
【発明の効果】
本発明により，周波数帯域幅が広い差動出力回路が提供される。
【００４３】
また，本発明により，高い周波数で動作可能な差動出力回路が提供される。
【図面の簡単な説明】
【図１】図１は，本発明による差動出力回路の実施の第１形態を示す。
【図２】図２は，実施の第１形態の差動出力回路の変形例を示す。
【図３】図３は，実施の第１形態の差動出力回路の他の変形例を示す。
【図４】図４は，本発明による差動出力回路の実施の第２形態を示す。
【図５】図５は，実施の第２形態の差動出力回路の変形例を示す。
【図６】図６は，本発明による差動出力回路の実施の第３形態を示す。
【図７】図７は，実施の第１形態乃至第３形態の差動出力回路，及び従来の差動出力回路の周波数特性を示す。
【図８】図８は，従来の差動出力回路を示す。
【符号の説明】
１，１’，１”：論理回路
２，２’，２”：差動出力回路
１１〜１４，４５〜７２：ＮチャネルＭＯＳＦＥＴ
１５，１７：電源端子
１６，１８：接地端子
２１，２２：入力端子
２３，２４：ＮチャネルＭＯＳＦＥＴ
２５，２６：ＰチャネルＭＯＳＦＥＴ
２７，２８：電源端子
２９，３０：出力端子
３１，３４，３６：抵抗素子
３２，３３，３５：誘導素子
【発明の属する技術分野】
本発明は，差動出力回路に関する。本発明は，特に，互いに相補である２つの入力信号が入力され，該入力信号に応答して互いに相補である２つの出力信号を出力する差動出力回路に関する。
【０００２】
【従来の技術】
半導体集積回路には，互いに相補である２つの入力信号が入力され，該入力信号に応答して互いに相補である２つの出力信号を出力する差動出力回路が組み込まれることがある。差動出力回路は，製造バラツキの影響を受けにくく，更に，ノイズに強い。このような利点を有する差動出力回路は，携帯電話の送受信回路を初めとして，広い用途で使用される。
【０００３】
差動出力回路は，出力端子と該出力端子に接続される負荷とのインピーダンス整合性が確保され，出力端子から出力される出力信号の波形歪みが防止されることが望まれる。特許文献１は，差動出力回路のインピーダンス整合性を確保し，出力信号の波形歪みを防止するために，差動出力回路を構成する電界効果トランジスタの寄生容量が出力端子に与える悪影響をインダクタンス素子（誘導素子）を用いて防止することを開示している。
【０００４】
更に，差動出力回路の動作を高速化するために，差動出力回路にパストランジスタロジックを採用する技術が特許文献２に開示されている。論理ゲートの入力としてゲートだけでなく、ソースあるいはドレインをも用いるパストランジスタロジックは，動作の高速化が可能である以外にも，消費電力を低減でき，トランジスタ数が少ないという利点をも有している。
【０００５】
図８は，特許文献２に開示された差動出力回路を示している。公知のその差動出力回路１０２は，互いに相補である２つの信号Ｐ，／Ｐを出力する論理回路１０１とともに使用される。論理回路１０１は，ＮチャネルＭＯＳトランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｒａｎｓｉｓｔｏｒ）ＭＮ１３〜ＭＮ２０によって構成されている。論理回路１０１には，入力ＩＡ及び入力ＩＢと，それらの否定論理である入力／ＩＡ，／ＩＢとが入力される。論理回路１０１は，入力ＩＡ及び入力ＩＢの排他的論理和を信号Ｐとして出力し，出力信号Ｐの否定論理を信号／Ｐとして出力する。
【０００６】
差動出力回路１０２は，ＰチャネルＭＯＳトランジスタＭＰ１１，１２を使用するにも関わらず，その動作は高速である。一般に，ＰチャネルＭＯＳトランジスタは，その動作がＮチャネルＭＯＳトランジスタよりも遅いという特性を有する。従って，ＰチャネルＭＯＳトランジスタを使用して信号のプルアップを行うことは，高速動作の実現のためには不利である。しかし，図８に開示された出力回路では，出力信号Ｏ，出力信号／Ｏのプルアップが，ＰチャネルＭＯＳトランジスタＭＰ１１，１２に加えて，出力信号Ｐ及び出力信号／Ｐをプルアップするトランジスタ（即ち，ＮチャネルＭＯＳトランジスタＭＮ１３）によって行われるため，ある程度高速に出力信号Ｏ，出力信号／Ｏのプルアップを行うことができる。
【０００７】
【特許文献１】
特開平９−１６２６５３号公報
【特許文献２】
特公平７−１６１５８号公報
【０００８】
差動出力回路は，その周波数帯域幅が広いことが望まれる。
【０００９】
更に，差動出力回路は，一層に高い周波数で動作可能であることが望まれる。
【００１０】
【発明が解決しようとする課題】
本発明の目的は，周波数帯域幅が広い差動出力回路を提供することにある。
【００１１】
本発明の他の目的は，高い周波数で動作可能な差動出力回路を提供することにある。
【００１２】
【課題を解決するための手段】
以下に，［発明の実施の形態］で使用される番号・符号を用いて，上記の目的を達成するための手段を説明する。これらの番号・符号は，［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明による差動出力回路（２）は，第１入力信号（ＮＴ）が入力される第１入力端子（２１）と，第１入力信号（ＮＴ）の否定論理である第２入力信号（ＮＢ）が入力される第２入力端子（２２）と，第１ＮチャネルＭＩＳＦＥＴ（２３）と，第２ＮチャネルＭＩＳＦＥＴ（２４）と，第１ＰチャネルＭＩＳＦＥＴ（２５）と，第２ＰチャネルＭＩＳＦＥＴ（２６）と，第１出力端子（２９）と，第２出力端子（３０）と，第１出力端子（２９）と第２出力端子（３０）の間に介設された抵抗素子（３１）とを備えている。第１ＮチャネルＭＩＳＦＥＴ（２３）のソースは，第１入力端子（２１）に接続され，第１ＮチャネルＭＩＳＦＥＴ（２３）のゲートには，電源電位（ＶＤＤ）が供給され，第１ＮチャネルＭＩＳＦＥＴ（２３）のドレインは，第１出力端子（２９）に接続されている。第２ＮチャネルＭＩＳＦＥＴ（２４）のソースは，第２入力端子（２２）に接続され，第２ＮチャネルＭＩＳＦＥＴ（２４）のゲートには，電源電位（ＶＤＤ）が供給され，第２ＮチャネルＭＩＳＦＥＴ（２４）のドレインは，第２出力端子（３０）に接続されている。第１ＰチャネルＭＩＳＦＥＴ（２５）と第２ＰチャネルＭＩＳＦＥＴ（２６）のソースには，いずれも，電源電位（ＶＤＤ）が供給されている。第１ＰチャネルＭＩＳＦＥＴ（２５）のゲートは，第２入力端子（２２）に接続され，第１ＰチャネルＭＩＳＦＥＴ（２５）のドレインは，第１出力端子（２９）に接続されている。第２ＰチャネルＭＩＳＦＥＴ（２６）のゲートは，第１入力端子（２１）に接続され，第２ＰチャネルＭＩＳＦＥＴ（２６）のドレインは，第２出力端子（３０）に接続されている。このような構成を有する差動出力回路（２）は，第１出力端子（２９）と第２出力端子（３０）の間に抵抗素子（３１）が接続されていることにより，第１出力端子（２９）及び第２出力端子（３０）から，第１入力端子（２１）及び第２入力端子（２２）に負帰還がかかる負帰還ループが形成される。負帰還ループの形成は，差動出力回路（２）の周波数帯域を有効に拡大する。
【００１４】
本発明による差動出力回路（２’）は，第１入力信号（ＮＴ）が入力される第１入力端子（２１），第１入力信号（ＮＴ）の否定論理である第２入力信号（ＮＢ）が入力される第２入力端子（２２）と，第１ＮチャネルＭＩＳＦＥＴ（２３）と，第２ＮチャネルＭＩＳＦＥＴ（２４）と，第１ＰチャネルＭＩＳＦＥＴ（２５）と，第２ＰチャネルＭＩＳＦＥＴ（２６）と，第１出力端子（２９）と，第２出力端子（３０）と，抵抗素子（３１，３４，３６）と，誘導素子（３２，３３，３５）とを備えている。第１ＮチャネルＭＩＳＦＥＴ（２３）のソースは，第１入力端子（２１）に接続され，第１ＮチャネルＭＩＳＦＥＴ（２３）のゲートには，電源電位（ＶＤＤ）が供給され，第１ＮチャネルＭＩＳＦＥＴ（２３）のドレインは，第１出力端子（２９）に接続されている。第２ＮチャネルＭＩＳＦＥＴ（２４）のソースは，第２入力端子（２２）に接続され，第２ＮチャネルＭＩＳＦＥＴ（２４）のゲートには，電源電位（ＶＤＤ）が供給され，第２ＮチャネルＭＩＳＦＥＴ（２４）のドレインは，第２出力端子（３０）に接続されている。第１ＰチャネルＭＩＳＦＥＴ（２５）と第２ＰチャネルＭＩＳＦＥＴ（２６）のソースには，電源電位（ＶＤＤ）が供給されている。第１ＰチャネルＭＩＳＦＥＴ（２５）のゲートは，第２入力端子（２２）に接続され，第１ＰチャネルＭＩＳＦＥＴ（２５）のドレインは，第１出力端子（２９）に接続されている。第２ＰチャネルＭＩＳＦＥＴ（２６）のゲートは，第１入力端子（２１）に接続され，第２ＰチャネルＭＩＳＦＥＴ（２６）のドレインは，第２出力端子（３０）に接続されている。抵抗素子（３１，３４，３６）と誘導素子（３２，３３，３５）とは，第１出力端子（２９）と第２出力端子（３０）との間に直列に介設されている。このような差動出力回路（２’）は，第１出力端子（２９）と第２出力端子（３０）の間に，抵抗素子（３１，３４，３６）と誘導素子（３２，３３，３５）とが直列に接続されていることにより，第１出力端子（２９）及び第２出力端子（３０）から，第１入力端子（２１）及び第２入力端子（２２）に負帰還がかかる負帰還ループが形成される。負帰還ループの形成は，差動出力回路（２’）の周波数帯域を有効に拡大する。更に，第１出力端子（２９）及び第２出力端子（３０）に接続される回路の入力容量，及び第１出力端子（２９）及び第２出力端子（３０）の寄生容量等から構成される容量性インピーダンスが，誘導素子（３２，３３，３５）が有する誘導性インピーダンスによって補償される。このため，高周波領域におけるゲインの低下が抑制され，差動出力回路（２’）の周波数帯域が一層に拡大される。
【００１５】
誘導素子（３１，３３）が，第１誘導素子（３１）と，第１誘導素子（３１）とインダクタンスが実質的に等しい第２誘導素子（３３）とを含み，第１誘導素子（３１）が，抵抗素子（３１）の一の端子と第１出力端子（２９）との間に介設され，第２誘導素子（３３）が，抵抗素子（３１）の他の端子と第２出力端子（３０）との間に介設される回路構成は，差動出力回路（２’）の回路構成を対称化し，第１出力端子（２９）及び第２出力端子（３０）から出力される出力信号の対称性を向上できる点で好適である。
【００１６】
同様に， 抵抗素子（３４，３６）が，第１抵抗素子（３４）と，抵抗が第１抵抗素子（３４）と実質的に等しい第２抵抗素子（３６）とを含み，第１抵抗素子（３４）が，誘導素子（３５）の一の端子と第１出力端子（２９）との間に介設され，第２抵抗素子（３６）が，誘導素子（３５）の他の端子と第２出力端子（３０）との間に介設される回路構成は，差動出力回路（２’）の回路構成を対称化し，第１出力端子（２９）及び第２出力端子（３０）から出力される出力信号の対称性を向上できる点で好適である。
【００１７】
本発明による差動出力回路（２”）は，第１入力信号（ＮＴ）が入力される第１入力端子（２１）と，第１入力信号（ＮＴ）の否定論理である第２入力信号（ＮＢ）が入力される第２入力端子（２２）と，第１出力端子（２９）と，第２出力端子（３０）と，第１入力信号（ＮＴ）と第２入力信号（ＮＢ）とに応答して，第１出力端子（２９）に第１出力信号を出力し，第２出力端子（３０）に第１出力信号の否定論理である第２出力信号を出力する出力回路と，第１出力端子（２９）と第２出力端子（３０）との間に介設された誘導素子（３７）とを備えている。当該差動出力回路（２”）は，第１出力端子（２９）及び第２出力端子（３０）に接続される回路の入力容量，及び第１出力端子（２９）及び第２出力端子（３０）の寄生容量等から構成される容量性インピーダンスと，誘導素子（３２，３３，３５）が有する誘導性インピーダンスとが共振する共振周波数の近傍でゲインが高くなり，該共振周波数の近傍の周波数を有する信号を好適に増幅可能である。当該差動出力回路（２”）は，周期信号，例えば，高い周波数を有するクロック信号，正弦波信号の増幅に好適に使用される。
【００１８】
上述の差動出力回路（２，２’，２”）の使用は，第１入力信号（ＮＴ）と第２入力信号（ＮＢ）とのプルアップが，ＮチャネルＭＩＳＦＥＴ（１１，１３）によって行われる場合に，特に好適である。
【００１９】
【発明の実施の形態】
以下，添付図面を参照しながら，本発明による差動出力回路の実施の形態を説明する。
【００２０】
（実施の第１形態）
図１は，本発明による差動出力回路実施の第１形態では，差動出力回路２が論理回路１とともに設けられている。差動出力回路２は，論理回路１に接続されている。論理回路１と差動出力回路２とは，一の半導体チップ上にモノリシックに集積化され，論理回路１と差動出力回路２とは，一の半導体集積回路を構成する。
【００２１】
論理回路１は，入力信号ＩＴと，入力信号ＩＴの否定論理である入力信号ＩＢとが供給され，該入力信号ＩＴの正論理である信号ＮＴと，その否定論理である信号ＮＢとを出力するバッファ回路である。論理回路１は，ＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１１〜１４と，電源電位ＶＤＤを有する電源端子１５，１７と，接地電位ＶＳＳを有する接地端子１６，１８とを含む。ＮチャネルＭＯＳＦＥＴ１１のドレインは，電源端子１５に接続され，ＮチャネルＭＯＳＦＥＴ１１のソースは，ＮチャネルＭＯＳＦＥＴ１２のドレインに接続されている。ＮチャネルＭＯＳＦＥＴ１２のソースは，接地端子１６に接続されている。ＮチャネルＭＯＳＦＥＴ１３のドレインは，電源端子１７に接続され，ＮチャネルＭＯＳＦＥＴ１３のソースは，ＮチャネルＭＯＳＦＥＴ１４のドレインに接続されている。ＮチャネルＭＯＳＦＥＴ１４のソースは，接地端子１８に接続されている。ＮチャネルＭＯＳＦＥＴ１１とＮチャネルＭＯＳＦＥＴ１４のゲートには，入力信号ＩＴが供給され，ＮチャネルＭＯＳＦＥＴ１２とＮチャネルＭＯＳＦＥＴ１３のゲートには，入力信号ＩＴの否定論理である入力信号ＩＢとが供給される。信号ＮＴは，ＮチャネルＭＯＳＦＥＴ１１のソースから出力され，信号ＮＢは，ＮチャネルＭＯＳＦＥＴ１３のソースから出力される。
【００２２】
差動出力回路２は，信号ＮＴ，及び信号ＮＢの正論理を，それぞれ，出力信号ＯＴ，及び出力信号ＯＢとして出力する。より詳細には，差動出力回路２は，入力端子２１，２２と，ＮチャネルＭＯＳＦＥＴ２３，２４と，ＰチャネルＭＯＳＦＥＴ２５，２６と，電源電位ＶＤＤを有する電源端子２７，２８と，出力端子２９，３０と，抵抗素子３１とを備えている。
【００２３】
差動出力回路２の入力端子２１には，論理回路１から信号ＮＴが供給され，入力端子２２には，論理回路１から信号ＮＢが供給される。入力端子２１は，ＮチャネルＭＯＳＦＥＴ２３のソースに接続されている。ＮチャネルＭＯＳＦＥＴ２３のゲートは，電源端子２７に接続され，ＮチャネルＭＯＳＦＥＴ２３のドレインは，出力端子２９に接続されている。ＮチャネルＭＯＳＦＥＴ２３のドレインは，更に，ＰチャネルＭＯＳＦＥＴ２５のドレインに接続されている。ＰチャネルＭＯＳＦＥＴ２５のソースは，電源端子２７に接続され，ＰチャネルＭＯＳＦＥＴ２５のゲートは，入力端子２２に接続されている。
【００２４】
入力端子２２は，ＮチャネルＭＯＳＦＥＴ２４のソースに接続されている。ＮチャネルＭＯＳＦＥＴ２４のゲートには，電源端子２８に接続され，ＮチャネルＭＯＳＦＥＴ２４のドレインは，出力端子３０に接続されている。ＮチャネルＭＯＳＦＥＴ２４のドレインは，更に，ＰチャネルＭＯＳＦＥＴ２６のドレインに接続されている。ＰチャネルＭＯＳＦＥＴ２６のソースは，電源端子２８に接続され，ＰチャネルＭＯＳＦＥＴ２６のゲートは，入力端子２１に接続されている。
【００２５】
出力信号ＯＴと出力信号ＯＢとは，それぞれ，出力端子２９と出力端子３０とから出力される。この出力端子２９と出力端子３０との間には，抵抗素子３１が介設されている。後述されるように抵抗素子３１は，差動出力回路２の周波数帯域幅を広げる役割を果たす。
【００２６】
差動出力回路２は，以下の動作により，信号ＮＴ及び信号ＮＢの正論理である出力信号ＯＴ及び出力信号ＯＢを出力する。信号ＮＴが”Ｈｉｇｈ”レベル，信号ＮＢが”Ｌｏｗ” レベルである，即ち，信号ＮＴの電位はＶＤＤ−ＶＴであり，信号ＮＢの電位はＶＳＳであるとする。入力端子２１は”Ｈｉｇｈ”レベルになり，入力端子２２は”Ｌｏｗ”レベルになる。ゲートに入力端子２２が接続されているＰチャネルＭＯＳＦＥＴ２５はオン状態になり，ＰチャネルＭＯＳＦＥＴ２５は，出力端子２９を電源電位ＶＤＤにプルアップする。出力端子２９から出力される出力信号ＯＴは，信号ＮＴと同じく”Ｈｉｇｈ”レベルになる。一方，ゲートに入力端子２１が接続されているＰチャネルＭＯＳＦＥＴ２６はオフ状態になる。ＰチャネルＭＯＳＦＥＴ２６のドレインに接続されている出力端子３０には，入力端子２２から，常にオン状態であるＮチャネルＭＯＳＦＥＴ２７を介して”Ｌｏｗ”レベルの電位が供給される。出力端子３０が出力する出力信号ＯＢは，信号ＮＢと同じく”Ｌｏｗ”レベルになる。信号ＮＴが”Ｌｏｗ”レベル，信号ＮＢが”Ｈｉｇｈ”レベルである場合，差動出力回路２は，上記の動作と相補である動作を行う。このように，差動出力回路２は，信号ＮＴ及び信号ＮＢの正論理を，それぞれ，出力信号ＯＴ及び出力信号ＯＢとして出力する。
【００２７】
出力信号ＯＴ及び出力信号ＯＢのプルアップには，ＰチャネルＭＯＳトランジスタ２５，及び２６が使用されているが，差動出力回路２の動作の高速性は損なわれない。これは，出力信号ＯＴ及び出力信号ＯＢのプルアップが，ＰチャネルＭＯＳトランジスタ２５，及び２６に加え，信号ＮＴ及び信号ＮＢをそれぞれプルアップするトランジスタ（即ち，Ｎチャネルトランジスタ１１，１３）によって行われるためである。このような動作は，差動出力回路２の動作の高速性を有効に維持する。
【００２８】
更に，本実施の形態では，出力端子２９と出力端子３０との間に抵抗素子３１が介設されていることにより，差動出力回路２の周波数帯域が広げられている。抵抗素子３１が出力端子２９と出力端子３０との間に接続されることにより，出力端子２９，３０から入力端子２１，２２に負帰還がかかっている。例えば，出力端子２９の電位が上昇すると，抵抗素子３１を通じて出力端子３０の電位が上昇する。出力端子３０の電位の上昇により，ＮチャネルＭＯＳＦＥＴ２４を介して出力端子３０に接続されている入力端子２２の電位も上昇する。入力端子２２の電位の上昇により，ＰチャネルＭＯＳＦＥＴ２５のゲートの電位が上昇し，ＰチャネルＭＯＳＦＥＴ２５のドレインに接続された出力端子２９の電位は下がる。逆に，出力端子３０の電位が上昇すると，抵抗素子３１を通じて出力端子２９の電位が上昇し，入力端子２１の電位が上昇し，入力端子２１の電位の上昇によってＰチャネルＭＯＳＦＥＴ２５のゲートの電位が上昇し，ＰチャネルＭＯＳＦＥＴ２５のドレインに接続された出力端子２９の電位は下がる。このように，出力端子２９，３０から入力端子２１，２２に負帰還がかかるため，差動出力回路２のゲインは負帰還の帰還率によって支配され，差動出力回路２のゲインの信号ＮＴ，ＮＢの周波数への依存性が小さくなる。このため，差動出力回路２の周波数帯域は広くなる。
【００２９】
図７は，本実施の形態の差動出力回路２の周波数特性と，図８に示された公知の差動出力回路１０２の周波数特性とを示すグラフである。図７のグラフの縦軸は，差動出力回路のゲインを示し，横軸は，周波数を示している。曲線４１は，差動出力回路２の周波数特性を示し，曲線４４は，公知の差動出力回路１０２の周波数特性を示している。これらの周波数特性は，ＳＰＩＣＥによるシミュレーションによって得られている。本実施の形態の差動出力回路２は，負帰還がかかっているためそのゲインは低い。しかし，本実施の形態の差動出力回路２は，周波数特性において優れている。回路の遮断周波数は，一般に，ゲインが低周波ゲインよりも３ｄＢだけ減少する周波数で定義されるが，図７のグラフから明らかであるように，差動出力回路２の遮断周波数は，公知の差動出力回路１０２の遮断周波数よりも高い。これは，本実施の形態の差動出力回路２は，周波数帯域が広がることを示している。
【００３０】
以上に説明されているように，本実施の形態の差動出力回路２は，出力端子２９と出力端子３０との間に介設された抵抗素子３１の作用により，広い周波数帯域を有している。これにより，本実施の形態の差動出力回路２は，一層に高速に動作可能である。
【００３１】
本実施の形態において，信号ＮＴと，その否定論理である信号ＮＢとを供給する他の論理回路が，バッファ回路である論理回路１の代わりに使用され得ることは明らかである。例えば，図２に示されているように，ＮチャネルＭＯＳＦＥＴ４５〜６０で構成される論理回路１’が論理回路１の代わりに使用され得る。論理回路１’は，互いに相補である１対の入力信号Ｉ０Ｔ，Ｉ０Ｂと，互いに相補である１対の入力信号Ｉ１Ｔ，Ｉ１Ｂとが供給され，これら信号対のいずれかを信号ＮＴ，ＮＢとして出力するセレクタ回路である。論理回路１’は，互いに相補であるセレクタ信号ＩＳＬＴ，ＩＳＬＢが供給される。論理回路１’は，セレクタ信号ＩＳＬＴが”Ｌｏｗ”レベル，セレクタ信号ＩＳＬＢが”Ｈｉｇｈ”レベルであるとき，入力信号Ｉ０Ｔ，Ｉ０Ｂを，それぞれ信号ＮＴ，及び信号ＮＢとして出力し，セレクタ信号ＩＳＬＴが”Ｈｉｇｈ”レベル，セレクタ信号ＩＳＬＢが”Ｌｏｗ”レベルであるとき，入力信号Ｉ１Ｔ，Ｉ１Ｂを，それぞれ信号ＮＴ，及び信号ＮＢとして出力する。更に例えば，図３に示されているように，ＮチャネルＭＯＳＦＥＴ６１〜７２で構成される論理回路１”が論理回路１の代わりに使用され得る。論理回路１”は，互いに相補であるクロック信号ＩＣＴ，ＩＣＢに同期して，互いに相補である入力信号ＩＴ，ＩＢをラッチするラッチ回路である。
【００３２】
（実施の第２形態）
図４は，本発明による差動出力回路の実施の第２形態を示す。実施の第２形態では，抵抗素子３１と出力端子２９との間に誘導素子（コイル）３２が挿入され，抵抗素子３１と出力端子３０との間に，誘導素子３３が挿入される。即ち，出力端子２９と出力端子３０との間には，誘導素子３２，抵抗素子３１，及び誘導素子３３とが直列に接続されている。誘導素子３２と誘導素子３３とのインダクタンスは，実質的に同一である。誘導素子３２と誘導素子３３とが挿入された実施の第２形態の差動出力回路は，以後，差動出力回路２’と記述される。
【００３３】
実施の第２形態の差動出力回路２’は，実施の第１形態の差動出力回路２と同様に，出力端子２９と出力端子３０との間に抵抗素子３１，誘導素子３２及び誘導素子３３が挿入されることによって出力端子２９，３０から入力端子２１，２２に負帰還が施され，周波数帯域が拡大されている。
【００３４】
更に，実施の第２形態では，誘導素子３２及び誘導素子３３が挿入されることにより，差動出力回路２’の周波数帯域が一層に拡大されている。差動出力回路２の高周波領域におけるゲインの減少は，差動出力回路２の出力端子２９，３０に接続される後段回路の入力容量，出力端子２９，３０と該後段回路とを接続する配線の容量，出力端子２９，３０の寄生容量等からなる負荷容量に起因する。誘導素子３２及び誘導素子３３は，この負荷容量をキャンセルし，差動出力回路２の周波数帯域を一層に広くする。
【００３５】
図７の曲線４２は，誘導素子３２及び誘導素子３３が挿入された，実施の第２形態の差動出力回路２’の周波数特性を示している。実施の第２形態の差動出力回路２’の周波数特性は，ＳＰＩＣＥによるシミュレーションによって得られている。図７のグラフは，誘導素子３２及び誘導素子３３が挿入された，実施の第２形態の差動出力回路２’は，図８の公知の差動出力回路１０２及び実施の第１形態の差動出力回路２よりも遮断周波数が高く，周波数帯域が広いことを示している。
【００３６】
実施の第２形態において，出力端子２９と出力端子３０との間には，他の形態によって抵抗素子と誘導素子とが直列に接続され得る。例えば，図５に示されているように，出力端子２９と出力端子３０との間に，抵抗素子３４と，誘導素子３５と，抵抗素子３４と同一の抵抗を有する抵抗素子３６が直列に接続されることが可能であり，また，一の抵抗素子と一の誘導素子とが出力端子２９と出力端子３０との間に接続されることが可能である。
【００３７】
出力端子２９と出力端子３０との間に介設される抵抗素子と誘導素子とは，対称的に接続されることが好適である。例えば，図４の差動出力回路２’では，抵抗素子３１の一の端子と出力端子２９との間に誘導素子３２が接続され，抵抗素子３１の一の端子と出力端子３０との間に，誘導素子３２と同一のインダクタンスを有する誘導素子３３が接続され，抵抗素子３１と誘導素子３２，３３は，出力端子２９と出力端子３０とに対して対称的に接続されている。更に，図５の差動出力回路２’では，誘導素子３５の一の端子と出力端子２９との間に抵抗素子３４が接続され，誘導素子３５の一の端子と出力端子３０との間に，抵抗素子３４と同一の抵抗を有する抵抗素子３６が接続され，抵抗素子３４，３６と誘導素子３５とは，出力端子２９と出力端子３０とに対して対称的に接続されている。このように，出力端子２９と出力端子３０との間に介設される抵抗素子と誘導素子とが対称的に接続されることは，出力端子２９と出力端子３０とからそれぞれ出力される出力信号ＯＴ，ＯＢの対称性を高め，出力端子２９と出力端子３０とに接続される後段回路の動作の信頼性を効果的に向上する。
【００３８】
また，実施の第２形態においても実施の第１形態と同様に，信号ＮＴと，その否定論理である信号ＮＢとを供給する他の論理回路が，バッファ回路である論理回路１の代わりに使用され得ることは明らかである。
【００３９】
（実施の第３形態）
図６は，本発明による差動出力回路の実施の第３形態を示す。実施の第３形態では，実施の第１形態の差動出力回路２の抵抗素子３１が，誘導素子３７に置換されている。即ち，実施の第３形態では，出力端子２９と出力端子３０との間に，誘導素子３７が接続されている。誘導素子３７は，他の素子を介さずに直接に出力端子２９及び出力端子３０に接続されている。抵抗素子３１の代わりに誘導素子３７が使用される実施の第３形態の差動出力回路は，以下，差動出力回路２”と記述される。
【００４０】
図７の曲線４３は，実施の第３形態の差動出力回路２”の周波数特性を示している。実施の第３形態の差動出力回路２”は，出力端子２９，３０の負荷容量と誘導素子３７とが共振する共振周波数において，ゲインのピークを有する。出力端子２９，３０の間に抵抗素子が挿入されていないため，ゲインの最大値は，実施の第２形態の差動出力回路２’よりも大きい。差動出力回路２”の低周波ゲインは小さい。
【００４１】
このような周波数特性を有する差動出力回路２”は，高い周波数を有する周期信号，例えば，高周波クロック信号及び高周波正弦波信号の増幅に好適である。図６に示された論理回路１の入力信号ＩＴ，ＩＢとして，互いに相補であるクロック信号を入力することにより，差動出力回路２”に相補であるクロック信号を供給することが可能である。更に，入力信号ＩＴ，ＩＢとして，互いにπだけ位相が異なる正弦波信号を入力することにより，差動出力回路２”にπだけ位相が異なる正弦波信号を供給することが可能である。差動出力回路２”に供給される周期信号の周波数を上述の共振周波数に実質的に一致させることにより，該周期信号を好適に増幅することができる。
【００４２】
【発明の効果】
本発明により，周波数帯域幅が広い差動出力回路が提供される。
【００４３】
また，本発明により，高い周波数で動作可能な差動出力回路が提供される。
【図面の簡単な説明】
【図１】図１は，本発明による差動出力回路の実施の第１形態を示す。
【図２】図２は，実施の第１形態の差動出力回路の変形例を示す。
【図３】図３は，実施の第１形態の差動出力回路の他の変形例を示す。
【図４】図４は，本発明による差動出力回路の実施の第２形態を示す。
【図５】図５は，実施の第２形態の差動出力回路の変形例を示す。
【図６】図６は，本発明による差動出力回路の実施の第３形態を示す。
【図７】図７は，実施の第１形態乃至第３形態の差動出力回路，及び従来の差動出力回路の周波数特性を示す。
【図８】図８は，従来の差動出力回路を示す。
【符号の説明】
１，１’，１”：論理回路
２，２’，２”：差動出力回路
１１〜１４，４５〜７２：ＮチャネルＭＯＳＦＥＴ
１５，１７：電源端子
１６，１８：接地端子
２１，２２：入力端子
２３，２４：ＮチャネルＭＯＳＦＥＴ
２５，２６：ＰチャネルＭＯＳＦＥＴ
２７，２８：電源端子
２９，３０：出力端子
３１，３４，３６：抵抗素子
３２，３３，３５：誘導素子
Claims (9)
- 第１入力信号が入力される第１入力端子と，
前記第１入力信号の否定論理である第２入力信号が入力される第２入力端子と，
第１ＮチャネルＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）と，
第２ＮチャネルＭＩＳＦＥＴと，
第１ＰチャネルＭＩＳＦＥＴと，
第２ＰチャネルＭＩＳＦＥＴと，
第１出力端子と，
第２出力端子と，
前記第１出力端子と前記第２出力端子の間に介設された抵抗素子
とを備え，
前記第１ＮチャネルＭＩＳＦＥＴのソースは，前記第１入力端子に接続され，
前記第１ＮチャネルＭＩＳＦＥＴのゲートには，電源電位が供給され，
前記第１ＮチャネルＭＩＳＦＥＴのドレインは，前記第１出力端子に接続され，
前記第２ＮチャネルＭＩＳＦＥＴのソースは，前記第２入力端子に接続され，
前記第２ＮチャネルＭＩＳＦＥＴのゲートには，前記電源電位が供給され，
前記第２ＮチャネルＭＩＳＦＥＴのドレインは，前記第２出力端子に接続され，
前記第１ＰチャネルＭＩＳＦＥＴと前記第２ＰチャネルＭＩＳＦＥＴのソースとには，前記電源電位が供給され，
前記第１ＰチャネルＭＩＳＦＥＴのゲートは，前記第２入力端子に接続され，
前記第１ＰチャネルＭＩＳＦＥＴのドレインは，前記第１出力端子に接続され，
前記第２ＰチャネルＭＩＳＦＥＴのゲートは，前記第１入力端子に接続され，
前記第２ＰチャネルＭＩＳＦＥＴのドレインは，前記第２出力端子に接続された
差動出力回路。 - 第１入力信号が入力される第１入力端子と，
前記第１入力信号の否定論理である第２入力信号が入力される第２入力端子と，
第１ＮチャネルＭＩＳＦＥＴと，
第２ＮチャネルＭＩＳＦＥＴと，
第１ＰチャネルＭＩＳＦＥＴと，
第２ＰチャネルＭＩＳＦＥＴと，
第１出力端子と，
第２出力端子と，
抵抗素子と，
誘導素子
とを備え，
前記第１ＮチャネルＭＩＳＦＥＴのソースは，前記第１入力端子に接続され，
前記第１ＮチャネルＭＩＳＦＥＴのゲートには，電源電位が供給され，
前記第１ＮチャネルＭＩＳＦＥＴのドレインは，前記第１出力端子に接続され，
前記第２ＮチャネルＭＩＳＦＥＴのソースは，前記第２入力端子に接続され，
前記第２ＮチャネルＭＩＳＦＥＴのゲートには，前記電源電位が供給され，
前記第２ＮチャネルＭＩＳＦＥＴのドレインは，前記第２出力端子に接続され，
前記第１ＰチャネルＭＩＳＦＥＴと前記第２ＰチャネルＭＩＳＦＥＴのソースとには，前記電源電位が供給され，
前記第１ＰチャネルＭＩＳＦＥＴのゲートは，前記第２入力端子に接続され，
前記第１ＰチャネルＭＩＳＦＥＴのドレインは，前記第１出力端子に接続され，
前記第２ＰチャネルＭＩＳＦＥＴのゲートは，前記第１入力端子に接続され，
前記第２ＰチャネルＭＩＳＦＥＴのドレインは，前記第２出力端子に接続され，
前記抵抗素子と前記誘導素子とは，前記第１出力端子と前記第２出力端子との間に直列に介設された
差動出力回路。 - 請求項２に記載の差動出力回路において，
前記誘導素子は，
第１誘導素子と，
インダクタンスが前記第１誘導素子と実質的に等しい第２誘導素子
とを含み，
前記第１誘導素子は，前記抵抗素子の一の端子と前記第１出力端子との間に介設され，
前記第２誘導素子は，前記抵抗素子の他の端子と前記第２出力端子との間に介設された
差動出力回路。 - 請求項２に記載の差動出力回路において，
前記抵抗素子は，
第１抵抗素子と，
抵抗が前記第１抵抗素子と実質的に等しい第２抵抗素子
とを含み，
前記第１抵抗素子は，前記誘導素子の一の端子と前記第１出力端子との間に介設され，
前記第２抵抗素子は，前記誘導素子の他の端子と前記第２出力端子との間に介設された
差動出力回路。 - 第１入力信号が入力される第１入力端子と，
前記第１入力信号の否定論理である第２入力信号が入力される第２入力端子と，
第１出力端子と，
第２出力端子と，
前記第１入力信号と前記第２入力信号とに応答して，前記第１出力端子に第１出力信号を出力し，前記第２出力端子に前記第１出力信号の否定論理である第２出力信号を出力する出力回路と，
前記第１出力端子と前記第２出力端子との間に介設された誘導素子
とを備えた
差動出力回路。 - 請求項５に記載の差動出力回路において，
前記差動出力回路は，
第１ＮチャネルＭＩＳＦＥＴと，
第２ＮチャネルＭＩＳＦＥＴと，
第１ＰチャネルＭＩＳＦＥＴと，
第２ＰチャネルＭＩＳＦＥＴと，
とを備え，
前記第１ＮチャネルＭＩＳＦＥＴのソースは，前記第１入力端子に接続され，
前記第１ＮチャネルＭＩＳＦＥＴのゲートには，電源電位が供給され，
前記第１ＮチャネルＭＩＳＦＥＴのドレインは，前記第１出力端子に接続され，
前記第２ＮチャネルＭＩＳＦＥＴのソースは，前記第２入力端子に接続され，
前記第２ＮチャネルＭＩＳＦＥＴのゲートには，前記電源電位が供給され，
前記第２ＮチャネルＭＩＳＦＥＴのドレインは，前記第２出力端子に接続され，
前記第１ＰチャネルＭＩＳＦＥＴと前記第２ＰチャネルＭＩＳＦＥＴのソースとには，前記電源電位が供給され，
前記第１ＰチャネルＭＩＳＦＥＴのゲートは，前記第２入力端子に接続され，
前記第１ＰチャネルＭＩＳＦＥＴのドレインは，前記第１出力端子に接続され，
前記第２ＰチャネルＭＩＳＦＥＴのゲートは，前記第１入力端子に接続され，
前記第２ＰチャネルＭＩＳＦＥＴのドレインは，前記第２出力端子に接続された
差動出力回路。 - 請求項５又は請求項６に記載の差動出力回路と，
前記第１入力信号として，第１クロック信号を供給し，前記第２入力信号として，前記第１クロック信号と相補である第２クロック信号を供給する論理回路
とを備えた
回路。 - 請求項５又は請求項６に記載の差動出力回路と，
前記第１入力信号として，第１正弦波信号を供給し，前記第２入力信号として，前記第１正弦波信号と位相がπだけずれた第２正弦波信号を供給する論理回路とを備えた
回路。 - 請求項１，請求項２，請求項６に記載の差動出力回路と，
前記第１入力信号と前記第２入力信号とを供給する論理回路
とを備え，
前記論理回路は，
前記第１入力信号のプルアップに使用されるプルアップＮチャネルＭＩＳＦＥＴと，
前記第２入力信号のプルアップに使用されるプルアップＮチャネルＭＩＳＦＥＴ
とを含む
回路。
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