JP4111098B2 - D/a変換回路及びそれを用いた半導体集積回路 - Google Patents
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図5に示すように、D/A変換回路30は、電流セルFn〜F1と、抵抗R3、R4とを具備する。電流セルFn〜F1の各々は、差動信号出力回路31と、定電流出力回路32と、スイッチ回路33とを具備する。
電流セルFn〜F1にはnビットのディジタル信号Gn〜G1が供給され、電流セルFn〜F1は、ディジタル信号Gn〜G1に応じて、第1又は第2の出力端子から所定の電流を抵抗R3又はR4にそれぞれ出力する。
同様に、抵抗R4は、電流セルFn〜F1内のスイッチ回路33の第2の出力端子と第1の電源電位VSSとの間に接続されており、電流セルFn〜F1内のスイッチ回路33の第2の出力端子から供給される電流の総和と抵抗値との積で表される電位を第2の出力信号(アナログ信号)として出力する。
定電流出力回路32は、所定の電流をスイッチ回路33に供給する。
トランジスタQP31、QP32のソースは、定電流出力回路32に接続されている。
トランジスタQP31のドレインは、抵抗R5(図5参照)に接続されており、ゲートには、インバータINV2の出力信号が供給される。
トランジスタQP32のドレインは抵抗R6(図5参照)に接続されており、ゲートには、インバータINV1の出力信号が供給される。
Vds≧Vgs−Vth ・・・(2)
である。
電流セルCn〜C1にはnビットのディジタル信号Dn〜D1が供給され、電流セルCn〜C1は、ディジタル信号Dn〜D1に応じて、第1又は第2の出力端子から所定の電流を抵抗R1又はR2にそれぞれ出力する。
同様に、抵抗R2は、電流セルCn〜C1内のスイッチ回路13の第2の出力端子と第1の電源電位VSSとの間に接続されており、電流セルCn〜C1内のスイッチ回路13の第2の出力端子から供給される電流の総和と抵抗値との積で表される電位を第2の出力信号(アナログ信号)として出力する。
なお、本実施形態においては、2つの抵抗R1、R2を具備し、第1及び第2の出力信号を出力することとしているが、抵抗R1、R2のいずれか一方のみを具備し、1つの出力信号を出力することとしても良い。
フリップフロップFF1には、ディジタル信号Dnが供給されており、フリップフロップFF1の反転出力信号及び非反転出力信号は、差動増幅回路14に供給される。
トランジスタQP1のゲートには、フリップフロップFF1の反転出力信号が、トランジスタQP2のゲートには、フリップフロップFF1の非反転出力信号が、それぞれ供給されており、差動増幅回路14は、フリップフロップFF1の反転出力信号及び非反転出力信号の差に応じて動作し、第1又は第2オフセット回路15、16に所定の電流を供給する。
差動増幅回路14内のトランジスタQP1がオフの場合、トランジスタQP3のソース〜ドレイン経路には、定電流出力回路18が供給する電流が流れ、この電流とトランジスタQP3のソース〜ドレイン間抵抗の積で表される第1の電位(ここでは、V1とする)をスイッチ回路13に供給する。なお、電位V1は、電位VSSより高電位となる。
差動増幅回路14内のトランジスタQP2がオフの場合、トランジスタQP4のソース〜ドレイン経路には、定電流出力回路19が供給する電流が流れ、この電流とトランジスタQP4のソース〜ドレイン間抵抗の積で表される第1の電位V1をスイッチ回路13に供給する。
定電流出力回路12は、第2の電源電位VDDとトランジスタQP5、QP6のソースとの間に接続されている。
トランジスタQP5のドレインは、抵抗R1(図1参照)に接続され、ゲートには、第1オフセット回路15が出力する電位が供給される。
トランジスタQP6のドレインは、抵抗R2(図1参照)に接続され、ゲートには、第2オフセット回路16が出力する電位が供給される。
で表すことができる。ここで、Vth1、μ、Cox、W、Lは、トランジスタQP3、QP4に依存する定数である。
ところで、D/A変換回路10の出力信号の線形性を保つために、トランジスタQP5、QP6が飽和状態であるための条件は、トランジスタQP3、QP4のドレイン〜ソース間電圧をVdsとすると、
Vds≧Vgs−Vth2 ・・・(4)
である。ここで、Vth2は、トランジスタQP5、QP6に依存する定数である。
D/A変換回路10の出力電位が最大となるのは、トランジスタQP3、QP4に最も電流が流れるとき、すなわちトランジスタQP3、QP4のゲート電位が最も低いV1の状態にあるときであるので、(3)、(4)式より、D/A変換回路10の最大出力電位VMAXは、
となる。
一方、D/A変換回路10の出力電位が最小となるのは、トランジスタQP3、QP4のゲート電位が最も高いV2の状態にあるとき、すなわちトランジスタQP3、QP4に電流が流れないときであるので、D/A変換回路10の最小出力電位VMINは、
VMIN=0 ・・・(6)
となる。
以上より、本実施形態に係るD/A変換回路10の出力電位が変化する範囲は、0〜V1+Vth2であり、従来のD/A変換回路30(図5参照)の出力電位が変化する範囲0〜Vth2と比較して、V1の分大きくできることがわかる。
図3は、本発明の第2の実施形態に係るD/A変換回路の概要を示す図である。図3に示すように、このD/A変換回路20は、n個(nは、自然数)の電流セルEn〜E1と、抵抗R1、R2とを具備する。電流セルEn〜E1の各々は、差動信号出力回路21と、定電流出力回路12と、スイッチ回路13とを具備する。
電流セルEn〜E1にはnビットのディジタル信号Dn〜D1が供給され、電流セルEn〜E1は、ディジタル信号Dn〜D1に応じて、第1又は第2の出力端子から所定の電流を抵抗R1又はR2にそれぞれ出力する。
なお、本実施形態においては、2つの抵抗R1、R2を具備し、第1及び第2の出力信号を出力することとしているが、抵抗R1、R2のいずれか一方のみを具備し、1つの出力信号を出力することとしても良い。
差動増幅回路24は、定電流出力回路27と、NチャネルトランジスタQN1、QN2とを具備しており、定電流出力回路27は、所定の第1の電源電位(ここでは、VSSとする)とトランジスタQN1、QN2のソースとの間に接続されている。
トランジスタQN1のゲートには、フリップフロップFF1の非反転出力信号が、トランジスタQN2のゲートには、フリップフロップFF1の反転出力信号が、それぞれ供給されており、差動増幅回路24は、フリップフロップFF1の非反転出力信号及び反転出力信号の差に応じて動作し、第1又は第2オフセット回路15、16に所定の電流を供給する。
第2オフセット回路16内の定電流出力回路19とトランジスタQP4との接続点は、差動増幅回路24内のトランジスタQN2のドレインに接続されている。
従って、D/A変換回路20の出力信号が変化する範囲を、D/A変換回路30(図5参照)の出力信号が変化する範囲より広くすることが可能となる。
Claims (4)
- ディジタル信号の複数のビットに応じて所定の電流をそれぞれ出力する複数の回路と、前記複数の回路と所定の第1の電位との間に接続された抵抗性負荷回路とを具備し、前記複数の回路と前記抵抗性負荷回路との接続点の電位を出力信号として出力するD/A変換回路であって、
前記複数の回路の各々が、
前記ディジタル信号の複数のビットの内の1つに基づいて第1の差動信号を生成する第1の回路と、
前記第1の差動信号に基づいて、所定のレベルの第2の差動信号を電流信号として出力する第2の回路と、
第1の負荷回路と、第1の電流源と、を含み、前記第1の負荷回路の一端には、所定の電位が供給され、前記第1の負荷回路の他端には、前記第1の電流源から出力される電流及び前記第2の差動信号を構成する2つの信号の内の一方が供給され、前記負荷回路の他端の電位を出力する第3の回路と、
第2の負荷回路と、第2の電流源と、を含み、前記第2の負荷回路の一端には、所定の電位が供給され、前記第2の負荷回路の他端には、前記第2の電流源から出力される電流及び前記第2の差動信号を構成する2つの信号の内の他方が供給され、前記負荷回路の他端の電位を出力する第4の回路と、
前記第3及び第4の回路がそれぞれ出力する信号に応じて、前記所定の電流を前記抵抗性負荷回路に供給する第5の回路とを具備する、D/A変換回路。 - 前記第2の回路が、前記第1の差動信号を増幅して前記第2の差動信号を生成する差動増幅回路である、請求項1記載のD/A変換回路。
- 前記第5の回路が、前記第3及び第4の回路がそれぞれ出力する信号を増幅して出力する差動増幅回路である、請求項1又は2記載のD/A変換回路。
- 請求項1〜3のいずれか1項に記載のD/A変換回路を具備する半導体集積回路。
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