JP4111098B2 - Ｄ／ａ変換回路及びそれを用いた半導体集積回路 - Google Patents

Description

本発明は、ディジタル信号に応じた電位を出力するＤ／Ａ変換回路に関し、特に、電流加算型Ｄ／Ａ変換回路に関する。さらに、本発明は、そのようなＤ／Ａ変換回路を用いた半導体集積回路に関する。

従来の電流加算型Ｄ／Ａ変換回路について、図５及び図６を参照しながら説明する。
図５に示すように、Ｄ／Ａ変換回路３０は、電流セルＦ_ｎ〜Ｆ_１と、抵抗Ｒ３、Ｒ４とを具備する。電流セルＦ_ｎ〜Ｆ_１の各々は、差動信号出力回路３１と、定電流出力回路３２と、スイッチ回路３３とを具備する。
電流セルＦ_ｎ〜Ｆ_１にはｎビットのディジタル信号Ｇ_ｎ〜Ｇ_１が供給され、電流セルＦ_ｎ〜Ｆ_１は、ディジタル信号Ｇ_ｎ〜Ｇ_１に応じて、第１又は第２の出力端子から所定の電流を抵抗Ｒ３又はＲ４にそれぞれ出力する。

抵抗Ｒ３は、電流セルＦ_ｎ〜Ｆ_１内のスイッチ回路３３の第１の出力端子と所定の第１の電源電位（ここでは、接地電位Ｖ_ＳＳとする）との間に接続されており、電流セルＦ_ｎ〜Ｆ_１内のスイッチ回路３３の第１の出力端子から供給される電流の総和と抵抗値との積で表される電位を第１の出力信号（アナログ信号）として出力する。
同様に、抵抗Ｒ４は、電流セルＦ_ｎ〜Ｆ_１内のスイッチ回路３３の第２の出力端子と第１の電源電位Ｖ_ＳＳとの間に接続されており、電流セルＦ_ｎ〜Ｆ_１内のスイッチ回路３３の第２の出力端子から供給される電流の総和と抵抗値との積で表される電位を第２の出力信号（アナログ信号）として出力する。

図６は、電流セルＦ_ｎの内部の回路構成を示す図である。図６に示すように、電流セルＦ_ｎ内の差動信号出力回路３１は、Ｄ型のフリップフロップＦＦ２と、第１、第２のインバータＩＮＶ１、ＩＮＶ２とを具備する。フリップフロップＦＦ２には、ディジタル信号Ｇ_ｎが供給され、フリップフロップＦＦ２の非反転出力信号は第１のインバータＩＮＶ１に供給され、反転出力信号は第２のインバータＩＮＶ２に供給される。インバータＩＮＶ１、ＩＮＶ２は、第１の電源電位Ｖ_ＳＳと所定の第２の電源電位（ここでは、Ｖ_ＤＤとする）により電力の供給を受けており、Ｖ_ＳＳ〜Ｖ_ＤＤの範囲で変化する信号であって、フリップフロップＦＦ２の非反転出力信号及び反転出力信号をそれぞれ反転した信号を一対の差動信号としてスイッチ回路３３に供給する。
定電流出力回路３２は、所定の電流をスイッチ回路３３に供給する。

スイッチ回路３３は、ＰチャネルトランジスタＱＰ３１、ＱＰ３２を具備する。
トランジスタＱＰ３１、ＱＰ３２のソースは、定電流出力回路３２に接続されている。
トランジスタＱＰ３１のドレインは、抵抗Ｒ５（図５参照）に接続されており、ゲートには、インバータＩＮＶ２の出力信号が供給される。
トランジスタＱＰ３２のドレインは抵抗Ｒ６（図５参照）に接続されており、ゲートには、インバータＩＮＶ１の出力信号が供給される。

Ｄ／Ａ変換回路３０の出力信号の線形性を保つためには、スイッチ回路３３の出力信号の線形性を保つ必要があり、スイッチ回路３３の出力信号の線形性を保つためには、トランジスタＱＰ３１、ＱＰ３２が飽和状態となっている必要がある。

図６に示すトランジスタＱＰ３１、ＱＰ３２の飽和領域において、
が成立する。ここで、Ｖ_ｇｓはトランジスタＱＰ３１、ＱＰ３２のスイッチングのために必要なゲート〜ソース間電圧であり、Ｖ_ｔｈはトランジスタＱＰ３１、ＱＰ３２のスレッショルド電圧であり、Ｉ_ｄはトランジスタＱＰ３１、ＱＰ３２のドレイン電流であり、μはトランジスタＱＰ３１、ＱＰ３２の正孔易動度であり、Ｃｏｘは、トランジスタＱＰ３１、ＱＰ３２の単位面積当たりのゲート容量であり、ＷはトランジスタＱＰ３１、ＱＰ３２のゲート幅であり、ＬはトランジスタＱＰ３１、ＱＰ３２のゲート長である。

ところで、トランジスタＱＰ３１、ＱＰ３２が飽和状態となるための条件は、トランジスタＱＰ３１、ＱＰ３２のドレイン〜ソース間電圧をＶ_ｄｓとすると、
Ｖ_ｄｓ≧Ｖ_ｇｓ−Ｖ_ｔｈ ・・・（２）
である。

先に説明したように、インバータＩＮＶ１、ＩＮＶ２がトランジスタＱＰ３１、ＱＰ３２のゲートに供給する信号は、Ｖ_ＳＳ〜Ｖ_ＤＤの範囲で変化する。したがって、（２）式から、Ｄ／Ａ変換回路３０の出力信号が変化する範囲は、０〜Ｖ_ｔｈに制限されていた。

そこで、上記の点に鑑み、本発明は、出力信号が変化する範囲を広くすることが可能なＤ／Ａ変換回路を提供することを目的とする。さらに、本発明は、そのようなＤ／Ａ変換回路を具備する半導体集積回路を提供することを目的とする。

以上の課題を解決するため、本発明に係るＤ／Ａ変換回路は、ディジタル信号の複数のビットに応じて所定の電流をそれぞれ出力する複数の回路と、複数の回路と所定の第１の電位との間に接続された抵抗性負荷回路とを具備し、複数の回路と抵抗性負荷回路との接続点の電位を出力信号として出力するＤ／Ａ変換回路であって、複数の回路の各々が、ディジタル信号の複数のビットの内の１つに基づいて第１の差動信号を生成する第１の回路と、第１の差動信号に基づいて、所定のレベルの第２の差動信号を電流信号として出力する第２の回路と、第１の負荷回路と、第１の電流源と、を含み、第１の負荷回路の一端には、所定の電位が供給され、第１の負荷回路の他端には、第１の電流源から出力される電流及び第２の差動信号を構成する２つの信号の内の一方が供給され、負荷回路の他端の電位を出力する第３の回路と、第２の負荷回路と、第２の電流源と、を含み、第２の負荷回路の一端には、所定の電位が供給され、第２の負荷回路の他端には、第２の電流源から出力される電流及び第２の差動信号を構成する２つの信号の内の他方が供給され、負荷回路の他端の電位を出力する第４の回路と、第３及び第４の回路がそれぞれ出力する信号に応じて、所定の電流を抵抗性負荷回路に供給する第５の回路とを具備する。

ここで、第２の回路が、第１の差動信号を増幅して第２の差動信号を出力する差動増幅回路であることとしても良い。また、第５の回路が、第３及び第４の回路がそれぞれ出力する信号を増幅して出力する差動増幅回路であることとしても良い。

また、本発明に係る半導体集積回路は、上記Ｄ／Ａ変換回路を具備する。

本発明によれば、出力信号が変化する範囲を広くすることができる。

以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。

図１は、本発明の第１の実施形態に係るＤ／Ａ変換回路の概要を示す図である。図１に示すように、このＤ／Ａ変換回路１０は、ｎ個（ｎは、自然数）の電流セルＣ_ｎ〜Ｃ_１と、抵抗Ｒ１、Ｒ２とを具備する。電流セルＣ_ｎ〜Ｃ_１の各々は、差動信号出力回路１１と、定電流出力回路１２と、スイッチ回路１３とを具備する。
電流セルＣ_ｎ〜Ｃ_１にはｎビットのディジタル信号Ｄ_ｎ〜Ｄ_１が供給され、電流セルＣ_ｎ〜Ｃ_１は、ディジタル信号Ｄ_ｎ〜Ｄ_１に応じて、第１又は第２の出力端子から所定の電流を抵抗Ｒ１又はＲ２にそれぞれ出力する。

抵抗Ｒ１は、電流セルＣ_ｎ〜Ｃ_１内のスイッチ回路１３の第１の出力端子と所定の第１の電源電位（ここでは、接地電位Ｖ_ＳＳとする）との間に接続されており、電流セルＣ_ｎ〜Ｃ_１内のスイッチ回路１３の第１の出力端子から供給される電流の総和と抵抗値との積で表される電位を第１の出力信号（アナログ信号）として出力する。
同様に、抵抗Ｒ２は、電流セルＣ_ｎ〜Ｃ_１内のスイッチ回路１３の第２の出力端子と第１の電源電位Ｖ_ＳＳとの間に接続されており、電流セルＣ_ｎ〜Ｃ_１内のスイッチ回路１３の第２の出力端子から供給される電流の総和と抵抗値との積で表される電位を第２の出力信号（アナログ信号）として出力する。
なお、本実施形態においては、２つの抵抗Ｒ１、Ｒ２を具備し、第１及び第２の出力信号を出力することとしているが、抵抗Ｒ１、Ｒ２のいずれか一方のみを具備し、１つの出力信号を出力することとしても良い。

図２は、電流セルＣ_ｎの内部の回路構成を示す図である。図２に示すように、電流セルＣ_ｎ内の差動信号出力回路１１は、Ｄ型のフリップフロップＦＦ１と、差動増幅回路１４と、第１、第２オフセット回路１５、１６とを具備する。
フリップフロップＦＦ１には、ディジタル信号Ｄ_ｎが供給されており、フリップフロップＦＦ１の反転出力信号及び非反転出力信号は、差動増幅回路１４に供給される。

差動増幅回路１４は、定電流出力回路１７と、ＰチャネルトランジスタＱＰ１、ＱＰ２とを具備しており、定電流出力回路１７は、所定の第２の電源電位（ここでは、Ｖ_ＤＤとする）とトランジスタＱＰ１、ＱＰ２のソースとの間に接続されている。
トランジスタＱＰ１のゲートには、フリップフロップＦＦ１の反転出力信号が、トランジスタＱＰ２のゲートには、フリップフロップＦＦ１の非反転出力信号が、それぞれ供給されており、差動増幅回路１４は、フリップフロップＦＦ１の反転出力信号及び非反転出力信号の差に応じて動作し、第１又は第２オフセット回路１５、１６に所定の電流を供給する。

第１オフセット回路１５は、定電流出力回路１８と、ＰチャネルトランジスタＱＰ３とを具備しており、定電流出力回路１８は、第２の電源電位Ｖ_ＤＤとトランジスタＱＰ３のソースとの間に接続されている。また、定電流出力回路１８とトランジスタＱＰ３との接続点は、差動増幅回路１４内のトランジスタＱＰ１のドレインに接続されている。

トランジスタＱＰ３のゲート及びドレインは第１の電源電位Ｖ_ＳＳに接続され、トランジスタＱＰ３は、オン状態となっており、抵抗性負荷と等価となっている。
差動増幅回路１４内のトランジスタＱＰ１がオフの場合、トランジスタＱＰ３のソース〜ドレイン経路には、定電流出力回路１８が供給する電流が流れ、この電流とトランジスタＱＰ３のソース〜ドレイン間抵抗の積で表される第１の電位（ここでは、Ｖ_１とする）をスイッチ回路１３に供給する。なお、電位Ｖ_１は、電位Ｖ_ＳＳより高電位となる。

一方、差動増幅回路１４内のトランジスタＱＰ１がオンの場合、トランジスタＱＰ３のソース〜ドレイン経路には、定電流出力回路１７が供給する電流と定電流出力回路１８が供給する電流との和に相当する電流が流れ、この電流とトランジスタＱＰ３のソース〜ドレイン間抵抗の積で表される第２の電位（ここでは、Ｖ_２とする）をスイッチ回路１３に供給する。なお、電位Ｖ_２は、電位Ｖ_ＤＤより低電位となる。

同様に、第２オフセット回路１６は、定電流出力回路１８と同じ電流を出力する定電流出力回路１９と、トランジスタＱＰ３と同じ電気的特性を有するＰチャネルトランジスタＱＰ４とを具備する。定電流出力回路１９は、第２の電源電位Ｖ_ＤＤとトランジスタＱＰ４のソースとの間に接続されており、定電流出力回路１９とトランジスタＱＰ４との接続点は、差動増幅回路１４内のトランジスタＱＰ２のドレインに接続されている。

トランジスタＱＰ４のゲート及びドレインは第１の電源電位Ｖ_ＳＳに接続され、トランジスタＱＰ４は、オン状態となっており、抵抗性負荷と等価となっている。
差動増幅回路１４内のトランジスタＱＰ２がオフの場合、トランジスタＱＰ４のソース〜ドレイン経路には、定電流出力回路１９が供給する電流が流れ、この電流とトランジスタＱＰ４のソース〜ドレイン間抵抗の積で表される第１の電位Ｖ_１をスイッチ回路１３に供給する。

一方、差動増幅回路１４内のトランジスタＱＰ２がオンの場合、トランジスタＱＰ４のソース〜ドレイン経路には、定電流出力回路１９が供給する電流と定電流出力回路１８が供給する電流との和に相当する電流が流れ、この電流とトランジスタＱＰ４のソース〜ドレイン間抵抗の積で表される第２の電位Ｖ_２をスイッチ回路１３に供給する。

スイッチ回路１３は、ＰチャネルトランジスタＱＰ５、ＱＰ６を具備する。
定電流出力回路１２は、第２の電源電位Ｖ_ＤＤとトランジスタＱＰ５、ＱＰ６のソースとの間に接続されている。
トランジスタＱＰ５のドレインは、抵抗Ｒ１（図１参照）に接続され、ゲートには、第１オフセット回路１５が出力する電位が供給される。
トランジスタＱＰ６のドレインは、抵抗Ｒ２（図１参照）に接続され、ゲートには、第２オフセット回路１６が出力する電位が供給される。

ここで、図２に示す電流セルＣ_ｎを図５に示す従来の電流セルＦ_ｎと比較すると、従来の電流セルＦ_ｎ内のトランジスタＱＰ３１、ＱＰ３２のゲートに供給される信号は、Ｖ_ＳＳ〜Ｖ_ＤＤの範囲で変化する。これに対し、電流セルＣ_ｎ内のトランジスタＱＰ５、ＱＰ６のゲートに供給される信号は、Ｖ_１〜Ｖ_２の範囲で変化する。

先に説明したように、電位Ｖ_１は電位Ｖ_ＳＳより高電位である。定電流出力回路１８、１９が出力する電流の電流値をＩ_０とすると、電位Ｖ_１は、

で表すことができる。ここで、Ｖ_ｔｈ１、μ、Ｃｏｘ、Ｗ、Ｌは、トランジスタＱＰ３、ＱＰ４に依存する定数である。
ところで、Ｄ／Ａ変換回路１０の出力信号の線形性を保つために、トランジスタＱＰ５、ＱＰ６が飽和状態であるための条件は、トランジスタＱＰ３、ＱＰ４のドレイン〜ソース間電圧をＶ_ｄｓとすると、
Ｖ_ｄｓ≧Ｖ_ｇｓ−Ｖ_ｔｈ２ ・・・（４）
である。ここで、Ｖ_ｔｈ２は、トランジスタＱＰ５、ＱＰ６に依存する定数である。
Ｄ／Ａ変換回路１０の出力電位が最大となるのは、トランジスタＱＰ３、ＱＰ４に最も電流が流れるとき、すなわちトランジスタＱＰ３、ＱＰ４のゲート電位が最も低いＶ_１の状態にあるときであるので、（３）、（４）式より、Ｄ／Ａ変換回路１０の最大出力電位Ｖ_ＭＡＸは、

となる。
一方、Ｄ／Ａ変換回路１０の出力電位が最小となるのは、トランジスタＱＰ３、ＱＰ４のゲート電位が最も高いＶ_２の状態にあるとき、すなわちトランジスタＱＰ３、ＱＰ４に電流が流れないときであるので、Ｄ／Ａ変換回路１０の最小出力電位Ｖ_ＭＩＮは、
Ｖ_ＭＩＮ＝０ ・・・（６）
となる。
以上より、本実施形態に係るＤ／Ａ変換回路１０の出力電位が変化する範囲は、０〜Ｖ_１＋Ｖ_ｔｈ２であり、従来のＤ／Ａ変換回路３０（図５参照）の出力電位が変化する範囲０〜Ｖ_ｔｈ２と比較して、Ｖ_１の分大きくできることがわかる。

また、差動増幅回路１４を用いることにより、トランジスタＱＰ５、ＱＰ６のゲートに供給される電位が完全平衡差動信号となる。これにより、入力信号Ｄ_ｎがローレベルからハイレベルに変化したときのトランジスタＱＰ５、ＱＰ６の動作遅延時間と入力信号Ｄ_ｎがハイレベルからローレベルに変化したときのトランジスタＱＰ５、ＱＰ６の動作遅延時間の差を少なくすことができる。

なお、本実施形態においては、第１、第２オフセット回路１５、１６がトランジスタＱＰ３、ＱＰ４を具備することとしているが、トランジスタＱＰ３、ＱＰ４に代えて他の抵抗性負荷（例えば、抵抗、常時オン状態としたＮチャネルトランジスタ、バイポーラトランジスタ等）を具備することとしても良い。

次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係るＤ／Ａ変換回路の概要を示す図である。図３に示すように、このＤ／Ａ変換回路２０は、ｎ個（ｎは、自然数）の電流セルＥ_ｎ〜Ｅ_１と、抵抗Ｒ１、Ｒ２とを具備する。電流セルＥ_ｎ〜Ｅ_１の各々は、差動信号出力回路２１と、定電流出力回路１２と、スイッチ回路１３とを具備する。
電流セルＥ_ｎ〜Ｅ_１にはｎビットのディジタル信号Ｄ_ｎ〜Ｄ_１が供給され、電流セルＥ_ｎ〜Ｅ_１は、ディジタル信号Ｄ_ｎ〜Ｄ_１に応じて、第１又は第２の出力端子から所定の電流を抵抗Ｒ１又はＲ２にそれぞれ出力する。

抵抗Ｒ３は、電流セルＥ_ｎ〜Ｅ_１内のスイッチ回路１３の第１の出力端子から供給される電流の総和と抵抗値との積で表される電位を第１の出力信号（アナログ信号）として出力する。同様に、抵抗Ｒ４は、電流セルＥ_ｎ〜Ｅ_１内のスイッチ回路１３の第２の出力端子から供給される電流の総和と抵抗値との積で表される電位を第２の出力信号（アナログ信号）として出力する。
なお、本実施形態においては、２つの抵抗Ｒ１、Ｒ２を具備し、第１及び第２の出力信号を出力することとしているが、抵抗Ｒ１、Ｒ２のいずれか一方のみを具備し、１つの出力信号を出力することとしても良い。

図４は、電流セルＥ_ｎの内部の回路構成を示す図である。図４に示すように、電流セルＥ_ｎ内の差動信号出力回路２１は、フリップフロップＦＦ１と、差動増幅回路２４と、第１、第２オフセット回路１５、１６とを具備する。
差動増幅回路２４は、定電流出力回路２７と、ＮチャネルトランジスタＱＮ１、ＱＮ２とを具備しており、定電流出力回路２７は、所定の第１の電源電位（ここでは、Ｖ_ＳＳとする）とトランジスタＱＮ１、ＱＮ２のソースとの間に接続されている。
トランジスタＱＮ１のゲートには、フリップフロップＦＦ１の非反転出力信号が、トランジスタＱＮ２のゲートには、フリップフロップＦＦ１の反転出力信号が、それぞれ供給されており、差動増幅回路２４は、フリップフロップＦＦ１の非反転出力信号及び反転出力信号の差に応じて動作し、第１又は第２オフセット回路１５、１６に所定の電流を供給する。

第１オフセット回路１５内の定電流出力回路１８とトランジスタＱＰ３との接続点は、差動増幅回路２４内のトランジスタＱＮ１のドレインに接続されている。
第２オフセット回路１６内の定電流出力回路１９とトランジスタＱＰ４との接続点は、差動増幅回路２４内のトランジスタＱＮ２のドレインに接続されている。

差動信号出力回路２１を先に説明した差動信号出力回路１１（図２参照）と比較すると、差動信号出力回路２１内の差動増幅回路２４は、差動信号出力回路１１内の差動増幅回路１４と、電源電位Ｖ_ＤＤ及びＶ_ＳＳに関して逆転した回路構成となっている。
従って、Ｄ／Ａ変換回路２０の出力信号が変化する範囲を、Ｄ／Ａ変換回路３０（図５参照）の出力信号が変化する範囲より広くすることが可能となる。

また、差動増幅回路２４を用いることにより、トランジスタＱＰ５、ＱＰ６のゲートに供給される電位が完全平衡差動信号となる。これにより、入力信号Ｄ_ｎがローレベルからハイレベルに変化したときのトランジスタＱＰ５、ＱＰ６の動作遅延時間と入力信号Ｄ_ｎがハイレベルからローレベルに変化したときのトランジスタＱＰ５、ＱＰ６の動作遅延時間の差を少なくすことができる。

本発明は、電流加算型Ｄ／Ａ変換回路において利用可能である。さらに、本発明は、そのようなＤ／Ａ変換回路を用いた半導体集積回路において利用可能である。

本発明の第１実施形態に係るＤ／Ａ変換回路の概要を示す図である。 図１の電流セルＣ_ｎの内部の回路構成を示す図である。 本発明の第２実施形態に係るＤ／Ａ変換回路の概要を示す図である。 図３の電流セルＥ_ｎの内部の回路構成を示す図である。 従来のＤ／Ａ変換回路の概要を示す図である。 図５の電流セルＦ_ｎの内部の回路構成を示す図である。

符号の説明

１０、２０、３０ Ｄ／Ａ変換回路、１１、２１、３１ 差動信号出力回路、１２、１７〜１９、２７、３２ 定電流出力回路、１３、３３ スイッチ回路、Ｃ_ｎ〜Ｃ_１、Ｅ_ｎ〜Ｅ_１、Ｆ_ｎ〜Ｆ_１ 電流セル、ＦＦ１、ＦＦ２ フリップフロップ、ＩＮＶ１、ＩＮＶ２ インバータ、Ｒ１〜Ｒ４ 抵抗、ＱＰ１〜ＱＰ６、ＱＮ１、ＱＮ２、ＱＰ３１、ＱＰ３２ トランジスタ

Claims (4)

1. ディジタル信号の複数のビットに応じて所定の電流をそれぞれ出力する複数の回路と、前記複数の回路と所定の第１の電位との間に接続された抵抗性負荷回路とを具備し、前記複数の回路と前記抵抗性負荷回路との接続点の電位を出力信号として出力するＤ／Ａ変換回路であって、
   前記複数の回路の各々が、
   前記ディジタル信号の複数のビットの内の１つに基づいて第１の差動信号を生成する第１の回路と、
   前記第１の差動信号に基づいて、所定のレベルの第２の差動信号を電流信号として出力する第２の回路と、
   第１の負荷回路と、第１の電流源と、を含み、前記第１の負荷回路の一端には、所定の電位が供給され、前記第１の負荷回路の他端には、前記第１の電流源から出力される電流及び前記第２の差動信号を構成する２つの信号の内の一方が供給され、前記負荷回路の他端の電位を出力する第３の回路と、
   第２の負荷回路と、第２の電流源と、を含み、前記第２の負荷回路の一端には、所定の電位が供給され、前記第２の負荷回路の他端には、前記第２の電流源から出力される電流及び前記第２の差動信号を構成する２つの信号の内の他方が供給され、前記負荷回路の他端の電位を出力する第４の回路と、
   前記第３及び第４の回路がそれぞれ出力する信号に応じて、前記所定の電流を前記抵抗性負荷回路に供給する第５の回路とを具備する、Ｄ／Ａ変換回路。
2. 前記第２の回路が、前記第１の差動信号を増幅して前記第２の差動信号を生成する差動増幅回路である、請求項１記載のＤ／Ａ変換回路。
3. 前記第５の回路が、前記第３及び第４の回路がそれぞれ出力する信号を増幅して出力する差動増幅回路である、請求項１又は２記載のＤ／Ａ変換回路。
4. 請求項１〜３のいずれか１項に記載のＤ／Ａ変換回路を具備する半導体集積回路。