JP4692255B2 - 断線検出装置 - Google Patents
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Description
第2断線検出手段は、入力端子の電位が、所定電位である第1電位よりも高い場合に動作する第1コンパレータ回路と、所定電位である第2電位よりも低い場合に動作する第2コンパレータ回路とを有し、第1電位は、第2電位よりも低くなるよう設定されており、第1コンパレータ回路は入力端子とグランドとの間に接続され、第2コンパレータ回路は電源と入力端子との間に接続され、第1コンパレータ回路と第2コンパレータ回路とが入力端子に対して対称形をなしており、第1のコンパレータ回路と第2コンパレータ回路とが対称形であることに起因して、配線が断線したとき、入力端子の電位が、第1電位よりも高く、かつ、第2電位よりも高い電位となり、第1コンパレータ回路と第2コンパレータ回路とが両方動作した場合に、入力端子の電位が、ハイ電位よりも所定電位以上低く、かつ、ロウ電位よりも所定電位以上高いと判別することを特徴とする。
第1チップの内部回路Aから制御信号としてVccが出力された場合、FETA21のゲートにVccが印加されるが、Pチャネル型のFETA21はオフのままである。一方、FETA22のゲートにもVccが印加されるが、FETA22はNチャネル型なのでオンする。その結果、出力端子ATには一時的にGND付近の電位が出力されることとなり、配線Zおよび第2チップの入力端子BTの電位もGND付近となる。
第1チップの内部回路Aから制御信号としてGNDが出力された場合、FETA21のゲートにGNDが印加されるため、Pチャネル型のFETA21はオンする。一方、FETA22のゲートにもGNDが印加されるが、FETA22はNチャネル型なのでオフのままである。その結果、出力端子ATには一時的にVcc付近の電位が出力されることとなり、配線Zおよび第2チップの入力端子BTの電位もVcc付近となる。
第1チップの内部回路Aから制御信号としてVccが出力された場合、FETA21のゲートにVccが印加されるが、Pチャネル型のFETA21はオフのままである。一方、FETA22のゲートにもVccが印加されるが、FETA22はNチャネル型なのでオンする。その結果、出力端子ATには一時的にGND付近の電位が出力される。しかしながら、配線Zが断線状態であるため、出力端子ATの電位はGND付近で安定する。このとき、比較回路A24にはGND付近の電位が入力され、前述の下限電位を下回ることから、オン信号が出力される。比較回路A23は当然オフ信号を出力したままである。判定回路A25は、比較回路A24からオン信号が出力されたため、出力端子ATに接続された配線Zは断線状態であると判定し、内部回路A1へ断線信号を出力する。これにより、内部回路A1は配線Zが断線したことを検出する。
第1チップの内部回路Aから制御信号としてGNDが出力された場合、FETA21のゲートにGNDが印加されるため、Pチャネル型のFETA21はオンする。一方、FETA22のゲートにもGNDが印加されるが、FETA22はNチャネル型なのでオフのままである。その結果、出力端子ATには一時的にVcc付近の電位が出力される。しかしながら、配線Zが断線状態であるため、出力端子ATの電圧はVcc付近で安定する。このとき、比較回路A23にはVcc付近の電圧が入力され、前述の上限電圧を上回ることから、オン信号が出力される。比較回路A24は当然オフ信号を出力したままである。判定回路A25は、比較回路A23からオン信号が出力されたため、出力端子ATに接続された配線Zは断線状態であると判定し、内部回路A1へ断線信号を出力する。これにより、内部回路A1は配線Zが断線したことを検知する。
A2…第1断線検出回路
A21〜A22…FET
A23〜A24…比較回路
A25…判定回路
AT…出力端子
B1…内部回路
B2…第2断線検出回路
C…コンパレータ
C1〜C4…FET
C5〜C7…抵抗
C8…フィルタ
D…コンパレータ
D1〜D4…FET
D5〜D7…抵抗
D8…フィルタ
E…判定回路
Z…配線
Claims (3)
- 第1のチップと第2のチップとが同一のパッケージに搭載されたマルチチップパッケージにおいて、第1のチップの出力端子と第2のチップの入力端子とを接続する配線が断線したことを検出する断線検出装置であって、
前記配線の非断線時において、前記出力端子および前記入力端子の電位は、前記第1のチップおよび前記第2のチップの相互のインピーダンスにより、所定の上限電位よりも低いハイ電位付近、または所定の下限電位よりも高いロウ電位付近となるよう構成され、
前記第1のチップに設けられ、前記出力端子の電位が前記上限電位よりも高くなった場合、または、前記下限電位よりも低くなった場合に、前記配線が断線したことを検出する第1断線検出手段と、
前記第2のチップに設けられ、前記入力端子の電位が、前記ハイ電位よりも所定電位以上低く、かつ、前記ロウ電位よりも所定電位以上高い場合に、前記配線が断線したことを検出する第2断線検出手段とを備え、
前記第2断線検出手段は、
前記入力端子の電位が、所定電位である第1電位よりも高い場合に動作する第1コンパレータ回路と、所定電位である第2電位よりも低い場合に動作する第2コンパレータ回路とを有し、
前記第1電位は、前記第2電位よりも低くなるよう設定されており、
前記第1コンパレータ回路は前記入力端子とグランドとの間に接続され、前記第2コンパレータ回路は電源と前記入力端子との間に接続され、前記第1コンパレータ回路と前記第2コンパレータ回路とが前記入力端子に対して対称形をなしており、前記第1のコンパレータ回路と前記第2コンパレータ回路とが対称形であることに起因して、前記配線が断線したとき、前記入力端子の電位が、前記第1電位よりも高く、かつ、前記第2電位よりも高い電位となり、
前記第1コンパレータ回路と前記第2コンパレータ回路とが両方動作した場合に、前記入力端子の電位が、前記ハイ電位よりも所定電位以上低く、かつ、前記ロウ電位よりも所定電位以上高いと判別することを特徴とする断線検出装置。 - 前記第1断線検出手段は、前記出力端子の電位が前記上限電位よりも大きいか否かを比較する上限比較回路と、前記出力端子の電位が前記下限電圧よりも小さいか否かを比較する下限比較回路とを有し、
前記上限比較回路および前記下限比較回路の比較結果から、前記出力端子の電位が前記上限電位よりも高くなった、または、前記下限電位よりも低くなったことを判別することを特徴とする請求項1記載の断線検出装置。 - 前記第1電位および前記第2電位は、前記ハイ電位と前記ロウ電位の中間付近に設定されることを特徴とする請求項1記載の断線検出装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005349601A JP4692255B2 (ja) | 2005-12-02 | 2005-12-02 | 断線検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005349601A JP4692255B2 (ja) | 2005-12-02 | 2005-12-02 | 断線検出装置 |
Publications (2)
Publication Number | Publication Date |
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JP2007155444A JP2007155444A (ja) | 2007-06-21 |
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ID=38240021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2005349601A Expired - Fee Related JP4692255B2 (ja) | 2005-12-02 | 2005-12-02 | 断線検出装置 |
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JP (1) | JP4692255B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5187740B2 (ja) * | 2008-03-19 | 2013-04-24 | 株式会社リキッド・デザイン・システムズ | 接続検出回路を備えた半導体装置 |
JPWO2023021704A1 (ja) * | 2021-08-20 | 2023-02-23 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS63163466U (ja) * | 1987-04-14 | 1988-10-25 | ||
JP2001165944A (ja) * | 1999-09-30 | 2001-06-22 | Toyota Motor Corp | センサの異常検出方法 |
JP2003325930A (ja) * | 2002-05-15 | 2003-11-18 | Adachi Light Co Ltd | 遊技機におけるスイッチング装置の異常検出方法 |
JP2005017099A (ja) * | 2003-06-26 | 2005-01-20 | Renesas Technology Corp | マルチチップモジュール |
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JPS57180140A (en) * | 1981-04-20 | 1982-11-06 | Control Data Corp | Mutual connecting defect detector for logic circuit |
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JP2005017099A (ja) * | 2003-06-26 | 2005-01-20 | Renesas Technology Corp | マルチチップモジュール |
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