KR20050061446A - 절연 게이트 트랜지스터, 트랜지스터 장치, 트랜지스터회로 및 트랜지스터 작동 방법 - Google Patents
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Abstract
본 발명의 트랜지스터는 게이트 전극(4)에 대해 반도체 바디 층(10)의 맞은 편에 위치하는 소스 전극(22)을 가지며, 게이트 전극(4)은 게이트 절연체(8)에 의해 바디 층(10)으로부터 절연된다. 소스 전극(22)는 반도체 바디 층(10)에 대해 쇼트키 장벽과 같은 전위 장벽을 가진다. 또한, 적어도 하나의 드레인 전극(54)는 반도체 바디 층(10)에 연결되어 있다. 적절한 소스-드레인 전압 및 게이트 전압은 소스 전극(22)에 인접한 반도체 바디 층 영역을 공핍시켜 게이트 전압으로 소스-드레인 전류를 제어한다.
Description
본 발명은 트랜지스터에 관한 것으로, 특히 절연 게이트 트랜지스터(insulated gate transistor)의 구조 및 이 트랜지스터를 제조하는 방법과 트랜지스터의 용도에 관한 것이다.
박막 트랜지스터(TFT)는 반도체의 박막에 능동 채널을 가지고, 반도체 박막은 일반적으로 비정질 실리콘이지만, 폴리실리콘(poly-silicon), 유기 반도체(organic semiconductor) 등과 같은 다른 물질이 사용될 수도 있다. 컨택트는 박막 반도체 채널의 양단에 형성되며, 게이트는 얇은 절연 층에 의해 채널의 중간 영역으로부터 이격되도록 제공된다. 게이트에 인가된 전압은 채널에서의 전도(conduction)를 제어하고, 채널이 드레인에서 핀치 오프(pinch off)될 때 채널은 포화된다.
TFT는, 버텀-게이트(bottom-gated) TFT로서 알려진, 게이트가 채널 아래에 위치하는 것 또는 탑-게이트(top-gated) TFT와 같이, 게이트가 채널 위에 위치하는 것으로 알려져 있다.
TFT의 특별한 응용에는 액정 표시 장치(liquid crystal display)의 능동 플레이트(active plate)와 유기 발광 다이오드(organic light emitting diode)의 어레이를 포함하는 능동 매트릭스형 표시 장치(active matrix display)에서의 사용이 있다. 화소(pixel) 성분의 어레이는 유리와 같은 기판 상에서 배열되어, 표시 장치 또는 표시 장치의 능동 플레이트 및 표시 장치의 각 화소에서 제공된 하나 이상의 박막 트랜지스터를 형성한다.
그러나, 박막 트랜지스터의 특성이 모든 적용례에서 이상적인 것은 아니다.
통상적인 FET도 반도체 바디를 사용하는 것으로 알려져 있으나, 이러한 FET의 특성도 모든 경우에 이상적인 것은 아니다.
따라서, 대안적인 트랜지스터 구조가 필요하다.
이제 발명에 대한 보다 나은 이해를 위해 실시예는 첨부된 도면과 관련하여 순 예를 드는 방식으로 기술될 것이다.
도 1은 본 발명에 따르는 SGT의 제 1 실시예를 제조하는 제 1 단계를 나타내는 도면,
도 2는 본 발명에 따르는 SGT를 제조하는 제 2 단계를 나타내는 도면,
도 3은 본 발명에 따르는 SGT를 제조하는 제 3 단계를 나타내는 도면,
도 4는 SGT의 공핍층을 도시하는 도면,
도 5는 소스 영역이 공핍되지 않는 경우의 SGT 밴드 다이어그램,
도 6은 동작 상태의 SGT의 밴드 다이어그램,
도 7은 SGT에 관한 측정된 트랜지스터 특징을 나타내는 도면,
도 8은 도 7에서 측정된 SGT에 대한 측정된 전사(transfer) 특징을 나타내는 도면,
도 9는 비교되는 TFT에 대한 측정된 트랜지스터 특징을 나타내는 도면,
도 10은 SGT의 제 2 실시예를 도시하는 도면,
도 11은 SGT의 제 3 실시예를 도시하는 도면,
도 12는 SGT의 제 4 실시예를 도시하는 도면,
도 13은 SGT의 제 5 실시예를 도시하는 도면,
도 14는 SGT의 제 6 실시예를 도시하는 도면,
도 15는 SGT의 제 7 실시예를 도시하는 도면,
도 16은 SGT의 제 8 실시예를 도시하는 도면,
도 17은 SGT의 제 9 실시예를 도시하는 도면,
도 18은 SGT의 제 10 실시예를 도시하는 도면,
도 19는 SGT의 제 11 실시예를 도시하는 도면,
도 20은 SGT의 제 12 실시예를 도시하는 도면,
도 21은 SGT의 제 13 실시예를 도시하는 도면,
도 22는 SGT의 제 14 실시예를 도시하는 도면,
도 23은 SGT의 제 15 실시예를 도시하는 도면,
도 24는 SGT의 제 16 실시예를 도시하는 도면,
도 25는 SGT의 제 17 실시예를 도시하는 도면,
도 26은 SGT의 제 18 실시예를 도시하는 도면,
도 27은 SGT의 제 19 실시예를 도시하는 도면,
도 28은 SGT의 제 20 실시예를 도시하는 도면.
도해들은 순전히 개략적인 것으로 실제 크기로 도시된 것이 아니다. 동일하거나 유사한 요소가 다른 도해에서 동일한 참조 숫자로 주어진다.
본 발명은 구조 및 동작 면에서 TFT와 다른 절연 게이트 트랜지스터를 제공한다. 본 발명에 따르는 이 새로운 트랜지스터의 중요한 구조 및 동작 면에서의 특징은 첨부된 청구의 범위에서 설명한다.
제 1 측면으로, 사전 결정된 도전형 타입(conductivity type)의 전하 캐리어(charge carrier)를 사용하여 도통하기 위한 절연 게이트 트랜지스터는,
(1) 반도체 바디 층(semiconductor body layer)과,
(2) 소스 전극과 반도체 바디 층의 소스 영역 사이에 쇼트키 전위 장벽(Schottky potential barrier)을 정의하는 반도체 바디 층의 소스 영역에 걸쳐 확장된 소스 전극(source electrode)과,
(3) 반도체 바디 층에 연결된 드레인 전극(drain electrode)과,
(4) 소스 영역이 공핍되었을 때, 소스 전극부터 장벽을 넘어 반도체 바디 층의 소스 영역으로 사전 결정된 캐리어의 캐리어 전송을 제어하는 게이트 전극(gate electrode)을 포함하되,
상기 게이트 전극은 게이트 전극과 반도체 바디 층 사이에 게이트 절연체 층(gate insulator layer)을 가지는 소스 전극에 대해, 반도체 바디 층의 맞은 편에 있는 소스 전극과 오버랩(overlapping) 관계로 배열되며,
또한 상기 게이트 전극은 쇼트키 장벽의 게이트 제어 영역의 전체에 걸쳐, 적어도 결합된 반도체 바디 층 및 게이트 절연체의 전체 두께만큼 소스 전극으로부터 이격되어 있다.
또 다른 측면으로, 사전 결정된 도전형 타입의 전하 캐리어를 사용하여 도통하기 위한 절연 게이트 트랜지스터는,
(1) 적어도 10㎚의 두께를 가지는 반도체 바디 층과,
(2) 소스 전극과 반도체 바디 층의 소스 영역 사이에 전위 장벽을 정의하는 반도체 바디 층의 소스 영역에 걸쳐 확장된 소스 전극과,
(3) 반도체 바디 층에 연결된 드레인 전극과,
(4) 소스 영역이 공핍되었을 때, 소스 전극부터 장벽을 넘어 반도체 바디 층의 소스 영역으로 사전 결정된 캐리어 타입의 캐리어 전송을 제어하는 게이트 전극을 포함하되,
상기 게이트 전극은 게이트 전극과 반도체 바디 층 사이에 게이트 절연체 층이 있는 소스 전극에 대해, 반도체 바디 층의 맞은 편에 있는 소스 전극과 오버랩 관계로 배열되며,
상기 게이트 전극은 소스 장벽의 게이트-제어 영역의 전체에 걸쳐, 적어도 반도체 바디 층 및 게이트 절연체의 완전히 결합된 두께만큼 소스 전극으로부터 이격되어 있다.
본 발명에 따르는 트랜지스터는 장벽을 넘는 캐리어의 전송으로 소스에서 바디로 흐르는 전류를 제어할 수 있도록, 소스 전극을 게이트 전극, 가운데에 있는 두개의 소스 장벽, 반도체 바디 층 및 게이트 절연 층의 맞은 편에 배치하는 원리를 기초로 한다. 그러므로, 전류는 대개 소스-게이트 전압에 의해 결정되며 드레인 전압에는 아주 약하게 의존한다. 본 발명에 따르는 트랜지스터는 이하에서 SGT(source gated transistor)로 지칭할 것이다.
SGT는 박막 트랜지스터(TFT)와 비교하여 높은 출력 임피던스와 낮은 핀치 오프 전압을 가진다. 낮은 핀치 오프 전압은 SGT가 낮은 드레인 전압과 결과적으로 낮은 전력 손실로 동작할 수 있게 한다.
또 다른 차이점은 SGT가 일반적으로 FET 보다 더 작은 치수(dimension)에서 그 특성을 보전한다는 점이다. 이는 다른 많은 적용례 중, 고속이거나 작은 아날로그 회로에서 유용함을 의미한다.
SGT와 TFT의 주된 차이로 TFT의 경우 드레인에서 핀치 오프가 일어날 때 TFT 전류가 포화되며 그 크기는 채널에서의 캐리어 분포 및 전계에 따라 결정되는 반면, SGT는 소스에서 핀치 오프가 일어날 때 채널이 포화되며 그 크기는 소스 장벽에서의 전계의 크기에 의존한다는 점이다. 낮은 핀치 오프 전압은 트랜지스터가 낮은 드레인 전압으로 동작할 수 있게 하는 한편, 높은 출력 임피던스는 전류원(current source), 전류 미러(current mirror), 타이밍 소자(timing device), 소신호 증폭기(small signal amplifier) 및 보정 회로(correction circuit) 등을 포함하는 다양한 유형의 회로에서 좋은 결과를 낳는다.
바람직한 소스 바디 영역의 두께는, 소스 영역이 통상적이고, 공핍이 가능한 영역으로 동작하도록 충분해야 한다. 소스 영역이 너무 얇으면 날카로운 에너지 레벨과 같은 양자 효과(quantum effect)가 발생할 수 있고, 이는 전자 구류(electron confinement)에 의한 응답에서의 피크처럼 바람직하지 않은 결과를 야기한다. 당업자라면 인식하듯이, 최소 두께는 사용되는 물질에 의존할 것이나 바람직한 두께는 적어도 10㎚이고, 실시예에서는 적어도 15㎚ 또는 20㎚는 되어야 일반적으로 충분하다.
바람직한 실시예에서, 반도체 바디 층은 소자에서 단 하나의 도핑된 반도체 층으로 서로 다른 소스와 드레인 영역을 제공한다. 이런 방식으로, 소자의 가공은 통상적인 소자에서 요구하는 다수의 반도체 층과 비교해서 간단하다.
나아가, SGT의 구조는 폴리머(polymer) 반도체를 포함한 비정질 실리콘, 폴리실리콘, 유기 반도체 등을 사용하는 것을 포함하는 박막 기술에서의 가공에 매우 적합하다. 그러므로 이 반도체는 표시 장치 및 현재 통상적인 박막 트랜지스터(TFT)를 사용하는 다른 기술에도 적합하게 사용될 수 있다. 관련된 장점은 gm/gd 전압 이득으로, gm은 상호 컨덕턴스(mutual conductance)이고 gd는 출력 컨덕턴스이다. gm/gd 전위 전압 이득(potential voltage gain)은 통상적인 비정질 실리콘 또는 폴리실리콘 TFT에 비해 상당히 크다.
트랜지스터 구조는 사전에 결정된 캐리어가 오직 소스 영역에서부터 게이트가 제어하는 잘 정의된 장벽을 넘어 반도체 바디 층으로 들어가도록 보장해야 한다. 이는 게이트에 의해 제어되는 바디 층의 영역에서 소스 및 게이트 전극이 장벽 층, 반도체 바디 층 및 게이트 절연체 층에 의해 이격되게 보장함으로써 이룰 수 있다.
실시예에서 장벽과 게이트 사이를 분리하기 위해서, 소스 전극은 반도체 바디 층으로 장벽을 정의하며, 장벽의 게이트가 제어하는 영역에서 장벽은 게이트 전극에 대해 반도체 바디 층의 맞은 편 측면으로 완전히 확장된다.
과거부터 쇼트키 장벽은 전계 효과 트랜지스터에서 소스 및 드레인 컨택트에 사용되어 왔다. Sze-Physics of Semiconductor Devices, 2nd edition, 491-492 페이지 참조하기 바란다. 다른 예는 Uchida 등, Applied Physics Letters 76권 3992에서 3994(2000) 페이지 및 Lin의 미국 특허 출원 US 2002/0009833 등에서 제공된다. 이러한 소자에서, 통상적인 FET처럼 게이트가 채널을 제어한다. 반대로, 본 발명에 따르는 소자에서는 게이트가 소스의 맞은 편에 배열되어 게이트 전압이 소스-바디 장벽의 높이를 제어한다. 일반적으로 선행 기술의 소자에서 게이트가 소스와 드레인 사이에서 채널을 제어하도록 배열된다. 쇼트키 장벽을 사용하는 이러한 FET에서는 트랜지스터의 스위치를 켰을 때 전류를 방해하지 않기 위해서 전류 전송에 낮은 장벽을 주도록 금속을 사용한다. 예를 들어, p 채널 소자는 정공(hole)에 대해 낮은 장벽 전위를 요구하나 전자(electron)에 대해서는 높은 장벽을 요구한다. 이는 게이트에 네가티브 전위를 가하고 소자의 스위치를 켰을 때 전류가 컨택트에 의해 제한되지 않으나, 게이트에 포지티브 전위를 가하고 소자의 스위치가 꺼지면 이들이 전자에 대해 큰 장벽이 되고 누설 전류가 작도록 하기 위함이다.
다른 선행 기술의 예로, 미국 특허 5,801,398에서 반도체 바디 층의 단부(측면 가장자리)에 접촉한 쇼트키 소스 전극을 가지는 트랜지스터 구조를 설명한다. 미국 특허 5,801,398에서, 소스 전극에서의 캐리어는 잘 정의된 장벽을 통과할 필요가 없이 대신 결국 반도체 바디 층 단부로 흘러 사실상 소스 전극과 반도체 바디 층을 단락시킨다. 미국 특허 5,801,398의 소자에서, 소스는 통상적인 소스 컨택트를 제공하고 게이트는 반도체 소자의 채널을 제어하여 옴 컨택트를 사용하는 통상적인 FET에서처럼 캐리어 전송을 제어하도록 의도하였다.
본 발명의 편리한 구현예는 소스 층으로 금속을 사용하는 것이며, 금속은 반도체 바디 층으로 쇼트키 장벽을 생성한다. 이 경우의 장벽 전위는 쇼트키 장벽 전위이다.
본 발명은 잠재적으로 높은 전압 이득 및 전력 이득, 빠른 속도 및 높은 전압 동작이라는 또 다른 이익을 포함한다.
드레인 전압에 대한 소스 전류의 무감각으로 소자의 소스와 드레인 영역 사이를 좁은 간격(short separation)으로 만들 수 있다. 따라서, 드레인 영역과 소스 영역 사이의 중간 영역의 측면 길이는 바람직하게 4㎛보다 작다. 이러한 좁은 간격 소자는 소자를 가로지르는 캐리어의 천이(transit) 시간을 감소시키며, 동작 속도는 증가시킨다. 드레인 전압이 좁은 채널 소자의 출력 특성의 성능을 저하시키는 통상적인 TFT에서의 상황과 달리, SGT 전류는 채널이 아닌 소스에 의해 결정된다.
바람직한 실시예는 소스 주변에 필드 경감(field relief)을 제공한다. 다수의 적절한 필드 경감 구조들이 알려져 있으며, 예를 들어 Sze, Physics of Semiconductor devices, 2nd Edition 의 299 쪽을 참조한다.
따라서, 다른 측면에 의하면, 사전 결정된 도전형 타입의 전하 캐리어를 사용하여 도통하기 위한 절연 게이트 트랜지스터는,
(1) 반도체 바디 층과,
(2) 소스 전극과 반도체 바디 층의 소스 영역 사이의 인터페이스에서 장벽을 정의하는 반도체 바디 층의 소스 영역에 걸쳐 확장된 소스 전극과,
(3) 반도체 바디 층의 드레인 영역에 걸쳐 연결된 드레인 전극―상기 반도체 바디 층의 드레인 영역은 소스와 드레인 영역 사이에서 반도체 바디 층의 중간 영역을 정의하는 소스 영역으로부터 이격됨―과,
(4) 적어도 소스 영역의 일부분을 포함하는 반도체 바디 층의 게이트-제어 영역을 정의하는 소스 전극에 대해 반도체 바디 층의 맞은 편에 확장된 게이트 전극과,
(5) 게이트 전극과 반도체 바디 층 사이에 있는 게이트 절연체 층과,
(6) 드레인 영역을 마주보는 소스 영역의 가장자리에서의 필드 경감 구조를 포함한다.
필드 경감에 대한 접근 방법은 소스 전극이 절연 층에 의해 중간 영역에서부터 분리되어, 중간 영역의 최소 부분에 걸쳐 측방향으로 확장하는 것이다. 이로써 반도체 바디 층의 소스 영역의 가장자리에서 날카로운 필드 변화를 피할 수 있어 소자의 품질과 신뢰도를 높일 수 있다.
소스에서 쇼트키 장벽의 높이는 주입된 이온의 낮은 도즈(low dose)에 의해 제어된다. 이 기법으로 장벽의 높이를 변화시킴으로써 다른 동작 전류를 갖는 트랜지스터를 형성할 수 있다. 낮은 에너지 도너(donor)의 주입은 전자에 대한 장벽을 감소시키고, 억셉터(acceptor)의 주입은 전자에 대한 장벽을 증가시킨다.
도너 주입의 또 다른 사용은 도너를 중간 영역으로 도입하는 것이다. 소스의 가장자리에서의 효과적인 필드 경감은 보상에 의해, 특히 소자에서 반도체 바디 층처럼 수화(hydrogenated) 비정질 실리콘을 사용함으로써 얻을 수 있다. 예를 들어, 바디가 n-타입으로 가볍게 도핑되었다면 중간 영역은 p-타입으로 제공되어 바디를 절연시키고 소스의 가장자리에 필드 경감을 제공할 수 있다.
드레인 전극은 반도체 바디 층에 옴 컨택트(ohmic contact)를 생성할 수 있다. 이와 달리, 드레인 전극 자체는 반도체 바디 층에 넌-옴(non-ohmic) 컨택트를 생성할 수 있다. 이 후자의 접근 방식은 소스 전극과 동일한 단계로 생성하는 것을 가능하게 한다.
실시예에서, 트랜지스터는 소스 영역 양쪽의 측방향으로 한 쌍의 드레인 전극과 이에 대응하는 드레인 영역을 포함한다. 이는, 소스 전류가 소스 영역에서 소스 영역의 양쪽으로, 드레인 전극 쌍의 양쪽으로 흐르므로 전류 처리 용량을 증가시킨다.
본 발명에 따르는 트랜지스터는 탑-게이트이거나 버텀-게이트일 수 있다. 따라서 반도체 바디 층이 소스 전극의 위에 위치하고 게이트 전극이 반도체 바디 층 위에 위치할 수 있다. 이와 달리 반도체 바디 층이 게이트 전극 위에 위치하고 소스 전극이 반도체 바디 층 위에 위치할 수도 있다.
본 발명은 상기에 기술한 대로 기판 및 다수의 트랜지스터를 가지는 트랜지스터 회로에도 관련있다. 트랜지스터들은 어레이로 정렬되고, n-타입과 p-타입 트랜지스터 모두를 포함할 수 있다.
바람직한 실시예에서, 도너 불순물의 얕은 주입은 n-타입과 p-타입 트랜지스터의 장벽 하에 제공되어져, p-타입 트랜지스터에서 정공에 대한 유효 장벽 높이를 올리고 n-타입 트랜지스터에서는 전자에 대한 유효 장벽 높이를 낮춘다. 편리하게도, 동일한 도너 주입 형태가 n-타입과 p-타입 트랜지스터 모두에 사용될 수 있다.
다른 측면으로, 사전 결정된 도전형 타입의 전하 캐리어를 사용하여 도통하기 위한 절연 게이트 트랜지스터는,
(1) 비정질 실리콘, 폴리실리콘, 유기 반도체 또는 폴리머 반도체의 막 형태로 된 반도체 바디 층과,
(2) 소스 전극과 반도체 바디 층의 소스 영역 사이에서 전위 장벽을 정의하는 반도체 바디 층의 소스 영역에 걸쳐 확장된 소스 전극과,
(3) 반도체 바디 층에 연결된 드레인 전극과,
(4) 소스 영역이 공핍되었을 때, 소스 전극부터 장벽을 넘어 반도체 바디 층의 소스 영역으로 사전 결정된 캐리어 타입의 캐리어 전송을 제어하는 게이트 전극을 포함하되,
상기 게이트 전극은 게이트 전극과 반도체 바디 층 사이에 게이트 절연체 층이 있는 소스 전극에 대해, 반도체 바디 층의 맞은 편에 있는 소스 전극과 오버랩 관계로 배열되며,
상기 게이트 전극은 소스 장벽의 게이트-제어 영역의 전체에 걸쳐, 반도체 바디 층 및 게이트 절연체의 완전히 결합된 두께만큼 소스 전극으로부터 이격되어 있다.
본 발명은 상기에서 기술한대로 트랜지스터의 제조 방법 및 이러한 트랜지스터의 용도에도 관련이 있다.
다른 측면에서, 본 발명은 소스 전극, 드레인 전극, 반도체 바디 층이 있는 트랜지스터를 작동시키는 방법에도 관련이 있고, 반도체 바디 층은 소스 전극과 접촉하는 소스 영역, 드레인 전극과 접촉하는 드레인 영역, 소스 전극에 대치되는(oppose) 절연 게이트를 가진다. 이 방법은 소스, 게이트 및 드레인 사이에 전압을 가하여 반도체 바디 층의 소스 영역의 전부를 실질적으로 공핍시키고, 소스 전극에 의해 캐리어가 장벽 및 공핍된 소스 영역을 넘어 드레인 영역 및 나아가 드레인 전극까지 방사되게 한다.
또 다른 측면에서, 본 발명은 절연 게이트 전계 트랜지스터(insulated gate field effect transistor)를 포함하는 트랜지스터 회로에도 관련한다. 절연 게이트 전계 트랜지스터는 반도체 바디 층, 소스 전극, 반도체 바디 층의 맞은 편에서 대치 관계를 가지는 게이트 전극을 가지며, 소스 전극과 반도체 바디 층 사이에는 장벽이 있고, 반도체 바디 층과 게이트 사이에는 게이트 절연체가 위치하며, 반도체 바디 층에 연결된 드레인 전극이 있다. 회로는 소스, 게이트 및 드레인 전극에 전압을 가하여 소스 전극 영역의 반도체 바디 층을 공핍시키도록 하고, 소스-게이트 전압에 의해 장벽의 높이를 제어하여 소스 전극으로부터 반도체 바디 층으로 흐르는 캐리어의 방사를 제어함으로써 소스-게이트 전압으로 소스-드레인 전류를 제어하도록 구성된다.
본 발명의 첫번째 실시예의 제조 및 특성은 도 1 내지 3과 관련하여 논의될 것이다.
도 3은 n-타입 트랜지스터 전도가 전자를 사용하는 n-타입 전도 SGT의 첫번째 실시예를 도시한다. 트랜지스터는 기판(2) 상에서 형성된다. 소스 전극(22)을 가진 반도체 바디 층(10)은 반도체 바디 층(10)의 공핍되는 소스 영역(32)을 가로질러 측면으로 확장되며, 소스 전극(22)과 반도체 바디 층의 소스 영역(32) 사이의 인터페이스에서 장벽(48)을 정의한다. 한 쌍의 드레인 전극(24)이 제공되며, 각각은 측면으로 확장되어 반도체 바디 층의 드레인 영역(36)에 연결된다. 반도체 바디 층의 드레인 영역(36)은 소스 영역(32)으로부터 측방향으로 이격되고 소스와 드레인 영역 사이에 반도체 바디 층의 중간 영역(34)을 정의한다.
본 발명에서 장벽은 쇼트키 장벽이며 반도체 바디 층(10)에서 주입(6)이 제공되어 이 장벽의 높이를 제어한다.
소스 전극에 대해 반도체 바디 층의 맞은 편에는, 소스 전극(22)과 오버랩 관계에 있고 게이트 전극(4)과 반도체 바디 층(10) 사이에 게이트 절연체 층(8)을 갖는 게이트 전극(4)이 있다. 이 오버랩 된 절연 게이트 전극(4)은 오직 반도체 바디 층(10)과 게이트 절연체 층(8)의 두께를 거쳐야만 소스 장벽(48)에 결합된다. 따라서 소스 영역(32)이 공핍된 경우, 게이트 전극(4) 가해진 전압이 소스 전극(22)으로부터 장벽(48)을 가로질러 반도체 바디 층(10)의 소스 영역(32)까지 사전 결정된 캐리어 타입의 캐리어 전송을 제어한다. 보호층(passivation layer)(20)은 상부 면 위에 제공된다.
다른 시각에서 보면, 도 3의 SGT는 전자로 된(즉, 트랜지스터의 사전 결정된 도전형 형태에 따른 전도 캐리어) 소스(22)와 이 전하 캐리어에 대한 드레인(24, 34) 사이에 트랜지스터의 바디 부분(32,34)을 제공하는 반도체 층(10)을 포함한다. SGT의 절연 게이트는 중간 게이트-유전체 층(gate-dielectric layer)(8)을 거쳐 바디 부분(32,34)의 영역(32)에 연결된 게이트 전극(4)을 포함한다. 소스는 소스 전극(22)과 반도체 층(10) 사이에서 상기 캐리어에 대한 장벽(48)을 포함한다. 이 장벽(48)은 절연 게이트(4,8)에 의해 제어되는 경우를 제외하고 소스(22)로부터 바디 부분(32,34)으로 흐르는 캐리어 플로우를 방해한다. 소스(22)와 절연 게이트(4,8)는 대치되는 측방향 오버랩 관계(opposed laterally-overlapping) 하에서 반도체 층(10)의 각각 마주보고 있는 주된 면에 위치하며, 소스(22)를 절연 게이트(4,8)로부터 적어도 반도체 층(10)의 마주보는 주된 면 사이에 있는 바디 부분(32,34)의 중간 두께만큼 이격시킨다. 측방향으로 오버랩 된 절연 게이트(4,8)는 반도체 층(10)의 중간 두께를 거쳐 소스 장벽(48)에 연결된다. 절연 게이트(4,8)로부터 반도체 층(10)의 중간 두께를 거쳐 영역(32)이 공핍된 경우, 이러한 결합은 게이트(4)와 소스 전극(22) 사이에 가해진 전압으로 소스 장벽(48)을 가로지르는 상기 캐리어의 제어된 방사(예를 들어, 열이온성 필드 방사(thermionic-field emission))에 의한 트랜지스터 전도를 제어하게 한다.
장벽(48)의 장벽 가장자리에서의 전도가 아닌 주된 부분을 가로지르는 전도를 돕기 위하여, 소스 장벽(48)이 적어도 드레인(24,34)을 마주하는 소스 장벽(48)의 측면 가장자리에서 필드 경감을 제공하도록 함이 유리하다. 이러한 보상 도핑을 사용하는 필드 경감 측정은 도 3의 실시예에 채택되어 있다. 보상 도핑 영역(38)은 필드 경감을 제공한다.
다음의 프로세스(도 1 내지 도 3에 도시)는 도 3의 트랜지스터를 가공하는데 사용되었다.
유리 기판(2) 위에 첫번째 마스크를 사용하여 버텀 게이트(4)를 증착하고 패터닝하였다. 그 후에, 반도체 바디로 동작하도록 300㎚의 실리콘 질화물(nitrade) 게이트 절연 층(8)과 150㎚의 도핑되지 않은 수화 비정질 실리콘 층(10)을 알려진 기법대로 증착하였다. 두번째 마스크를 사용하여 게이트 전극 위에(above) 실리콘 섬(silicon island)을 정의하였다. 1x1014cm-2의 인(phosphorous)(6) 도즈가 10 KeV에서 표면에 주입되어 소스 장벽의 높이를 제어한다. 이러한 기법은 Shannon의 미국 특허 3,943,552 등에서 좀 더 자세히 설명된다.
크롬 금속 층(18)을 구조에 증착하고 세번째 마스크를 사용하여 소스 전극(22) 및 소스 전극(22)의 양쪽에 있고 소스 전극(22)으로부터 간격이 떨어진 한 쌍의 드레인 전극(24)을 정의한다. 12 KeV에서 1x1014cm-2의 붕소 디플루오라이드(boron difluoride) 주입(38)은 자동정렬(autoalignment)을 위해 소스(22)와 드레인(24) 전극을 사용하여 생성되었고 붕소 주입(38)은 인을 보상한다. 붕소는 소스(22)와 접촉하고 있는 소스 영역(32) 및 드레인과 접촉하고 있는 드레인 영역(36)의 사이에 있는 비정질 실리콘 층(10)의 중간 영역(34)에 주입한다. 보호층(20)은 구조의 상부에 증착되었다. 이 구조는 250℃에서 30분 동안 어닐링(aneal)되어 주입된 인과 붕소를 활성화시킨다.
사용된 보상 기법에 관한 좀 더 상세한 사항은 미국 Philips Corp이 양수한 Nicholas의 미국 특허 5,047,360에서 찾을 수 있다.
다음으로, 다른 구성 요소에 대해 요구되는 그 밖의 프로세스를 실행하고 소자를 패키징한다. 당업자라면 예를 들어, 액정 표시 장치 또는 발광 다이오드 표시 장치의 능동 플레이트 등을 포함하여, 트랜지스터를 필요로 하는 많은 여러 형태의 소자를 인식하고 있을 것이다. 트랜지스터는 이러한 표시 장치에서 각 화소 안의 보정 회로(correction circuit)의 일부분으로 사용된다. 트랜지스터는 또한 이미징 어레이(imaging array)에서 낮은 전류 증폭기로 사용할 수 있다.
소스(22)와 드레인(24) 전극의 크롬은 비정질 실리콘 바디에 쇼트키 장벽을 생성한다. 인 도핑은 전자에 대한 적절하게 낮은 쇼트키 장벽 높이를 얻어 낮은 게이트 전압에서 높은 전류 동작이 가능하도록 사용된다. 당업자라면 인식하듯이, 인 도핑을 쇼트키 장벽의 높이와 요구되는 게이트 전압을 미세 조정하도록 변화시킬 수 있다.
도 4,5,6은 SGT의 메카니즘을 도시한다.
도 4는 두 개의 다른 드레인 소스 전압에서 소스에 인접한 소스 영역(32)의 공핍(depletion) 영역을 도시한다. 첫번째 공핍 영역(37)(수직 음영 라인으로 도시)은 소스 영역(32)의 전체 두께를 공핍시키기에 불충분한 낮은 크기의 드레인-소스 전압에 대한 공핍 영역이다. 두번째 공핍 영역(39)(수평 음영 라인으로 도시)은 소스 영역(32)의 전체 두께를 전부 공핍시키고, 드레인 영역(36)을 향하여 중간 영역(34)으로 조금 확장하기에 충분한 더 높은 크기의 드레인-소스 전압에 대한 공핍 영역을 도시한다.
도 4는 소스-드레인 전압을 유지하는 전압원(33)과 소스-게이트 전압을 유지시키는 전압원(35)도 개략적으로 도시하고 있다. 전압원(33)은 소스 영역을 완전히공핍시킬 수 있는 충분한 전압을 공급하고 전압원(35)은 소스-드레인 전류를 제어하는 가변 전압을 가한다.
도 5는 부분적으로 공핍된 경우의 밴드 다이어그램이고 도 6은 포화되고, 완전히 공핍된 경우에 대응하는 밴드 다이어그램이다. 각각의 경우에 밴드 다이어그램은 소스와 게이트 사이 즉, 소스 전극(22), 반도체 바디 층(10), 게이트 절연체(8) 및 게이트(4) 사이에서의 밴드를 도시하며, 또한 드레인 전압도 표시되어 있다. 당업자라면 인식하듯이, 핀치 오프를 위한 충분한 드레인 전압은 전체 소스 영역(도 6)을 공핍시키고, 이 경우에 있어서 게이트 전압의 증가는 금속-반도체 인터페이스에서 전계를 증가시킴으로써 쇼트키 소스의 장벽(48)의 유효 높이를 감소시키는 효과가 있을 것이다. 이는 장벽을 가로지르는 전류를 증가시킨다.
SGT에서 드레인과 게이트(CGD) 사이에 커다란 캐패시턴스가 존재할 수 있다. 이러한 이유로, 실제 소자에서 소스와 드레인 사이의 간격은 바람직하게 줄어든다. 동작 상태에서 공핍 영역과 드레인 영역의 거리는 중요하지 않으므로, 이 영역은 특별히 성능에 영향을 주지 않고 SGT에서 짧게 할 수 있다. 예를 들어, 소스와 드레인 사이의 중간 영역은 5㎛보다 작게, 바람직하게는 0.5㎛에서 2.5㎛의 범위 내에서 측면 길이를 가질 수 있다.
600㎛의 소스 폭(소스-드레인 방향에 대해 수직)을 가지는 SGT의 특징을 측정하여 도 7 및 도 8에 도시한다. 반도체 바디 층은 두께가 100㎚이며, 게이트는300㎚ 두께의 SiN이고, 소스 도핑은 도 1부터 3의 예와 같다. 특징은 소스 폭에 따라 스케일링(scale)되었으며, 이는 최소한으로 2㎛ 분리까지 내려가는 소스-드레인 분리에 의해 영향을 받는다. 이는 소스 장벽이 드레인 필드로부터 잘 차폐(screen)되었음을 나타낸다. 비교를 위해, TFT는 SGT와 동일한 증착 층들로 제조하였으며 유사한 전류 레벨에서 동작한다. 이 TFT의 특징은 도 9에 도시된다.
핀치 오프 전압이 SGT보다 TFT에서 훨씬 큼을 알 수 있다. 예를 들어, 게이트가 12 V인 경우에 SGT는 드레인 전압을 2 V로 낮추는 증폭기처럼 동작하는 반면, TFT는 8 V가 필요하다.
핀치 오프 후에 전류는 드레인-소스 전압과 거의 독립적이 됨을 유의한다. 이러한 변화가 장벽을 넘는 캐리어의 주입에 거의 영향을 미치지 않기 때문에, 드레인 전압의 변화는 전도에 거의 영향이 없다. 이는 도 7에서 도시된대로 아주 평평한 곡선, 대략 109 Ω의 매우 높은 출력 임피던스를 발생시킨다. 핀치 오프 전압도 테스트한 소자에서 0.5 V에서 2.5 V의 범위로 작게 보인다. 이는 도 9에서 도시된대로, 테스트한 통상적인 TFT보다 훨씬 낮다.
당업자는 본 발명이 상기 기술된 구조에 한정되지 않고 본 발명에 따르는 다른 구조도 아래에 기술될 것이라는 점을 인식할 것이다.
도 10에 도시된 본 발명의 두번째 실시예에서는 또 다른 버텀 게이트 구조가 기판(2) 상의 게이트(4)로 도시된다. 이 구조는 중요한 점에서 도1의 구조와 다르다. 드레인 영역(36)이 n-타입으로 강하게 도핑되어 드레인 컨택트(24)가 도 1에서의 실시예처럼 쇼트키 컨택트 대신에 드레인 영역에 옴 컨택트를 생성한다. 나아가, 필드 절연체(42)가 비정질 실리콘 바디 층(10)의 중간 영역(34)의 일부분 위에 제공되고 금속화물(18)이 이 필드 절연체(42) 위로 소스 전극(22)을 넘어서까지 확장되어 필드 플레이트(field plate)(44)를 형성한다. 이 필드 플레이트(44)의 목적은 소스 주변의 필드가 드레인 전극(24)의 전압에 무감각하도록, 드레인을 사용하여 소스 가장자리에 필드 경감을 제공하는 것이다.
이 실시예에서, 게이트(4)의 측방향 전체 범위는 소스 전극(22) 아래에 위치한다는 점을 유의할 것이다. 따라서 이 정렬은 실제로 게이트 위에 무엇이 있든지 직접적으로는 채널 영역이 없다. 중간 영역(34)은 게이트로부터 측방향으로 간격이 있다. 인식되는 바와 같이, 이는 채널에서 게이트의 영향이 전류 변조의 대부분(bulk)을 제공하는 통상적인 TFT와 매우 다르다.
또 다른 버텀 게이트 실시예는 도 11에서 도시된다. 이 실시예에서, 도 10의 실시예에서의 필드 플레이트 대신, 보상 도핑(38)이 도 3의 실시예에서처럼 사용된다. 나아가 이 실시예에서, 게이트(4)는 반도체 바디(10)의 보상 주입(38)이 있는 중간 영역(34) 아래에서 쇼트키 소스(22)를 넘어 측방향으로 확장한다. 보상되지 않은 도너 주입(6)은 소스(22) 및 드레인(24) 전극 아래의 소스 영역(32) 및 드레인 영역(36) 내에 있고, 이는 쇼트키 장벽 높이와 전류의 크기를 제어한다.
이 실시예는 적은 수의 마스크를 사용하여 제조할 수 있다.
도 12와 관련하여, 본 발명은 탑 게이트 구조에도 적용할 수 있다. 도 12에서, 소스 금속(22)은 절연체(52)를 수반하는 유리 기판(2) 위에 직접 증착된다. 그 후에 절연체(52)는 소스 컨택트 정공(50)을 갖도록 패터닝된다. 다음으로, 비정질 실리콘 층(10)은 기판 위에 증착되어 소스 컨택트 정공(50)을 통해 소스 금속화물까지 접촉한다. 얇은 실리콘 질화물 층(8)이 증착되고 패터닝 된 후 게이트(4)는 소스 컨택트 정공(50) 위에 제공된다. 나아가, 비정질 실리콘 층(10)의 드레인 영역(36)은 n-타입으로 크게 도핑되고 옴 드레인 컨택트(54)가 드레인 영역에 접촉하여 증착된다.
이러한 소자에서 게이트(4)는 소스 영역(32)과 드레인 영역(36) 사이에 있는 중간 영역(34) 위로 확장하지 않음을 주지해야 할 것이다.
도 13에 도시된 대안적인 실시예에서, 게이트(4)는 절연체(8) 위에서 측방향으로 확장되어 있고, 차례로 더 넓은 소스 영역(32)을 정의한다. 또한, 이 실시예에서는 도 12 실시예의 옴 드레인 컨택트(54)가 쇼트키 드레인 컨택트(24)로 대체되었다.
도 12 및 13의 실시예 모두에서, 소스 컨택트 정공(50)의 가장자리에 있는 절연 층(52) 부분이 필드 절연체(42)로 동작하여, 소스 전극(22) 부분이 비정질 실리콘 층(10)의 중간 영역(34) 아래에 있는 필드 플레이트(44)로 동작하여 소스 필드가 드레인에 가해진 전압에 덜 의존적이 되도록 보장한다.
도 10 내지 도 13까지의 정렬은 단일 중간 영역(34)을 가진 소스에서 측방향으로 정렬된 단일 드레인 전극(24,54)이 있다는 점에서 본질적으로 단일한 면을 가졌음을 유의해야 한다. 대조적으로, 도 3의 정렬은 쇼트키 소스 및 게이트의 양쪽에 정렬된 한 쌍의 쇼트키 드레인 전극(24)을 가지며, 두 개의 중간 보상 영역(38)이 있음을 보장한다. 도 14에 도시된 바와 같이, 이러한 정렬은 도 3의 버텀 게이트 정렬에 한하는 것이 아니다.
도 14는 탑 게이트(4)의 양쪽에 정렬된 한 쌍의 옴 드레인 컨택트(54)를 갖는 탑 게이트 구조를 도시한다. 탑 게이트는 차례로 게이트 절연체(8), 반도체 바디 층(10), 전열체(52)의 컨택트 정공(50)을 통과한 소스 전극(22)의 상위에 있다. 이러한 정렬은 옴 드레인 컨택트가 가능한 한 어떤 온-저항(on-resistance)만큼 감소하므로 탁월한 소자를 제공한다. 소스의 가장자리에서의 필드 경감은 필드 플레이트에 의해서도 제공된다.
도 15는 대안적인 실행을 도시한다. 이런 정렬에서, 버텀 소스 및 드레인 쇼트키 컨택트(22,24)는 절연층(52)의 아래에 배열되어 소스 컨택트 정공(50)과 드레인 컨택트 정공(56)을 정의한다. 그 위로 비정질 실리콘 바디 층(10), 실리콘 질화물 게이트 절연 층(8) 및 게이트 컨택트(4)가 위치한다. 소스 및 드레인에 있는 필드 플레이트(44)가 필드 경감을 제공한다. 이러한 접근 방식은 제조할 때 매우 용이하다.
또 다른 접근 방식이 도 16에 도시된다. 이 접근 방식에서는, 게이트가 상부에 실리사이드 층(silicide)(62)을 가진 수화 비정질 실리콘 층(60)으로 형성된다. 게이트 절연체(8) 및 반도체 바디 층(10)은 계단식 층(step of the layer) 위에 증착되어 형성된다. 수직 계단(vertical step) 형태는 층(60)의 두께에 의존하는 소스(22)와 드레인(24) 사이에 좁은 간격을 낳는다.
이전의 실시예에는 반도체 바디로 비정질 실리콘의 경우를 도시하였다. 그러나, 본 발명은 또한 도 17에 도시한대로 폴리실리콘을 사용한다는 점에서도 유익하다. 도 17은 기판(2) 위에 형성된 소자를 도시한다. 게이트 전극(4) 및 실리콘 이산화물(silicon dioxide) 게이트 절연 층(8)이 형성된 후에 폴리실리콘 층(70)이 증착된다. 소스의 가장자리에서 폴리실리콘 층(70)은 에칭되어 계단(71)을 가짐으로써 소스 전극의 가장자리에 필드 경감을 제공한다. 쇼트키 소스 전극(22) 및 드레인 전극(24)은 앞에서와 마찬가지로, 쇼트키 장벽의 높이를 제어했던 얕은 주입(6)과 함께 제공된다.
상기의 실시예에서, 전자는 지배적인 전하 캐리어였다. 그러나, 본 소자에서는 주된 전하 캐리어로 정공 또한 사용할 수 있다. 도 18에 도시한 바대로, 버텀 게이트(4)는 게이트 절연체(8)과 차례대로 폴리실리콘 층(70)에 의해 덮여진다. 폴리실리콘 층(70)은 옴 드레인 전극(54) 아래에 있는 p+ 도핑 드레인 영역(36) 및 쇼트키 소스 전극(22)에서 확장된 필드 플레이트(44)의 아래에서, 좁은 중간 영역(34)에 의해 분리된 n 소스 영역(32)을 가진다. 필드 플레이트(44)는 필드 절연체(42)에 의해 중간 영역(34)으로부터 분리된다. 따라서, p-n 접합(junction)(72)은 폴리실리콘 층(70)에서 제공된다. 게이트(4)가 p-n 접합(72)의 아래에 놓여 있어 이 영역에 통로를 제공하고, 트랜지스터의 스위치가 켜졌을 때 정공이 p-n 접합을 건너도록 보장한다.
쇼트키 소스 전극(22)의 물질은 장벽이 정공에 대해 밴드 간격의 0.25에서 0.75사이가 될 수 있도록 선택된다. p-타입 트랜지스터의 경우, 높은 장벽에 대해 다른 소스 전극 물질이 사용되고 마그네슘(magnesium), 에르븀(erbuim) 또는 인듐 주석 산화물(indium tin oxide)이 사용될 수 있다. 이러한 물질은 n-타입 캐리어 전송에서 사용된 것들보다 적은 일 함수(work function)를 갖는다.
이 실시예에서는, 소스 영역(32)이 도핑되지 않거나 심지어 약하게 p-타입으로 도핑될 수 있지만, 여전히 n-타입으로 가볍게 도핑되었음을 유의한다.
도 19는 폴리실리콘으로 구현된 상보적인 트랜지스터 쌍을 도시한다. n-타입 소스 게이트 트랜지스터(140) 및 p-타입 소스 게이트 트랜지스터(142)는 공통된 기판(2) 위에 형성된다. 게이트(4)들은 기판 위에 형성되고, 이어서 절연체 층(8) 및 반도체 바디 층(10)이 따른다. 반도체 바디 층은 n-타입 SGT(140)의 소스 영역(144)에서 p-타입으로 도핑되고, 두번째 소스 영역(146)에서는 n-타입으로 도핑되어 p-타입 SGT(142)의 소스 영역을 형성한다. 트렌치(148)는 n-타입, p-타입 SGT(140,142)를 분리한다. n+ 드레인 영역(152)이 주입되어 n-타입 SGT(140)의 드레인을 형성하고, p+ 드레인 영역(154)은 주입되어 p-타입 SGT(142)의 드레인을 형성한다.
각 SGT(140,142)에는 각각의 소스(144,146)에서 장벽을 형성하는 소스 컨택트(156,158)가 있다.
주입(150)은 각 트랜지스터의 장벽에 주입된다. 대부분의 금속은 전자에 대해서는 높은 장벽을, 정공에 대해서는 낮은 장벽을 생성하므로, 주입(150)은 n-타입 SGT(140)의 소스 전극 장벽을 낮추고, p-타입 SGT(142)의 소스 전극 장벽은 높이도록 사용된다.
바람직한 실시예로, 양 주입 모두는 동일하게 즉, 도너의 주입을 요구한다. 예를 들어, 인의 10 KeV 주입이 사용될 수 있다.
이 실시예는 몇몇 응용례에서 요구되는 단일 기판 상에서 상보적인 SGT를 간단하게 제조할 수 있게 한다.
소스와 반도체 사이의 장벽은 쇼트키 장벽일 필요는 없고, 이질접합(heterojunction) 장벽 층도 사용될 수 있다. 도 20은 상부에 비정질 실리콘(78)이 있는 폴리실리콘(70)을 가진 소자를 도시한다. 소스 전극(22)은 금속 컨택트이다. 버텀 게이트(4)는 앞에서와 같이 게이트 절연체(8)에 의해 폴리실리콘(70)으로부터 분리된다. 비정질 실리콘은 폴리실리콘보다 더 넓은 밴드 간격을 가지므로, 비정질 실리콘 층(78)은 금속 소스 전극(22)과 폴리실리콘 층(70)사이에서 장벽을 형성한다. 이 장벽은 앞서 설명한 실시예의 쇼트키 장벽과 유사한 방식으로 기능한다. 필드 절연체(42)는 소스의 가장자리에서 비정질 층과 폴리실리콘 층(70,78)의 사이에 제공되어 필드 플레이트(44)를 형성한다는 점을 유의한다.
탑 게이트 이질접합 정렬은 도 21에 도시된다. 이 경우에, 단일 비정질 실리콘 층(80)은 소스 전극(22)의 상부에 증착된다. 다음으로 레이저를 사용하여 비정질 실리콘 층(80)의 윗 부분을 결정(crystallize)시키고, 비정질 실리콘 층(82)의 위에 폴리실리콘 층(84)을 둔다. 인식될 것인바, 단일 반도체 층만을 사용하는 필요성은 이 소자의 제조를 훨씬 쉽게 한다.
도 22는 게이트 절연체(8) 위의 탑 게이트(4)가 소스 전극(22) 너머로 확장되어 드레인 전극(24)으로 접근하는 또 다른 정렬을 도시한다. 이 경우에, 드레인은 드레인 전극(24) 아래에 있는 n+ 폴리실리콘 층(85)과 접촉한다. 폴리실리콘 바디 층의 잔유물(70)은 p-타입으로 가볍게 도핑되거나 도핑되지 않도록 하여 드레인 영역과 폴리실리콘 층의 잔유물 사이에 p-n 접합(72)이 형성되도록 한다.
유사한 정렬이 도 23에 도시되며, 이는 소스 전극(22)의 양쪽에, 소스 전극으로부터 측방향으로 간격이 있는 한 쌍의 드레인 전극(24)을 가지는 버텀 게이트(4)의 이중 면 정렬을 도시한다. 소스 영역의 필드 경감은 필드 플레이트(44) 및 필드 절연체(42)에서 제공된다. 이 경우에, n+ 폴리실리콘 층(85)은 양쪽 드레인 전극 아래에 제공되고, 폴리실리콘 층(70)은 도핑되지 않은 채로 둔다.
상기 실시예는 실리콘 박막을 사용하나, 당업자라면 유용한 다른 박막 물질도 인식할 것이다. 특히, 폴리머 반도체를 포함한 유기 반도체는 박막처럼 증착될 수 있으므로 아주 유익하다. 적절한 유기 반도체의 예로 좋은 쇼트키 장벽으로 증명되었던 폴리알킬 티오펜(polyalkyl thiophene)을 포함한다.
본 발명은 박막에 한정되지 않고, 본 발명에 따르는 소자는 결정성 반도체 기판 위에도 생성될 수 있다. 도 24는 n+ 도핑 게이트 영역(92)를 가진 단결정(monocrystalline) p-기판(90)을 도시한다. 실리콘 이산화물 층(94) 및 p 도핑 실리콘 층(96)은 SIMOX 프로세스를 통해 형성된다. 이는 산화물 층(oxide layer)(94)을 형성하도록 기판(90) 깊숙이 산소 이온 주입을 수반한다. p+ 주입(98)은 드레인 전극(24)에 옴 컨택트를 제공한다. 산화물 층(100)은 p 도핑 실리콘 층(96)을 가로질러 놓이고, p 도핑 실리콘 층(96)과 접촉한 쇼트키 소스 전극(22)을 통해 소스 컨택트 정공(50)을 정의한다. 쇼트키 소스 전극(22)은 반도체 바디 영역(96) 위에 놓이며, 반도체 바디 영역은 쇼트키 장벽 높이를 제어하는 얕은 주입(6)을 포함한다.
도 25는 실리사이드 소스(110)가 기판(90) 위에서 정의되는 또 다른 실시예를 도시한다. 소스 컨택트 정공(50)을 정의하는 소스 절연체(52)가 다음으로 증착되고, 고체 상태 에피텍시(epitaxy)를 사용하여 형성된 도핑되지 않은 실리콘 층(112) 수반된다. n+ 주입(114)은 드레인 전극(24)에 옴 컨택트를 제공하고, 반도체 바디 영역에 접합을 제공한다. 게이트 절연체(8)는 실리콘 층(112) 위에 정렬되고, 게이트(4)는 그 위에 제공된다. 드레인 컨택트를 형성하는 n+ 주입(114)은 게이트 절연체 및 게이트를 사용하여 자동정렬될 수 있음을 유의한다.
소스 게이트 트랜지스터의 몇 가지 유리함을 활용하는 또 다른 실시예가 이제 기술될 것이다.
도 26은 소스 장벽이 벌크 유니폴라 다이오드(bulk unipolar diode)로 구현된 실시예를 도시한다. 기판(2), 게이트(4), 게이트 절연체(8), 반도체 바디 층(10)은 도 1에서 3의 실시예에서와 같이 구현된다. 유니폴라 다이오드 구조(120)는 게이트(4)의 위쪽에 배열되어 소스를 형성한다. 유니폴라 다이오드 구조(120)는 n++ 도너 주입(124) 아래에 p+ 억셉터 주입(122)을 갖는 이중 확산 주입(double diffused implant)을 포함하며, 후자는 여기서 소스 부분을 형성한다. 소스 컨택트(126)는 n++ 도너 주입(124)과 접촉하고, 절연체(128)에 의해 바디로부터 절연된다. 드레인 컨택트(24)는 소스 유니폴라 다이오드 구조(120)로부터 측방향으로 이격되어 있다.
도 27은 게이트 전극(4) 및 게이트 전극 위에 절연체(8)를 갖는 기판 위에 형성된 또 다른 실시예를 도시한다. 이 정렬에서, 바디 층(10)은 측방향 영역을 갖는다. 특히, n-로 도핑되고 소스 전극(22)에 연결된 소스 바디 영역(32), 드레인 전극(24)과 접촉하는 n+로 도핑된 드레인 영역(36), p타입으로 도핑된 바디 층(10)의 나머지 영역, 이렇게 형성되는 중간 영역(34)을 갖는다. 이런 방식으로, p-n 접합은 게이트가 오프되었을 때 전류를 차단하는 드레인에 제공된다. 이는 오프-전류(off-current)가 낮은 소스 장벽에서조차 매우 작을 수 있음을 의미한다. 그러므로 이런 구조는 낮은 장벽이 요구될 것 같은 높은 전류 소자에 특히 적합하다.
도 28은 단일-결정 실리콘(single-crystal silicon)의 실시예로, 소자안에 대치되는 첫번째 및 두번째 주요 표면을 갖는다. 두번째(뒤) 주요 표면 상의 드레인 컨택트는 n+ 또는 p- 층(2) 및 벌크 층(134)에 연결된다. 절연체(8)를 가진 매립된 게이트(4)는 벌크 층의 상위(첫번째) 표면에 제공되고, n-바디 층(10)이 이 층 위에 형성된다. 소스 컨택트(22)의 가장자리에서 필드 플레이트(42)를 정의하는 절연층(132)의 정공 내에서, 다수의 쇼트키 소스 컨택트(22)가 첫번째 주요 표면 위에서 형성된다. 소스 컨택트(22)는 매립된 게이트(4) 위에 측방향으로 정렬된다. 게이트들은 소스 컨택트(22)와 바디(10) 사이의 쇼트키 장벽을 넘는 전자 흐름에 영향을 미치도록 배열되어 소자에서 전류 흐름을 제어한다.
도시되는 바와 같이, 이러한 경우 드레인 전극은 반도체 바디의 드레인 영역에 직접 연결되는 것이 아니고, 벌크 층(134)을 통하여 반도체 바디(10)에 연결된다.
이 정렬은 전력 반도체 소자처럼 동작할 수 있다. 온-상태(on-state)에서 소자가 발산하는 전력은 DMOS와 같은 FET보다 훨씬 작을 수 있는데, 이는 낮은 드레인 전압에서 동작할 수 있기 때문이다.
본 설명을 읽음으로써, 다른 변화와 변경은 본 기술 분야의 당업자에게 명백할 것이다. 이러한 변화와 변경은 설계, 제조, 트랜지스터의 사용 등에서 이미 알려졌거나 여기에 설명된 특징에 부가하거나 대신하여 사용될 수 있는 동등하거나 다른 특징을 수반할 수 있다.
Claims (27)
- 사전 결정된 도전형 타입의 전하 캐리어를 사용하여 도통하기 위한 절연 게이트 트랜지스터에 있어서,(a) 반도체 바디 층(10)과,(b) 소스 전극(32)과 반도체 바디 층의 소스 영역(32) 사이에 쇼트키 전위 장벽을 정의하는 반도체 바디 층(10)의 소스 영역에 걸쳐 확장된 소스 전극(22)과,(c) 반도체 바디 층에 연결된 드레인 전극(24)과,(d) 소스 영역이 공핍되었을 때, 소스 전극(22)으로부터 장벽을 넘어 반도체 바디 층(10)의 소스 영역(32)으로 사전 결정된 캐리어 타입의 캐리어 전송을 제어하는 게이트 전극(4)을 포함하되,상기 게이트 전극(4)은 게이트 전극과 반도체 바디 층 사이에 게이트 절연체 층(8)이 있는 소스 전극에 대해, 반도체 바디 층의 맞은 편에 있는 소스 전극과 오버랩 관계로 배열되며,상기 게이트 전극(4)은 쇼트키 장벽의 게이트 제어 영역의 전체에 걸쳐, 적어도 결합된 반도체 바디 층(10) 및 게이트 절연체(8)의 전체 두께만큼 소스 전극(22)으로부터 이격되어 있는절연 게이트 트랜지스터.
- 사전 결정된 도전형 타입의 전하 캐리어를 사용하여 도통하기 위한 절연 게이트 트랜지스터에 있어서,(a) 적어도 10㎚의 두께를 가지는 반도체 바디 층(10)과,(b) 소스 전극(22)과 반도체 바디 층의 소스 영역(32) 사이에 전위 장벽을 정의하는 반도체 바디 층(10)의 소스 영역에 걸쳐 확장된 소스 전극(22)과,(c) 반도체 바디 층에 연결된 드레인 전극(24)과,(d) 소스 영역이 공핍되었을 때, 소스 전극(22)으로부터 장벽을 넘어 반도체 바디 층의 소스 영역(32)으로 사전 결정된 캐리어 타입의 캐리어 전송을 제어하는 게이트 전극(4)을 포함하되,상기 게이트 전극(4)은 게이트 전극과 반도체 바디 층 사이에 게이트 절연체 층(8)이 있는 소스 전극에 대해, 반도체 바디 층의 맞은 편에 있는 소스 전극과 오버랩 관계로 배열되며,상기 게이트 전극(4)은 소스 장벽의 게이트 제어 영역의 전체에 걸쳐, 반도체 바디 층(10) 및 게이트 절연체(8)의 완전히 결합된 두께만큼 소스 전극으로부터 이격되어 있는절연 게이트 트랜지스터.
- 제 1 항 또는 제 2 항에 있어서,유효 장벽 높이를 제어하기 위해 소스 전극 아래의 반도체 바디 층 내에 도펀트 불순물(dopant impurities)을 포함하는 절연 게이트 트랜지스터.
- 제 3 항에 있어서,도펀트가 정공에 대해서는 유효 장벽 높이를 올리고, 전자에 대해서는 유효 장벽 높이를 낮추는 도너 불순물의 얕은 주입인 절연 게이트 트랜지스터.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,드레인 전극을 마주보는 소스 전극의 측면 가장자리에 필드 경감 구조(42, 44, 38, 71)를 더 포함하는 절연 게이트 트랜지스터.
- 제 5 항에 있어서,(a) 상기 드레인 전극(24)이 상기 반도체 바디 층(10)의 상기 드레인 영역(36)에 연결되고,(b) 상기 드레인 영역(36)이 상기 반도체 바디 층(10)의 중간 영역(34)에 의해 소스 영역(32)으로부터 이격되며,(c) 상기 필드 경감 구조는 소스 영역(32)과 드레인 영역(36) 사이에 있는 반도체 바디 층의 중간 영역(34)이며,(d) 중간 영역이 보상되는절연 게이트 트랜지스터.
- 제 5 항에 있어서,(a) 상기 드레인 전극(24)이 상기 반도체 바디 층(10)의 드레인 영역(36)에 연결되고,(b) 상기 드레인 영역(36)이 상기 반도체 바디 층(10)의 중간 영역(34)에 의해 소스 영역(32)으로부터 이격되며,(c) 상기 필드 경감 구조는, 필드 경감 절연층(42)에 의해 상기 중간 영역의 상기 부분으로부터 분리된, 중간 영역(34)의 최소 부분에 걸쳐 측방향으로 확장하는 소스 전극에 대한 확장부(44)를 포함하는절연 게이트 트랜지스터.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,(a) 상기 드레인 전극(24)이 상기 반도체 바디 층(10)의 드레인 영역(36)에 연결되고,(b) 상기 드레인 영역(36)은 상기 반도체 바디 층(10)의 중간 영역(34)에 의해 소스 전극(22)으로부터 이격되며,(c) 상기 드레인 영역과 소스 영역 사이에 있는 중간 영역(34)의 측방향 길이가 5㎛ 미만인절연 게이트 트랜지스터.
- 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,상기 드레인을 향하는 상기 게이트 전극(4)의 측방향 길이가 상기 소스 전극(22)에 의해 완전히 오버랩되는 절연 게이트 트랜지스터.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,상기 소스 전극(32)의 양쪽에서의 측방향으로 한 쌍의 드레인 전극(24) 및 대응하는 반도체 바디 층(10)의 드레인 영역(36)을 포함하는 절연 게이트 트랜지스터.
- 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,전위 장벽이 반도체 바디 층의 반도체 밴드 간격의 0.25 에서 0.75 배 사이인 형태의 사전 결정된 전하 캐리어에 대한 장벽 전위를 가지는 절연 게이트 트랜지스터.
- 제 2 항에 있어서,소스 전극 및 장벽을 형성하는 반도체 바디 층 사이에 이형접합 층(82)을 더 포함하는 절연 게이트 트랜지스터.
- 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,반도체 바디 층(10)이 증착된 반도체 물질의 박막인 절연 게이트 트랜지스터.
- 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,반도체 바디 층(10)이 비정질 실리콘인 절연 게이트 트랜지스터.
- 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,반도체 바디 층(10)이 폴리실리콘인 절연 게이트 트랜지스터.
- 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,반도체 바디 층(10)이 유기 반도체인 절연 게이트 트랜지스터.
- 사전 결정된 도전형 타입의 전하 캐리어를 사용하여 도통하기 위한 절연 게이트 트랜지스터에 있어서,(a) 반도체 바디 층과,(b) 반도체 바디 층의 한 쪽 주요 면에 측방향 장벽을 정의하는 측방향으로 확장된 소스 전극과,(c) 상기 반도체 바디 층의 중간 영역에 의해 상기 소스 전극으로부터 반도체 바디 층을 따라 측방향으로 간격이 있는 드레인 전극과,(d) 상기 소스 전극에 대해 반도체 바디 층의 마주보는 주요 면에서 측방향으로 확장하여, 반도체 바디 층을 넘어 소스 장벽까지 확장한 반도체 바디 층의 게이트-제어 영역을 정의하는 게이트 전극과,(e) 게이트 전극과 반도체 바디 층 사이에 있는 게이트 절연체 층과,(f) 드레인 영역을 마주보는 소스 영역의 가장자리에서의 필드 경감 구조를 포함하는 절연 게이트 트랜지스터.
- 사전 결정된 도전형 타입의 전하 캐리어를 사용하여 도통하기 위한 절연 게이트 트랜지스터에 있어서,(a) 상기 캐리어의 소스 및 상기 캐리어의 드레인 사이에서 반도체 바디 부분을 제공하는 반도체 층과,(b) 중간 게이트-유전체 층을 거쳐 상기 바디 부분과 연결된 게이트 전극을 포함하는 절연 게이트를 포함하며,상기 소스는 절연 게이트에 의해 제어되는 경우를 제외하고 소스로부터 바디 부분으로 흐르는 캐리어 플로우를 방해하기 위하여, 소스 전극과 반도체 층 사이에서 상기 캐리어에 대한 장벽을 포함하며,상기 소스와 절연 게이트는 대치되는 측방향 오버랩 관계(opposed laterally-overlapping) 하에서 반도체 층의 각각 마주보는 주된 면에 위치하며, 이는 소스를 절연 게이트로부터 적어도 반도체 층의 중간 두께만큼 이격하며,측방향으로 오버랩 관계 있는 절연 게이트은 반도체 층의 중간 두께를 거쳐 소스 장벽에 연결하여, 절연 게이트로부터 반도체 층의 중간 두께를 거쳐 바디 영역이 공핍된 경우, 게이트와 소스 전극 사이에 가해진 전압에 의한 소스 장벽을 가로지르는 상기 캐리어의 제어된 방사로 트랜지스터 전도를 허용하게 하는절연 게이트 트랜지스터.
- 절연 게이트 전극에 대해 반도체 바디 층의 맞은 편에 위치한 소스 전극 및 반도체 바디 층에 연결된 드레인 전극을 포함하되,상기 소스 전극은 반도체 바디 층에 대해 전위 장벽을 가지고, 소스 장벽에 인접한 반도체 바디 층 영역이 공핍된 경우, 적절한 소스-드레인 전압 및 게이트 전압을 가하여 소스-드레인 전류를 게이트 전압에 의해 제어하는트랜지스터.
- 제 1 항 내지 제 19 항 중 어느 한 항의 트랜지스터의 용도에 있어서,소스, 게이트 및 드레인 전극에 전압을 가하여 게이트 전극의 영역에서 반도체바디 층의 소스 영역(22)의 전부를 실질적으로 공핍시키고, 소스 전극에 의해 사전 결정된 도전형 타입의 캐리어가 장벽 및 공핍된 소스 영역을 넘어 드레인 영역, 나아가 드레인 전극까지 방사되도록 하는 것을 포함하는트랜지스터의 용도.
- 제 20 항에 있어서,소스-게이트 전압에 따라 소스-드레인 전류를 변화시키는 트랜지스터의 용도.
- 기판(2) 및 상기 기판 위에 제 1 항 내지 제 19 항 중 어느 한 항에 따른 트랜지스터의 다수를 포함하는 트랜지스터 장치.
- 제 22 항에 있어서,제 1 항 내지 제 19 항 중 어느 한 항에 따른 트랜지스터는 n-타입 및 p-타입을 모두 포함하는 트랜지스터 장치.
- 제 23 항에 있어서,n-타입 및 p-타입 트랜지스터의 장벽 하의 도너 불순물의 얕은 주입으로p-타입 트랜지스터에서 홀에 대해 유효 장벽 높이를 올리고, n-타입 트랜지스터에서 전자에 대해 유효 장벽 높이를 내리는 트랜지스터 장치.
- 트랜지스터 회로에 있어서,(a) 반도체 바디 층(10), 소스 전극(22), 반도체 바디 층(10)의 마주보는 면에서 대치 관계로 배열된 게이트 전극(4)을 가지고 있고, 소스 전극과 반도체 바디층 사이에 장벽이 있으며, 반도체 바디 층과 게이트 사이에 게이트 절연층(8)이 있고, 드레인 전극(24)이 반도체 바디 층(10)에 연결된 절연 게이트 전계 효과 트랜지스터와,(b) 소스, 게이트 및 드레인 전극에 전압을 가하여 소스 전극의 영역에 있는반도체 바디 층을 공핍시키고, 소스-게이트 전극에 의해 장벽의 높이를 제어하여소스 전극으로부터 반도체 바디 층까지의 캐리어의 방사를 제어하고 따라서, 소스-게이트 전압으로 소스-드레인 전류를 제어하는 회로(34,35)를 포함하는트랜지스터 회로.
- 소스 전극(22)과, 드레인 전극(24)과, 상기 소스 전극(22)과 접촉하는 소스 영역(32) 및 상기 드레인 전극(24)과 접촉하는 드레인 영역(36)을 갖는 반도체 바디 층(10)과, 상기 소스 전극에 대치하는 절연 게이트(4)를 갖는 트랜지스터의 작동 방법에 있어서,소스, 게이트 및 드레인 사이에 전압을 가하여 실질적으로 반도체 바디 층의 소스 영역 전부를 공핍시키고, 상기 소스 전극에 의해 캐리어가 장벽 및 공핍된 소스 영역을 거쳐 드레인 전극으로 방사되도록 하는트랜지스터의 작동 방법.
- 제 26 항에 있어서,소스-드레인 전압을 소스 영역을 공핍시키는 값으로 유지하고, 소스-게이트 전압을 변화하여 소스로부터 드레인으로 흐르는 전류를 제어하는 것을 포함하는 트랜지스터의 작동 방법.
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