JP5703538B2 - 半導体装置及びその製造方法 - Google Patents
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Description
特にプローブ針からパッド、絶縁膜を介して強誘電体キャパシタに力が加わると、圧電素子である強誘電体膜は大きな特性変化が生じる。この影響により、強誘電体特性が劣化し、或いは強誘電体特性のズレが生じてしまう恐れがある。
多くの半導体装置のパッドは、揮発性メモリ、不揮発性メモリ、ロジック等の品種にかかわらず、素子形成領域の周辺に配置される構成となっている。
一方、半導体装置では、用途の違いによりパッド数の少ないもの、多いものなど様々な構造が存在している。そのため、半導体装置の試験に使用するプローバは、品種に合わせて用意する必要がある。
本発明の別の観点によれば、半導体基板上に、トランジスタ領域層と強誘電体キャパシタ領域層と配線領域層を順に形成する領域の外周部に配線周辺領域を有する半導体チップ領域を形成する工程と、前記配線領域層及び前記配線周辺領域の上方に第1配線層を形成する工程と、前記第1配線層を覆う第1絶縁膜を形成する工程と、前記第1絶縁膜のうち前記配線領域層を覆う領域の上に、他の導電パターンに接続されずに電気的に独立した金属膜を形成する工程と、前記金属膜と前記第1絶縁膜の上に第2絶縁膜を形成する工程と、前記第1絶縁膜と前記第2絶縁膜内に、前記配線周辺領域上方で前記第1配線層と接続する第1導電性プラグを形成する工程と、前記第2絶縁膜上における前記配線周辺領域層の上方から前記金属膜の上方に、前記第1導電性プラグに接続される第2配線層を形成する工程と、前記第2絶縁膜と前記第2配線層の上に第3絶縁膜を形成する工程と、前記金属膜の上方で前記第2配線層に接続される第2導電性プラグを前記第3絶縁膜内に形成する工程と、前記第2導電性プラグに接続される複数のパッドを、平面視で前記金属膜が形成された領域内の上方の前記第3絶縁膜上に形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
これにより、試験時にプローブ針をパッドに当てても、その下方への応力を金属膜により抑制することができ、金属膜の下方に形成される能動素子、受動素子の損傷、劣化を防止することができる。
しかも、パッドを能動素子の上方に位置させることができので、パッドを半導体装置の外周部にのみに形成する従来構造に場合に比べて、パッドが半導体装置の大きさを決める要因とはならず、半導体装置の小型化が可能になる。
(第1の実施の形態)
図1A〜図1Hは、本発明の第1実施形態に係る半導体装置の製造工程を示す断面図、図2A〜図2Hは、本発明の第1実施形態に係る半導体装置の製造工程を示す平面図である。
なお、素子分離絶縁層11としてシャロートレンチアイソレーション(STI)を形成してもよい。STIは、シリコン基板1の活性領域の周囲に溝を形成した後に、その溝の中に絶縁膜を埋め込むことにより形成される。
さらに、酸化防止絶縁膜20の上には、第1層間絶縁膜21としてノンドープシリケートガラス(NSG)膜がCVD法により形成されている。第1層間絶縁膜21の表面は化学的機械研磨 (CMP)法により平坦化されている。
なお、第1層間絶縁膜21の上面上に形成されたW膜、TiN膜、Ti膜はCMP法により除去されている。
以上のように、MOSトランジスタT1、T2が形成されたシリコン基板1から第1保護膜26までの層は、図1Aに示したトランジスタ領域層2となる。
下部電極27は、例えばPt、Ir、Ru等の貴金属膜から形成され、フォトリソグラフィ法により例えばストライプ状にパターニングされている。強誘電体膜28は、例えばPb(Zr,Ti)O3(PZT)、SrBi2Ta2O9(SBT)などのペロブスカイト構造を有する材料から構成される。そのような強誘電体材料は、例えばスパッタ法、MOCVD法により形成される。また、上部電極29は、強誘電体膜28上に形成され、例えば、酸化イリジウム膜から形成されている。
強誘電体キャパシタQは、pウェル12の斜め上の両側方にそれぞれ形成され、その上面は第2保護膜30により覆われ、さらに全体が第3保護膜31により覆われている。第2、第3保護膜30、31は、水素、水の移動を阻止するバリア材料、例えばアルミナから形成されている。
以上のように第1保護膜26の上に形成された強誘電体キャパシタQ、第2、第3保護膜30、31及び第3層間絶縁膜33は、図1Aに示したキャパシタ領域層3となる。
また、第3層間絶縁膜33から第2保護膜30までの各層には、上部電極29と下部電極27のそれぞれの一部に達する深さの第1ホール33d、第2ホール33eがフォトリソグラフィ法により形成されている。そして、第1、第2ホール33d、33eのそれぞれの中にはTiN膜、W膜の積層導電膜が順に充填され、第1のビア38、第2のビア39として使用される。
第1の上部電極用配線40aは、強誘電体キャパシタQ上の第1のビア38と第6の導電性プラグ37を電気的に接続する。第2のキャパシタ用配線40bは、他の強誘電体キャパシタQ上の他の第1のビア38と第4の導電性プラグ35を接続する。
第1、第2の上部電極用配線40a、40b、プレート用配線40c、導電性パッド40d等は、Ti膜、TiN膜、AlCu合金膜、TiN膜を順に積層した積層導電膜をパターニングすることにより形成される。
第4層間絶縁膜42のうち導電性パッド40dの上には、第3ホール42aが形成され、その中には第3のビア43となるTiN膜、W膜の積層導電膜が順に充填されている。
上記の一層目の配線40a〜40dからn層目の層間絶縁膜52及びm層目のビア53a〜53dまでの各層により、図1Aに示す配線領域層4が形成される。
(m+1)層目の配線54の幅は、後述する外部接続用パッド62に比べて極めて細く、例えば20μm以下である。
なお、(m+1)層目の配線54は、上から数えて2番目の配線である。
まず、(m+1)層目の配線54及びn層目の層間絶縁膜52の上に、(n+1)層目の層間絶縁膜55としてCVD法によりシリコン酸化膜を形成する。
その後、(n+1)層目の層間絶縁膜55の上に、金属膜、例えばTi、TiN、TiAlN、或いは、Pt、Pd、Ir等の貴金属の膜を形成する。続いて、金属膜をフォトリソグラフィ法によりパターニングし、これにより配線領域層4の上に応力緩和プレート56を形成する。
なお、本実施形態では、応力緩和プレート56が電気的に他の導電パターンに接続されずに孤立した状態になっている。
まず、応力緩和プレート56と(n+1)層目の層間絶縁膜55の上に、(n+2)層目の層間絶縁膜57として例えばCVD法によりシリコン酸化膜を形成する。続いて、フォトリソグラフィ法により(n+1)層目と(n+2)層目の層間絶縁膜55、57を部分的にエッチングすることにより、(m+1)層目の配線54のうち配線周辺領域層5上にはみ出した引出配線54aの上にホール57aを形成する。
(m+1)層目のビア58は、上から数えて2番目のビアとなる。
これにより、図1Eに示すように、応力緩和プレート56の上方とその周辺の領域でパターニングされた積層導電膜をパッド接続用配線59として使用する。パッド接続用配線59は、例えば20μm以下の幅に形成され、図2Eに示すように、(m+1)層目のビア58と接続する引出配線59aを有している。
まず、(n+2)層目の層間絶縁膜57とパッド接続用配線59の上に、(n+3)層目の層間絶縁膜60としてシリコン酸化膜をCVD法により形成する。その後に、フォトリソグラフィ法を用いて(n+3)層目の層間絶縁膜60にホールを形成する。ホールは、パッド接続用配線59の上であり且つパッド形成位置に形成される。
応力緩和プレート56の面積は、複数の外部接続パッド62を形成するパッド配置部の面積と同じかそれよりも大きいことが好ましい。
まず、(n+3)層目の層間絶縁膜60と外部接続パッド62の上にシリコン酸化膜63とシリコン窒化膜64を順に形成した後に、それらの膜63、64をフォトリソグラフィ法によりパターニングすることにより外部接続パッド60のそれぞれの上に開口64aを形成する。
以上により、半導体基板1に半導体装置が形成される。半導体装置は、シリコン基板1であるシリコンウエーハにダイシング領域を挟んで縦横に複数形成される。
しかし、プローブ針による押圧力は、外部接続用パッド62の下方に形成した応力緩和プレート56により遮られるので、その下の配線領域層4、キャパシタ領域層3、トランジスタ領域層2に加わる応力は極めて小さくなる。
本実施形態に係る半導体装置として、図4A、図4Bに示す概要平面図のように、外部接続用パッド62の配置と全体の大きさがそれぞれ異なる第1品種、第2品種の半導体装置67、68を用意した。
一方、図5A、図5Bの概要平面図に示すように、従来技術に係る半導体装置として、トランジスタ領域層の外周に外部接続用パッド102を配置した第1品種、第2品種を用意した。
そして、本実施形態と従来例と比較例のそれぞれの第1品種、第2品週の半導体装置について高度加速ストレス試験(UHAST)を行ったところ表3に示す結果が得られた。UHASTでは、試験槽内において極端な温度や湿度の下で試験時間を変えながらデバイスに負荷を加えた後に、デバイスの動作確認を行い、デバイスに電気的な障害が無いかどうか試験される。
しかし、外部接続用パッドをトランジスタ領域層の真上に配置した比較例の第1、第2品種の半導体装置によれば、試験時間が増加するにつれて不良率が高くなった。これにより、トランジスタ領域層の真上に外部接続用パッドを形成することは好ましくないと推測される。
以上のことから、本実施形態によればトランジスタ領域層2、キャパシタ領域層3の真上に外部接続用パッド62を形成しても、トランジスタ領域層2、キャパシタ領域層3内の能動素子、受動素子の特性に実質的に影響を与えることはなかった。
図8A〜図8H、本発明の第2実施形態に係る半導体装置の製造工程を示す断面図、図9A〜図9Hは、本発明の第2実施形態に係る半導体装置の製造工程を示す平面図である。なお、図8A〜図8H、図9A〜図9Hにおいて、図1A〜図1L、図2A〜図2Lと同じ符号は同じ要素を示している。
(m+1)層目の配線54は、図3に示したn層目の層間絶縁膜52上に形成され、トランジスタ領域層3、キャパシタ領域層4の上方でビア53a〜53dに接続され、さらに配線周辺領域層5上に延在する引出配線54aを有している。
次に、図8D、図9Cに示すように、(m+1)層目の配線54及びn層目の層間絶縁膜52の上に、(n+1)層目の層間絶縁膜55としてCVD法によりシリコン酸化膜を形成する。
なお、バリア膜74と(n+2)層目の層間絶縁膜75の形成を省略してもよい。
まず、応力緩和プレート56と(n+2)層目の層間絶縁膜75の上に、(n+3)層目の層間絶縁膜78としてシリコン酸化膜をCVD法により形成する。
続いて、(n+1)層目、(n+2)層目及び(n+3)層目の層間絶縁膜55、75、78とバリア膜74をフォトリソグラフィ法によりパターニングして複数のホールを形成する。ホールは、半導体装置の外周部、即ち配線周辺領域層5の上に形成される。
これにより、図8G、図9Fに示すように、(n+3)層目の層間絶縁膜78の上に、最上の配線であるパッド接続用配線59を形成する。
続いて、最上のビアホール内にTiN膜、W膜を順に充填することにより最上の導電性プラグであるビア61を形成する。最上のビア61は、(m+1)層目のビア58と同じ方法により形成され、パッド接続用配線59に接続される。
まず、(n+4)層目の層間絶縁膜80上にアルミニウム、アルミニウム合金等の導電膜を形成する。その後に、その導電膜をフォトリソグラフィ法によりパターニングすることにより、複数の外部接続パッド62を形成する。
なお、応力緩和プレート56の面積は、複数の外部接続パッド62を形成するパッド配置領域の面積と同じかそれよりも大きいことが好ましい。
以上により、半導体基板1に半導体装置が形成される。半導体装置は、同じシリコンウエーハであるシリコン基板1に間隔をおいて複数形成される。
そして、外部接続パッド62にはプローブ針の押圧力が加わることになるが、その力のうちのシリコン基板1方向への成分の伝達は応力緩和プレート56により遮られる。
(付記1) 複数の層が積層される半導体装置において、半導体基板上方の最上部の配線である第1配線層と、前記最上部から下方の2番目に位置する第2配線層と、前記第1配線層と前記第2配線層の間に形成される金属膜と、前記半導体基板の外周部の上方に形成され、前記第1配線層と前記第2配線層を接続する第1導電性プラグと、前記金属膜及び前記第1配線層の上方に形成されたパッドと、前記パッドと前記第1配線層を接続する第2導電性プラグと、を有することを特徴とする半導体装置。
(付記2) 前記金属膜の面積は、複数の前記パッドが形成されるパッド配置部の面積と等しいか、大きいことを特徴と付記1に記載の半導体装置。
(付記3) 前記第1配線層と前記第1導電性プラグとを接続する第1引出配線と、前記第2配線層と前記第1導電性プラグとを接続する第2引出配線と、を備えることを特徴とする付記1又は付記2に記載の半導体装置。
(付記4) 前記金属膜を支える支柱プラグを備えることを特徴とする付記1、付記2又は付記3に記載の半導体装置。
(付記5) 前記複数の層は、トランジスタ領域、キャパシタ領域層のいずれかを含むことを特徴する付記1に記載の半導体装置。
(付記6) 前記第2配線層と前記金属膜との間に、バリア層を備えることを特徴とする付記1乃至付記5のいずれか1項に記載の半導体装置。
(付記7) 前記バリア膜は、酸化アルミニウム、酸化チタン、窒化膜、酸化窒化膜のいずれかであることを特徴とする付記6に記載の半導体装置。
(付記8) 前記金属膜は、前記複数の層に対して電気的接続を有しないことを特徴とする付記1乃至付記6のいずれか1項に記載の半導体装置。
(付記9) 前記金属膜は、Ti膜、TiAlN膜、貴金属膜のいずれかであることを特徴とする付記1乃至付記7のいずれか1項に記載の半導体装置。
(付記10) 複数の層が積層される半導体装置の製造方法において、半導体基板上方で、上から2番目の配線である第2配線層を形成する工程と、前記第2配線層の上に第1絶縁膜を介して金属膜を形成する工程と、前記金属膜の上に第2絶縁膜を形成する工程と、前記第1及び第2絶縁膜内に形成され、前記半導体基板の外周部の上方で前記第2配線層に接続する第1導電性プラグを形成する工程と、前記第1導電性プラグに接続され、最上部の配線となる第1配線層を前記第2絶縁膜上に形成する工程と、前記第2絶縁膜及び前記第1配線層上に第3絶縁膜を形成する工程と、前記第1配線層に接続される第2導電性プラグを前記第3絶縁膜内に形成する工程と、前記金属膜の上方で、前記第2導電性プラグに接続されるパッドを前記第3絶縁膜上に形成する工程と、を有することを特徴とする半導体装置の製造方法。
(付記11) 前記第1配線層と前記第1導電性プラグを接続する第1引出配線を形成する工程と、前記第2配線層と前記第1導電性プラグを接続する第2引出配線を形成する工程とを有することを特徴とする付記10に記載の半導体装置の製造方法。
(付記12) 前記第2引出配線と第2配線層を同時に形成することを特徴とする付記11に記載の半導体装置の製造方法。
(付記13) 前記複数の層を形成する工程において、前記半導体基板から前記金属膜を支える支柱プラグを形成することを特徴とする付記10、付記11又は付記12に記載の半導体装置の製造方法。
(付記14) 前記第2配線層と前記金属膜の間にバリア層を形成する工程を有することを特徴とする付記10乃至付記13のいずれか1項に記載の半導体装置の製造方法。
2 トランジスタ領域層
3 キャパシタ領域層
4 配線領域層
5 配線周辺領域層
54 配線
56 応力緩和プレート(金属膜)
57、60 層間絶縁膜
59 パッド接続用配線
58、61 ビア(導電性プラグ)
62 外部接続パッド
71、72、73、76 支柱プラグ
74 バリア層
75、80 層間絶縁膜
Claims (4)
- 半導体基板上に、トランジスタ領域層と強誘電体キャパシタ領域層と配線領域層とが順に形成される領域の外周部に配線周辺領域を有する半導体チップ領域と、
前記配線領域層及び前記配線周辺領域上に形成された第1配線層と、
前記第1配線層のうち前記配線領域層を覆う領域の上方に形成され、他の導電パターンに接続されずに電気的に独立した金属膜と、
前記配線周辺領域層の上方から前記金属膜の上方に形成された第2配線層と、
前記配線周辺領域の上方に形成され、前記第1配線層と前記第2配線層を接続する第1導電性プラグと、
前記第2配線層より上の層で、平面視で前記金属膜が形成された領域の上方に形成された複数のパッドと、
前記パッドと前記第2配線層を接続する第2導電性プラグと、
を有することを特徴とする半導体装置。 - 前記金属膜は、Ti、TiN、TiAlN、Pt、Pd、Irのいずれかを含む膜であることを特徴とする請求項1に記載の半導体装置。
- 半導体基板上に、トランジスタ領域層と強誘電体キャパシタ領域層と配線領域層を順に形成する領域の外周部に配線周辺領域を有する半導体チップ領域を形成する工程と、
前記配線領域層及び前記配線周辺領域の上方に第1配線層を形成する工程と、
前記第1配線層を覆う第1絶縁膜を形成する工程と、
前記第1絶縁膜のうち前記配線領域層を覆う領域の上に、他の導電パターンに接続されずに電気的に独立した金属膜を形成する工程と、
前記金属膜と前記第1絶縁膜の上に第2絶縁膜を形成する工程と、
前記第1絶縁膜と前記第2絶縁膜内に、前記配線周辺領域上方で前記第1配線層と接続する第1導電性プラグを形成する工程と、
前記第2絶縁膜上における前記配線周辺領域層の上方から前記金属膜の上方に、前記第1導電性プラグに接続される第2配線層を形成する工程と、
前記第2絶縁膜と前記第2配線層の上に第3絶縁膜を形成する工程と、
前記金属膜の上方で前記第2配線層に接続される第2導電性プラグを前記第3絶縁膜内に形成する工程と、
前記第2導電性プラグに接続される複数のパッドを、平面視で前記金属膜が形成された領域内の上方の前記第3絶縁膜上に形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記金属膜は、Ti、TiN、TiAlN、Pt、Pd、Irのいずれかを含む膜であることを特徴とする請求項3に記載の半導体装置の製造方法。
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