JP4661566B2 - Access controller, flash memory system, and access control method - Google Patents
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Description
本発明は、アクセスコントローラ、当該アクセスコントローラを備えるフラッシュメモリシステム及びアクセス制御方法に関する。 The present invention, access controller, a flash memory system and an access control method comprising the access controller.
近年、不揮発性の記録媒体であるフラッシュメモリの開発が盛んに行われ、デジタルカメラ等の情報機器（ホストシステム）の記憶媒体として普及している。 In recent years, flash memory, which is a non-volatile recording medium, has been actively developed and is widely used as a storage medium for information devices (host systems) such as digital cameras.
このような機器が扱うデータが大容量化したことに伴い、複数のフラッシュメモリの記憶容量も大容量化が進んでいる。このように大容量化したフラッシュメモリの記憶領域を円滑に管理するため、近年は、この記憶領域を複数のゾーンに分割して管理する手法が用いられている（例えば特許文献１を参照）。 As the data handled by such devices has increased in capacity, the storage capacity of a plurality of flash memories has also increased. In order to smoothly manage the storage area of the flash memory having such a large capacity, a method of managing the storage area by dividing it into a plurality of zones has been used in recent years (see, for example, Patent Document 1).
さらに、近年では、複数のフラッシュメモリを並列して使用することが行われている。 In recent years, a plurality of flash memories have been used in parallel.
複数のフラッシュメモリを使用する場合には、ホストシステム側の論理アドレス空間を複数のフラッシュメモリで均等に分割して割り当てている。
例えば、フラッシュメモリが２ｎ個配置されている場合には、ホストシステムから与えられるＬＢＡ（Logical Block Address）の上位ｎビットを用いて、フラッシュメモリの１つを特定し、その上位ｎビットを除いたＬＢＡの下位ビットで、フラッシュメモリ内の物理アドレス空間におけるアドレスを特定している。
For example, when 2 n flash memories are arranged, one of the flash memories is specified using the upper n bits of the LBA (Logical Block Address) given from the host system, and the upper n bits are excluded. The lower bits of the LBA specify the address in the physical address space in the flash memory.
各フラッシュメモリにこのようにして論理アドレス空間を割り当てた場合、ＬＢＡが特定の範囲にあるセクタ（例えば、ファイルアロケーションテーブルが格納されるセクタ等）にデータの書き込みや書き換えが集中すれば、そのＬＢＡが割り当てられたフラッシュメモリに書き込みが集中して、そのフラッシュメモリの劣化（不良ブロック化）だけが極端に早まる、という問題が生じることがある。 When a logical address space is assigned to each flash memory in this way, if data writing or rewriting concentrates on a sector whose LBA is in a specific range (for example, a sector in which a file allocation table is stored), the LBA There is a case in which writing concentrates on the flash memory to which is assigned, and only the deterioration (defect block formation) of the flash memory is extremely accelerated.
本発明は上記の実情に鑑みてなされたもので、データの書き込みが特定のフラッシュメモリに集中することを回避できる複数のフラッシュメモリをアクセスするためのアクセスコントローラ、当該アクセスコントローラを備えるフラッシュメモリシステム及びアクセス制御方法を提供することを目的とする。 The present invention has been made in view of the above circumstances, and flash memory system comprising access controller for accessing a plurality of flash memories can be avoided that the write data is concentrated on a specific flash memory, the access controller An object is to provide an access control method .
上記目的を達成するため、本発明のアクセスコントローラは、
フラッシュメモリと当該フラッシュメモリへのアクセスを制御するフラッシュメモリコントローラとからなる２ｎ個（ｎは１以上の整数）のフラッシュメモリ装置に、ホストシステムから与えられるセクタ単位の論理アドレスが割り当てられている領域を２ ｍ セクタ（ｍは１以上の整数）の振り分け単位で振り分けるアクセスコントローラであって、
ホストシステムから与えられるアクセス指示により指定されたアクセス対象領域の先頭の論理アドレスとアクセス対象領域のセクタ数に基づいて、それぞれのフラッシュメモリ装置においてアクセス先となる領域のセクタ数を算出するセクタ数算出手段と、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスとアクセス対象領域のセクタ数に基づいて、それぞれのフラッシュメモリ装置においてアクセス先となる領域の先頭のアドレスを生成するアドレス生成手段と、
前記セクタ数算出手段により算出されたセクタ数及び前記アドレス生成手段により生成されたアドレスを、アクセス先の領域を指示する情報として、それぞれのフラッシュメモリ装置に与える制御手段とを備え、
フラッシュメモリ装置には、０から２ ｎ −１の装置番号が割り当てられており、ホストシステムから与えられる論理アドレスに対応する領域は、当該論理アドレスの下位側から数えてｍ＋１ビット目からｍ＋ｎビット目までのビットの値と一致する前記装置番号が割り当てられているフラッシュメモリ装置に振り分けられ、
前記セクタ数算出手段は、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスの下位側から数えてｍ＋１ビット目からｍ＋ｎビット目までのｎビットに基づいて、当該論理アドレスに対応する領域を含む先頭領域の振り分け先のフラッシュメモリ装置である起点装置を特定すると共に、当該論理アドレスの下位ｍビットに基づいて、当該先頭領域のセクタ数である第１のセクタ数を求め、更に、前記アクセス指示により指定されたアクセス対象領域のセクタ数から前記第１のセクタ数を引いて得られた値を振り分け単位の２ ｍ で割る除算を行い、当該除算の商に基づいて、それぞれの前記フラッシュメモリ装置においてアクセス先となる２ ｍ セクタの振り分け単位の領域の個数を求めると共に、２ ｍ セクタ未満の領域であって当該除算の余りに一致するセクタ数の領域を含む末尾領域の振り分け先のフラッシュメモリ装置を特定することにより、それぞれのフラッシュメモリ装置においてアクセス先となる領域のセクタ数を算出し、
前記アドレス生成手段は、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスを、当該論理アドレスの下位ｍビットに対応する第１のビット列と、当該論理アドレスの下位側から数えてｍ＋１ビット目からｍ＋ｎビット目までのビットに対応する第２のビット列と、当該論理アドレスの下位側から数えてｍ＋ｎビット目のビットより上位側のビットに対応する第３のビット列に分割し、
前記第３のビット列の下位側に前記第１のビット列を連結したものを、前記起点装置のフラッシュメモリ装置に与えるアドレスとして生成し、前記第１のビット列の全てのビットを“０”で置き換えたうえで、当該第１のビット列を前記第３のビット列の下位側に連結したものを、前記起点装置に対応する前記装置番号より大きい前記装置番号が割り当てられているフラッシュメモリ装置に与えるアドレスとして生成し、前記第１のビット列の全てのビットを“０”で置き換えると共に、前記第３のビット列に１を加算したうえで、当該第１のビット列を当該第３のビット列の下位側に連結したものを、前記起点装置に対応する前記装置番号より小さい前記装置番号が割り当てられているフラッシュメモリ装置に与えるアドレスとして生成する
ことを特徴とする。
In order to achieve the above object, the access controller of the present invention provides:
The flash memory device of the 2 n comprising a flash memory controller that controls access to the flash memory and the flash memory (n is an integer of 1 or more), and the logical address of the sector unit supplied from the host system is allocated An access controller that distributes the area in a distribution unit of 2 m sectors (m is an integer of 1 or more) ,
Sector number calculation that calculates the number of sectors in the area to be accessed in each flash memory device based on the top logical address of the access target area specified by the access instruction given by the host system and the number of sectors in the access target area Means,
An address generation means for generating a head address of an area to be accessed in each flash memory device based on a logical address of the head of the access target area specified by the access instruction and the number of sectors of the access target area;
Control means for providing each flash memory device with the number of sectors calculated by the sector number calculating means and the address generated by the address generating means as information indicating an area to be accessed;
The sector number calculating means includes:
Based on the n bits from the (m + 1) th bit to the (m + n) th bit counted from the lower side of the top logical address of the access target area specified by the access instruction, the distribution destination of the top area including the area corresponding to the logical address And the first sector number that is the number of sectors in the head area is obtained based on the lower m bits of the logical address, and the access designated by the access instruction is specified. The value obtained by subtracting the first sector number from the number of sectors in the target area is divided by 2 m as a distribution unit, and the flash memory device becomes an access destination based on the division quotient. with obtaining the number of areas of sorting
The address generating means
The first logical address corresponding to the lower m bits of the logical address, and the (m + 1) th bit to the (m + n) th bit counted from the lower side of the logical address, is the first logical address of the access target area designated by the access instruction. And a second bit string corresponding to the bits of the logical address and a third bit string corresponding to the bits on the upper side of the m + n-th bit counted from the lower side of the logical address,
A concatenation of the first bit string on the lower side of the third bit string is generated as an address to be given to the flash memory device of the originating device, and all the bits of the first bit string are replaced with “0” In addition, a concatenation of the first bit string to the lower side of the third bit string is generated as an address to be given to the flash memory device to which the device number larger than the device number corresponding to the starting device is assigned. Then, all the bits of the first bit string are replaced with “0”, and 1 is added to the third bit string, and the first bit string is connected to the lower side of the third bit string. Is generated as an address to be given to the flash memory device to which the device number smaller than the device number corresponding to the starting device is assigned. It is characterized in.
フラッシュメモリシステムを上述のアクセスコントローラと、フラッシュメモリと当該フラッシュメモリへのアクセスを制御するフラッシュメモリコントローラとからなる２ ｎ 個（ｎは１以上の整数）のフラッシュメモリ装置と、から構成してもよい。
And the flash memory system described above access controller, (the
上記目的を達成するため、本発明のアクセス制御方法は、
フラッシュメモリと当該フラッシュメモリへのアクセスを制御するフラッシュメモリコントローラとからなる２ ｎ 個（ｎは１以上の整数）のフラッシュメモリ装置に、ホストシステムから与えられるセクタ単位の論理アドレスが割り当てられている領域を２ ｍ セクタ（ｍは１以上の整数）の振り分け単位で振り分けるアクセス制御方法であって、
ホストシステムから与えられるアクセス指示により指定されたアクセス対象領域の先頭の論理アドレスとアクセス対象領域のセクタ数に基づいて、それぞれのフラッシュメモリ装置においてアクセス先となる領域のセクタ数を算出するセクタ数算出ステップと、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスとアクセス対象領域のセクタ数に基づいて、それぞれのフラッシュメモリ装置においてアクセス先となる領域の先頭のアドレスを生成するアドレス生成ステップと、
前記セクタ数算出ステップにより算出されたセクタ数及び前記アドレス生成ステップにより生成されたアドレスを、アクセス先の領域を指示する情報として、それぞれのフラッシュメモリ装置に与える制御ステップとを備え、
フラッシュメモリ装置には、０から２ ｎ −１の装置番号が割り当てられており、ホストシステムから与えられる論理アドレスに対応する領域は、当該論理アドレスの下位側から数えてｍ＋１ビット目からｍ＋ｎビット目までのビットの値と一致する前記装置番号が割り当てられているフラッシュメモリ装置に振り分けられ、
前記セクタ数算出ステップでは、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスの下位側から数えてｍ＋１ビット目からｍ＋ｎビット目までのｎビットに基づいて、当該論理アドレスに対応する領域を含む先頭領域の振り分け先のフラッシュメモリ装置である起点装置を特定すると共に、当該論理アドレスの下位ｍビットに基づいて、当該先頭領域のセクタ数である第１のセクタ数を求め、更に、前記アクセス指示により指定されたアクセス対象領域のセクタ数から前記第１のセクタ数を引いて得られた値を振り分け単位の２ ｍ で割る除算を行い、当該除算の商に基づいて、それぞれの前記フラッシュメモリ装置においてアクセス先となる２ ｍ セクタの振り分け単位の領域の個数を求めると共に、２ ｍ セクタ未満の領域であって当該除算の余りに一致するセクタ数の領域を含む末尾領域の振り分け先のフラッシュメモリ装置を特定することにより、それぞれのフラッシュメモリ装置においてアクセス先となる領域のセクタ数を算出し、
前記アドレス生成ステップでは、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスを、当該論理アドレスの下位ｍビットに対応する第１のビット列と、当該論理アドレスの下位側から数えてｍ＋１ビット目からｍ＋ｎビット目までのビットに対応する第２のビット列と、当該論理アドレスの下位側から数えてｍ＋ｎビット目のビットより上位側のビットに対応する第３のビット列に分割し、
前記第３のビット列の下位側に前記第１のビット列を連結したものを、前記起点装置のフラッシュメモリ装置に与えるアドレスとして生成し、前記第１のビット列の全てのビットを“０”で置き換えたうえで、当該第１のビット列を前記第３のビット列の下位側に連結したものを、前記起点装置に対応する前記装置番号より大きい前記装置番号が割り当てられているフラッシュメモリ装置に与えるアドレスとして生成し、前記第１のビット列の全てのビットを“０”で置き換えると共に、前記第３のビット列に１を加算したうえで、当該第１のビット列を当該第３のビット列の下位側に連結したものを、前記起点装置に対応する前記装置番号より小さい前記装置番号が割り当てられているフラッシュメモリ装置に与えるアドレスとして生成する
ことを特徴とする。
In order to achieve the above object, an access control method of the present invention provides:
Logical addresses in units of sectors given from the host system are assigned to 2 n flash memory devices (n is an integer of 1 or more) composed of a flash memory and a flash memory controller that controls access to the flash memory . An access control method for allocating an area in an allocation unit of 2 m sectors (m is an integer of 1 or more),
Sector number calculation that calculates the number of sectors in the area to be accessed in each flash memory device based on the top logical address of the access target area specified by the access instruction given by the host system and the number of sectors in the access target area Steps,
An address generation step of generating the head address of the area to be accessed in each flash memory device based on the logical address of the head of the access target area specified by the access instruction and the number of sectors of the access target area;
A control step of providing each flash memory device with the number of sectors calculated in the sector number calculating step and the address generated in the address generating step as information indicating an access destination area,
In the sector number calculating step,
Based on the n bits from the (m + 1) th bit to the (m + n) th bit counted from the lower side of the top logical address of the access target area specified by the access instruction, the distribution destination of the top area including the area corresponding to the logical address And the first sector number that is the number of sectors in the head area is obtained based on the lower m bits of the logical address, and the access designated by the access instruction is specified. The value obtained by subtracting the first sector number from the number of sectors in the target area is divided by 2 m as a distribution unit, and the flash memory device becomes an access destination based on the division quotient. with obtaining the number of areas of sorting
In the address generation step,
The first logical address corresponding to the lower m bits of the logical address, and the (m + 1) th bit to the (m + n) th bit counted from the lower side of the logical address, is the first logical address of the access target area designated by the access instruction. And a second bit string corresponding to the bits of the logical address and a third bit string corresponding to the bits on the upper side of the m + n-th bit counted from the lower side of the logical address,
A concatenation of the first bit string on the lower side of the third bit string is generated as an address to be given to the flash memory device of the originating device, and all the bits of the first bit string are replaced with “0” In addition, a concatenation of the first bit string to the lower side of the third bit string is generated as an address to be given to the flash memory device to which the device number larger than the device number corresponding to the starting device is assigned. Then, all the bits of the first bit string are replaced with “0”, and 1 is added to the third bit string, and the first bit string is connected to the lower side of the third bit string. Is generated as an address to be given to the flash memory device to which the device number smaller than the device number corresponding to the starting device is assigned. It is characterized in.
本発明によれば、データの書き込みが特定のフラッシュメモリに集中することを回避できるアクセスコントローラ、及び当該アクセスコントローラを備えるフラッシュメモリシステムが実現される。つまり、ＬＢＡで特定される論理アドレス空間を任意のセクタ数単位で複数のフラッシュメモリに順次割り当てるようにしたので、ＬＢＡの特定の範囲にアクセスが集中した場合でも、複数のフラッシュメモリにアクセスが分散され、特定のフラッシュメモリにアクセスが集中することを回避することができる。 According to the present invention, the access controller can be avoided that the write data is concentrated on a specific flash memory, and a flash memory system including the access controller is implemented. That is, since the logical address space identified by LBA to sequentially allocated to a plurality of flash memories in any sector number of units, even if the access is concentrated on a specific range of LBA, access to a plurality of flash memory It is distributed and it is possible to avoid the concentration of access to a specific flash memory.
以下、図面に基づき、本発明の実施の形態について詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図１は、本発明に係るフラッシュメモリシステム１を概略的に示すブロック図である。図１に示すように、フラッシュメモリシステム１は、２ｎ台（図１では４＝２２台）のフラッシュメモリ装置２（２Ａ〜２Ｄ）と、それを制御するアクセスコントローラ３で構成されている。
FIG. 1 is a block diagram schematically showing a
フラッシュメモリシステム１は、外部バス１３を介してホストシステム４と接続される。ホストシステム４は、ホストシステム４の全体の動作を制御するためのＣＰＵ（Central Processing Unit）、フラッシュメモリシステム１との情報の授受を担うコンパニオンチップ等から構成される。ホストシステム４は、例えば、文字、音声、あるいは画像情報等の種々の情報を処理するパーソナルコンピュータやデジタルスチルカメラをはじめとする各種情報処理装置であってもよい。
The
フラッシュメモリ装置２Ａ〜２Ｄは、互いに同一の構成を有する記憶装置であり、アクセスコントローラ３を上位装置として、フラッシュメモリ（チップ）へのアクセスを行う。
The
アクセスコントローラ３は、図１に示すように、マイクロプロセッサ６と、ホストインターフェースブロック７と、ワークエリア８と、バッファ９と、フラッシュメモリ装置インターフェースブロック１０と、ＲＯＭ（Read Only Memory）１２と、から構成される。これら機能ブロックによって構成されるアクセスコントローラ３は、一つの半導体チップ上に集積される。以下に各機能ブロックについて説明する。
As shown in FIG. 1, the
マイクロプロセッサ６は、ＲＯＭ１２に記憶されているプログラムに従って、アクセスコントローラ３の全体の動作を制御する。例えば、マイクロプロセッサ６は、各種処理等を定義したコマンドセットをＲＯＭ１２から読み出してフラッシュメモリ装置インターフェースブロック１０に供給し、フラッシュメモリ装置インターフェースブロック１０に処理を実行させる。
The
ホストインターフェースブロック７は、図３（ａ）に示すようにコマンドレジスタＲ１、セクタ数レジスタＲ２及びＬＢＡレジスタＲ３を備えており、ホストシステム４との間で、データ、アドレス情報、ステータス情報、外部コマンド等の授受を行なう。ホストシステム４よりフラッシュメモリシステム１に供給されるデータ等は、ホストインターフェースブロック７を入口としてフラッシュメモリシステム１の内部（例えば、バッファ９）に取り込まれる。また、フラッシュメモリシステム１からホストシステム４に供給されるデータ等は、ホストインターフェースブロック７を出口としてホストシステム４に供給される。
As shown in FIG. 3A, the
ワークエリア８は、フラッシュメモリ装置２Ａ〜２Ｄの制御に必要なデータが一時的に格納される作業領域であり、複数のＳＲＡＭ（Static Random Access Memory）セルによって構成される。
The
バッファ９は、フラッシュメモリ装置２Ａ〜２Ｄからそれぞれ読み出されたデータ及びフラッシュメモリ装置２Ａ〜２Ｄに書き込むべきデータを一時的に蓄積する。すなわち、フラッシュメモリ装置２Ａ〜２Ｄから読み出されたデータは、ホストシステム４が受け取り可能な状態となるまでバッファ領域９に保持され、フラッシュメモリ装置２Ａ〜２Ｄに書き込むべきデータは、フラッシュメモリ装置２Ａ〜２Ｄが書き込み可能な状態となるまでバッファ領域９に保持される。
The
フラッシュメモリ装置インターフェースブロック１０は、内部バス１４を介して、フラッシュメモリ装置２Ａ〜２Ｄとデータ、アドレス情報、ステータス情報、外部コマンド等の授受を行う。
The flash memory
ＲＯＭ１２は、マイクロプロセッサ６による処理の手順を定義するプログラムを格納する不揮発性の記憶素子である。
The
次に、フラッシュメモリ装置２Ａ〜２Ｄについて説明する。
フラッシュメモリ装置２Ａ〜２Ｄは、互いに同一の構成を有している。図２に、例として、フラッシュメモリ装置２Ａの構成を示す。
Next, the
The
各フラッシュメモリ装置２Ａは、図２に示すように、フラッシュメモリ２０２と、それを制御するフラッシュメモリアクセスコントローラ２０３で構成されている。
As shown in FIG. 2, each
フラッシュメモリアクセスコントローラ２０３は、図２に示すように、マイクロプロセッサ２０６と、アクセスコントローラインターフェースブロック２０７と、ワークエリア２０８と、バッファ２０９と、フラッシュメモリインターフェースブロック２１０と、ＥＣＣ（エラー・コレクション・コード）ブロック２１１と、ＲＯＭ（Read Only Memory）２１２と、から構成され、内部バス１４を介してアクセスコントローラ３と接続される。これら機能ブロックによって構成されるフラッシュメモリコントローラ２０３は、一つの半導体チップ上に集積される。以下に各機能ブロックについて説明する。
As shown in FIG. 2, the flash
マイクロプロセッサ２０６は、ＲＯＭ２１２に記憶されているプログラムに従って、フラッシュメモリアクセスコントローラ２０３の全体の動作を制御する。例えば、マイクロプロセッサ２０６は、各種処理等を定義したコマンドセットをＲＯＭ２１２から読み出してフラッシュメモリインターフェースブロック２１０に供給し、フラッシュメモリインターフェースブロック２１０に処理を実行させる。
The
アクセスコントローラインターフェースブロック２０７は、図３（ｂ）に示すようにコマンドレジスタＲ２１、セクタ数レジスタＲ２２及びＬＢＡレジスタＲ２３を備えており、アクセスコントローラ３との間で、データ、アドレス情報、ステータス情報、コマンド等の授受を行なう。アクセスコントローラ３よりフラッシュメモリ装置２Ａに供給されるデータ等は、アクセスコントローラインターフェースブロック２０７を入口としてフラッシュメモリ装置２Ａの内部（例えば、バッファ２０９）に取り込まれる。また、フラッシュメモリ装置２Ａからアクセスコントローラ３に供給されるデータ等は、アクセスコントローラインターフェースブロック２０７を出口としてアクセスコントローラ３に供給される。
As shown in FIG. 3B, the access
ワークエリア２０８は、フラッシュメモリ２０２の制御に必要なデータが一時的に格納される作業領域であり、複数のＳＲＡＭ（Static Random Access Memory）セルによって構成される。
The
バッファ２０９は、フラッシュメモリ２０２からそれぞれ読み出されたデータ及びフラッシュメモリ２０２に書き込むべきデータを一時的に蓄積する。すなわち、フラッシュメモリ２０２から読み出されたデータは、アクセスコントローラ３が受け取り可能な状態となるまでバッファ２０９に保持され、フラッシュメモリ２０２に書き込むべきデータは、フラッシュメモリ２０２が書き込み可能な状態となるまでバッファ２０９に保持される。
The
フラッシュメモリインターフェースブロック２１０は、内部バス２１４を介して、フラッシュメモリ２０２とデータ、アドレス情報、ステータス情報、内部コマンド等の授受を行う。
The flash
ＥＣＣブロック２１１は、フラッシュメモリ２０２に書き込むデータに付加されるエラーコレクションコードを生成するとともに、読み出しデータに付加されたエラーコレクションコードに基づいて、読み出したデータに含まれる誤りを検出・訂正する。
The
ＲＯＭ２１２は、マイクロプロセッサ２０６による処理の手順を定義するプログラムを格納する不揮発性の記憶素子である。具体的には、ＲＯＭ２１２は、例えば、アドレス変換テーブルの作成等の処理手順を定義するプログラムを格納する。
The
このように構成されるフラッシュメモリシステム１において、ホストシステム４がフラッシュメモリ２０２（フラッシュメモリ装置２Ａ〜２Ｄ内のフラッシュメモリ２０２）に格納されているデータを読み出す場合、ホストシステム４は、アクセスコントローラ３のホストインターフェースブロック７のセクタ数レジスタＲ２に、読み出すデータのセクタ数を設定し、ＬＢＡレジスタＲ３に、読み出すデータのＬＢＡ（Logical Block Address）の先頭値を設定し、その後、コマンドレジスタＲ１に、読み出し処理を指示する外部コマンドを設定する。ここで、ホストシステム４から与えられるＬＢＡは、ホストシステム４側で管理されている論理アドレス空間におけるセクタ（５１２バイト）単位のアドレスである。
In the
アクセスコントローラ３は、読み出し処理を指示する外部コマンドが、コマンドレジスタＲ１に設定されると、各フラッシュメモリ装置２Ａ〜２Ｄに対する読み出し処理の割振りを開始する。
When an external command instructing read processing is set in the command register R1, the
この読み出し処理の割振りにおいて、アクセスコントローラ３は、各フラッシュメモリ装置２Ａ〜２Ｄに割り振られるアクセス対象データの、各フラッシュメモリ装置２Ａ〜２Ｄ内での先頭セクタのＬＢＡとセクタ数（データ量）とを求める。続いて、各フラッシュメモリ装置２Ａ〜２Ｄのアクセスコントローラインターフェースブロック２０７のセクタ数レジスタＲ２２に、各フラッシュメモリ装置２Ａ〜２Ｄから読み出すデータのセクタ数を設定し、各フラッシュメモリ装置２Ａ〜２ＤのＬＢＡレジスタＲ２３に、各フラッシュメモリ装置２Ａ〜２Ｄから読み出すデータのＬＢＡの先頭値を設定し、その後、各フラッシュメモリ装置２Ａ〜２ＤのコマンドレジスタＲ２１に、読み出し処理を指示する外部コマンドを設定する。
In this allocation of read processing, the
各フラッシュメモリ装置２Ａ〜２Ｄは、読み出し処理を指示する外部コマンドが、コマンドレジスタＲ２１に設定されると、読み出し処理を開始する。
Each of the
同様に、ホストシステム４がフラッシュメモリ２０２（フラッシュメモリ装置２Ａ〜２Ｄ）にデータを書き込む場合、ホストシステム４は、ホストインターフェースブロック７のセクタ数レジスタＲ２に、書き込むデータのセクタ数を設定し、ＬＢＡレジスタＲ３に、書き込むデータのＬＢＡの先頭値を設定し、その後、コマンドレジスタＲ１に、書き込みを指示する外部コマンドを設定する。その後、書き込み対象のデータを順次送信する。
Similarly, when the
アクセスコントローラ３は、書き込み処理を指示する外部コマンドが、コマンドレジスタＲ１に設定されると、各フラッシュメモリ装置２Ａ〜２Ｄに対する書き込み処理の割振りを開始する。
When an external command instructing write processing is set in the command register R1, the
この書き込み処理の割振りにおいて、アクセスコントローラ３は、各フラッシュメモリ装置２Ａ〜２Ｄに割り振られる書き込み対象データの、各フラッシュメモリ装置２Ａ〜２Ｄ内での先頭セクタのＬＢＡとセクタ数（データ量）とを求める。続いて、各フラッシュメモリ装置２Ａ〜２Ｄのアクセスコントローラインターフェースブロック２０７のセクタ数レジスタＲ２２に、各フラッシュメモリ装置２Ａ〜２Ｄに書込むデータのセクタ数を設定し、各フラッシュメモリ装置２Ａ〜２ＤのＬＢＡレジスタＲ２３に、各フラッシュメモリ装置２Ａ〜２Ｄに書き込むデータのＬＢＡの先頭値を設定し、その後、各フラッシュメモリ装置２Ａ〜２ＤのコマンドレジスタＲ２１に、書き込み処理を指示する外部コマンドを設定する。
In this write processing allocation, the
さらに、アクセスコントローラ３は、ホストシステム４から供給されるデータ（書き込み対象データ）を対応するフラッシュメモリ装置２Ａ〜２Ｄに割り振って供給する。
Further, the
各フラッシュメモリ装置２Ａ〜２Ｄは、書き込み処理を指示する外部コマンドが、コマンドレジスタＲ２１に設定されると、書き込み処理を開始する。
Each of the
図２に示すフラッシュメモリ２０２は、不揮発性メモリであり、レジスタと、メモリセルアレイと、から構成される。フラッシュメモリ２０２は、レジスタとメモリセルとの間でデータの複写を行って、データの書き込み又は読み出しを行う。
A
フラッシュメモリ２０２のメモリセルアレイは、複数のメモリセル群と、ワード線と、を備える。各メモリセル群は、複数のメモリセルが直列に接続されたものである。ワード線は、メモリセル群の特定のメモリセルを選択するためのものである。このワード線を介して選択されたメモリセルとレジスタとの間で、データの複写、即ち、レジスタから選択されたメモリセルへの複写又は選択されたメモリセルからレジスタへのデータの複写が行われる。
The memory cell array of the
メモリセルアレイを構成するメモリセルは、２つのゲートを備えたＭＯＳトランジスタによって構成される。ここで、上側のゲート、下側のゲートは、それぞれ、コントロールゲート、フローティングゲートと呼ばれており、フローティングゲートに電荷（電子）を注入若しくはフローティングゲートから電荷（電子）を排出することによって、データの書き込み若しくはデータの消去が行われる。 A memory cell constituting the memory cell array is constituted by a MOS transistor having two gates. Here, the upper gate and the lower gate are referred to as a control gate and a floating gate, respectively. By injecting charges (electrons) into the floating gate or discharging charges (electrons) from the floating gate, data can be obtained. Is written or data is erased.
このフローティングゲートは、周囲を絶縁体で囲まれているので、注入された電子は長期間にわたって保持される。なお、フローティングゲートに電子を注入するときは、コントロールゲートが高電位側となる高電圧をコントロールゲートとフローティングゲート間に印加する。また、フローティングゲートから電子を排出するときは、コントロールゲートが低電位側となる高電圧をコントロールゲートとフローティングゲート間に印加する。 Since the floating gate is surrounded by an insulator, the injected electrons are held for a long period of time. Note that, when electrons are injected into the floating gate, a high voltage at which the control gate is on the high potential side is applied between the control gate and the floating gate. Further, when electrons are discharged from the floating gate, a high voltage at which the control gate becomes a low potential side is applied between the control gate and the floating gate.
ここで、フローティングゲートに電子が注入されている状態が書き込み状態であり、論理値「０」に対応する。また、フローティングゲートから電子が排出されている状態が消去状態であり、論理値「１」に対応する。 Here, a state where electrons are injected into the floating gate is a write state, which corresponds to a logical value “0”. The state in which electrons are discharged from the floating gate is an erased state, which corresponds to a logical value “1”.
このようなフラッシュメモリ２０２のアドレス空間を図４に示す。フラッシュメモリ２０２のアドレス空間は、“ページ”及び“ブロック（物理ブロック）”で構成されている。
Such an address space of the
ページは、フラッシュメモリ２０２にて行われるデータ読み出し動作及びデータ書き込み動作における処理単位である。物理ブロックは、フラッシュメモリ２０２にて行われるデータ消去動作における処理単位であり、複数個のページで構成されている。図示したフラッシュメモリでは、１つのページは、１セクタ（５１２バイト）のユーザ領域２５と、１６バイトの冗長領域２６で構成され、１つの物理ブロックは３２個のページで構成されている。なお、１つのページが４セクタのユーザ領域と６４バイトの冗長領域で構成され、１つの物理ブロックが６４個のページで構成されているフラッシュメモリもある。ユーザ領域２５は、ホストシステム４から供給されるユーザデータを格納する。
A page is a processing unit in a data read operation and a data write operation performed in the
次に、上記構成のフラッシュメモリシステム１のアクセスコントローラ３によって行われるアクセス対象の割振りについて説明する。
Next, allocation of access targets performed by the
本実施の形態においては、アクセスコントローラ３が、ＬＢＡによって指定される各セクタを、設定されている対応関係に従って、４つのフラッシュメモリ装置２Ａ〜２Ｄに順番に割り振っている。この様にすることにより、特定のフラッシュメモリ装置２Ａ〜２Ｄ、つまり、特定のフラッシュメモリ２０２にアクセスが集中することを防止している。
In the present embodiment, the
例えば、図５（ａ）に示すように、ホストシステム４から与えられるＬＢＡを１６ビットとして、この割振りを説明する。又、以下の説明では、フラッシュメモリ２０２の物理ブロックが３２ページで構成され、１ページが１セクタ（５１２バイト）に対応するものとして説明する。
For example, as shown in FIG. 5A, the allocation will be described assuming that the LBA given from the
割振りを行わなかった場合、つまり、フラッシュメモリシステムが１個のフラッシュメモリ装置で構成されていた場合、ＬＢＡの上位１１ビットが、論理ブロックに付けられた通番である論理ブロック番号ＬＢＮを示し、下位５ビットが、論理ブロック内のセクタに付けられた通番であるセクタ番号ＳＮを示していると判別する。 When allocation is not performed, that is, when the flash memory system is configured by one flash memory device, the upper 11 bits of the LBA indicate the logical block number LBN that is a serial number assigned to the logical block, It is determined that 5 bits indicate a sector number SN which is a serial number assigned to a sector in the logical block.
又、複数の論理ブロックで論理ゾーンを形成して、論理ゾーン単位でアドレス変換を行う場合には、論理ブロック番号ＬＢＮを、論理ゾーンに含まれる論理ブロックの数で割った商が論理ゾーン番号（論理ゾーンに付けられた通番）ＬＺＮとなり、余りが論理ゾーン内ブロック番号（論理ゾーン内での論理ブロックの通番）ＬＺＩＢＮになる。尚、物理ブロックの各ページには、セクタ番号の順番でデータが格納されるので、１ページが１セクタのフラッシュメモリの場合、セクタ番号ＳＮとページ番号（物理ブロック内のページに付けられた通番）ＰＮとは一致する。 When a logical zone is formed by a plurality of logical blocks and address conversion is performed in units of logical zones, the quotient obtained by dividing the logical block number LBN by the number of logical blocks included in the logical zone is the logical zone number ( The serial number assigned to the logical zone) becomes LZN, and the remainder becomes the logical zone block number (the logical block serial number in the logical zone) LZIBN. Since data is stored in the order of sector numbers in each page of the physical block, when one page is a flash memory of one sector, the sector number SN and the page number (the serial number assigned to the page in the physical block) ) PN matches.
又、この割振りを行わないで、ホストシステム側の論理ブロック空間を複数のフラッシュメモリ装置に割り当てる場合には、論理アドレス空間を各フラッシュメモリ装置に割り当てられるセクタ数に応じて分割し、分割した論理アドレス空間が各フラッシュメモリ装置に割り当てられる。例えば、各フラッシュメモリ装置に１２８０００セクタ（４０００個の論理ブロック）を割り当てる場合、ＬＢＡ＃０〜＃１２７９９９のセクタが最初のフラッシュメモリ装置に割り当てられ、ＬＢＡ＃１２８０００〜＃２５５９９９のセクタが次のフラッシュメモリ装置に割り当てられる。
In addition, when the logical block space on the host system side is allocated to a plurality of flash memory devices without performing this allocation, the logical address space is divided according to the number of sectors allocated to each flash memory device, An address space is assigned to each flash memory device. For example, when allocating 128000 sectors (4000 logical blocks) to each flash memory device,
これに対して、本実施の形態では、図５（ａ）に示すように、１６ビットのＬＢＡの下位から１ビット目と２ビット目の２ビットをフラッシュメモリ装置２Ａ〜２Ｄを判別するための装置番号ＡＮ＃０〜＃３とし、この２ビットを除いた１４ビットのＬＢＡ’を各フラッシュメモリ装置２Ａ〜２Ｄに与えるセクタ単位のアドレスとしている。各フラッシュメモリ装置２Ａ〜２Ｄは、ＬＢＡ’の上位９ビットが論理ブロック番号ＬＢＮを示すと判別し、下位５ビットがセクタ番号ＳＮ（０〜３１）を示すと判別してフラッシュメモリ２０２にアクセス処理を行う。尚、図５（ａ）では、ＬＢＡを１６ビットで示したが、それより多いビット数の場合も、ＬＢＡの下位２ビットを除いたＬＢＡ’が各フラッシュメモリ装置２Ａ〜２Ｄに与えられ、ＬＢＡ’の下位５ビットを除いた上位ビットが論理ブロック番号ＬＢＮを示すと判別される。
On the other hand, in the present embodiment, as shown in FIG. 5A, the
このような判別をおこなうことにより、図５（ｂ）に示すように、ＬＢＡが連続する複数のセクタが、１セクタ単位で、フラッシュメモリ装置２Ａ〜２Ｄに順次割り振られる。ここで、装置番号ＡＮ＃０がフラッシュメモリ装置２Ａに対応し、装置番号ＡＮ＃１がフラッシュメモリ装置２Ｂに対応し、装置番号ＡＮ＃２がフラッシュメモリ装置２Ｃに対応し、装置番号ＡＮ＃３がフラッシュメモリ装置２Ｄに対応するものとする。
By making such a determination, as shown in FIG. 5B, a plurality of sectors with consecutive LBAs are sequentially allocated to the
この様に割り振ることにより、各フラッシュメモリ装置２Ａ〜２Ｄでアクセスされるデータのセクタ数は、ホストシステム４から指示された総セクタ数の１／４になる。ただし、総セクタ数が４の倍数以外の値の場合には、総セクタ数を４で割った余りが、１セクタずつフラッシュメモリ装置２Ａ〜２Ｄに、ホストシステム４から指示された先頭セクタのＬＢＡに対応するフラッシュメモリ装置から順番に割り振られる。
By allocating in this way, the number of sectors of data accessed by each of the
つまり、先頭セクタのＬＢＡにフラッシュメモリ装置２Ａが対応し、余りが１の場合は、フラッシュメモリ装置２Ａでアクセスされるデータのセクタ数だけが１セクタ加算され、余りが２の場合は、フラッシュメモリ装置２Ａ、２Ｂでアクセスされるデータのセクタ数が１セクタ加算され、余りが３の場合は、フラッシュメモリ装置２Ａ〜２Ｃでアクセスされるデータのセクタ数が１セクタ加算される。又、先頭セクタのＬＢＡにフラッシュメモリ装置２Ｂが対応し、余りが１の場合は、フラッシュメモリ装置２Ｂでアクセスされるデータのセクタ数だけが１セクタ加算され、余りが２の場合は、フラッシュメモリ装置２Ｂ、２Ｃでアクセスされるデータのセクタ数が１セクタ加算され、余りが３の場合は、フラッシュメモリ装置２Ｂ〜２Ｄでアクセスされるデータのセクタ数が１セクタ加算される。
That is, if the
例えば、ホストシステム４から指示された先頭セクタのＬＢＡにフラッシュメモリ装置２Ａが対応し、ホストシステム４から指示されたアクセス対象の総セクタ数が５であれば、５÷４の商が１、余りが１なので、フラッシュメモリ装置２Ａでアクセスされるデータのセクタ数は２セクタとなり、フラッシュメモリ装置２Ｂ〜２Ｄでアクセスされるデータのセクタ数は１セクタとなる。同様に、ホストシステム４から指示された先頭セクタのＬＢＡにフラッシュメモリ装置２Ａが対応し、ホストシステム４から指示されたアクセス対象の総セクタ数が１４であれば、１４÷４の商が３、余りが２なので、フラッシュメモリ装置２Ａ、２Ｂでアクセスされるデータのセクタ数は４セクタとなり、フラッシュメモリ装置２Ｃ、２Ｄでアクセスされるデータのセクタ数は３セクタとなる。
For example, if the
このセクタ数が、各フラッシュメモリ装置２Ａ〜２Ｄのアクセスコントローラインターフェースブロック２０７のセクタ数レジスタＲ２２に設定される。
This number of sectors is set in the sector number register R22 of the access
また、各フラッシュメモリ装置２Ａ〜２Ｄのアクセスコントローラインターフェースブロック２０７のＬＢＡレジスタＲ２３には、アクセスコントローラ３のホストインターフェースブロック７のＬＢＡレジスタＲ３に設定されるＬＢＡのうち、装置番号ＡＮに対応する下位２ビットを除去した上位１４ビットのＬＢＡ’が設定される。
In the LBA register R23 of the access
但し、ホストシステム４から指示された先頭セクタのＬＢＡが、フラッシュメモリ装置２Ａに対応しない場合、例えば、フラッシュメモリ装置２Ｃに対応する場合は、１セクタ目の割振りでフラッシュメモリ装置２Ｄに対応する装置番号＃３からフラッシュメモリ装置２Ａに対応する装置番号＃０に移るときにＬＢＡの３ビット目に繰り上がりが生じるので、フラッシュメモリ装置２Ｃ、２ＤのＬＢＡ’を＃ｉとした場合、フラッシュメモリ装置２Ａ、２ＢのＬＢＡ’は＃ｉ＋１となる。尚、図５（ａ）では、ＬＢＡを１６ビットで示したが、それより多いビット数の場合も、ＬＢＡの下位２ビットを除いたＬＢＡ’が各フラッシュメモリ装置２Ａ〜２ＤのＬＢＡレジスタＲ２３に設定される。
However, if the LBA of the first sector instructed from the
例えば、ホストシステム４からの読み出し処理で、アクセス対象の先頭セクタのＬＢＡが「１０００ ００００ １０１０ １０００」（２進数）であり、アクセス対象の総セクタ数が「６３」である場合について、これらの設定を具体的に説明する。
For example, when the LBA of the first sector to be accessed is “1000 0000 1010 1000” (binary number) and the total number of sectors to be accessed is “63” in the read processing from the
この場合、図６（ａ）に示すように、アクセスコントローラ３のホストインターフェースブロック７のセクタ数レジスタＲ２には、「６３」が設定され、ＬＢＡレジスタＲ３には、「１０００ ００００ １０１０ １０００」（２進数）が設定され、コマンドレジスタＲ１に「外部読み出しコマンド」が設定される。ここで、ＬＢＡレジスタＲ３に設定された先頭セクタのＬＢＡ「１０００ ００００ １０１０ １０００」の下位２ビットは「００」（装置番号ＡＮが＃０）なので、この先頭セクタのＬＢＡはフラッシュメモリ装置２Ａに対応する。
In this case, as shown in FIG. 6A, “63” is set in the sector number register R2 of the
又、６３÷４の商が１５、余りが３なので、フラッシュメモリ装置２Ａ〜２Ｃのフラッシュメモリアクセスコントローラ２０３のアクセスコントローラインターフェースブロック２０７のセクタ数レジスタＲ２２には、図６（ｂ）に示すように、「１６」が設定され、フラッシュメモリ装置２Ｄのフラッシュメモリアクセスコントローラ２０３のアクセスコントローラインターフェースブロック２０７のセクタ数レジスタＲ２２には、図６（ｃ）に示すように、「１５」が設定される。
Since the quotient of 63 ÷ 4 is 15 and the remainder is 3, as shown in FIG. 6B, the sector number register R22 of the access
又、ＬＢＡレジスタＲ３に設定された先頭セクタのＬＢＡ「１０００ ００００ １０１０ １０００」の下位２ビットを除いたＬＢＡ’「１０００ ００００ １０１０ １０」が、図６（ｂ）、（ｃ）に示すように、フラッシュメモリ装置２Ａ〜２Ｄのフラッシュメモリアクセスコントローラ２０３のアクセスコントローラインターフェースブロック２０７のＬＢＡレジスタＲ２３に設定される。
Also, as shown in FIGS. 6B and 6C, LBA ′ “1000 0000 1010 10” excluding the lower 2 bits of the LBA “1000 0000 1010 1000” of the first sector set in the LBA register R3 is as shown in FIGS. It is set in the LBA register R23 of the access
次に、各フラッシュメモリ装置２Ａ〜２Ｄのアクセスコントローラインターフェースブロック２０７のコマンドレジスタＲ２１、セクタ数レジスタＲ２２及びＬＢＡレジスタＲ２３に設定された情報に基づいて、各フラッシュメモリ装置２Ａ〜２Ｄで実行されるアクセス処理について説明する。
Next, based on the information set in the command register R21, the sector number register R22, and the LBA register R23 of the access
尚、各フラッシュメモリ装置２Ａ〜２Ｄでは同様の処理が実行されるので、アクセスコントローラインターフェースブロック２０７のコマンドレジスタＲ２１、セクタ数レジスタＲ２２及びＬＢＡレジスタＲ２３に図６（ｂ）に示したような情報が設定されたときに、フラッシュメモリ装置２Ａで実行される処理を例として説明する。
Since the same processing is executed in each of the
フラッシュメモリ装置２Ａは、セクタ数レジスタＲ２２に設定されたセクタ数「１６」及びＬＢＡレジスタＲ２３に設定されたＬＢＡ’「１０００ ００００ １０１０ １０」に基づいて、フラッシュメモリ２０２内のアクセス対象領域（アクセス対象の物理ブロック及びその物理ブロック内のアクセス対象ページ）を特定する。
Based on the sector number “16” set in the sector number register R22 and the LBA ′ “1000 0000 1010 10” set in the LBA register R23, the
アクセス対象領域を特定する場合には、ＬＢＡ’「１０００ ００００ １０１０ １０」が論理ブロック番号ＬＢＮを示す部分とセクタ番号ＳＮを示す部分とに分離され、論理ブロック番号ＬＢＮが物理ブロックアドレスＰＢＡに変換（以下、論理ブロック番号ＬＢＮから物理ブロックアドレスＰＢＡへの変換をアドレス変換と言う。）される。このアドレス変換処理は、論理ブロックと物理ブロックの対応関係を示したアドレス変換テーブルを参照して行われる。 When the access target area is specified, LBA ′ “1000 0000 1010 10” is separated into a part indicating the logical block number LBN and a part indicating the sector number SN, and the logical block number LBN is converted into a physical block address PBA ( Hereinafter, the conversion from the logical block number LBN to the physical block address PBA is referred to as address conversion). This address conversion process is performed with reference to an address conversion table showing the correspondence between logical blocks and physical blocks.
尚、このアドレス変換テーブルは、各物理ブロックの先頭ページの冗長領域に書込まれている論理アドレス情報（通常は論理ゾーン内ブロック番号ＬＺＩＢＮ又は論理ブロック番号ＬＢＮ）に基づいて作成される。又、アドレス変換テーブルは、複数の論理ブロックを集めた論理ゾーンと複数の物理ブロックを集めた物理ゾーンを構成し、対応する論理ゾーンと物理ゾーンを１単位として作成するようにしてもよい。 This address conversion table is created based on logical address information (usually the logical zone block number LZIBN or the logical block number LBN) written in the redundant area of the first page of each physical block. In addition, the address conversion table may comprise a logical zone that collects a plurality of logical blocks and a physical zone that collects a plurality of physical blocks, and the corresponding logical zone and physical zone may be created as one unit.
例えば、５００個の論理ブロックを含む論理ゾーンを５１２個の物理ブロックを含む物理ゾーンに割り当てたり、１０００個の論理ブロックを含む論理ゾーンを１０２４個の物理ブロックを含む物理ゾーンに割り当てたりする。 For example, a logical zone including 500 logical blocks is allocated to a physical zone including 512 physical blocks, or a logical zone including 1000 logical blocks is allocated to a physical zone including 1024 physical blocks.
論理ブロックはアドレス変換をする単位であり、１個の論理ブロックを１個の物理ブロックに対応させる場合は、１個の論理ブロックと１個の物理ブロックのデータ容量を一致させ、１個の論理ブロックを２個の物理ブロックに対応させる場合（例えば、２個の物理ブロックを仮想的に１個の物理ブロックと見做して取り扱う場合）は、１個の論理ブロックと２個の物理ブロックのデータ容量を一致させる。従って、１個の論理ブロックを１個の物理ブロックに対応させる構成で、１個の物理ブロックが３２個のページで構成され、１ページが１セクタに対応する場合、１個の論理ブロックは３２セクタに対応する。 A logical block is a unit for address conversion. When one logical block is associated with one physical block, the data capacities of one logical block and one physical block are matched to each other. When making a block correspond to two physical blocks (for example, when treating two physical blocks as virtually one physical block), one logical block and two physical blocks Match the data capacity. Therefore, when one logical block corresponds to one physical block, one physical block consists of 32 pages, and one page corresponds to one sector, one logical block is 32. Corresponds to the sector.
ここでは、１個の論理ブロックを３２セクタとしているので、下位５ビット「０１０ １０」がセクタ番号ＳＮとなり、これを除いた上位９ビット「１０００ ００００ １」が論理ブロック番号ＬＢＮとなる。尚、図６（ｂ）に示した設定では、アクセス対象のＬＢＡ’からＬＢＡ’＋１５までの１６セクタが同一の論理ブロックに属しているので、アドレス変換は１回行えばよいが、このアクセス対象が異なる２個以上の論理ブロックに属している場合は、論理ブロック毎にアドレス変換が行われる。例えば、ＬＢＡ’からＬＢＡ’＋１０までの１１セクタがＬＢＮ＃ｎの論理ブロックに属し、ＬＢＡ’＋１１からＬＢＡ’＋１５までの５セクタがＬＢＮ＃ｎ＋１の論理ブロックに属する場合は、ＬＢＮ＃ｎのアドレス変換とＬＢＮ＃ｎ＋１のアドレス変換を行わなければならない。 Here, since one logical block has 32 sectors, the lower 5 bits “010 10” is the sector number SN, and the upper 9 bits “1000 0000 1” excluding this is the logical block number LBN. In the setting shown in FIG. 6B, since 16 sectors from LBA ′ to LBA ′ + 15 to be accessed belong to the same logical block, the address conversion may be performed once. Are belonging to two or more different logical blocks, address conversion is performed for each logical block. For example, if 11 sectors from LBA 'to LBA' + 10 belong to the logical block of LBN # n, and 5 sectors from LBA '+ 11 to LBA' + 15 belong to the logical block of LBN # n + 1, the address of LBN # n Conversion and LBN # n + 1 address conversion must be performed.
アドレス変換で求められた物理ブロックアドレスＰＢＡ（ＬＢＡ’の論理ブロック番号ＬＢＮと対応する物理ブロックアドレスＰＢＡ）、ＬＢＡ’の下位５ビットのセクタ番号ＳＮ、アクセス対象のセクタ数「１６」が、フラッシュメモリインターフェースブロック２１０内のレジスタ（以下、物理ブロックアドレスＰＢＡが設定されるレジスタをＰＢＡレジスタと言い、セクタ番号ＳＮが設定されるレジスタをページ番号レジスタと言い、アクセス対象のセクタ数が設定されるレジスタをカウントレジスタと言う。）に設定され、これらの設定値に基づいてフラッシュメモリ２０２に対するアクセス処理が行われる。尚、アクセスコントローラインターフェースブロック２０７のコマンドレジスタＲ２１に読み出し処理コマンドが設定されている場合は、その読み出し処理コマンドに対応するコマンドセットがＲＯＭ２１１から読み出され、読み出したコマンドセットに基づいて処理が実行される。
The physical block address PBA (physical block address PBA corresponding to the logical block number LBN of LBA ′) obtained by address conversion, the sector number SN of the lower 5 bits of LBA ′, and the number of sectors to be accessed “16” are the flash memory. Registers in the interface block 210 (hereinafter, a register in which the physical block address PBA is set is called a PBA register, a register in which the sector number SN is set is called a page number register, and a register in which the number of sectors to be accessed is set This is referred to as a count register), and access processing to the
このフラッシュメモリインターフェースブロック２１０内のレジスタに設定された設定値に基づく読み出し処理では、フラッシュメモリ２０２に対して読み出しを指示する内部読み出しコマンドと読み出すデータのアドレスを指示するアドレス情報が供給される。このアドレス情報は、ＰＢＡレジスタに設定されている物理ブロックアドレスＰＢＡの下位側にページ番号レジスタに設定されている設定値（初期値はセクタ番号ＳＮ）を付加することにより生成される。この内部読み出しコマンドとアドレス情報の供給に応答してフラッシュメモリ２０２から出力される読み出しデータは、ＥＣＣブロックで誤りの検出と訂正が行われ、バッファ２０９に保持される。
In the read process based on the set value set in the register in the flash
この様にして、１ページ分のデータが読み出される毎に、カウントレジスタに設定されている設定値をデクリメント（１ずつ減算）し、デクリメント後の設定値が「０」でない場合は、ページ番号レジスタに設定されている設定値をインクリメント（１ずつ加算）した後に新たな内部読み出しコマンドとアドレス情報を供給する。この処理をカウントレジスタに設定されている設定値が「０」になるまで続けることにより、ＰＢＡレジスタに設定されている物理ブロックアドレスＰＢＡによって特定される物理ブロック内の「０１０ １０」（１０ページ目）から「１１０ ０１」（２５ページ目）までの１６ページ分のデータが読み出される。 In this way, every time the data for one page is read, the set value set in the count register is decremented (subtracted by 1). If the set value after decrement is not “0”, the page number register After the set value set in is incremented (added by 1), a new internal read command and address information are supplied. By continuing this processing until the set value set in the count register becomes “0”, “010 10” (10th page) in the physical block specified by the physical block address PBA set in the PBA register. ) To “110 01” (25th page), 16 pages of data are read out.
各フラッシュメモリ装置２Ａ〜２Ｄのバッファ２０９に保持された読み出しデータは、内部バス１４を介して、ＬＢＡが若い方から順番にアクセスコントローラ３のバッファ９に転送される。バッファ９に保持された読み出しデータは、外部バス１３を介して、ＬＢＡが若い方から順番にホストシステム４に供給される。
The read data held in the
ここで、ＬＢＡ’の下位側に装置番号ＡＮを付加したものがＬＢＡなので、図６（ａ）にしたようにアクセス対象の先頭セクタのＬＢＡがフラッシュメモリ装置２Ａに対応している場合には、フラッシュメモリ装置２Ａ、フラッシュメモリ装置２Ｂ、フラッシュメモリ装置２Ｃ、フラッシュメモリ装置２Ｄの順番で読み出しデータを各フラッシュメモリ装置２Ａ〜２Ｄのバッファ２０９からアクセスコントローラ３のバッファ９にセクタ単位で転送する。つまり、フラッシュメモリ装置２ＡでＬＢＡ’が先頭のデータ、フラッシュメモリ装置２ＢでＬＢＡ’が先頭のデータ、フラッシュメモリ装置２ＣでＬＢＡ’が先頭のデータ、フラッシュメモリ装置２ＤでＬＢＡ’が先頭のデータ、フラッシュメモリ装置２ＡでＬＢＡ’が２番目のデータ、フラッシュメモリ装置２ＢでＬＢＡ’が２番目のデータ、フラッシュメモリ装置２ＣでＬＢＡ’が２番目のデータ、フラッシュメモリ装置２ＤでＬＢＡ’が２番目のデータ・・・という順番で転送される。
Here, the device number AN added to the lower side of LBA ′ is the LBA. Therefore, as shown in FIG. 6A, when the LBA of the first sector to be accessed corresponds to the
次に、ホストシステム４からの書き込み処理について説明する。この場合、コマンドレジスタＲ１に「外部書き込み処理コマンド」が設定されるが、セクタ数レジスタＲ２とＬＢＡレジスタＲ３には、読み出し処理の場合と同様に、アクセス対象の総セクタ数とアクセス対象の先頭セクタのＬＢＡが設定される。
Next, write processing from the
書き込み処理の場合も、各フラッシュメモリ装置２Ａ〜２Ｄへのアクセス対象の割振りは、読み出し処理の場合と同様に行われる。つまり、各フラッシュメモリ装置２Ａ〜２Ｄのアクセスコントローラインターフェースブロック２０７のセクタ数レジスタＲ２２及びＬＢＡレジスタＲ２３には、読み出し処理の場合と同様に各フラッシュメモリ装置２Ａ〜２Ｄにおけるアクセス対象のセクタ数とＬＢＡ’が設定される。又、この各フラッシュメモリ装置２Ａ〜２Ｄへのアクセス対象の割振りに従って、書き込みデータもアクセスコントローラ３のバッファ９から各フラッシュメモリ装置２Ａ〜２Ｄのバッファ２０９に転送される。
In the case of the writing process, the allocation of the access target to each of the
各フラッシュメモリ装置２Ａ〜２Ｄは、アクセスコントローラインターフェースブロック２０７のコマンドレジスタＲ２１、セクタ数レジスタＲ２２及びＬＢＡレジスタＲ２３に設定された情報に基づいて、バッファ２０９に保持されている書き込みデータをフラッシュメモリ２０２に書き込む。尚、追加書き込みができずに空きブロックにバッファ２０９に保持されている書き込みデータを書き込む場合は、その空きブロックの冗長領域に、各フラッシュメモリ装置２Ａ〜２Ｄに与えられたＬＢＡ’に基づいた論理アドレス情報（論理ゾーン内ブロック番号ＬＺＩＢＮ又は論理ブロック番号ＬＢＮ）が書き込まれる。
Each of the
以上で説明したように、本実施の形態のフラッシュメモリシステム１では、ホストシステム４から与えられるＬＢＡの最下位２ビットを４つのフラッシュメモリシステム２Ａ〜２Ｄのいずれかを指定するための装置番号ＡＮとして使用する。従って、図５（ｂ）に示したように、論理アドレス空間上でＬＢＡが連続するデータが１セクタ単位で異なるフラッシュメモリ装置２Ａ〜２Ｄ、即ち、異なるフラッシュメモリ２０２に順次割り当てられる。
As described above, in the
従って、データの書き込みが特定のフラッシュメモリに集中することが避けられ、フラッシュメモリ２０２の寿命が長くなる。
Therefore, it is avoided that data writing is concentrated on a specific flash memory, and the life of the
なお、図５の例では、１セクタを割振りの単位セクタ数として、４つのフラッシュメモリ装置に振り分けたが、振り分けるデータの単位やフラッシュメモリ装置の数は任意である。 In the example of FIG. 5, one sector is allocated as the number of unit sectors to be allocated and allocated to the four flash memory devices, but the unit of data to be allocated and the number of flash memory devices are arbitrary.
例えば、フラッシュメモリ装置の数が２ｎ個で、振り分けるデータの単位が２ｍセクタの場合には、ＬＢＡの下位側からから数えて第ｍ＋１ビット目からｍ＋ｎビット目を、フラッシュメモリ装置を判別するための装置番号ＡＮとして使用する。 For example, when the number of flash memory devices is 2 n and the unit of data to be distributed is 2 m sectors, the flash memory device is determined from the (m + 1) th bit to the (m + n) th bit counted from the lower side of the LBA. Used as the device number AN.
例えば、図７（ｂ）に示すように、４台のフラッシュメモリ装置に、４セクタ単位でデータを割り振る場合には、図７（ａ）に示すように、ＬＢＡの下位から３ビット目と４ビット目の２ビットがフラッシュメモリ装置を判別するための装置番号ＡＮとして使用され、ＬＢＡからこの２ビット除いたＬＢＡ’がフラッシュメモリ装置２Ａ〜２Ｄでアクセス対象を特定する情報として使用される。
For example, as shown in FIG. 7B, when data is allocated to four flash memory devices in units of four sectors, as shown in FIG. Two bits of the bit are used as an apparatus number AN for discriminating the flash memory device, and LBA ′ obtained by removing these two bits from the LBA is used as information for specifying an access target in the
この場合に、フラッシュメモリシステム１のアクセスコントローラ３によって行われるアクセス対象の割振りについて説明する。
In this case, allocation of access targets performed by the
例えば、ホストシステム４からの読み出し処理で、アクセス対象の先頭セクタのＬＢＡが「１０００ ００００ １０１０ １０１０」（２進数）であり、アクセス対象の総セクタ数が「６５」であったとする。
For example, in the read processing from the
この場合、図８（ａ）に示すように、アクセスコントローラ３のホストインターフェースブロック７のセクタ数レジスタＲ２には、「６５」が設定され、ＬＢＡレジスタＲ３には、「１０００ ００００ １０１０ １０１０」（２進数）が設定され、コマンドレジスタＲ１に「外部読み出し処理コマンド」が設定される。ここで、ＬＢＡレジスタＲ３に設定された先頭セクタのＬＢＡ「１０００ ００００ １０１０ １０１０」の下位から３ビット目と４ビット目の２ビットは「１０」（装置番号ＡＮが＃２）なので、この先頭セクタのＬＢＡはフラッシュメモリ装置２Ｃに対応する。
In this case, as shown in FIG. 8A, the sector number register R2 of the
又、先頭セクタのＬＢＡ「１０００ ００００ １０１０ １０１０」の下位２ビットは「１０」なので、この先頭セクタのＬＢＡに対応するフラッシュメモリ装置２Ｃに、アクセス対象の最初の２セクタ（下位２ビットが「１０」、「１１」に対応するセクタ）が割り振られ、その後、フラッシュメモリ装置２Ｄ、フラッシュメモリ装置２Ａ、フラッシュメモリ装置２Ｂ、フラッシュメモリ装置２Ｃ、フラッシュメモリ装置２Ｄ・・・・という順番で４セクタ（下位２ビットが「００」、「０１」、「１０」、「１１」に対応するセクタ）ずつ割り振られる。
Further, since the lower 2 bits of the LBA “1000 0000 1010 1010” of the first sector are “10”, the first two sectors to be accessed (the lower 2 bits are “10”) in the flash memory device 2C corresponding to the LBA of the first sector. ”, Sectors corresponding to“ 11 ”), and then, 4 sectors (in the order of
ここで、アクセス対象の全セクタ数が６５セクタで、先頭セクタのＬＢＡに対応するフラッシュメモリ装置２Ｃには、アクセス対象の最初の２セクタが割り振られるので、（６５−２）÷４の余りに対応する３セクタが、アクセス対象の最後のＬＢＡに対応するフラッシュメモリ装置に割り振られる。 Here, since the total number of sectors to be accessed is 65 sectors and the first two sectors to be accessed are allocated to the flash memory device 2C corresponding to the LBA of the first sector, it corresponds to the remainder of (65-2) / 4. 3 sectors are allocated to the flash memory device corresponding to the last LBA to be accessed.
つまり、（６５−２）÷４の商は１５なので、フラッシュメモリ装置２Ｄ、フラッシュメモリ装置２Ａ、フラッシュメモリ装置２Ｂ、フラッシュメモリ装置２Ｃ、フラッシュメモリ装置２Ｄ・・・・という順番で４セクタずつ割り振られ、１６番目となるフラッシュメモリ装置２Ｃに、アクセス対象の最後の３セクタが割り振られる。
That is, since the quotient of (65-2) ÷ 4 is 15, 4 sectors are allocated in the order of
又、（６５−２）÷４の商である１５を４で割った商は３で余りは３なので、アクセス対象の最初と最後の端数の割振り（４セクタ未満の割振り）を除いた４セクタずつの割振りは、フラッシュメモリ装置２Ｄ、フラッシュメモリ装置２Ａ及びフラッシュメモリ装置２Ｂへは４回（４セクタ×４回）となり、フラッシュメモリ装置２Ｃへは３回（４セクタ×３回）になる。従って、フラッシュメモリ装置２Ｄ、フラッシュメモリ装置２Ａ及びフラッシュメモリ装置２Ｂにおけるアクセス対象のセクタ数は１６セクタになり、フラッシュメモリ装置２Ｃにおけるアクセス対象のセクタ数は最初と最後の端数の５セクタを加えて１７セクタになる。
Since the quotient of (65-2) ÷ 4
これらのアクセス対象のセクタ数が、図８（ａ）、（ｂ）、（ｃ）に示したように、アクセスコントローラインターフェースブロック２０７のセクタ数レジスタＲ２２に設定される。
The number of sectors to be accessed is set in the sector number register R22 of the access
次に、フラッシュメモリ装置２Ａ〜２Ｄにおけるアクセス対象の先頭セクタのＬＢＡ’について説明する。ＬＢＡレジスタＲ３に設定された先頭セクタのＬＢＡ「１０００ ００００ １０１０ １０１０」の下位から３ビット目と４ビット目の２ビットは「１０」（装置番号ＡＮが＃２）なので、フラッシュメモリ装置２Ｃからアクセス対象の割振りが開始される。
Next, the LBA 'of the first sector to be accessed in the
従って、フラッシュメモリ装置２Ｃにおけるアクセス対象の先頭セクタのＬＢＡ’は、ＬＢＡレジスタＲ３に設定された先頭セクタのＬＢＡから装置番号ＡＮに対応する２ビットを除いた１４ビットが対応する。一方、フラッシュメモリ装置２Ｄ、フラッシュメモリ装置２Ａ及びフラッシュメモリ装置２Ｂについては、ＬＢＡレジスタＲ３に設定された先頭セクタのＬＢＡの下位２ビットを「００」とし、更に、フラッシュメモリ装置２Ａ及びフラッシュメモリ装置２Ｂについては、フラッシュメモリ装置２Ｄからフラッシュメモリ装置２Ａに割振りが移るときに、ＬＢＡの下位側から数えて５ビット目に繰り上がりが生じるので、先頭セクタのＬＢＡに「１ ００００」（２進数）を加算した後に装置番号ＡＮに対応する２ビットを除いてアクセス対象の先頭セクタのＬＢＡ’を生成する。
Therefore, the LBA 'of the first sector to be accessed in the flash memory device 2C corresponds to 14 bits obtained by excluding 2 bits corresponding to the device number AN from the LBA of the first sector set in the LBA register R3. On the other hand, for the
つまり、フラッシュメモリ装置２Ｃでのアクセス対象の先頭セクタのＬＢＡ’は「１０００ ００００ １０１０ １０」となり、フラッシュメモリ装置２Ｄでのアクセス対象の先頭セクタのＬＢＡ’は「１０００ ００００ １０１０ ００」となり、フラッシュメモリ装置２Ａ、２Ｂでのアクセス対象の先頭セクタのＬＢＡ’は「１０００ ００００ １０１１ ００」とる。これらのＬＢＡ’が、図８（ａ）、（ｂ）、（ｃ）、（ｄ）に示したように、アクセスコントローラインターフェースブロック２０７のＬＢＡレジスタＲ２３に設定される。
That is, the LBA ′ of the first sector to be accessed in the flash memory device 2C is “1000 0000 1010 10”, and the LBA ′ of the first sector to be accessed in the
各フラッシュメモリ装置２Ａ〜２Ｄは、アクセスコントローラインターフェースブロック２０７のコマンドレジスタＲ２１、セクタ数レジスタＲ２２及びＬＢＡレジスタＲ２３に設定された情報に基づいて、読み出し処理を実行する。
Each of the
フラッシュメモリ装置２Ａ〜２Ｄは、セクタ数レジスタＲ２２に設定されたセクタ数及びＬＢＡレジスタＲ２３に設定されたＬＢＡ’に基づいて、フラッシュメモリ２０２内のアクセス対象領域（アクセス対象の物理ブロック及びその物理ブロック内のアクセス対象ページ）を特定する。このアクセス対象領域の特定では、ＬＢＡ’が論理ブロック番号ＬＢＮを示す部分とセクタ番号ＳＮを示す部分とに分離され、論理ブロック番号ＬＢＮは物理ブロックアドレスＰＢＡに変換される。尚、アクセス対象が異なる２個以上の論理ブロックに属している場合は、論理ブロック毎にアドレス変換が行われる。
Based on the number of sectors set in the sector number register R22 and the LBA ′ set in the LBA register R23, the
アドレス変換で求められた物理ブロックアドレスＰＢＡ（ＬＢＡ’の論理ブロック番号ＬＢＮと対応する物理ブロックアドレスＰＢＡ）、ＬＢＡ’の下位５ビットのセクタ番号ＳＮ、アクセス対象のセクタ数が、フラッシュメモリインターフェースブロック２１０内のレジスタに設定され、これらの設定値に基づいてフラッシュメモリ２０２からデータが読み出されバッファ２０９に保持される。
The physical block address PBA (physical block address PBA corresponding to the logical block number LBN of LBA ′) obtained by address conversion, the sector number SN of the lower 5 bits of LBA ′, and the number of sectors to be accessed are the flash
各フラッシュメモリ装置２Ａ〜２Ｄのバッファ２０９に保持された読み出しデータは、内部バス１４を介して、ＬＢＡが若い方から順番にアクセスコントローラ３のバッファ９に転送される。バッファ９に保持された読み出しデータは、外部バス１３を介して、ＬＢＡが若い方から順番にホストシステム４に供給される。
The read data held in the
次に、ホストシステム４からの書き込み処理について説明する。この場合、コマンドレジスタＲ１に「外部書き込み処理コマンド」が設定されるが、セクタ数レジスタＲ２とＬＢＡレジスタＲ３には、読み出し処理の場合と同様に、アクセス対象の総セクタ数とアクセス対象の先頭セクタのＬＢＡが設定される。
Next, write processing from the
書き込み処理の場合も、各フラッシュメモリ装置２Ａ〜２Ｄへのアクセス対象の割振りは、読み出し処理の場合と同様に行われ、このアクセス対象の割振りに従って、書き込みデータもアクセスコントローラ３のバッファ９から各フラッシュメモリ装置２Ａ〜２Ｄのバッファ２０９に転送される。
In the write process, the allocation of the access target to each of the
各フラッシュメモリ装置２Ａ〜２Ｄは、アクセスコントローラインターフェースブロック２０７のコマンドレジスタＲ２１、セクタ数レジスタＲ２２及びＬＢＡレジスタＲ２３に設定された情報に基づいて、バッファ２０９に保持されている書き込みデータをフラッシュメモリ２０２に書き込む。尚、追加書き込みができずに空きブロックにバッファ２０９に保持されている書き込みデータを書き込む場合は、その空きブロックの冗長領域に、各フラッシュメモリ装置２Ａ〜２Ｄに与えられたＬＢＡ’に基づいた論理アドレス情報（論理ゾーン内ブロック番号ＬＺＩＢＮ又は論理ブロック番号ＬＢＮ）が書き込まれる。
Each of the
以上で説明したように、本実施の形態のフラッシュメモリシステム１では、ホストシステム４から与えられるＬＢＡの下位から３ビット目と４ビット目の２ビットを４つのフラッシュメモリシステム２Ａ〜２Ｄのいずれかを指定するための装置番号ＡＮとして使用する。従って、図７（ｂ）に示したように、論理アドレス空間上でＬＢＡが連続するデータがセクタ単位で異なるフラッシュメモリ装置２Ａ〜２Ｄ、即ち、異なるフラッシュメモリ２０２に順次割り当てられる。
As described above, in the
従って、データの書き込みが特定のフラッシュメモリに集中することが避けられ、フラッシュメモリ２０２の寿命が長くなる。
Therefore, it is avoided that data writing is concentrated on a specific flash memory, and the life of the
尚、上述の実施の形態では、ホスト側で管理されている論理アドレス空間を１セクタ単位又は４セクタ単位で４台のフラッシュメモリ装置に割り振ったが、割振りの単位セクタ数と割振り先のフラッシュメモリ装置の数は適宜設定することができる。又、割振りの単位セクタ数と割振り先のフラッシュメモリ装置の数を２のべき乗で与えられる数にすれば、ＬＡＢの特定のビットで割振り先のフラッシュメモリ装置を判別することができる。つまり、割振りの単位セクタ数２ｍセクタ、割振り先のフラッシュメモリ装置の数を２ｎ個とすれば、ＬＢＡの下位側から数えて第ｍ＋１ビット目からｍ＋ｎビット目が、フラッシュメモリ装置を判別するための装置番号ＡＮになる。 In the above embodiment, the logical address space managed on the host side is allocated to four flash memory devices in units of one sector or four sectors. However, the number of unit sectors to be allocated and the flash memory to be allocated The number of devices can be set as appropriate. Further, if the number of unit sectors for allocation and the number of flash memory devices to be allocated are set to powers of two, the flash memory device to be allocated can be determined by a specific bit of LAB. In other words, if the number of allocation unit sectors is 2 m sectors and the number of allocation flash memory devices is 2 n , the flash memory device is determined by the (m + 1) th bit to the (m + n) th bit counted from the lower side of the LBA. Device number AN.
例えば、フラッシュメモリ装置が４台で、８セクタ単位でデータを割り振る場合には、図９（ａ）に示すように、ＬＢＡの下位から４ビット目と５ビット目の２ビットを４台のフラッシュメモリ装置のいずれかを指定するための装置番号ＡＮとして使用し、この２ビットを除いたＬＢＡ’が各フラッシュメモリ装置内でのアクセス対象の特定に使用される。これにより、図９（ｂ）に示すように、ＬＡＢで管理されているホストシステム側の論理アドレス空間が８セクタ単位で、４台のフラッシュメモリ装置に順次割り当てられる。 For example, when four flash memory devices are allocated and data is allocated in units of eight sectors, as shown in FIG. It is used as an apparatus number AN for designating one of the memory devices, and LBA ′ excluding these 2 bits is used for specifying an access target in each flash memory device. As a result, as shown in FIG. 9B, the logical address space on the host system side managed by the LAB is sequentially allocated to four flash memory devices in units of 8 sectors.
さらに、フラッシュメモリ装置が８台で、８セクタ単位でデータを割り振る場合には、図１０（ａ）に示すように、ＬＢＡの下位側から数えて４ビット目から６ビット目までの３ビットを８台のフラッシュメモリ装置のいずれかを指定するための装置番号ＡＮとして使用し、この３ビットを除いたＬＢＡ’が各フラッシュメモリ装置内でのアクセス対象の特定に使用される。これにより、図１０（ｂ）に示すように、ＬＡＢで管理されているホストシステム側の論理アドレス空間が８セクタ単位で、８台のフラッシュメモリ装置に順次割り当てられる。 Furthermore, when 8 flash memory devices are allocated and data is allocated in units of 8 sectors, as shown in FIG. 10A, 3 bits from the 4th bit to the 6th bit are counted from the lower side of the LBA. It is used as an apparatus number AN for designating one of the eight flash memory devices, and LBA ′ excluding these 3 bits is used for specifying an access target in each flash memory device. As a result, as shown in FIG. 10B, the logical address space on the host system side managed by the LAB is sequentially allocated to eight flash memory devices in units of eight sectors.
又、ＬＢＡのビット数については、フラッシュメモリ装置の台数と各フラッシュメモリ装置に割り当てられるデータ容量に応じて変化する。 The number of LBA bits varies depending on the number of flash memory devices and the data capacity allocated to each flash memory device.
１ フラッシュメモリシステム
２Ａ〜２Ｄ フラッシュメモリ装置
３ アクセスコントローラ
４ ホストシステム
６ マイクロプロセッサ
７ ホストインターフェースブロック
８ ワークエリア
９ バッファ
１０ フラッシュメモリインターフェースブロック
１１ ＥＣＣブロック
１２ ＲＯＭ
１３ 外部バス
１４ 内部バス
２０３ フラッシュメモリアクセスコントローラ
２０６ マイクロプロセッサ
２０７ アクセスコントローラインターフェースブロック
２０８ ワークエリア
２０９ バッファ
２１０ フラッシュメモリインターフェースブロック
２１１ ＥＣＣブロック
２１２ ＲＯＭ
２１３ 外部バス
２１４ 内部バス
２５ ユーザ領域
２６ 冗長領域
DESCRIPTION OF
13
213
Claims (3)
ホストシステムから与えられるアクセス指示により指定されたアクセス対象領域の先頭の論理アドレスとアクセス対象領域のセクタ数に基づいて、それぞれのフラッシュメモリ装置においてアクセス先となる領域のセクタ数を算出するセクタ数算出手段と、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスとアクセス対象領域のセクタ数に基づいて、それぞれのフラッシュメモリ装置においてアクセス先となる領域の先頭のアドレスを生成するアドレス生成手段と、
前記セクタ数算出手段により算出されたセクタ数及び前記アドレス生成手段により生成されたアドレスを、アクセス先の領域を指示する情報として、それぞれのフラッシュメモリ装置に与える制御手段とを備え、
フラッシュメモリ装置には、０から２ ｎ −１の装置番号が割り当てられており、ホストシステムから与えられる論理アドレスに対応する領域は、当該論理アドレスの下位側から数えてｍ＋１ビット目からｍ＋ｎビット目までのビットの値と一致する前記装置番号が割り当てられているフラッシュメモリ装置に振り分けられ、
前記セクタ数算出手段は、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスの下位側から数えてｍ＋１ビット目からｍ＋ｎビット目までのｎビットに基づいて、当該論理アドレスに対応する領域を含む先頭領域の振り分け先のフラッシュメモリ装置である起点装置を特定すると共に、当該論理アドレスの下位ｍビットに基づいて、当該先頭領域のセクタ数である第１のセクタ数を求め、更に、前記アクセス指示により指定されたアクセス対象領域のセクタ数から前記第１のセクタ数を引いて得られた値を振り分け単位の２ ｍ で割る除算を行い、当該除算の商に基づいて、それぞれの前記フラッシュメモリ装置においてアクセス先となる２ ｍ セクタの振り分け単位の領域の個数を求めると共に、２ ｍ セクタ未満の領域であって当該除算の余りに一致するセクタ数の領域を含む末尾領域の振り分け先のフラッシュメモリ装置を特定することにより、それぞれのフラッシュメモリ装置においてアクセス先となる領域のセクタ数を算出し、
前記アドレス生成手段は、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスを、当該論理アドレスの下位ｍビットに対応する第１のビット列と、当該論理アドレスの下位側から数えてｍ＋１ビット目からｍ＋ｎビット目までのビットに対応する第２のビット列と、当該論理アドレスの下位側から数えてｍ＋ｎビット目のビットより上位側のビットに対応する第３のビット列に分割し、
前記第３のビット列の下位側に前記第１のビット列を連結したものを、前記起点装置のフラッシュメモリ装置に与えるアドレスとして生成し、前記第１のビット列の全てのビットを“０”で置き換えたうえで、当該第１のビット列を前記第３のビット列の下位側に連結したものを、前記起点装置に対応する前記装置番号より大きい前記装置番号が割り当てられているフラッシュメモリ装置に与えるアドレスとして生成し、前記第１のビット列の全てのビットを“０”で置き換えると共に、前記第３のビット列に１を加算したうえで、当該第１のビット列を当該第３のビット列の下位側に連結したものを、前記起点装置に対応する前記装置番号より小さい前記装置番号が割り当てられているフラッシュメモリ装置に与えるアドレスとして生成する
ことを特徴とするアクセスコントローラ。 The flash memory device of the 2 n comprising a flash memory controller that controls access to the flash memory and the flash memory (n is an integer of 1 or more), and the logical address of the sector unit supplied from the host system is allocated An access controller that distributes the area in a distribution unit of 2 m sectors (m is an integer of 1 or more) ,
Sector number calculation that calculates the number of sectors in the area to be accessed in each flash memory device based on the top logical address of the access target area specified by the access instruction given by the host system and the number of sectors in the access target area Means,
An address generation means for generating a head address of an area to be accessed in each flash memory device based on a logical address of the head of the access target area specified by the access instruction and the number of sectors of the access target area;
Control means for providing each flash memory device with the number of sectors calculated by the sector number calculating means and the address generated by the address generating means as information indicating an area to be accessed;
Device numbers 0 to 2 n -1 are assigned to the flash memory device, and the area corresponding to the logical address given from the host system is counted from the (m + 1) th bit to the (m + n) th bit counted from the lower side of the logical address. Allocated to the flash memory device to which the device number corresponding to the value of the bits up to is assigned,
The sector number calculating means includes:
Based on the n bits from the (m + 1) th bit to the (m + n) th bit counted from the lower side of the top logical address of the access target area specified by the access instruction, the distribution destination of the top area including the area corresponding to the logical address And the first sector number that is the number of sectors in the head area is obtained based on the lower m bits of the logical address, and the access designated by the access instruction is specified. The value obtained by subtracting the first sector number from the number of sectors in the target area is divided by 2 m as a distribution unit, and the flash memory device becomes an access destination based on the division quotient. with obtaining the number of areas of sorting units 2 m sectors, the remainder of an area of less than 2 m sectors the division By specifying the flash memory device of assignment destination end region including the matching area of the number of sectors, and calculates the number of sector area to be accessed in each of the flash memory device,
The address generating means
The first logical address corresponding to the lower m bits of the logical address, and the (m + 1) th bit to the (m + n) th bit counted from the lower side of the logical address, is the first logical address of the access target area designated by the access instruction. And a second bit string corresponding to the bits of the logical address and a third bit string corresponding to the bits on the upper side of the m + n-th bit counted from the lower side of the logical address,
A concatenation of the first bit string on the lower side of the third bit string is generated as an address to be given to the flash memory device of the originating device, and all the bits of the first bit string are replaced with “0” In addition, a concatenation of the first bit string to the lower side of the third bit string is generated as an address to be given to the flash memory device to which the device number larger than the device number corresponding to the starting device is assigned. Then, all the bits of the first bit string are replaced with “0”, and 1 is added to the third bit string, and the first bit string is connected to the lower side of the third bit string. Is generated as an address to be given to the flash memory device to which the device number smaller than the device number corresponding to the starting device is assigned. Access controller, characterized in that.
ことを特徴とするフラッシュメモリシステム。 And access controller according to claim 1, constituted by a flash memory device of the 2 n comprising a flash memory controller (n is an integer of 1 or more) for controlling access to flash memory and the flash memory A flash memory system characterized by that.
ホストシステムから与えられるアクセス指示により指定されたアクセス対象領域の先頭の論理アドレスとアクセス対象領域のセクタ数に基づいて、それぞれのフラッシュメモリ装置においてアクセス先となる領域のセクタ数を算出するセクタ数算出ステップと、Sector number calculation that calculates the number of sectors in the area to be accessed in each flash memory device based on the top logical address of the access target area specified by the access instruction given by the host system and the number of sectors in the access target area Steps,
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスとアクセス対象領域のセクタ数に基づいて、それぞれのフラッシュメモリ装置においてアクセス先となる領域の先頭のアドレスを生成するアドレス生成ステップと、An address generation step of generating the head address of the area to be accessed in each flash memory device based on the logical address of the head of the access target area specified by the access instruction and the number of sectors of the access target area;
前記セクタ数算出ステップにより算出されたセクタ数及び前記アドレス生成ステップにより生成されたアドレスを、アクセス先の領域を指示する情報として、それぞれのフラッシュメモリ装置に与える制御ステップとを備え、A control step of providing each flash memory device with the number of sectors calculated in the sector number calculating step and the address generated in the address generating step as information indicating an access destination area,
フラッシュメモリ装置には、０から２0 to 2 for flash memory devices ｎn −１の装置番号が割り当てられており、ホストシステムから与えられる論理アドレスに対応する領域は、当該論理アドレスの下位側から数えてｍ＋１ビット目からｍ＋ｎビット目までのビットの値と一致する前記装置番号が割り当てられているフラッシュメモリ装置に振り分けられ、-1 device number is assigned, and the area corresponding to the logical address given from the host system matches the value of the bits from the (m + 1) th bit to the (m + n) th bit counted from the lower side of the logical address. Assigned to the flash memory device to which the number is assigned,
前記セクタ数算出ステップでは、In the sector number calculating step,
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスの下位側から数えてｍ＋１ビット目からｍ＋ｎビット目までのｎビットに基づいて、当該論理アドレスに対応する領域を含む先頭領域の振り分け先のフラッシュメモリ装置である起点装置を特定すると共に、当該論理アドレスの下位ｍビットに基づいて、当該先頭領域のセクタ数である第１のセクタ数を求め、更に、前記アクセス指示により指定されたアクセス対象領域のセクタ数から前記第１のセクタ数を引いて得られた値を振り分け単位の２Based on the n bits from the (m + 1) th bit to the (m + n) th bit counted from the lower side of the top logical address of the access target area specified by the access instruction, the distribution destination of the top area including the area corresponding to the logical address And the first sector number that is the number of sectors in the head area is obtained based on the lower m bits of the logical address, and the access designated by the access instruction is specified. A value obtained by subtracting the first sector number from the sector number of the target area is set to 2 as a distribution unit. ｍm で割る除算を行い、当該除算の商に基づいて、それぞれの前記フラッシュメモリ装置においてアクセス先となる２The division by 2 is performed, and on the basis of the quotient of the division, each flash memory device becomes an access destination 2 ｍm セクタの振り分け単位の領域の個数を求めると共に、２Obtain the number of sector allocation units and 2 ｍm セクタ未満の領域であって当該除算の余りに一致するセクタ数の領域を含む末尾領域の振り分け先のフラッシュメモリ装置を特定することにより、それぞれのフラッシュメモリ装置においてアクセス先となる領域のセクタ数を算出し、By specifying the flash memory device to which the tail area is allocated, including the area with the number of sectors that is less than the sector and matches the remainder of the division, the number of sectors in the area to be accessed in each flash memory device is calculated. And
前記アドレス生成ステップでは、In the address generation step,
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスを、当該論理アドレスの下位ｍビットに対応する第１のビット列と、当該論理アドレスの下位側から数えてｍ＋１ビット目からｍ＋ｎビット目までのビットに対応する第２のビット列と、当該論理アドレスの下位側から数えてｍ＋ｎビット目のビットより上位側のビットに対応する第３のビット列に分割し、The first logical address corresponding to the lower m bits of the logical address, and the (m + 1) th bit to the (m + n) th bit, counted from the lower side of the logical address, is the first logical address of the access target area specified by the access instruction. And a second bit string corresponding to the bits of the logical address and a third bit string corresponding to the upper bits of the m + n-th bit counted from the lower side of the logical address,
前記第３のビット列の下位側に前記第１のビット列を連結したものを、前記起点装置のフラッシュメモリ装置に与えるアドレスとして生成し、前記第１のビット列の全てのビットを“０”で置き換えたうえで、当該第１のビット列を前記第３のビット列の下位側に連結したものを、前記起点装置に対応する前記装置番号より大きい前記装置番号が割り当てられているフラッシュメモリ装置に与えるアドレスとして生成し、前記第１のビット列の全てのビットを“０”で置き換えると共に、前記第３のビット列に１を加算したうえで、当該第１のビット列を当該第３のビット列の下位側に連結したものを、前記起点装置に対応する前記装置番号より小さい前記装置番号が割り当てられているフラッシュメモリ装置に与えるアドレスとして生成するA concatenation of the first bit string on the lower side of the third bit string is generated as an address to be given to the flash memory device of the starting device, and all bits of the first bit string are replaced with “0” In addition, a concatenation of the first bit string to the lower side of the third bit string is generated as an address to be given to the flash memory device to which the device number larger than the device number corresponding to the starting device is assigned. Then, all the bits of the first bit string are replaced with “0”, and 1 is added to the third bit string, and the first bit string is connected to the lower side of the third bit string. Is generated as an address to be given to the flash memory device to which the device number smaller than the device number corresponding to the starting device is assigned.
ことを特徴とするアクセス制御方法。An access control method characterized by the above.
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