JP4655483B2

JP4655483B2 - 情報信号処理装置およびその方法、プログラム、並びに記録媒体

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Publication number: JP4655483B2
Application number: JP2004035079A
Authority: JP
Inventors: 哲二郎近藤; 秀雄中屋; 成司和田; 幸一藤島
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-02-12
Filing date: 2004-02-12
Publication date: 2011-03-23
Anticipated expiration: 2024-02-12
Also published as: JP2005227969A

Description

この発明は、画像信号、音声信号等の情報信号に対して処理を行う情報信号処理装置およびその方法、プログラム、並びに記録媒体に関する。

詳しくは、この発明は、処理部の追加、変更によるアップグレードを、ユーザの負担が少なく、容易に行い得るようにした情報信号処理装置等に係るものである。

画像信号、音声信号等の情報信号に対して基板単位で処理を行っていく情報信号処理装置が考えられる。このような情報信号処理装置では、基板の追加、変更により、装置のアップグレードを図ることができる。特許文献１には、基板を着脱できる例が記載されている。

特開２００３−２２４７９７号公報

上述したように基板を追加、変更する場合、装置全体を制御する基板に対して、制御情報の更新を行う必要がある。この更新作業をユーザが手動で行うとすれば、ユーザにとって大きな負担となる。

この発明の目的は、処理部（処理基板）の追加、変更によるアップグレードを、ユーザの負担が少なく、容易に行い得るようにすることにある。

本発明の第1の側面の情報信号処理装置は、制御情報に基づいて情報信号をそれぞれ処理する所定数の処理部と、前記所定数の処理部の動作を制御する制御部とを備え、前記所定数の処理部には、予め装着されていたものと、後から追加装着されたものとがあり、前記予め装着されていた前記処理部は、自身が前記情報信号を処理するために必要な前記制御情報と、自身が記憶している前記制御情報についてのバージョン情報を予め記憶しており、前記後から追加装着された前記処理部は、自身の前記制御情報、前記予め装着されていた前記処理部のための前記制御情報、および自身が記憶している１以上の前記制御情報についてのバージョン情報であって、前記予め装着されていた前記処理部のバージョン情報よりもバージョンが高いバージョン情報を予め記憶しており、前記制御部は、前記所定数の処理部それぞれが記憶している前記バージョン情報を取得し、バージョンが最も高い前記バージョン情報を有する前記処理部を検出し、検出された前記処理部が記憶している各処理部の制御情報を取得して、対応する前記所定数の処理部それぞれに供給し、前記所定数の処理部は、前記制御部から供給された前記制御情報を用いて、前記情報信号を処理する。

本発明の第1の側面の情報信号処理方法は、制御情報に基づいて情報信号をそれぞれ処理する所定数の処理部と、前記所定数の処理部の動作を制御する制御部とを備え、前記所定数の処理部には、予め装着されていたものと、後から追加装着されたものとがあり、前記予め装着されていた前記処理部は、自身が前記情報信号を処理するために必要な前記制御情報と、自身が記憶している前記制御情報についてのバージョン情報を予め記憶しており、前記後から追加装着された前記処理部は、自身の前記制御情報、前記予め装着されていた前記処理部のための前記制御情報、および自身が記憶している１以上の前記制御情報についてのバージョン情報であって、前記予め装着されていた前記処理部のバージョン情報よりもバージョンが高いバージョン情報を予め記憶している情報信号処理装置の情報信号処理方法であって、前記制御部が、前記所定数の処理部それぞれが記憶している前記バージョン情報を取得し、バージョンが最も高い前記バージョン情報を有する前記処理部を検出し、検出された前記処理部が記憶している各処理部の制御情報を取得して、対応する前記所定数の処理部それぞれに供給し、前記所定数の処理部が、前記制御部から供給された前記制御情報を用いて、前記情報信号を処理するステップを含む。

本発明の第1の側面の記録媒体は、予め装着されていたものと、後から追加装着されたものとからなる所定数の処理部であって、前記予め装着されていた前記処理部は、自身が情報信号を処理するために必要な制御情報と、自身が記憶している前記制御情報についてのバージョン情報を予め記憶し、前記後から追加装着された前記処理部は、自身の前記制御情報、前記予め装着されていた前記処理部のための前記制御情報、および自身が記憶している１以上の前記制御情報についてのバージョン情報であって、前記予め装着されていた前記処理部のバージョン情報よりもバージョンが高いバージョン情報を予め記憶して、前記制御情報に基づいて前記情報信号をそれぞれ処理する前記所定数の処理部を備える情報信号処理装置を制御するコンピュータに、前記所定数の処理部それぞれが記憶している前記バージョン情報を取得し、バージョンが最も高い前記バージョン情報を有する前記処理部を検出し、検出された前記処理部が記憶している各処理部の制御情報を取得して、対応する前記所定数の処理部それぞれに供給し、前記所定数の処理部に、供給された前記制御情報を用いて、前記情報信号を処理させる処理を実行させるためのプログラムを記録したコンピュータ読み取り可能なものである。

本発明の第1の側面のプログラムは、予め装着されていたものと、後から追加装着されたものとからなる所定数の処理部であって、前記予め装着されていた前記処理部は、自身が情報信号を処理するために必要な制御情報と、自身が記憶している前記制御情報についてのバージョン情報を予め記憶し、前記後から追加装着された前記処理部は、自身の前記制御情報、前記予め装着されていた前記処理部のための前記制御情報、および自身が記憶している１以上の前記制御情報についてのバージョン情報であって、前記予め装着されていた前記処理部のバージョン情報よりもバージョンが高いバージョン情報を予め記憶して、前記制御情報に基づいて前記情報信号をそれぞれ処理する前記所定数の処理部を備える情報信号処理装置を制御するコンピュータに、前記所定数の処理部それぞれが記憶している前記バージョン情報を取得し、バージョンが最も高い前記バージョン情報を有する前記処理部を検出し、検出された前記処理部が記憶している各処理部の制御情報を取得して、対応する前記所定数の処理部それぞれに供給し、前記所定数の処理部に、供給された前記制御情報を用いて、前記情報信号を処理させる処理を実行させるためのものである。

本発明の第1の側面においては、制御情報に基づいて情報信号をそれぞれ処理する所定数の処理部それぞれが記憶しているバージョン情報が取得されて、バージョンが最も高いバージョン情報を有する処理部が検出され、検出された処理部が記憶している各処理部の制御情報が取得されて、対応する所定数の処理部それぞれに供給され、所定数の処理部において、制御部から供給された制御情報を用いて、情報信号が処理される。

本発明によれば、処理部の追加、変更によるアップグレードを、ユーザの負担が少なく、容易に行うことができる。

以下、図面を参照しながら、この発明の実施の形態について説明する。図１は、実施の形態としての画像信号処理装置１００の構成を示している。

この画像信号処理装置１００は、制御基板１０１と、リモコン送信機１０２と、入力基板１０３と、処理基板１０４（処理基板Ａ）と、処理基板１０５（処理基板Ｂ）と、出力基板１０６とを有している。制御基板１０１、入力基板１０３、処理基板１０４、処理基板１０５および出力基板１０６は、それぞれバス１０７に接続されている。処理基板１０４、１０５、少なくとも処理基板１０５は、着脱自在とされている。

制御基板１０１は、制御部を構成しており、処理基板１０４，１０５の動作を含め、装置全体の動作を制御する。リモコン送信機１０２は、ユーザインタフェースを構成している。リモコン送信機１０２は、ユーザの操作によるリモコン信号ＲＭを出力する。このリモコン信号ＲＭは、例えば赤外線信号である。制御基板１０１は、リモコン信号ＲＭに基づいて、処理基板１０４，１０５等の動作を制御する。

入力基板１０３は、処理すべき画像信号Ｖinを入力するための処理基板である。この画像信号Ｖinは、例えば図示しないＤＶＤ(Digital Versatile Disc)プレーヤ、地上波デジタル放送チューナ等から出力されたものである。この場合、画像信号Ｖinは、ＭＰＥＧ(Moving Picture Experts Group)データに対して復号化処理が施されることで取得されている。

処理基板１０４，１０５は、それぞれ、処理部を構成しており、画像信号を処理するものである。本実施の形態において、処理基板１０４，１０５は、それぞれ以下の処理を行うものとされる。すなわち、処理基板１０４は、ＳＤ(Standard Definition)信号である入力画像信号を、水平、垂直の画素数がそれぞれ２倍とされたＨＤ(High Definition)信号である出力画像信号に変換する、高画質化処理を行う。処理基板１０５は、入力画像信号を、ＭＰＥＧの符号化、復号化を経たことによって発生したブロック歪み、モスキートノイズを低減した出力画像信号に変換する、ノイズ低減処理を行う。

出力基板１０６は、処理後の画像信号Ｖoutを出力するための処理基板である。この画像信号Ｖoutは、ＣＲＴ(Cathode-Ray Tube)、ＬＣＤ(Liquid Crystal Display)、ＰＤＰ(Plasma Display Panel)等からなる図示しないディスプレイに供給される。

図２は、制御基板１０１の構成を示している。制御基板１０１は、コンピュータとしてのＣＰＵ(Central Processing Unit)を有してなるコントローラ１１１と、そのＣＰＵの動作プログラム等が格納されたＲＯＭ(Read Only Memory)１１２と、そのＣＰＵの作業領域を構成する、作業用記憶手段としてのＲＡＭ(Random Access Memory)１１３と、リモコン受信部１１４と、インタフェース（Ｉ／Ｆ）１１５とからなっている。リモコン受信部１１４は、上述したリモコン送信機１０２からのリモコン信号ＲＭを受信し、そのリモコン信号ＲＭに対応した操作信号をコントローラ１１１に供給する。インタフェース１１５は、コントローラ１１１をバス１０７に接続する。

図３は、処理基板１０４，１０５の構成を示している。処理基板１０４，１０５は、それぞれ、コンピュータとしてのＣＰＵを有してなるコントローラ１２１と、そのＣＰＵの動作プログラム等が格納された、第１の記憶手段としてのＲＯＭ１２２と、そのＣＰＵの作業領域を構成する、第２の記憶手段（作業用記憶手段）としてのＲＡＭ１２３と、画像信号を処理する信号処理部１２４と、インタフェース（Ｉ／Ｆ）１２５とからなっている。インタフェース１２５は、コントローラ１２１および信号処理部１２４をバス１０７に接続する。また、コントローラ１２１は、信号処理部１２４の動作を制御する。

ここで、図４を参照して、処理基板１０４（処理基板Ａ）の信号処理部１２４の詳細を説明する。この信号処理部１２４は、入力画像信号（ＳＤ信号）Ｖａを、水平、垂直の画素数がそれぞれ２倍とされた出力画像信号Ｖｂに変換する。図５は、ＳＤ信号とＨＤ信号の画素位置関係を示しており、大きなドットがＳＤ信号の画素であり、小さいドットがＨＤ信号の画素である。この図５から分かるように、ＨＤ信号のライン数はＳＤ信号の２倍であり、またＨＤ信号の各ラインの画素数はＳＤ信号の２倍である。

この信号処理部１２４は、バッファメモリ１３１と、予測タップ選択部１３２と、クラスタップ選択部１３３と、クラス検出部１３４と、係数データ生成部１３５と、推定予測演算部１３６と、バッファメモリ１３７とを有している。

バッファメモリ１３１は、バス１０７からインタフェース１２５を通じて取り込まれる、処理対象である画像信号Ｖａを一時的に記憶する。

予測タップ選択部１３２、クラスタップ選択部１３３は、それぞれ、バッファメモリ１３１に記憶されている画像信号Ｖａから、画像信号Ｖｂにおける注目画素位置の周辺に位置する複数の画素データを、予測タップ、クラスタップのデータとして選択的に抽出する。この場合、ＲＡＭ１２３には、後述するように、初期化時に、コントローラ１２１が信号処理部１２４の動作を制御するための制御情報が記憶されるが、その一部として、予測タップ、クラスタップのパターン情報が含まれている。予測タップ選択部１３２、クラスタップ選択部１３３は、コントローラ１２１を介してＲＡＭ１２３から供給されるパターン情報に基づいて、それぞれ予測タップ、クラスタップのデータを選択的に抽出する。図６Ａ，Ｂは、それぞれクラスタップ、予測タップのパターン例を示している。

クラス検出部１３４は、クラスタップ選択部１３３で選択的に抽出されるクラスタップのデータとしての複数の画素データに対してデータ圧縮処理を施して、注目画素位置の画素データが属するクラスを示すクラスコードＣＬを取得する。例えば、データ圧縮処理としては、ＡＤＲＣ(Adaptive Dynamic Range Coding)、ＤＰＣＭ（予測符号化）、ＶＱ（ベクトル量子化）等を利用できる。本実施の形態では、ＡＤＲＣ、例えば１ビットＡＤＲＣが利用される。

まず、ＫビットＡＤＲＣを利用する場合について説明する。この場合、クラスタップに含まれる画素データの最大値ＭＡＸと最小値ＭＩＮの差分であるダイナミックレンジＤＲ＝ＭＡＸ−ＭＩＮを検出し、またクラスタップに含まれるそれぞれの画素データについて、その画素データから最小値ＭＩＮを減算し、その減算値をＤＲ／２^Kで除算（量子化）し、クラスタップを構成するそれぞれの画素データをＫビットに再量子化し、それを所定の順番で並べたビット列をクラスコードＣＬとする。

１ビットＡＤＲＣを利用する場合には、クラスタップに含まれるそれぞれの画素データについて、その画素データから最小値ＭＩＮを減算し、その減算値をＤＲ／２で除算し、クラスタップに含まれるそれぞれの画素データを１ビットに再量子化し、それを所定の順番で並べたビット列をクラスコードＣＬとして出力する。

後述するように、推定予測演算部１３６では、予測タップのデータとしての複数の画素データｘｉと、係数データＷｉとを用い、（１）式の推定式に基づいて、画像信号Ｖｂにおける注目画素位置の画素データｙが求められる。この（１）式において、ｎは複数の画素データｘｉの個数である。

ＲＡＭ１２３には、後述するように、初期化時に、コントローラ１２１が信号処理部１２４の動作を制御するための制御情報が記憶されるが、その一部として、各クラスの係数種データが含まれている。この係数種データは、上述した推定式の係数データＷｉ（ｉ＝１〜ｎ）を生成するための、パラメータｒ，ｚを含む生成式の係数データである。（２）式は、その生成式の一例を示している。ここで、パラメータｒは解像度を決めるパラメータであり、パラメータｚはノイズ除去度を決めるパラメータである。そして、ｗ_i0〜ｗ_i9が係数種データである。

ＳＤ信号をＨＤ信号に変換する場合、ＳＤ信号の１画素に対応してＨＤ信号の４画素を得る必要がある（図５参照）。この場合、ＨＤ信号を構成する２×２の単位画素ブロック内の４画素は、それぞれＳＤ信号の中心予測タップに対して異なる位相ずれを持っている。図７は、ＨＤ信号を構成する２×２の単位画素ブロック内の４画素ＨＤ₁〜ＨＤ₄における、ＳＤ信号の中心予測タップＳＤ₀からの位相ずれを示している。ここで、ＨＤ₁〜ＨＤ₄の位置は、それぞれ、ＳＤ₀の位置から水平方向にｋ₁〜ｋ₄、垂直方向にｍ₁〜ｍ₄だけずれている。そのため、上述した各クラスの係数種データｗ_i0〜ｗ_i9は、さらに出力画素（ＨＤ₁〜ＨＤ₄）にそれぞれ対応した係数種データからなっている。

この係数種データｗ_i0〜ｗ_i9は、画像信号Ｖｂに対応した教師信号（ＨＤ信号）と画像信号Ｖａに対応した生徒信号（ＳＤ信号）とから学習によって予め生成されたものであり、画像信号Ｖａを画像信号Ｖｂに変換するための情報である。このような係数種データｗ_i0〜ｗ_i9を用いて画像信号Ｖａを画像信号Ｖｂに変換することで、ＳＤ信号としての画像信号Ｖａは、ＨＤ信号としての画像信号Ｖｂに変換される。この係数種データｗ_i0〜ｗ_i9の生成方法については後述する。

係数データ生成部１３５は、コントローラ１２１を介してＲＡＭ１２３から、クラス検出部１３４で得られたクラスコードＣＬが表すクラスの、出力画素（ＨＤ₁〜ＨＤ₄）にそれぞれ対応した４画素分の係数種データｗ_i0〜ｗ_i9を取得し、さらにコントローラ１２１から供給される、ユーザによって調整されたパラメータｒ，ｚの値を用い、（２）式の生成式に基づいて、４画素分の係数データＷｉを生成する。

推定予測演算部１３６は、画像信号Ｖｂを構成する２×２の単位画素ブロック毎に、画素データを求める。すなわち、この推定予測演算部１３６には、予測タップ選択部１３２から単位画素ブロック内の４画素（注目画素）に対応した、予測タップのデータとしての複数の画素データｘｉが供給され、また係数データ生成部１３５で生成された、その単位画素ブロックを構成する４画素分の係数データＷｉが供給される。そして、この推定予測演算部１３６は、単位画素ブロックを構成する４画素の画素データｙ₁〜ｙ₄を、それぞれ上述した（１）式の推定式で個別に演算する。

バッファメモリ１３７は、推定予測演算部１３６より順次出力される、画像信号Ｖｂを構成する各単位画素ブロック内の４画素の画素データｙ₁〜ｙ₄を一時的に記憶する。

図４に示す処理基板１０４（処理基板Ａ）の信号処理部１２４の動作を説明する。

バス１０７からインタフェース１２５を通じて取り込まれる、処理対象である画像信号Ｖａはバッファメモリ１３１に一時的に記憶される。クラスタップ選択部１３３では、バッファメモリ１３１に記憶されている画像信号Ｖａから、画像信号Ｖｂにおける注目画素位置の周辺に位置する複数の画素データがクラスタップのデータとして選択的に抽出される。この複数の画素データはクラス検出部１３４に供給される。

クラス検出部１３４では、クラスタップのデータとしての複数の画素データに、例えば１ビットＡＤＲＣ等のデータ圧縮処理が施されて、画像信号Ｖｂにおける注目画素位置の画素データが属するクラスを表すクラスコードＣＬが得られる。このクラスコードＣＬは係数データ生成部１３５に供給される。

この係数データ生成部１３５では、クラスコードＣＬが表すクラスの、出力画素（ＨＤ₁〜ＨＤ₄）にそれぞれ対応した係数種データｗ_i0〜ｗ_i9が、コントローラ１２１を介してＲＡＭ１２３から取得される。また、この係数データ生成部１３５には、コントローラ１２１から、ユーザによって調整されたパラメータｒ，ｚの値が供給される。そして、この係数データ生成部１３５では、４画素分の係数種データｗ_i0〜ｗ_i9およびパラメータｒ，ｚの値が用いられ、（２）式の生成式に基づいて、画像信号Ｖｂの２×２の単位画素ブロックを構成する４画素分の係数データＷｉが生成される。

予測タップ選択部１３２では、バッファメモリ１３１に記憶されている画像信号Ｖａから、画像信号Ｖｂにおける注目画素位置の周辺、つまりその注目画素位置の単位画素ブロック内の４画素の周辺に位置する、複数の画素データｘｉが予測タップのデータとして選択的に抽出される。この複数の画素データｘｉは推定予測演算部１３６に供給される。

また、この推定予測演算部１３６には、係数データ生成部１３５で生成された、画像信号Ｖｂの単位画素ブロックを構成する４画素分の係数データＷｉが供給される。そして、この推定予測演算部１３６では、予測タップのデータとしての複数の画素データｘｉおよび４画素分の係数データＷｉが用いられ、注目画素位置の単位画素ブロックを構成する４画素の画素データｙ₁〜ｙ₄が、それぞれ（１）式の推定式に基づいて、個別に求められる。

画像信号Ｖｂにおける注目画素位置が順次変化するようにされ、推定予測演算部１３６からは、画像信号Ｖｂにおける各注目画素位置の単位ブロックを構成する画素データｙ₁〜ｙ₄が順次出力される。このように推定予測演算部１３６から順次出力される、各注目画素位置の単位ブロックを構成する画素データｙ₁〜ｙ₄はバッファメモリ１３７に供給されて一時的に記憶される。このバッファメモリ１３７に記憶された画像信号Ｖｂを構成する各画素データは、その後に適宜なタイミングで読み出され、インタフェース１２５を介してバス１０７に送出される。

上述したように、処理基板１０４（処理基板Ａ）のＲＡＭ１２３に、初期化時に、制御情報の一部としての係数種データが記憶される。この係数種データは、予め学習によって生成されたものである。

この係数種データの生成方法について説明する。ここでは、（２）式の生成式における係数データである係数種データｗ_i0〜ｗ_i9を求める例を示すものとする。
ここで、以下の説明のため、（３）式のように、ｔj（ｊ＝０〜９）を定義する。
ｔ₀＝１，ｔ₁＝ｒ，ｔ₂＝ｚ，ｔ₃＝ｒ²，ｔ₄＝ｒｚ，ｔ₅＝ｚ²，ｔ₆＝ｒ³，
ｔ₇＝ｒ²ｚ，ｔ₈＝ｒｚ²，ｔ₉＝ｚ³
・・・（３）
この（３）式を用いると、（２）式は、（４）式のように書き換えられる。

最終的に、学習によって未定係数ｗ_ijを求める。すなわち、クラスおよび出力画素の組み合わせ毎に、複数のＳＤ画素データとＨＤ画素データを用いて、二乗誤差を最小にする係数値を決定する。いわゆる最小二乗法による解法である。学習数をｍ、ｋ（１≦ｋ≦ｍ）番目の学習データにおける残差をｅ_k、二乗誤差の総和をＥとすると、（１）式および（２）式を用いて、Ｅは（５）式で表される。ここで、ｘ_ikはＳＤ信号のｉ番目の予測タップ位置におけるｋ番目の画素データ、ｙ_kはそれに対応するｋ番目のＨＤ信号の画素データを表している。

最小二乗法による解法では、（５）式のｗ_ijによる偏微分が０になるようなｗ_ijを求める。これは、（６）式で示される。

ここで、（７）式、（８）式のように、Ｘ_ipjq、Ｙ_ipを定義すると、（６）式は、行列を用いて、（９）式のように書き換えられる。

この（９）式が、係数種データｗ_i0〜ｗ_i9（ｉ＝１〜ｎ）を算出するための正規方程式である。この正規方程式を掃き出し法（Gauss-Jordanの消去法）等の一般解法で解くことにより、係数種データｗ_i0〜ｗ_i9を求めることができる。

図８は、上述した係数種データの生成方法の概念を示している。教師信号としてのＨＤ信号から、生徒信号としての複数のＳＤ信号を生成する。ここで、ＨＤ信号からＳＤ信号を生成する際に使用する間引きフィルタの周波数特性を変えることにより、解像度の異なるＳＤ信号を生成する。

解像度の異なるＳＤ信号によって、解像度を上げる効果の異なる係数種データを生成できる。例えばボケ具合の大きな画像が得られるＳＤ信号とボケ具合の小さな画像が得られるＳＤ信号があった場合、ボケ具合の大きな画像が得られるＳＤ信号による学習で、解像度を上げる効果の強い係数種データが生成され、ボケ具合の小さな画像が得られるＳＤ信号による学習で、解像度を上げる効果の弱い係数種データが生成される。

また、解像度の異なるＳＤ信号の各々に対してノイズを加えることで、ノイズの加わったＳＤ信号を生成する。ノイズを加える量を可変することでノイズ量が異なるＳＤ信号が生成され、それによってノイズ除去効果の異なる係数種データが生成される。例えばノイズをたくさん加えたＳＤ信号とノイズを少し加えたＳＤ信号とがあった場合、ノイズをたくさん加えたＳＤ信号による学習でノイズ除去効果の強い係数種データが生成され、ノイズを少し加えたＳＤ信号による学習でノイズ除去効果の弱い係数種データが生成される。

ノイズを加える量としては、例えば（１０）式のように、ＳＤ信号の画素値ｘに対して、ノイズｎを加えてノイズの加わったＳＤ信号の画素値ｘ′を生成する場合、Ｇを可変することでノイズ量を調整する。
ｘ′＝ｘ＋Ｇ・ｎ・・・（１０）

例えば、周波数特性を可変するパラメータｒの値を０〜１．０まで０．１のステップで１１段階に可変し、ノイズを加える量を可変するパラメータｚの値を０〜１．０まで０．１のステップで１１段階に可変し、合計１２１種類のＳＤ信号を生成する。このようにして生成した複数のＳＤ信号とＨＤ信号との間で学習を行って係数種データを生成する。このパラメータｒ，ｚは、図４の処理基板１０４（処理基板Ａ）の信号処理部１２４に供給されるパラメータｒ，ｚに対応したものである。

次に、上述した係数種データｗ_i0〜ｗ_i9（ｉ＝１〜ｎ）を生成するための係数種データ生成装置１５０について説明する。図９は、この係数種データ生成装置１５０の構成を示している。

この係数種データ生成装置１５０は、入力端子１５１と、生徒信号生成回路１５２とを有している。入力端子１５１は、教師信号としてのＨＤ信号を入力する。生徒信号生成回路１５２は、このＨＤ信号に対して、水平および垂直の間引き処理を行って、生徒信号としてのＳＤ信号を生成する。この生徒信号生成回路１５２には、パラメータｒ，ｚが供給される。パラメータｒの値に対応して、ＨＤ信号からＳＤ信号を生成する際に使用する間引きフィルタの周波数特性が可変される。また、パラメータｚの値に対応して、ＳＤ信号に加えるノイズの量が可変される。

また、係数種データ生成装置１５０は、予測タップ選択部１５３と、クラスタップ選択部１５４とを有している。これら予測タップ選択部１５３、クラスタップ選択部１５４は、それぞれ、生徒信号生成回路１５２より出力されるＳＤ信号から、ＨＤ信号における注目画素位置の周辺に位置する複数のＳＤ画素データを、予測タップ、クラスタップのデータとして選択的に抽出する。この予測タップ選択部１５３、クラスタップ選択部１５４は、それぞれ、上述した処理基板１０４（処理基板Ａ）の信号処理部１２４の予測タップ選択部１３２、クラスタップ選択部１３３に対応するものである。

また、係数種データ生成装置１５０は、クラス検出部１５５を有している。このクラス検出部１５５は、クラスタップ選択部１５４で選択的に抽出されるクラスタップのデータとしての複数の画素データを処理して、教師信号としてのＨＤ信号における注目画素位置の画素データが属するクラスを示すクラスコードＣＬを生成する。このクラス検出部１５５は、上述した処理基板１０４（処理基板Ａ）の信号処理部１２４のクラス検出部１３４に対応するものである。

また、係数種データ生成装置１５０は、教師タップ選択部１５６を有している。この教師タップ選択部１５６は、入力端子１５１に入力される教師信号としてのＨＤ信号から、注目画素位置の画素データを選択的に抽出する。

また、係数種データ生成装置１５０は、正規方程式生成部１５７を有している。この正規方程式生成部１５７は、教師タップ選択部１５６で選択的に抽出された、教師信号としてのＨＤ信号における各注目画素位置の画素データｙと、この各注目画素位置の画素データｙにそれぞれ対応して予測タップ選択部１５３で選択的に抽出された、予測タップのデータとしての複数の画素データｘｉと、各注目画素位置の画素データｙにそれぞれ対応してクラス検出部１５５で得られたクラスコードＣＬと、パラメータｒ，ｚの値とから、クラスおよび出力画素の組み合わせ毎に、係数種データｗ_i0〜ｗ_i9を得るための正規方程式（（９）式参照）を生成する。

この場合、１個の画素データｙとそれに対応する複数個の画素データｘｉとの組み合わせで１個の学習データが生成されるが、教師信号としてのＨＤ信号と生徒信号としてのＳＤ信号との間で、クラス毎に、多くの学習データが生成されていく。これにより、正規方程式生成部１５７では、クラス毎に、係数種データｗ_i0〜ｗ_i9を得るための正規方程式が生成される。

またこの場合、正規方程式生成部１５７では、出力画素（図７のＨＤ₁〜ＨＤ₄参照）毎に、正規方程式が生成される。例えば、ＨＤ₁に対応した正規方程式は、中心予測タップに対するずれ値がＨＤ１と同じ関係にある画素データｙから構成される学習データから生成される。結果的に正規方程式生成部１５７では、上述したように、クラスおよび出力画素の組み合わせ毎に、正規方程式が生成される。

また、係数種データ生成装置１５０は、係数種データ決定部１５８と、係数種メモリ１５９とを有している。係数種データ決定部１５８は、正規方程式生成部１５７から正規方程式のデータの供給を受け、当該正規方程式を掃き出し法等によって解き、クラスおよび出力画素の組み合わせ毎に、係数種データｗ_i0〜ｗ_i9を求める。係数種メモリ１５９は、係数種データ決定部１５８で求められた係数種データｗ_i0〜ｗ_i9を格納する。

図９に示す係数種データ生成装置１５０の動作を説明する。
入力端子１５１に入力される教師信号としてのＨＤ信号に対して、生徒信号生成回路１５２で水平および垂直の間引き処理が行われて、生徒信号としてのＳＤ信号が生成される。この場合、ＳＤ信号生成回路１５２にはパラメータｒ，ｚが制御信号として供給され、周波数特性およびノイズ加算量が段階的に変化した複数のＳＤ信号が順次生成されていく。

クラスタップ選択部１５４では、生徒信号生成回路１５２で生成される生徒信号としてのＳＤ信号から、教師信号としてのＨＤ信号における注目画素位置の周辺に位置する複数の画素データがクラスタップのデータとして選択的に抽出される。この複数の画素データはクラス検出部１５５に供給される。このクラス検出部１５５では、クラスタップのデータとしての複数の画素データに、例えば１ビットＡＤＲＣのデータ圧縮処理が施されて、教師信号としてのＨＤ信号における注目画素位置の画素データが属するクラスを表すクラスコードＣＬが得られる。このクラスコードＣＬは、正規方程式生成部１５７に供給される。

予測タップ選択部１５３では、生徒信号生成回路１５２で生成される生徒信号としてのＳＤ信号から、教師信号としてのＨＤ信号における注目画素位置の周辺に位置する複数の画素データｘｉが予測タップのデータとして選択的に抽出される。この複数の画素データｘｉは正規方程式生成部１５７に供給される。また、教師タップ選択部１５６では、入力端子１５１に入力される教師信号としてのＨＤ信号から、注目画素位置の画素データｙが選択的に抽出される。この画素データｙは正規方程式生成部１５７に供給される。

正規方程式生成部１５７では、教師タップ選択部１５６で選択的に抽出された、教師信号としてのＨＤ信号における各注目画素位置の画素データｙと、この各注目画素位置の画素データｙにそれぞれ対応して予測タップ選択部１５３で選択的に抽出された、予測タップのデータとしての複数の画素データｘｉと、各注目画素位置の画素データｙにそれぞれ対応してクラス検出部１５５で得られたクラスコードＣＬと、パラメータｒ，ｚの値とから、クラスおよび出力画素の組み合わせ毎に、係数種データｗ_i0〜ｗ_i9を得るための正規方程式（（９）式参照）が生成される。

そして、係数種データ決定部１５８では、正規方程式生成部１５７から正規方程式のデータが供給され、当該正規方程式が掃き出し法等によって解かれ、クラスおよび出力画素の組み合わせ毎に、係数種データｗ_i0〜ｗ_i9が求められる。この係数種データｗ_i0〜ｗ_i9は、係数種メモリ１５９に格納される。

このように、図９に示す係数種データ生成装置１５０においては、上述の図４に示す処理基板１０４（処理基板Ａ）のＲＡＭ１２３に、初期化時に、制御情報の一部として記憶される係数種データｗ_i0〜ｗ_i9を、良好に生成できる。

次に、図１０を参照して、処理基板１０５（処理基板Ｂ）の信号処理部１２４の詳細を説明する。この信号処理部１２４は、入力画像信号Ｖｃを、ブロック歪み、モスキートノイズを低減した出力画像信号Ｖｄに変換する。

この信号処理部１２４は、バッファメモリ１６１と、予測タップ選択部１６２と、クラスタップ選択部１６３と、クラス検出部１６４と、推定予測演算部１６５と、バッファメモリ１６６とを有している。

バッファメモリ１６１は、バス１０７からインタフェース１２５を通じて取り込まれる、処理対象である画像信号Ｖｃを一時的に記憶する。

予測タップ選択部１６２は、バッファメモリ１６１に記憶されている画像信号Ｖｃから、画像信号Ｖｄにおける注目画素位置の周辺に位置する複数の画素データを、予測タップのデータとして選択的に抽出する。この場合、ＲＡＭ１２３には、後述するように、初期化時に、コントローラ１２１が信号処理部１２４の動作を制御するための制御情報が記憶されるが、その一部として、予測タップのパターン情報が含まれている。予測タップ選択部１６２は、コントローラ１２１を介してＲＡＭ１２３から供給されるパターン情報に基づいて、予測タップのデータを選択的に抽出する。図１１は、予測タップのパターン例を示しており、ＡＰは注目画素位置である。

クラスタップ選択部１６３は、バッファメモリ１６１に記憶されている画像信号Ｖｃから、画像信号Ｖｄにおける注目画素位置の画素データを含むＤＣＴ(Discrete Cosine Transform)処理ブロックを構成する複数の画素データを、クラスタップのデータとして選択的に抽出する。ＭＰＥＧデータの復号化時には、ＤＣＴ処理ブロック毎にデコード処理が行われて、画像信号Ｖｃを構成する画素データが取得されている。図１２は、ＤＣＴ処理ブロックを構成する８×８の画素データを示している。

クラス検出部１６４は、クラスタップ選択部１６３で選択的に抽出されるクラスタップのデータとしての複数の画素データに対して上述した１ビットＡＤＲＣ等のデータ圧縮処理を施して、画像信号Ｖｄにおける注目画素位置の画素データが属するクラスを示すクラスコードＣＬを生成し、このクラスコードＣＬをコントローラ１２１に供給する。

推定予測演算部１６５は、予測タップのデータとしての複数の画素データｘｉと、係数データＷｉとを用い、上述した（１）式の推定式に基づいて、画像信号Ｖｄにおける注目画素位置の画素データｙを求める。

ＲＡＭ１２３には、後述するように、初期化時に、コントローラ１２１が信号処理部１２４の動作を制御するための制御情報が記憶されるが、その一部として、各クラスの係数データＷｉが含まれている。この場合、各クラスの係数データＷｉは、静止画用の係数データおよび動画用の係数データからなっている。またこの場合、静止画用の係数データおよび動画用の係数データは、さらに、ＤＣＴ処理ブロック内の８×８の各画素位置（図１２の（１，１）〜（８，８）の６４位置）にそれぞれ対応した係数データからなっている。結局、初期化時に、ＲＡＭ１２３には、クラス、画像種類（静止画、動画）、画素位置の各組み合わせに対応した係数データＷｉが記憶される。

この係数データＷｉは、画像信号Ｖｄに対応した教師信号と画像信号Ｖｃに対応した生徒信号とから学習によって予め生成されたものであり、画像信号Ｖｃを画像信号Ｖｄに変換するための情報である。このような係数データＷｉを用いて画像信号Ｖｃを画像信号Ｖｄに変換することで、画像信号Ｖｃは、ブロック歪み、モスキートノイズを低減した画像信号Ｖｄに変換される。この係数データＷｉの生成方法については後述する。

推定予測演算部１６５には、コントローラ１２１を介してＲＡＭ１２３から、クラス検出部１６４で得られたクラスコードＣＬが表すクラス、ＤＣＴ処理ブロック内における注目画素位置の画素位置、さらにユーザの操作によって選択された画像種類に対応した係数データＷｉが供給される。

バッファメモリ１６６は、推定予測演算部１６５より順次出力される、画像信号Ｖｄを構成する画素データｙを一時的に記憶する。

図１０に示す処理基板１０５（処理基板Ｂ）の信号処理部１２４の動作を説明する。
バス１０７からインタフェース１２５を通じて取り込まれる、処理対象である画像信号Ｖｃはバッファメモリ１６１に一時的に記憶される。クラスタップ選択部１６３では、バッファメモリ１６１に記憶されている画像信号Ｖｃから、画像信号Ｖｄにおける注目画素位置の画素データを含むＤＣＴ処理ブロックを構成する複数の画素データが、クラスタップのデータとして選択的に抽出される。この複数の画素データはクラス検出部１６４に供給される。

クラス検出部１６４では、クラスタップのデータとしての複数の画素データに、例えば１ビットＡＤＲＣ等のデータ圧縮処理が施されて、画像信号Ｖｄにおける注目画素位置の画素データが属するクラスを表すクラスコードＣＬが得られる。このクラスコードＣＬはコントローラ１２１に供給される。そして、推定予測演算部１６５には、コントローラ１２１を介してＲＡＭ１２３から、このクラスコードＣＬが表すクラス、ＤＣＴ処理ブロック内における注目画素位置の画素位置、さらにユーザの操作によって選択された画像種類に対応した係数データＷｉが供給される。

予測タップ選択部１６２では、バッファメモリ１６１に一時的に格納されている画像信号Ｖｃから、画像信号Ｖｄにおける注目画素位置の周辺に位置する、複数の画素データｘｉが予測タップのデータとして選択的に取り出される。この複数の画素データｘｉは推定予測演算部１６５に供給される。

そして、推定予測演算部１６５では、予測タップのデータとしての複数の画素データｘｉおよび係数データＷｉが用いられ、（１）式の推定式に基づいて、画像信号Ｖｄにおける注目画素位置の画素データｙが求められる。

画像信号Ｖｄにおける注目画素位置が順次変化するようにされ、推定予測演算部１６５からは、画像信号Ｖｄにおける各注目画素位置の画素データｙが順次出力される。このように推定予測演算部１６５から順次出力される、各注目画素位置の画素データｙはバッファメモリ１６６に供給されて一時的に記憶される。このバッファメモリ１６６に記憶された画像信号Ｖｄを構成する各画素データは、その後に適宜なタイミングで読み出され、インタフェース１２５を介してバス１０７に送出される。

上述したように、処理基板１０５（処理基板Ａ）のＲＡＭ１２３に、初期化時に、制御情報の一部としての係数データＷｉが記憶される。この係数データＷｉの生成方法について説明する。この係数データＷｉは、予め学習によって生成されたものである。

まず、この学習方法について説明する。上述の（１）式において、学習前は係数データＷ₁，Ｗ₂，‥‥，Ｗ_nは未定係数である。学習は、クラス毎に、複数の学習データを用いることで行われる。学習データ数がｍの場合、（１）式に従って、以下に示す（１１）式が設定される。ｎは予測タップの数を示している。
ｙ_k＝Ｗ₁×ｘ_k1＋Ｗ₂×ｘ_k2＋‥‥＋Ｗ_n×ｘ_kn ・・・（１１）
（ｋ＝１，２，‥‥，ｍ）

ｍ＞ｎの場合、係数データＷ₁，Ｗ₂，‥‥，Ｗ_nは、一意に決まらないので、誤差ベクトルｅの要素ｅ_kを、以下の（１２）式で定義し、（１３）式のｅ²を最小にする係数データを求める。いわゆる最小二乗法によって係数データを一意に定める。
ｅ_k＝ｙ_k−｛Ｗ₁×ｘ_k1＋Ｗ₂×ｘ_k2＋‥‥＋Ｗ_n×ｘ_kn｝・・・（１２）
（ｋ＝１，２，‥‥ｍ）

（１３）式のｅ²を最小とする係数データを求めるための実際的な計算方法としては、まず、（１４）式に示すように、ｅ²を係数データＷｉ(ｉ＝１〜ｎ）で偏微分し、ｉの各値について偏微分値が０となるように係数データＷｉを求めればよい。

（１５）式、（１６）式のようにＸji，Ｙiを定義すると、（１４）式は、（１７）式の行列式の形に書くことができる。この（１７）式が、係数データを算出するための正規方程式である。この正規方程式を掃き出し法（Gauss-Jordanの消去法）等の一般解法で解くことにより、係数データＷｉ（ｉ＝１〜ｎ）を求めることができる。

次に、上述した係数データＷｉ（ｉ＝１〜ｎ）を生成するための係数データ生成装置１７０について説明する。図１３は、この係数データ生成装置１７０の構成を示している。

この係数データ生成装置１７０は、入力端子１７１と、ＭＰＥＧ符号化部１７２と、ＭＰＥＧ復号化部１７３とを有している。入力端子１７１は、上述した画像信号Ｖｄに対応した教師信号を入力する。ＭＰＥＧ符号化部１７２は、この教師信号に対してＭＰＥＧの符号化を行ってＭＰＥＧストリームを生成する。ＭＰＥＧ復号化部１７３は、このＭＰＥＧストリームに対して復号化を行って、上述した画像信号Ｖｃに対応した生徒信号を生成する。この生徒信号には、ＭＰＥＧの符号化、復号化を経たことによって、ブロック歪み、モスキートノイズが発生している。

また、係数データ生成装置１７０は、予測タップ選択部１７４を有している。この予測タップ選択部１７４は、ＭＰＥＧ復号化部１７３で生成された生徒信号から、教師信号における注目画素位置の周辺に位置する複数の画素データを、予測タップのデータとして選択的に抽出する。この予測タップ選択部１７４は、上述した処理基板１０５（処理基板Ｂ）の信号処理部１２４の予測タップ選択部１６２に対応するものである。

また、係数データ生成装置１７０は、クラスタップ選択部１７５を有している。このクラスタップ選択部１７５は、ＭＰＥＧ復号化部１７３で生成された生徒信号から、教師信号における注目画素位置の画素データを含むＤＣＴ処理ブロックを構成する複数の画素データを、クラスタップのデータとして選択的に抽出する。このクラスタップ選択部１７５は、上述した処理基板１０５（処理基板Ｂ）の信号処理部１２４のクラスタップ選択部１６３に対応するものである。

また、係数データ生成装置１７０は、クラス検出部１７６を有している。このクラス検出部１７６は、クラスタップ選択部１７５で選択的に抽出されるクラスタップのデータとしての複数の画素データを処理して、教師信号における注目画素位置の画素データが属するクラスを示すクラスコードＣＬを生成する。このクラス検出部１７６は、上述した処理基板１０５（処理基板Ｂ）の信号処理部１２４のクラス検出部１６４に対応するものである。

また、係数データ生成装置１７０は、教師タップ選択部１７７を有している。この教師タップ選択部１７７は、入力端子１７１に入力される教師信号から、注目画素位置の画素データを選択的に抽出する。

また、係数データ生成装置１７０は、正規方程式生成部１７８を有している。この正規方程式生成部１７８は、教師タップ選択部１７７で選択的に抽出された、教師信号における各注目画素位置の画素データｙと、この各注目画素位置の画素データｙにそれぞれ対応して予測タップ選択部１７４で選択的に抽出された、予測タップのデータとしての複数の画素データｘｉと、各注目画素位置の画素データｙにそれぞれ対応してクラス検出部１７６で得られたクラスコードＣＬとから、クラス、画像種類、画素位置の組み合わせ毎に、係数データＷｉを得るための正規方程式（（１７）式参照）を生成する。

この場合、１個の画素データｙとそれに対応する複数の画素データｘｉとの組み合わせで１個の学習データが生成されるが、教師信号と生徒信号との間で、クラス毎に、多くの学習データが生成されていく。これにより、正規方程式生成部１７８では、クラス毎に、係数データＷｉを得るための正規方程式が生成される。

またこの場合、教師信号として静止画および動画の画像信号を用いることで、各クラスの係数データＷｉを得るための正規方程式として、それぞれ、画像種類（静止画、動画）に対応した正規方程式が生成される。

またこの場合、正規方程式生成部１７８では、ＤＣＴ処理ブロック内の画素位置毎に、正規方程式が生成される。すなわち、ＤＣＴ処理ブロック内の８×８の各画素位置に対応した正規方程式は、それぞれ、その画素位置に存在する画素データｙから構成される学習データを用いて生成される。

結局、正規方程式生成部１７８では、上述したように、クラス、画像種類、画素位置の組み合わせ毎に、正規方程式が生成される。

また、係数データ生成装置１７０は、係数データ決定部１７９と、係数メモリ１８０とを有している。係数データ決定部１７９は、正規方程式生成部１７８から正規方程式のデータの供給を受け、当該正規方程式を掃き出し法等によって解き、クラス、画像種類、画素位置の組み合わせ毎に、係数データＷｉを求める。係数メモリ１８０は、係数データ決定部１７９で求められた係数データＷｉを格納する。

次に、図１３に示す係数データ生成装置１７０の動作を説明する。
入力端子１７１には、画像信号Ｖｄに対応した教師信号が入力され、この教師信号は、ＭＰＥＧ符号化部１７２に供給される。ＭＰＥＧ符号化部１７２では、この教師信号に対してＭＰＥＧの符号化が施されて、ＭＰＥＧストリームが生成される。このＭＰＥＧストリームは、ＭＰＥＧ復号化部１７３に供給される。ＭＰＥＧ復号化部１７３では、このＭＰＥＧストリームに対して復号化が施されて、画像信号Ｖｃに対応した生徒信号が生成される。

クラスタップ選択部１７５では、ＭＰＥＧ復号化部１７３で生成された生徒信号から、教師信号における注目画素位置の画素データを含むＤＣＴ処理ブロックを構成する複数の画素データが、クラスタップのデータとして選択的に抽出される。この複数の画素データはクラス検出部１７６に供給される。このクラス検出部１７６では、クラスタップのデータとしての複数の画素データに、例えば１ビットＡＤＲＣのデータ圧縮処理が施されて、教師信号における注目画素位置の画素データが属するクラスを表すクラスコードＣＬが得られる。このクラスコードＣＬは、正規方程式生成部１７８に供給される。

予測タップ選択部１７４では、ＭＰＥＧ復号化部１７３で生成された生徒信号から、教師信号における注目画素位置の周辺に位置する複数の画素データｘｉが予測タップのデータとして選択的に抽出される。この複数の画素データｘｉは正規方程式生成部１７８に供給される。また、教師タップ選択部１７７では、入力端子１７１に入力される教師信号から、注目画素位置の画素データｙが選択的に抽出される。この画素データｙは正規方程式生成部１７８に供給される。

正規方程式生成部１７８では、教師タップ選択部１７７で選択的に抽出された、教師信号における各注目画素位置の画素データｙと、この各注目画素位置の画素データｙにそれぞれ対応して予測タップ選択部１７４で選択的に抽出された、予測タップのデータとしての複数の画素データｘｉと、各注目画素位置の画素データｙにそれぞれ対応してクラス検出部１７６で得られたクラスコードＣＬとから、クラス、画像種類、画素位置の組み合わせ毎に、係数データＷｉを得るための正規方程式（（１７）式参照）が生成される。

そして、係数データ決定部１７９では、正規方程式生成部１７８から正規方程式のデータが供給され、当該正規方程式が掃き出し法等によって解かれ、クラス、画像種類、画素位置の組み合わせ毎に、係数データＷｉが求められる。この係数データＷｉは、係数メモリ１８０に格納される。

このように、図１３に示す係数データ生成装置１７０においては、上述の図１０に示す処理基板１０５（処理基板Ｂ）のＲＡＭ１２３に、初期化時に、制御情報の一部として記憶される係数データＷｉを、良好に生成できる。

図１に戻って、処理基板１０１のＲＯＭ１１２および処理基板１０４，１０５のＲＯＭ１２２には、バージョン情報およびこのバージョン情報で示されるバージョン以下のバージョンを示すバージョン情報を持つ全ての処理基板の制御情報が記憶されている。図１４Ａ〜Ｃは、本実施の形態において、制御基板１０１、処理基板１０４，１０５がそれぞれ持つＲＯＭ内の制御情報を示している。

図１４Ｂは、処理基板１０４（処理基板Ａ）のＲＯＭ１２２が持つ制御情報を示している。この処理基板１０４のＲＯＭ１２２にはバージョン情報「１」および処理基板Ａの制御情報「ＩＡ１」が記憶されている。なお、処理基板Ａの制御情報「ＩＡ１」は、処理基板Ａの動作を制御する際に必要な情報である。

この制御情報「ＩＡ１」には、ユーザの処理基板Ａの動作に係るリモコン操作に対応した操作信号を、後述する命令セットに変換するための情報、さらに処理基板Ａ内の信号処理部１２４にその命令セット内の命令語に対応した動作をさせるための情報が含まれている。ここで、ユーザのリモコン操作に対応した操作信号には、上述したパラメータｒ，ｚの値を調整するための操作信号が含まれる。

また、この制御情報「ＩＡ１」には、処理基板Ａで処理すべき画像信号Ｖａの取得場所、および処理後の画像信号Ｖｂの供給場所を示す情報が含まれている。この場合、画像信号Ｖａの取得場所は入力基板１０３であり、画像信号Ｖｂの供給場所は出力基板１０６である。さらに、この制御情報「ＩＡ１］には、処理基板Ａで用いられる上述した係数種データｗ_i0〜ｗ_i9およびタップパターン情報が含まれている。

図１４Ａは、制御基板１０１のＲＯＭ１１２が持つ制御情報を示している。この制御基板１０１のＲＯＭ１１２にはバージョン情報「１」および処理基板Ａの制御情報「ＩＡ１」が記憶されている。この場合、バージョン情報が、上述した処理基板１０４（処理基板Ａ）のＲＯＭ１２２のバージョン情報と同じ「１」であるので、この制御基板１０１のＲＯＭ１１２には、上述した処理基板１０４のＲＯＭ１２２と同様に、制御情報「ＩＡ１」が含まれている。

図１４Ｃは、処理基板１０５（処理基板Ｂ）のＲＯＭ１２２が持つ制御情報を示している。この処理基板１０５のＲＯＭ１２２にはバージョン情報「２」および処理基板Ａの制御情報「ＩＡ２」および処理基板Ｂの制御情報「ＩＢ１」が記憶されている。なお、処理基板Ａの制御情報「ＩＡ２」は処理基板Ａの動作を制御する際に必要な情報であり、処理基板Ｂの制御情報「ＩＢ１」は処理基板Ｂの動作を制御する際に必要な情報である。

制御情報「ＩＡ２」には、ユーザの処理基板Ａの動作に係るリモコン操作に対応した操作信号を、後述する命令セットに変換するための情報、さらに処理基板Ａ内の信号処理部１２４にその命令セット内の命令語に対応した動作をさせるための情報が含まれている。ここで、ユーザのリモコン操作に対応した操作信号には、上述したパラメータｒ，ｚの値を調整するための操作信号が含まれる。

また、この制御情報「ＩＡ２」には、処理基板Ａで処理すべき画像信号Ｖａの取得場所、および処理後の画像信号Ｖｂの供給場所を示す情報が含まれている。画像信号Ｖａの取得場所は処理基板１０５（処理基板Ｂ）であり、画像信号Ｖｂの供給場所は出力基板１０６である。さらに、この制御情報「ＩＡ２」には、処理基板Ａで用いられる上述した係数種データおよびタップパターン情報が含まれている。これら係数種データおよびタップパターン情報は、上述した制御情報「ＩＡ１」に含まれている係数種データｗ_i0〜ｗ_i9およびタップパターン情報と同じ、あるいはそれをアップグレードしたものとされる。

制御情報「ＩＢ１」には、ユーザの処理基板Ｂの動作に係るリモコン操作に対応した操作信号を、後述する命令セットに変換するための情報、さらに処理基板Ｂ内でその命令セット内の命令語に対応した制御信号あるいは制御プログラムを得るための情報が含まれている。ここで、ユーザのリモコン操作に対応した操作信号には、上述した静止画、動画の画像種類を選択するための操作信号が含まれる。

また、この制御情報「ＩＢ１」には、処理基板Ｂで処理すべき画像信号Ｖｃの取得場所、および処理後の画像信号Ｖｄの供給場所を示す情報が含まれている。画像信号Ｖｃの取得場所は入力基板１０３であり、画像信号Ｖｄの供給場所は処理基板１０４（処理基板Ａ）である。さらに、この制御情報「ＩＢ１］には、処理基板Ｂで用いられる上述した係数データＷｉおよび予測タップのパターン情報が含まれている。

次に、図１５のフローチャートを参照して、初期化時、つまりパワーオン時、あるいはリセットボタン操作時の動作、つまり初期化動作について説明する。

まず、ステップＳＴ１１で、初期化動作を開始し、ステップＳＴ１２で、制御基板１０１は、バス１０７に接続されている各処理基板に、バージョン情報を要求する。このバージョン情報の要求は、制御基板１０１が、バージョン情報を要求するための、後述する命令セットをバス１０７を通じて各処理基板に送信することで行われる。この場合、命令語と共に命令セットを構成する処理基板ＩＤとして、全ての処理基板を対象とするブロードキャスト用の処理基板ＩＤが使用される。

次に、ステップＳＴ１３で、各処理基板は、各自のＲＯＭ１２２からバージョン情報を読み出し、そのバージョン情報に各自の処理基板ＩＤを付加して、バス１０７を通じて制御基板１０１に送信する。そして、ステップＳＴ１４で、制御基板１０１は、各処理基板からのバージョン情報を受信する。

次に、ステップＳＴ１５で、制御基板１０１は、自己のＲＯＭ１１２から、バージョン情報を読み出す。そして、ステップＳＴ１６で、制御基板１０１は、自己のＲＯＭ１１２から読み出したバージョン情報および各処理基板のＲＯＭ１２２から読み出したバージョン情報で示されるバージョンを比較し、バージョン情報で示されるバージョンが最も高いＲＯＭを選択ＲＯＭ（選択記憶手段）として選択する。

この場合、制御基板１０１は、バージョン情報で示されるバージョンが最も高いＲＯＭが自己のＲＯＭおよび所定の処理基板のＲＯＭであるとき、選択ＲＯＭとして自己のＲＯＭを選択する。この場合、制御基板１０１は、所定の処理基板のＲＯＭに記憶されている制御情報を送ってもらう必要がなく、初期化の動作が簡単となる。

次に、ステップＳＴ１７で、制御基板１０１のＲＯＭ１１２が選択ＲＯＭでないとき、ステップＳＴ１８に進む。このステップＳＴ１８では、制御基板１０１は、選択ＲＯＭを持つ処理基板へ、制御情報を要求する。この制御情報の要求は、制御基板１０１が、制御情報を要求するための、後述する命令セットをバス１０７を通じて、選択ＲＯＭを持つ処理基板に送信することで行われる。そして、ステップＳＴ１９で、選択ＲＯＭを持つ処理基板は、自己のＲＯＭ１２２（選択ＲＯＭ）から制御情報を読み出し、その制御情報を、自己の処理基板ＩＤを付加した状態で、バス１０７を通じて制御基板１０１に送信する。

次に、ステップＳＴ２０で、制御基板１０１は、選択ＲＯＭから読み出された制御情報を受信し、ＲＡＭ１１３に記憶する。そして、ステップＳＴ２１で、制御基板１０１は、ＲＡＭ１１３に記憶された制御情報のうち、各処理基板に対応した制御情報を、当該各処理基板の処理基板ＩＤを付加した状態として、バス１０７を通じて各処理基板に送信する。そして、ステップＳＴ２２で、各処理基板は、自己の基板に対応した制御情報を受信し、ＲＡＭ１２３に記憶する。その後に、ステップＳＴ２３で、初期化動作を終了する。

また、ステップＳＴ１７で、制御基板１０１のＲＯＭ１１２が選択ＲＯＭであるとき、ステップＳＴ２４に進む。このステップＳＴ２４では、制御基板１０１は、自己のＲＯＭ１１２（選択ＲＯＭ）から制御情報を読み出し、ＲＡＭ１１３に記憶する。

次に、ステップＳＴ２５で、制御基板１０１は、ＲＡＭ１１３に記憶された制御情報のうち、各処理基板にそれぞれ対応した制御情報を、当該各処理基板の処理基板ＩＤを付加した状態として、バス１０７を通じて各処理基板に送信する。そして、ステップＳＴ２６で、各処理基板は、自己の基板に対応した制御情報を受信し、ＲＡＭ１２３に記憶する。その後に、ステップＳＴ２３で、初期化動作を終了する。

パワーオン時、あるいはリセットボタン操作時の初期化時に、上述した初期化動作が行われ、制御基板１０１のＲＡＭ１１３および各処理基板のＲＡＭ１２３に制御情報が記憶されることで、各処理基板の動作が、選択ＲＯＭに記憶されていた制御情報に基づいて制御される状態となる。

この初期化動作の後、ユーザがリモコン送信機１０２で処理基板の動作に係る操作を行ったとき、制御基板１０１は、ＲＡＭ１１３に記憶されている制御情報に基づいて、その操作に対応した命令セットを生成し、この命令セットをバス１０７に送出する。図１６は、命令セットの構成を示しており、命令語と、この命令語を送る対象である処理基板の処理基板ＩＤとからなっている。バス１０７に接続されている各処理基板は、バス１０７を通じて受信された命令セットの処理基板ＩＤを参照し、その命令セットが自己の処理基板への命令セットである場合、その命令セットの命令語に従った動作をする。

図１７のフローチャートは、処理基板のコントローラ１２１における、命令セット受信時における制御動作を示している。ステップＳＴ３１で、命令セットの受信があるとき、ステップＳＴ３２で、受信された命令セットの処理基板ＩＤに基づいて、その命令セットが自己の処理基板への命令セットであるか否かを判定する。自己の処理基板への命令セットであるとき、ステップＳＴ３３で、受信された命令セットの命令語に従って信号処理部１２４の動作を制御する。そして、ステップＳＴ３４で、制御動作を終了する。また、ステップＳＴ３２で、自己の処理基板への命令セットでないときは、直ちに、ステップＳＴ３４に進み、制御動作を終了する。

なお、コントローラ１２１は、上述したように命令語に従って信号処理部１２４の動作を制御する場合、ＲＡＭ１２３に記憶されている制御情報に基づいて、当該命令語に対応した動作をさせる。

例えば、図４に示す処理基板１０４（処理基板Ａ）には、自己の処理基板への命令セットとして“パラメータｒ，ｚの値を１単位、例えば０．１だけアップまたはダウンする”という命令語を含む命令セットが供給される。この場合、コントローラ１２１は、ＲＡＭ１２３から１単位の値を取得し、現在のパラメータｒ，ｚの値を１単位だけアップまたはダウンして、新たなパラメータｒ，ｚの値を取得し、この新たなパラメータｒ，ｚの値を制御信号として係数データ生成部１３５に供給する。

また例えば、図１０に示す処理基板１０５（処理基板Ｂ）には、自己の処理基板への命令セットとして画像種類（静止画、動画）を選択する命令語を含む命令セットが供給される。この場合、コントローラ１２１は、ＲＡＭ１２３からクラスおよび画素位置に対応した係数データＷｉを読み出して推定予測演算部１６５に供給する際、その命令語で選択された画像種類の係数データＷｉを読み出して推定予測演算部１６５に供給する。

次に、図１に示す画像信号処理装置１００において、処理基板１０４（処理基板Ａ）が接続されており、処理基板１０５（処理基板Ｂ）が接続されていない場合の動作を説明する。

制御基板１０１のＲＯＭ１１２および処理基板１０４（処理基板Ａ）のＲＯＭ１２２には、図１４Ａ，Ｂに示すように、バージョン情報「１」および処理基板Ａの制御情報「ＩＡ１」が記憶されている。そのため、初期化動作では、図１８に示すように、制御基板１０１のＲＯＭ１１２が選択ＲＯＭとして選択され、このＲＯＭ１１２に記憶されている制御情報「ＩＡ１」が、制御基板１０１のＲＡＭ１１３および処理基板１０４（処理基板Ａ）のＲＡＭ１２３に記憶される。これにより、処理基板１０４の動作は、制御情報「ＩＡ１」に基づいて制御される状態となる。

この制御情報「ＩＡ１」には、上述したように、処理基板１０４（処理基板Ａ）で処理すべき画像信号Ｖａの取得場所、および処理後の画像信号Ｖｂの供給場所を示す情報が含まれており、画像信号Ｖａの取得場所は入力基板１０３であり、画像信号Ｖｂの供給場所は出力基板１０６である。

そのため、処理基板１０４は、入力基板１０３に入力された画像信号Ｖinを、バス１０７を通じて、画像信号Ｖａとして取得する。そして、処理基板１０４では、この画像信号Ｖａに対して高画質化処理が行われる。すなわち、ＳＤ信号である画像信号Ｖａが、水平、垂直の画素数がそれぞれ２倍とされたＨＤ信号である画像信号Ｖｂに変換される（図４参照）。処理基板１０４で生成される画像信号Ｖｂは出力基板１０６に供給され、画像信号Ｖoutとして出力される。

ここで、ユーザは、リモコン送信機１０２を操作して、パラメータｒ，ｚの値を調整できる。この場合、制御基板１０１から処理基板１０４には、命令セットとして“パラメータｒ，ｚの値を１単位、例えば０．１だけアップまたはダウンする”という命令語を含む命令セットが供給される。そしてこの場合、処理基板１０４のコントローラ１２１は、ＲＡＭ１２３から１単位の値を取得し、現在のパラメータｒ，ｚの値を１単位だけアップまたはダウンして、新たなパラメータｒ，ｚの値を取得し、この新たなパラメータｒ，ｚの値を制御信号として信号処理部１２４の係数データ生成部１３５に供給する（図４参照）。これにより、処理基板１０４で生成される画像信号Ｖｂは、新たなパラメータｒ，ｚの値に対応した解像度、ノイズ除去度を持つものとなる。

次に、図１に示す画像信号処理装置１００において、処理基板１０４（処理基板Ａ）および処理基板１０５（処理基板Ｂ）の双方が接続されている場合の動作を説明する。

制御基板１０１のＲＯＭ１１２および処理基板１０４（処理基板Ａ）のＲＯＭ１２２には、図１４Ａ，Ｂに示すように、バージョン情報「１」および処理基板Ａの制御情報「ＩＡ１」が記憶されている。また、処理基板１０５（処理基板Ｂ）のＲＯＭ１２２には、図１４Ｃに示すように、バージョン情報「２」、処理基板Ａの制御情報「ＩＡ２」および処理基板Ｂの制御情報「ＩＢ１」が記憶されている。

そのため、初期化動作では、図１９に示すように、処理基板１０５（処理基板Ｂ）のＲＯＭ１２２が選択ＲＯＭとして選択され、このＲＯＭ１２２に記憶されている制御情報「ＩＡ２」，「ＩＢ１」が制御基板１０１のＲＡＭ１１３に記憶される。また、この処理基板１０５のＲＯＭ１２２に記憶されている制御情報「ＩＡ２」が処理基板１０４（処理基板Ａ）のＲＡＭ１２３に記憶され、この処理基板１０５のＲＯＭ１２２に記憶されている制御情報「ＩＡ２」が処理基板１０５のＲＡＭ１２３に記憶される。

これにより、処理基板１０４の動作は、制御情報「ＩＡ２」に基づいて制御される状態となる。また、処理基板１０５の動作は、制御情報「ＩＢ１」に基づいて制御される状態となる。

この制御情報「ＩＡ２」には、上述したように、処理基板１０４（処理基板Ａ）で処理すべき画像信号Ｖａの取得場所、および処理後の画像信号Ｖｂの供給場所を示す情報が含まれており、画像信号Ｖａの取得場所は処理基板１０５であり、画像信号Ｖｂの供給場所は出力基板１０６である。また、制御情報「ＩＢ１」には、上述したように、処理基板１０５（処理基板Ｂ）で処理すべき画像信号Ｖｃの取得場所、および処理後の画像信号Ｖｄの供給場所を示す情報が含まれており、画像信号Ｖｃの取得場所は入力基板１０３であり、画像信号Ｖｄの供給場所は処理基板１０４である。

そのため、処理基板１０５は、入力基板１０３に入力された画像信号Ｖinを、バス１０７を通じて、画像信号Ｖｃとして取得する。そして、この処理基板１０５では、この画像信号Ｖｃに対してノイズ低減処理が行われる。すなわち、画像信号Ｖｃが、ＭＰＥＧの符号化、復号化を経たことによって発生したブロック歪み、モスキートノイズを低減した画像信号Ｖｄに変換される（図１０参照）。

また、処理基板１０４は、処理基板１０５で得られた画像信号Ｖｄを、バス１０７を通じて、画像信号Ｖａとして取得する。そして、この処理基板１０４では、この画像信号Ｖａに対して高画質化処理が行われる。すなわち、ＳＤ信号である画像信号Ｖａが、水平、垂直の画素数がそれぞれ２倍とされたＨＤ信号である画像信号Ｖｂに変換される（図４参照）。処理基板１０４で生成される画像信号Ｖｂは出力基板１０６に供給され、画像信号Ｖoutとして出力される。

ここで、ユーザは、リモコン送信機１０２を操作して、処理基板１０５の処理に係る画像種類を選択できる。この場合、制御基板１０１から処理基板１０５には、命令セットとして、画像種類（静止画、動画）を選択する命令語を含む命令セットが供給される。そしてこの場合、処理基板１０５のコントローラ１２１は、ＲＡＭ１２３からクラスおよび画素位置に対応した係数データＷｉを読み出して推定予測演算部１６５に供給する際、その命令語で選択された画像種類の係数データＷｉを読み出して推定予測演算部１６５に供給する（図１０参照）。これにより、処理基板１０５では選択された画像種類に対応したノイズ低減処理が行われる。

またここで、ユーザは、リモコン送信機１０２を操作して、処理基板１０４の処理に係るパラメータｒ，ｚの値を調整できる。この場合、制御基板１０１から処理基板１０４には、命令セットとして“パラメータｒ，ｚの値を１単位、例えば０．１だけアップまたはダウンする”という命令語を含む命令セットが供給される。そしてこの場合、処理基板１０４のコントローラ１２１は、ＲＡＭ１２３から１単位の値を取得し、現在のパラメータｒ，ｚの値を１単位だけアップまたはダウンして、新たなパラメータｒ，ｚの値を取得し、この新たなパラメータｒ，ｚの値を制御信号として信号処理部１２４の係数データ生成部１３５に供給する（図４参照）。これにより、処理基板１０４で生成される画像信号Ｖｂは、新たなパラメータｒ，ｚの値に対応した解像度、ノイズ除去度を持つものとなる。

このように、図１に示す画像信号処理装置１００においては、制御基板１０１のＲＯＭ１１２、処理基板１０４，１０５のＲＯＭ１２２は、それぞれ、バージョン情報およびこのバージョン情報で示されるバージョン以下のバージョンを示すバージョン情報を持つ全ての処理基板の制御情報を記憶している。そして、初期化時には、バージョン情報で示されるバージョンが最も高いＲＯＭに記憶されている制御情報が、制御基板１０１のＲＡＭ１１３、および対応する処理基板のＲＡＭ１２３に自動的に記憶され、当該処理基板の動作が制御される。

したがって、例えば処理基板１０４（処理基板Ａ）接続されている状態で、さらに処理基板１０５（処理基板Ｂ）を接続し、パワーオンあるいはリセットボタンの操作を行うだけで、画像信号の処理経路に処理基板１０５を挿入でき、処理基板１０５の追加によるアップグレードを、ユーザの負担が少なく、容易に行うことができる。

またこの場合、処理基板１０５のＲＯＭ１２２内の制御情報「ＩＡ２」が処理基板１０４のＲＡＭ１２３に記憶され、この処理基板１０４の動作は、制御情報「ＩＡ２」に基づいて制御される。そのため、例えば、処理基板１０５のＲＯＭ１２２内の制御情報「ＩＡ２」に含まれる係数種データおよびタップパターン情報を、制御基板１０４のＲＯＭ１２２内の制御情報「ＩＡ１」に含まれる係数種データｗ_i0〜ｗ_i9およびタップパターン情報に対してアップグレードしたものとしておくことで、処理基板１０４の処理のアップグレードを、ユーザの負担が少なく、容易に行うことができる。

なお、詳細説明は省略するが、制御基板１０１、あるいは処理基板１０４，１０５を、そのＲＯＭ１１２，１２２に記憶される処理基板１０４，１０５の制御情報がアップグレードに対応したものとされた新たな基板に変更する場合、当該新たな基板のＲＯＭ内のバージョン情報で示すバージョンを高くしておくことで、初期化時に、制御基板１０１のＲＡＭ１１３、処理基板１０４，１０５のＲＡＭ１２３には当該アップグレードに対応した制御情報が自動的に記憶されるため、処理基板１０４，１０５の処理のアップグレードを、ユーザの負担が少なく、容易に行うことができる。

なお、上述実施の形態においては、制御基板１０１のＲＯＭ１１２にもバージョン情報および処理基板の制御情報を記憶しているものを示したが、制御基板１０１のＲＯＭ１１２にバージョン情報および処理基板の制御情報を記憶しない構成も考えられる。ただし、制御基板１０１のＲＯＭ１１２にバージョン情報および処理基板の制御情報を記憶しておくことで、この制御基板１０１のＲＯＭ１１２が選択ＲＯＭとして選択される可能性があり、その場合、当該制御基板１０１は、所定の処理基板のＲＯＭに記憶されている制御情報を送ってもらう必要がなく、初期化の動作が簡単となる。

また、上述実施の形態においては、情報信号として画像信号を取り扱う画像信号処理装置１００にこの発明を適用したものであるが、この発明は、他の情報信号、例えば音声信号を取り扱う情報信号処理装置にも同様に適用できる。

この発明は、処理部の追加、変更によるアップグレードを、ユーザの負担が少なく、容易に行い得るものであり、例えば画像信号、音声信号等の情報信号に対して基板単位で処理を行っていく情報信号処理装置に適用できる。

実施の形態としての画像信号処理装置の構成を示すブロック図である。制御基板の構成を示すブロック図である。処理基板の構成を示すブロック図である。高画質化処理を行う処理基板Ａの信号処理部の構成を示すブロック図である。ＳＤ信号とＨＤ信号の画素位置関係を示す図である。クラスタップ、予測タップのパターン例を示す図である。ＨＤ信号の単位画素ブロック内の４画素の中心予測タップからの位相ずれを示す図である。係数種データの生成方法を説明するための図である。係数種データ生成装置の構成を示すブロック図である。ノイズ低減処理を行う処理基板Ｂの信号処理部の構成を示すブロック図である。予測タップのパターン例を示す図である。ＤＣＴ処理ブロックを説明するための図である。係数データ生成装置の構成を示すブロック図である。各基板が持つＲＯＭ内の制御情報を示す図である。初期化動作を示すフローチャートである。命令セットの構成を示す図である。処理基板の命令セット受信時の動作を示すフローチャートである。処理基板Ａ接続時の初期化動作を説明するための図である。処理基板Ａ，Ｂ接続時の初期化動作を説明するための図である。

符号の説明

１００・・・画像信号処理装置、１０１・・・制御基板、１０２・・・リモコン送信機、１０３・・・入力基板、１０４，１０５・・・処理基板、１０６・・・出力基板、１０７・・・バス、１１１・・・コントローラ、１１２・・・ＲＯＭ、１１３・・・ＲＡＭ、１１４・・・リモコン受信部、１１５・・・インタフェース（Ｉ／Ｆ）、１２１・・・コントローラ、１２２・・・ＲＯＭ、１２３・・・ＲＡＭ、１２４・・・信号処理部、１２５・・・インタフェース（Ｉ／Ｆ）、１３１・・・バッファメモリ、１３２・・・予測タップ選択部、１３３・・・クラスタップ選択部、１３４・・・クラス検出部、１３５・・・係数データ生成部、１３６・・・推定予測演算部、１３７・・・バッファメモリ、１５０・・・係数種データ生成装置、１６１・・・バッファメモリ、１６２・・・予測タップ選択部、１６３・・・クラスタップ選択部、１６４・・・クラス検出部、１６５・・・推定予測演算部、１６６・・・バッファメモリ、１７０・・・係数データ生成装置

Claims

制御情報に基づいて情報信号をそれぞれ処理する所定数の処理部と、前記所定数の処理部の動作を制御する制御部とを備え、
前記所定数の処理部には、予め装着されていたものと、後から追加装着されたものとがあり、
前記予め装着されていた前記処理部は、自身が前記情報信号を処理するために必要な前記制御情報と、自身が記憶している前記制御情報についてのバージョン情報を予め記憶しており、
前記後から追加装着された前記処理部は、自身の前記制御情報、前記予め装着されていた前記処理部のための前記制御情報、および自身が記憶している１以上の前記制御情報についてのバージョン情報であって、前記予め装着されていた前記処理部のバージョン情報よりもバージョンが高いバージョン情報を予め記憶しており、
前記制御部は、前記所定数の処理部それぞれが記憶している前記バージョン情報を取得し、バージョンが最も高い前記バージョン情報を有する前記処理部を検出し、検出された前記処理部が記憶している各処理部の制御情報を取得して、対応する前記所定数の処理部それぞれに供給し、
前記所定数の処理部は、前記制御部から供給された前記制御情報を用いて、前記情報信号を処理する
ことを特徴とする情報信号処理装置。
前記制御部と前記所定数の処理部それぞれは、前記制御情報を記憶する作業用記憶手段を有し、
前記制御部は、取得した前記各処理部の制御情報を前記作業用記憶手段に記憶し、
前記所定数の処理部は、前記制御部から供給された前記制御情報を前記作業用記憶手段に記憶する
ことを特徴とする請求項１に記載の情報信号処理装置。
前記制御情報には、処理対象の前記情報信号の取得場所と、処理後の前記情報信号の供給場所を示す情報が含まれる
ことを特徴とする請求項１に記載の情報信号処理装置。
前記情報信号は、画像信号であり、
前記所定数の処理部それぞれは、出力画像の各画素を注目画素として、注目画素に対応する入力画像の画素周辺の複数画素の画素データと、事前の学習から求められる係数データとの積和演算式を行うことにより、前記出力画像の画像信号を求め、
前記制御情報には、前記係数データそのものか、または、前記係数データを生成するためのデータが含まれる
ことを特徴とする請求項１に記載の情報信号処理装置。
制御情報に基づいて情報信号をそれぞれ処理する所定数の処理部と、前記所定数の処理部の動作を制御する制御部とを備え、前記所定数の処理部には、予め装着されていたものと、後から追加装着されたものとがあり、前記予め装着されていた前記処理部は、自身が前記情報信号を処理するために必要な前記制御情報と、自身が記憶している前記制御情報についてのバージョン情報を予め記憶しており、前記後から追加装着された前記処理部は、自身の前記制御情報、前記予め装着されていた前記処理部のための前記制御情報、および自身が記憶している１以上の前記制御情報についてのバージョン情報であって、前記予め装着されていた前記処理部のバージョン情報よりもバージョンが高いバージョン情報を予め記憶している情報信号処理装置の情報信号処理方法であって、
前記制御部が、前記所定数の処理部それぞれが記憶している前記バージョン情報を取得し、バージョンが最も高い前記バージョン情報を有する前記処理部を検出し、検出された前記処理部が記憶している各処理部の制御情報を取得して、対応する前記所定数の処理部それぞれに供給し、
前記所定数の処理部が、前記制御部から供給された前記制御情報を用いて、前記情報信号を処理する
ステップを含む情報信号処理方法。
前記制御部と前記所定数の処理部それぞれは、前記制御情報を記憶する作業用記憶手段を有し、
前記制御部は、取得した前記各処理部の制御情報を前記作業用記憶手段に記憶し、
前記所定数の処理部は、前記制御部から供給された前記制御情報を前記作業用記憶手段に記憶する
ことを特徴とする請求項５に記載の情報信号処理方法。
予め装着されていたものと、後から追加装着されたものとからなる所定数の処理部であって、前記予め装着されていた前記処理部は、自身が情報信号を処理するために必要な制御情報と、自身が記憶している前記制御情報についてのバージョン情報を予め記憶し、前記後から追加装着された前記処理部は、自身の前記制御情報、前記予め装着されていた前記処理部のための前記制御情報、および自身が記憶している１以上の前記制御情報についてのバージョン情報であって、前記予め装着されていた前記処理部のバージョン情報よりもバージョンが高いバージョン情報を予め記憶して、前記制御情報に基づいて前記情報信号をそれぞれ処理する前記所定数の処理部を備える情報信号処理装置を制御するコンピュータに、
前記所定数の処理部それぞれが記憶している前記バージョン情報を取得し、バージョンが最も高い前記バージョン情報を有する前記処理部を検出し、検出された前記処理部が記憶している各処理部の制御情報を取得して、対応する前記所定数の処理部それぞれに供給し、
前記所定数の処理部に、供給された前記制御情報を用いて、前記情報信号を処理させる
処理を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
予め装着されていたものと、後から追加装着されたものとからなる所定数の処理部であって、前記予め装着されていた前記処理部は、自身が情報信号を処理するために必要な制御情報と、自身が記憶している前記制御情報についてのバージョン情報を予め記憶し、前記後から追加装着された前記処理部は、自身の前記制御情報、前記予め装着されていた前記処理部のための前記制御情報、および自身が記憶している１以上の前記制御情報についてのバージョン情報であって、前記予め装着されていた前記処理部のバージョン情報よりもバージョンが高いバージョン情報を予め記憶して、前記制御情報に基づいて前記情報信号をそれぞれ処理する前記所定数の処理部を備える情報信号処理装置を制御するコンピュータに、
前記所定数の処理部それぞれが記憶している前記バージョン情報を取得し、バージョンが最も高い前記バージョン情報を有する前記処理部を検出し、検出された前記処理部が記憶している各処理部の制御情報を取得して、対応する前記所定数の処理部それぞれに供給し、
前記所定数の処理部に、供給された前記制御情報を用いて、前記情報信号を処理させる
処理を実行させるためのプログラム。