JP4649896B2 - 半導体装置及びその製造方法、並びにこの半導体装置を備えた表示装置 - Google Patents

半導体装置及びその製造方法、並びにこの半導体装置を備えた表示装置 Download PDF

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Description

本発明は、ガラス基板上に薄膜トランジスタが形成されている半導体装置及びその製造方法、並びにこの半導体装置を備えた表示装置に関し、特に、レーザアニール法により不純物注入領域を活性化した半導体装置及びその製造方法、並びにこの半導体装置を備えた表示装置に関する。
ポリシリコン（以下、ｐ−Ｓｉともいう）薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）は、アモルファスシリコン（以下、ａ−Ｓｉともいう）ＴＦＴに比べて、駆動能力が高いため、アモルファスシリコンＴＦＴでは形成することが難しい複雑な駆動回路を形成することが可能である。また、近時、ポリシリコンＴＦＴによる中央演算回路の形成に成功したとの発表があり、特に注目されている技術である。
一般に、ポリシリコンＴＦＴは、石英上に半導体ウエハープロセスに準拠した高温工程を経て製造される高温ポリシリコンＴＦＴと、製造過程における最高温度がガラスの耐熱温度程度に抑えられた低温ポリシリコンＴＦＴとに大別される。このうち、低温ポリシリコンＴＦＴは、ガラス基板上へ形成することが可能であることから、液晶表示装置及びエレクトロルミネッセンス表示装置等のように、携帯電話、携帯情報端末及びパーソナルコンピュータ等の電子機器の表示部に使用され、ガラス基板上に形成された素子によって駆動する薄型表示装置への応用が期待されている（例えば、特許文献１及び２参照）。
低温ポリシリコンＴＦＴの製造工程において、最も高温で処理する必要がある工程は不純物活性化工程である。不純物活性化工程における熱処理温度は、不純物の注入条件にも依存するが、一般に、５００℃程度の温度が必要であるとされている。この不純物活性化工程には、バッチ式のアニール炉を使用する方法が容易であるが、その場合、ポリシリコン層と同時にガラス基板も加熱してしまうため、使用する基板の種類及び加熱温度によっては、熱収縮が生じる。このため、アニール炉を使用して不純物活性化処理を行う際は、比較的高価な耐熱性ガラスを基板として使用したり、予め熱処理したりする必要がある。
また、不純物注入領域のポリシリコン層表面に、エキシマレーザ光を照射することにより、ポリシリコン層を加熱して不純物の活性化を行うエキシマレーザアニール（Excimer Laser Anneal：以下、ＥＬＡという）活性化法が考案されている。このＥＬＡ活性化法は、ガラス基板を加熱せずにポリシリコン層のみを選択的に加熱することができるが、ゲート電極形成後にＥＬＡ活性化を行うと、ゲート電極にもレーザが照射されるため、レーザの熱によりゲート電極がダメージを受け、変形又は消失する虞がある。
そこで、従来、ＴＦＴにおけるＥＬＡ活性化処理において、高温加熱を避けるべき領域に悪影響を与えずに、高温加熱すべき領域のみ加熱する方法が提案されている（例えば、特許文献３参照）。特許文献３に記載の半導体装置の製造方法においては、光の反射率が膜厚によって周期的に変化する現象を利用して、高温加熱を避けるべき領域上は高反射率となる厚さの膜を形成し、不純物注入領域のように高温加熱すべき領域上には低反射率となる厚さの膜を形成している。図２６は特許文献３に記載の半導体装置におけるＴＦＴの構造を示す断面図である。図２６に示すように、特許文献３に記載の半導体装置は、Ｓｉ基板１０１の表面の素子分離領域１０２により区画された領域に、ソース・ドレインとなる１対の高濃度不純物領域１１１及びＬＤＤ（Lightly Doped Drain）領域１０９が形成されており、この１対のＬＤＤ領域１０９間のチャネル領域上にはゲート絶縁膜１０３を介してゲート電極１０７ａが形成されている。また、ゲート電極１０７ａの両側面にはサイドウォール１１０が形成されており、これらを覆うようにＳｉＯ２層１１２が形成されている。この半導体装置においては、高濃度不純物領域１１１上のＳｉＯ２層（ゲート絶縁膜１０３及びＳｉＯ２層１１２）はレーザ光の反射率が極小となる膜厚に設定されており、ゲート電極１０７ａ上のＳｉＯ２層（ＳｉＯ２層１０８ａ及びＳｉＯ２層１１２）はレーザ光の反射率が極大となる膜厚に設定されている。これにより、ゲート電極１０７ａ上ではレーザ光の反射率が極大となり、不純物注入領域ではレーザ光が極小となるため、ゲートの変形を防止しつつ、不純物活性化を行うことができる。
特許文献３に記載の半導体装置は、多結晶シリコン膜１０４ａ、タングステンシリサイド膜１０５ａ及び多結晶シリコン膜１０６ａをこの順に積層したゲート電極１０７ａ上に、ＳｉＯ２層１０８ａを形成し、フォトリソグラフィーによるレジストパターニングを経て、ＳｉＯ２層１０８ａ、多結晶シリコン膜１０４ａ、タングステンシリサイド膜１０５ａ及び多結晶シリコン膜１０６ａをドライエッチングしてゲート電極１０７ａを形成し、引き続き、全体を覆うようにＳｉＯ２層１１２を形成することにより製造される。
前述の特許文献３に記載の半導体装置の製造方法は、単結晶Ｓｉ基板を使用することを前提にした発明であるが、このレーザ光反射膜をゲート電極上に形成する方法をガラス基板に形成されるＴＦＴへ適用することも検討されている（例えば、特許文献４及び５参照。）。特許文献４及び５においては、単層構造のゲート電極を備えたＴＦＴ上にレーザ光の波長に応じた膜厚の絶縁膜を形成している。具体的には、特許文献４に記載のポリシリコン薄膜トランジスタにおいては、ゲート電極上の層間絶縁膜の膜厚をレーザ光の透過率が最低値を示す範囲にすることにより、実効的にゲート電極へ到達するレーザ光のエネルギーを低減し、ゲート電極とゲート絶縁膜間の剥離を防止すると共に、ソース・ドレイン領域においては、ゲート絶縁膜及び層間絶縁膜の総膜厚をレーザ光の透過率が最大値を示す範囲にすることにより、レーザ光のエネルギーがソース・ドレイン領域に到達し、活性化が効率よく行われるように構成されている。また、特許文献５に記載の半導体装置は、ガラス基板上にＴＦＴが形成された半導体装置であり、活性化領域上に形成される絶縁膜をレーザの反射率が小さくなる厚さにすると共に、活性化領域以外の領域上に形成される絶縁膜をレーザ光の反射率が大きくなる厚さにしている。
特開２００１−１７７１０３号公報 特開２００１−２１７４２２号公報 特許第３２１１３７７号公報 特開平９−９２８３６号公報 特開２０００−１３８３７４号公報
しかしながら、前述の従来の技術には、以下に示す問題点がある。即ち、大面積のガラス基板を使用した場合、シリコン基板を使用した場合に比べて微細加工の精度が劣るため、基板の全面において、ゲート電極及び反射膜の形状が同じであるＴＦＴを形成することは困難であるという問題点がある。特に、特許文献４及び５に記載のＴＦＴのように、ゲート電極が単層構造の場合は、形成される位置による形状のばらつきは少ないが、近時、閾値の制御及び電気的特性向上のために、ガラス基板上にＴＦＴを形成した半導体装置においても、特許文献３に記載の半導体装置のように、ゲート電極を積層構造にしたものが開発されており、このような積層構造のゲート電極を備えたＴＦＴにおいては、基板中央部分と基板周辺部分における形状のばらつきが大きい。
以下、大面積のガラス基板上に積層構造のゲート電極を備えたＴＦＴを形成する際に、ゲート電極上にレーザ光反射膜を設ける場合の問題点を、Ｃｒ層と微結晶シリコン（以下、μｃ−Ｓｉともいう）層とを積層した２層構造のゲート電極を備えたＴＦＴを例に説明する。図２７乃至図２９はこの２層構造ゲート電極上にレーザ光反射膜を形成する場合の問題点を示す断面図であり、各図における（ａ）は基板中央部を示し、（ｂ）は基板周辺部を示す。Ｃｒ層１２７とμｃ−Ｓｉ層１２６とを積層した２層積層構造のゲート電極上にレーザ光反射膜であるＳｉＯ２層１２８を形成する場合、先ず、ガラス基板１２１の全面に下地絶縁層１２２を形成し、その上に不純物注入領域１２３が形成されるポリシリコン層１２４が形成した後、このポリシリコン層１２４を覆うようにゲート絶縁層１２５を形成する。そして、ゲート絶縁膜１２５上にμｃ−Ｓｉ膜、Ｃｒ膜及びＳｉＯ２膜をこの順に形成後、フォトリソグラフィーによりゲート電極のレジストパターンを形成し、ドライエッチングによりＣｒ層１２７とμｃ−Ｓｉ層１２６とが積層されたゲート電極上にＳｉＯ２膜１２８が形成されたＴＦＴを形成する。
しかしながら、このような構造のＴＦＴの場合、図２７（ａ）に示すように基板中央部で設計通りの形状が得られる条件では、図２７（ｂ）に示すように基板周辺部で微結晶シリコン層１２６にサイドエッチされている部分１２９が発生し、更にゲート絶縁膜１２５がオーバーエッチされている部分１３０が発生する。また、図２８（ｂ）に示すように、基板周辺部で設計通りの形状が得られる条件では、図２８（ａ）に示すよう基板中央部で微結晶シリコン層１２６がエッチング不足となり、膜残りしている部分１３１が発生する。更に、図２７（ｂ）に示すようなサイドエッジ部１２９及びオーバーエッジ部１３０が発生せず、図２８（ａ）に示すような膜残り部１３１も発生しないような条件でエッチングを行うと、図２９（ａ）に示すように基板中央部は設計通りの形状にすることができるが、図２９（ｂ）に示すように基板周辺部ではレーザ光反射膜であるＳｉＯ２層１２８がひさし形状に残ってしまう。ＳｉＯ２層１２８がひさし状になると、その上に形成される層間膜のカバレジ不良、それに伴う断線及びショート等が発生する。これらの問題点は、大面積ガラス基板における不均一性、Ｃｒ及びμｃ−Ｓｉのエッチングレート特性が相互に異なっているために発生する。
なお、低温ポリシリコンＴＦＴを適用した製品においては、図２９（ｂ）に示すような問題は、前述の図２７（ｂ）及び図２８（ａ）に示す問題と複合して発生する。また、前述の２層積層構造のゲート電極はあくまでも１例であり、ＴＦＴの動作により採用可能なゲートの材質と構造の組み合わせにおいて、材質のエッチングレート特性に差がある組み合わせであれば、このような問題点が発生する可能性がある。
本発明はかかる問題点に鑑みてなされたものであって、大面積の絶縁性透明基板上に積層構造のゲート電極を備えた薄膜トランジスタを形成する際に、エキシマレーザアニールによる不純物活性化処理を行っても、不純物注入領域以外の領域への熱ダメージが少ない半導体装置及びその製造方法、並びにこの半導体装置を備えた表示装置を提供することを目的とする。
本願第１発明に係る半導体装置は、透明絶縁性基板の全面に、複数の薄膜トランジスタが形成された半導体装置であって、前記複数の薄膜トランジスタのそれぞれは、前記透明絶縁性基板上に形成されたポリシリコン層と、このポリシリコン層に局部的に形成された不純物注入領域をレーザ光の照射により活性化して形成されたソース及びドレイン領域と、前記ポリシリコン層上に形成されゲート絶縁層となる第１の絶縁層と、前記ポリシリコン層における不純物注入領域間のチャネル領域の上方における前記第１の絶縁層上に形成され相互に異なる材料により形成された複数の層が積層されたゲート電極と、前記ゲート電極及び前記ゲート絶縁層を覆うように形成された第２の絶縁層と、を有し、前記ゲート電極上の前記第２の絶縁層の表面は、前記ゲート電極の周縁部で低く中央部で高くなる段差が形成されており、前記段差の幅は目合わせマージン幅と絶縁層の被覆厚さの和以上で、かつ、前記ゲート電極の幅の１／４以下に設定され、前記ゲート電極の中央部上に形成された第２の絶縁層における前記レーザ光に対する反射率が前記不純物注入領域上に形成された第１の絶縁層及び第２の絶縁層からなる第１の積層絶縁膜の前記レーザ光に対する反射率よりも高いことを特徴とする。
本発明においては、ゲート電極上の第２の絶縁層の表面に段差を形成しているため、基板中央部と基板周辺部とで第２絶縁膜の形状にばらつきが生じても、ひさし状にはならない。このため、その上に形成される層間膜のカバレジ不良、それに伴う配線の断線及びショート等の発生を防止することができる。また、ゲート電極中央部上の第２の絶縁層は、レーザ光に対する反射率が高い膜厚になっているため、ゲート電極への熱ダメージも抑制することができる。
前記第２の絶縁層の表面に形成された段差の幅を、前記ゲート電極の幅の１／４以下にしているので、ゲート電極へのレーザ光への影響を抑制することができる。
前記ゲート電極の中央部上に、このゲート電極よりも横断面における幅が狭く、前記第２の絶縁層と同じ材料で形成された第３の絶縁層を設け、この第３の絶縁層及びその上に形成された第２の絶縁層からなる第２の積層絶縁膜における前記レーザ光に対する反射率を前記第１の積層絶縁膜の前記レーザ光に対する反射率よりも高くしてもよい。これにより、第２の絶縁層上に容易に段差を形成することができる。
また、前記第１の絶縁層及び前記第２の絶縁層は、例えば、ＳｉＯ２により形成することができる。更に、前記ゲート電極は、例えば、微結晶シリコン層とＣｒ層とが積層されていてもよい。更にまた、前記不純物注入領域にＬＤＤ領域が形成されていてもよい。
本願第２発明に係る半導体装置の製造方法は、透明絶縁性基板の全面に、複数の薄膜トランジスタが形成された半導体装置を製造する方法であって、前記複数の薄膜トランジスタのそれぞれは、前記透明絶縁性基板上にポリシリコン層を形成する工程と、前記ポリシリコン層上にゲート絶縁層となる第１の絶縁層を形成する工程と、前記第１の絶縁層上に相互に異なる材料からなる層を複数層積層してゲート電極を形成する工程と、前記ポリシリコン層に前記ゲート電極に対して自己整合的に不純物を注入して前記ポリシリコン層に不純物注入領域を形成する工程と、前記ゲート電極及び前記第１の絶縁層を覆うように第２の絶縁層を形成する工程と、レーザ光を照射することにより前記不純物注入領域を活性化してソース及びドレイン領域を形成する工程を経て形成され、前記第２の絶縁層を形成する工程において、前記ゲート電極上の第２の絶縁層表面に、前記ゲート電極の周縁部で低く中央部で高くなる段差を前記段差の幅が目合わせマージン幅と絶縁層の被覆厚さの和以上で、かつ、前記ゲート電極の幅の１／４以下となるように形成すると共に、前記ゲート電極の中央部上の第２の絶縁層における前記レーザ光に対する反射率を、前記不純物注入領域上の第１の絶縁層及び第２の絶縁層からなる第１の積層絶縁膜の前記レーザ光に対する反射率よりも高くすることを特徴とする。
本発明においては、ゲート電極上の第２の絶縁層の表面に段差を形成しているためエッチングレート特性等による不良の発生を防止することができる。また、ゲート電極中央部上の第２の絶縁層を、レーザ光に対する反射率が高い膜厚にしているため、アニール時におけるゲート電極への熱ダメージも抑制することができる。
前記第２の絶縁層の表面に形成された段差の幅を、前記ゲート電極の幅の１／４以下にしているので、レーザ光によりアニールした際に、ゲート電極が受けるダメージを抑制することができる。
また、前記第２の絶縁層を形成する前に、前記ゲート電極の中央部上に前記第２の絶縁層と同じ材料により、前記ゲート電極よりも横断面における幅が狭い第３の絶縁層を形成し、この第３の絶縁層及びその上に形成された第２の絶縁層からなる第２の積層絶縁膜における前記レーザ光に対する反射率を前記第１の積層絶縁膜の前記レーザ光に対する反射率よりも高くしてもよい。又は、エッチング法により、前記ゲート電極の周縁部上に形成された第２の絶縁層及び前記不純物注入領域上に形成された第２の絶縁層の厚さを調節してもよい。これにより、前記第２の絶縁層上に段差を形成することができると共に、第２の絶縁層の厚さを容易に調節することができる。
また、前記第１の絶縁層及び前記第２の絶縁層は、例えばＳｉＯ２により形成することができる。更に、微結晶シリコン層とＣｒ層とを積層して前記ゲート電極を形成してもよい。更にまた、前記不純物注入領域を形成する工程は、ＬＤＤを形成する領域上をマスクで覆った状態で前記ポリシリコン層に不純物を高濃度で注入した後、前記マスクを除去して前記ポリシリコン層に前記ゲート電極に対して自己整合的に不純物を低濃度で注入してもよい。これにより、不純物注入領域にＬＤＤ領域を形成することができる。
本願第３発明に係る表示装置は、前述の半導体装置を有することを特徴とする。
本発明によれば、大面積の透明絶縁性基板上に積層構造ゲート電極を備えた薄膜トランジスタを形成する際に、不可避のばらつきによる影響を許容し、ゲート電極にダメージを与えることなく、エキシマレーザアニールによる不純物活性化工程を行うことができる。
以下、本発明の第１の実施形態に係る半導体装置について、添付の図面を参照して具体的に説明する。図１は本実施形態の半導体装置の断面図である。図１に示すように、本実施形態の半導体装置は、例えば、ガラス、プラスチック、石英及びサファイヤ等の透明絶縁性基板１上にポリシリコン層７が形成されており、このポリシリコン層７には不純物領域８が形成されている。また、ポリシリコン層７上にはゲート絶縁膜３が形成されており、その上には相互に異なる材料により形成された複数の層が積層されたゲート電極６が形成されている。ゲート電極６上には、このゲート電極６よりも幅が狭い絶縁層４が形成されており、更に全体を被覆するように絶縁層５が形成されている。本実施形態の半導体装置においては、ゲート電極６上に絶縁層４が形成されているため、その上に形成された絶縁層５の表面に周縁部が低く中央部で高くなる段差９が形成されている。
ここで、ゲート絶縁層３、絶縁層４及び絶縁層５の膜厚を夫々ｄＧＯ、ｄＲＯ、ｄＩＬとし、不純物注入領域８上に形成されている各絶縁層の総膜厚をｄＳＤ、ゲート電極６上に形成されている各絶縁層の総膜厚をｄＧａｔｅとする。また、ゲート電極上に形成された各層におけるレーザ光の反射率をＲＧ、不純物注入領域８上に形成された各層におけるレーザ光の反射率をＲＳＤとすると、本実施形態の半導体装置においては、ＲＧ＞ＲＳＤとなるように、膜厚ｄＧａｔｅ及び膜厚ｄＳＤが設定されている。
また、光の波長をλ、膜の屈折率をｎとするとき、波長λの光に対する膜の反射率は、λ／２ｎの周期で極大及び極小となる。図２は横軸にＳｉＯ２膜の膜厚をとり、縦軸に波長が３０８ｎｍのＸｅＣｌエキシマレーザ光の反射率をとって、ＳｉＯ２膜の膜厚とＸｅＣｌエキシマレーザ光の反射率との関係を示すグラフ図である。
図２に示すように、本実施形態の半導体装置においては、ｄＧａｔｅ＝９０ｎｍ、ｄＳＤ＝１５０ｎｍとなるような膜厚ｄＧＯ、膜厚ｄＲＯ、及び膜厚ｄＩＬを設定することが理想的であるが、現実的には膜厚ｄＧａｔｅに対する反射率が十分に高く、ゲート電極６がダメージを受けない範囲であって、且つ膜厚ｄＳＤに対する反射率が十分に低く、不純物活性化が行われるのに十分なエネルギーがポリシリコン層７における不純物注入領域８に到達する組み合わせであればよい。図３は波長が３０８ｎｍのＸｅＣｌエキシマレーザ光に好適なＳｉＯ２膜の膜厚を示す図である。例えば、図３に示すような膜厚ｄＧａｔｅ及び膜厚ｄＳＤを実現する膜厚ｄＧＯ、膜厚ｄＲＯ及び膜厚ｄＩＬを設定すればよい。
次に、本実施形態の半導体装置の製造方法について説明する。図４（ａ）乃至（ｄ）は本実施形態の半導体装置の製造方法をその工程順に示す断面図である。先ず、図４（ａ）に示すように、ガラス等の透明絶縁性基板１上にＣＶＤ（Chemical Vapor Deposition：化学蒸着）法によりアモルファスシリコン層３１を形成した後、アニールしてアモルファスシリコン層３１をポリシリコン化する。アニールにはレーザアニールや熱アニールを適用することができる。その後、エッチングにより素子分離を行い、図４（ｂ）に示すように、基板１の全面にＣＶＤ法によりゲート絶縁層３を形成し、その上にスパッタ法によりゲート金属層１１を堆積し、その上にＣＶＤ法により絶縁層４を堆積する。この絶縁層４の膜厚は、絶縁層５を形成後に、活性化アニールに使用するレーザの波長に対して、図３に示すｄＧATE及びｄＳＤの範囲とする。そして、フォトリソグラフィーによって、フォトマスク１２を形成した後、図４（ｃ）に示すように、絶縁層４と相互に異なる材料により形成された複数の層が積層されたゲート金属層１１とを同時にパターニングし、ゲート電極６を形成する。なお、素子分離及びゲート電極６のパターニングは、一般的に行われているドライエッチング法等を適用することができる。
ゲート電極６をパターニングする際は、エッチングの異方性及びゲート電極６と絶縁層４のエッチングレートを考慮して、ゲート電極６が所望の形状となり、且つ絶縁層４の幅がゲート電極６よりも狭く、即ち、絶縁層４にサイドエッチ部１３が発生するような条件にする。次に、不純物注入を行って不純物注入領域８を形成する。不純物注入はフォトマスク１２を残したままで行ってもよく、また、ゲート電極６をマスクとしたセルフアライン方式で行ってもよい。その後、図４（ｄ）に示すように、フォトマスク１２を除去し、ＣＶＤ法により絶縁層５を形成する。この絶縁層５の膜厚は、先に形成されている絶縁層４の膜厚を含め、活性化アニールに使用するレーザの波長に対して、不純物注入領域８上は図３に示すｄＧａｔｅの範囲に、ゲート電極６上は図３に示すｄＳＤの範囲になるようにする。これにより、ゲート電極６上に形成された絶縁層５の表面には、絶縁層４のサイドエッチ部１３の幅ｄＳ１に応じた幅の段差９が形成される。その後、エキシマレーザを照射し、不純物注入領域８の活性化を行う。以上で本実施形態の半導体装置におけるＴＦＴが完成する。
ここで、絶縁層４におけるサイドエッチ部１３の大きさと、ゲート電極６に発生するダメージとの関係について説明する。図５（ａ）はサイドエッチ部１３を示す断面図であり、図５（ｂ）は横軸にサイドエッチ部の幅をとり、縦軸にゲート電極６の吸収エネルギーをとって、サイドエッチ部の幅とゲート電極の吸収エネルギーとの関係を示すグラフ図であり、図５（ｃ）は絶縁層のオーバーハング状態を示す断面図である。る。例えば、図５（ａ）に示すように、ゲート電極６の端部から絶縁層４までの距離を、サイドエッチ部１３の幅ｄＳ１として定義する。この幅ｄＳ１が０未満、即ち、絶縁層４の両端がゲート電極６よりも外側にオーバーハングする形状の場合、ゲート電極６は絶縁層４及び絶縁層５により完全に被覆されるため、ゲート電極６の吸収エネルギーは一定となる。しかしながら、図５（ｃ）に示すように、絶縁層４がひさし状になってカバレジ不良が発生するため、サイドエッチ部の幅ｄＳ１は、通常０未満には設定しない。
一方、図５（ｂ）に示すように、サイドエッチ部１３の幅ｄＳ１が０よりも大きい場合は、ゲート電極６が絶縁層４によって被覆されている面積が減少し、結果としてゲート電極６に吸収されるエネルギーが、絶縁層４が被覆している面積に反比例して増大する。そして、ゲート電極６の幅をＬとするとき、ｄＳ１＝Ｌ１となったある時点で、ゲート電極６の耐熱臨界を超え、ゲート電極６の破壊が発生する。このため、本実施形態の半導体装置においては、サイドエッチ部１３の幅ｄＳ１を、オーバーハングが発生せず、且つゲート電極６の耐熱臨界を超えない範囲、即ち、０＜ｄＳ１＜Ｌ１とする。なお、サイドエッチ部１３に関しては、ガラス基板プロセスゆえの不均一性から、基板全面にわたって同じ形状をすることは困難であるが、幅ｄＳ１を基板の全面にわたって、０＜ｄＳ１＜Ｌ１の範囲内にすることが望ましい。なお、このＬ１の値は、ゲート電極６の材質、使用するレーザ光の波長及び強度等によって変化するが、本実施形態の半導体装置のように、エキシマレーザを使用して活性化処理を行う場合は、例えば、絶縁層５の表面に形成される段差の低い部分の幅ｄＳがゲート電極６の幅Ｌの１／４以下になるように、サイドエッチ部１３の幅ｄＳ１を設定することが好ましい。
本実施形態の半導体装置においては、レーザ光反射膜である絶縁層５の表面におけるゲート電極６の上方の領域に、少なくとも中央部が高く、周縁部が低い凸型の段差を形成しているため、基板中央部と基板周辺部とでその形状にばらつきが発生しても、絶縁層５がひさし状になることはない。これにより、絶縁層５上にゲート電極６を横断するように配線を形成する場合でも、カバレジ不良が原因で引き起こされる断線不良の発生を防止することができる。また、ゲート電極６の中央部分上に形成された絶縁層４及び絶縁層５の総膜厚をレーザ光の反射率が高くなるようにすると共に、不純物注入領域８上に形成されたゲート絶縁層３及び絶縁層５の総膜厚を、レーザ光の反射率が低くなるようにしているため、ゲート電極にダメージを与えることなく、エキシマレーザアニールによる不純物活性を行うことができる。
なお、本実施形態の半導体装置においては、ＬＤＤ領域が設けられていないが、本発明はこれに限定されるものではなく、ＬＤＤ構造の半導体装置にも適用することができる。次に、本実施形態の変形例に係る半導体装置について説明する。図６（ａ）乃至（ｃ）は本実施形態の変形例の半導体装置の製造方法を示す断面図であり、図６（ａ）は図４（ｂ）の次の工程を示す。本変形例の半導体装置は、図６（ｃ）に示すように、ポリシリコン層７にＬＤＤ領域１０が形成されている。この半導体装置を製造する場合、先ず、前述の第１の実施形態の半導体装置と同様の方法でゲート電極６及び絶縁層４を形成した後、ＬＤＤ領域１０にフォトマスク１５を形成してポリシリコン層７に高濃度で不純物を注入する。次に、図６（ｂ）に示すようにフォトマスク１５を除去し、ゲート電極６をマスクにしてポリシリコン層７に低濃度で不純物を注入した後、図６（ｃ）に示すようにＣＶＤ法により絶縁層５を形成する。その後、エキシマレーザを照射し、ＬＤＤ領域１０及び不純物注入領域８の活性化を行い、本変形例の半導体装置におけるＴＦＴが完成する。なお、本変形例における上記以外の構成及び効果は前述の第１の実施形態の半導体装置と同様である。
前述の第１の実施形態及びその変形例の半導体装置は、例えば、各種表示装置に搭載される。図７（ａ）及び（ｂ）は本発明の第１の実施形態の半導体装置を備えた表示装置を示す斜視図である。本発明の第１の実施形態の半導体装置は、例えば図７（ａ）に示すような携帯電話５１の表示部５２、及び図７（ｂ）に示すようなパーソナルコンピュータ５３の表示部５３等に搭載される。
次に、本発明の第２の実施形態に係る半導体装置について説明する。図８は本実施形態に係る半導体装置の断面図である。図８に示すように、本実施形態の半導体装置は、ガラス等の透明絶縁性基板１上に、不純物領域８が形成されたポリシリコン層７が設けられており、このポリシリコン層７上にはゲート絶縁膜３が形成されている。また、このゲート絶縁膜３上には相互に異なる材料により形成された複数の層が積層されたゲート電極６が形成され、全体を被覆するように絶縁層５が形成されている。そして、ゲート電極上に形成された絶縁層５の表面には、周縁部が低く中央部で高くなる段差が形成されている。
ここで、不純物注入領域８上に形成されているゲート絶縁層３の膜厚をｄＧＯ、絶縁層５の膜厚をｄＩＬ、ゲート絶縁層３及び絶縁層５の総膜厚をｄＳＤとし、ゲート電極６上に形成されている絶縁層５の膜厚をｄＧａｔｅとする。また、ゲート電極６上に形成された各層におけるレーザ光の反射率をＲＧ、不純物注入領域８上に形成された各層におけるレーザ光の反射率をＲＳＤとするとき、本実施形態の半導体装置においては、ＲＧ＞ＲＳＤとなるように、ｄＧａｔｅ及びｄＳＤが設定されている。
また、本実施形態の半導体装置においては、前述の第１の実施形態の半導体装置と同様に、不純物注入領域１０上のゲート絶縁膜３及び絶縁層５の総膜厚ｄＳＤ（＝ｄＩＬ＋ｄＧＯ）及びゲート電極６上の絶縁層５の膜厚ｄＧａｔｅが、図３に示す好ましい範囲内になるようにしている。なお、ｄＧａｔｅ＝９０ｎｍ、ｄＳＤ＝１５０ｎｍとなるように、膜厚ｄＧＯ、膜厚ｄＲＯ及び膜厚ｄＩＬを設定することがより好ましい。また、本実施形態の半導体装置における上記以外の構成は、前述の第１の実施形態の半導体装置と同様である。
次に、本実施形態の半導体装置の製造方法について説明する。図９（ａ）乃至（ｄ）は本実施形態の半導体装置の製造方法をその工程順に示す断面図である。先ず、図９（ａ）に示すように、ガラス等の透明絶縁性基板１上にＣＶＤ法によりアモルファスシリコン層３１を形成した後、アニールによりポリシリコン化を行う。そして、エッチングにより素子分離を行った後、図９（ｂ）に示すように、ＣＶＤ法によりゲート絶縁層３を形成し、スパッタ法により相互に異なる材料により形成された複数の層が積層されたゲート金属層１１を堆積する。その後、フォトリソグラフィーによって、フォトマスク１２を形成し、ゲート電極層１１をパターニングしてゲート電極６を形成する。なお、素子分離、ゲート電極６のパターニングには、例えば、ドライエッチングにより行うことができる。
次に、図９（ｃ）に示すように、不純物注入を行って不純物注入領域８を形成する。不純物注入はフォトマスク１２を残したままで行ってもよく、また、ゲート電極６をマスクとしたセルフアライン方式で行ってもよい。そして、フォトマスク１２を除去した後、ＣＶＤ法により絶縁層５を形成する。この絶縁層５の膜厚は、活性化アニールに使用するレーザの波長に対して、図３に示すｄＧａｔｅの範囲内とする。
その後、図９（ｄ）に示すように、ゲート電極６上の絶縁層５上に、ゲート電極６よりも幅が狭いフォトマスク４２を形成する。このフォトマスク４２の幅をゲート電極６の幅よりも狭くする理由は、リソグラフィーの精度を鑑みてマージンを持たせるためである。その後、活性化アニールに使用するレーザの波長に対して、図３に示すｄＳＤを実現する膜厚となるようにエッチング量を調節して、絶縁層５をエッチングする。これにより、絶縁層５の表面に周縁部が低く中央部が高い段差９が形成される。その後、エキシマレーザを照射して不純物注入領域８の活性化を行い、本実施形態の半導体装置におけるＴＦＴが完成する。
次に、この段差９における低い部分、即ち、サイドエッチ部１４について説明する。図１０（ａ）は本実施形態の半導体装置におけるサイドエッチ部を示す断面図であり、図１０（ｂ）は横軸に段差の幅をとり、縦軸にゲート電極の吸収エネルギーをとって、サイドエッチ部の幅とゲート電極の吸収エネルギーとの関係を示すグラフ図である。本実施形態の半導体装置においては、ゲート電極６の側面上にも絶縁層５が形成されており、ゲート電極６上及びゲート電極６の側面上に形成された絶縁層５にサイドエッチ部１４が形成されている。このため、図１０（ａ）及び（ｂ）においては、絶縁層５におけるゲート電極６の側面上に形成された部分も考慮し、絶縁層５におけるゲート電極６の側面上に形成された部分の端部から中央部の高い部分までの距離を、サイドエッチ部１４の幅ｄＳと定義する。即ち、図９（ｃ）に示すエッチング前の状態がｄＳ＝０である。なお、前述したように、フォトマスク４２は、リソグラフィーの目合わせマージンを考慮して、ゲート電極６より幅が狭くなるように形成されるため、このサイドエッチ部１４の幅ｄＳは、必然的に目合わせマージン幅ｄｍと絶縁層５の被覆厚さｄｎとの和（ｄｍ＋ｄｎ）以上に設定される。
一方、ゲート電極６の幅をＬとすると、ｄＳ＝Ｌ２となった時点で、ゲートの耐熱臨界を超え、不良が発生する。従って、サイドエッチ部１４の幅ｄＳは、目合わせマージン幅ｄｍと絶縁層５の被覆厚さｄｎとの和（ｄｍ＋ｄｎ）以上で、且つゲート電極６の耐熱臨界を超えない範囲、即ち、（ｄｍ＋ｄｎ）≦ｄＳ＜Ｌ２とする。このＬ２の値は、ゲート電極６の材質、使用するレーザ光の波長及び強度等によって変化するが、本実施形態の半導体装置のように、エキシマレーザを使用して活性化処理を行う場合は、幅ｄＳがゲート電極の幅Ｌの１／４以下になるようにすることが好ましい。
本実施形態の半導体装置においては、ゲート電極６上にレーザ光反射膜として形成した絶縁層５の表面に中央部で高く、周縁部が低い段差を形成しているため、基板中央部と基板周辺部とでその形状にばらつきが発生しても、絶縁層５がひさし状になることはない。これにより、活性化効率の低下及び不良の発生を防止することができる。また、ゲート電極６の中央部分上に形成された絶縁層５の総膜厚をレーザ光の反射率が高くなるようにすると共に、不純物注入領域８上に形成されたゲート絶縁層３及び絶縁層５の総膜厚を、レーザ光の反射率が低くなるようにしているため、ゲート電極６にダメージを与えることなく、エキシマレーザアニールによる活性化処理を行うことができる。更に、本実施形態の半導体装置においては、エッチングにより絶縁層５上に段差を形成しているため、この段差形状を精度よく形成することができる。
前述の第１及び第２の実施形態の半導体装置においては、絶縁性基板１上にポリシリコン層７を形成しているが、本発明はこれに限定されるものではなく、例えば、絶縁性基板１上にこの絶縁性基板１からの不純物の拡散を防止する下地絶縁層を設け、この下地絶縁層上にポリシリコン層７を形成してもよい。また、これらの半導体装置においては、ゲート電極６の両側面にサイドウォールを形成することもできる。更に、前述の第１及び第２の実施形態においては、波長が３０８ｎｍであるエキシマレーザにより活性化処理を行う場合について述べたが、本発明はこれに限定されるものではなく、例えば、波長が２４８ｎｍのレーザ光についても同様の効果が得られる。
以下、本発明の実施例の効果について、詳細に説明する。図１１は本発明の第１実施例の半導体装置を示す断面図である。先ず、本発明の第１実施例として、表面に不純物拡散を防止するための下地ＳｉＯ２層２２が形成されたガラス基板２１上に、不純物領域２８が形成されたポリシリコン層２７が形成され、その上にゲートＳｉＯ２層２３を介して、微結晶シリコン層３０とＣｒ層２９とを積層した２層構造のゲート電極２６が形成、ゲート電極２６上には反射率調整用ＳｉＯ２層２４が形成され、全体を被覆するように層間ＳｉＯ２層２５が形成されているＴＦＴを形成した。本実施例の半導体装置における各層の厚さは、下地ＳｉＯ２層２２が２０００乃至５０００Å、ポリシリコン層２７が４００乃至８００Å、ゲートＳｉＯ２層２３の膜厚は応用製品に応じて決定されるが、本実施例では１０００Åとした。また、ゲート電極２６における微結晶シリコン層３０及びＣｒ層２９の膜厚は夫々５００乃至１０００Å及び２０００乃至３０００Åとした。更に、反射率調整用ＳｉＯ２層２４は５００Åとし、層間ＳｉＯ２層２５は１５００乃至５５００Åとした。
次に、本実施例の半導体装置の製造方法について説明する。図１２乃至１８は本実施例の半導体装置の製造方法をその工程順に示す断面図である。図１９は横軸にＳｉＯ２膜の膜厚をとり、縦軸に３０８ｎｍの光の反射率をとって、ＳｉＯ２膜の膜厚と３０８ｎｍの光に対する反射率との関係を示すグラフ図である。なお、図１４乃至１７における（ａ）は基板中央部の断面図であり、（ｂ）は基板周辺部の断面図である。先ず、図１２に示すように、ガラス基板２１上にＣＶＤ法により下地ＳｉＯ２層２２を２０００乃至５０００Å形成した後、ＣＶＤ法によりアモルファスシリコン層３１を４００乃至８００Å形成した。その後、エキシマレーザー光３２を照射することにより、アモルファスシリコン層３１をアニールしてポリシリコン化した。その後、ドライエッチング法により素子分離を行い、図１３に示すように、ＣＶＤ法によりゲートＳｉＯ２層２３を１０００Å形成した。具体的には、ゲート電極２６を構成する微結晶シリコン層３０をＣＶＤ法により５００乃至１０００Å形成後、スパッタ法によりＣｒ層３０を２０００乃至３０００Å堆積して、更にＣＶＤ法により反射率調整用ＳｉＯ２層２４を５００Å形成した。
次に、フォトリソグラフィーによって、フォトマスク１２を形成し、反射率調整用ＳｉＯ２層２４、Ｃｒ層２９及び微結晶シリコン層３０の３層を、ドライエッチング法によって形成した。ここで、本実施例におけるゲート電極形成時のドライエッチング法について、処理の順を追って詳細に説明する。図１４乃至１６に示すゲート電極の形成工程においては、１つの処理チャンバー内で真空を維持したまま下記表１に示す３種類の条件により、連続してエッチングを行った。
Figure 0004649896
先ず、反射率調整用ＳｉＯ２層２４のエッチング工程を行った。図１４（ａ）及び（ｂ）に示すように、この工程においては基板中央部及び周辺部とで形状に差異は発生しなかった。次に、Ｃｒ層２９のエッチングを行ったところ、図１５（ａ）及び（ｂ）に示すように、基板中央部と周辺部とでエッチング速度に差があり、基板中央部において、Ｃｒエッチング速度が相対的に高いことから、反射率調整用ＳｉＯ２層２４がオーバーハング形状となった。これは、大面積ガラス基板プロセスに起因するＣｒのエッチングの不均一性から発生するものである。
引き続き、微結晶シリコン層３０のエッチングを行ったところ、ＳｉＯ２と微結晶シリコンとのエッチング速度差が小さいため、横方向のエッチングが進行し、図１６（ａ）及び（ｂ）に示すように、反射率調整用ＳｉＯ２層２４にサイドエッチ部１３が形成された。次に、イオンドーピング法により、ゲート電極２６をマスクとしてセルフアライン式に不純物注入を行い、更に層間ＳｉＯ２層２５を全体に形成して図１７（ａ）及び（ｂ）に示す形状の半導体装置とした。
その後、エキシマレーザーアニールを行って不純物注入領域の活性化を行った。図１８及び図１９に示すように、本実施例の半導体装置は、不純物注入領域２８上に形成されたＳｉＯ２層の総膜厚ｄＳＤが２５０ｎｍであるため、反射率はおおよそ最低値となった。これにより、エキシマレーザーのエネルギーは最大効率を持って不純物注入領域２８に到達し、不純物の活性化に十分なエネルギーが与えられた。一方、ゲート電極２６上に形成されたＳｉＯ２層は、反射率調整用ＳｉＯ２層２４の幅がゲート電極２６の幅よりも狭いことから、ＳｉＯ２層の総膜厚がｄＧａｔｅ１＝２００ｎｍとなる部分と、ｄＧａｔｅ２＝１５０ｎｍとなる部分が発生した。ここで、ｄＧａｔｅ２＝１５０ｎｍとなる部分については、反射率はおおよそ最低値をとるため、この部分においてエキシマレーザーのエネルギーは最大効率を持ってゲート電極に到達した。一方、ｄＧａｔｅ１＝２００ｎｍとなっている部分では、反射率はおおよそ最大値をとるため、エキシマレーザーのエネルギーは最低効率を持ってゲート電極に到達した。この半導体装置は、平面視でｄＧａｔｅ１＝２００ｎｍとなっている部分の面積が、ｄＧａｔｅ２＝１５０ｎｍとなる部分の面積に比べて十分に大きいため、ゲート電極は耐熱限界を超えることがなく、ゲート電極２６の変形や消失といった不良を発生させることなく、不純物注入領域２８の活性化を行うことができた。
次に、本発明の第２実施例に係る半導体装置について説明する。図２０は本実施例の半導体装置を示す断面図である。本発明の第２実施例として、図２０に示す下地ＳｉＯ２層２２が形成されたガラス基板２１上に、不純物領域２８が設けられたポリシリコン層２７が形成され、その上にゲートＳｉＯ２層２３を介して、微結晶シリコン層３０とＣｒ層２９とを積層した２層構造のゲート電極２６が形成され、全体を被覆するように層間ＳｉＯ２層２５が形成されているＴＦＴを形成した。このとき、各層の厚さは、下地ＳｉＯ２層２が２０００乃至５０００Å、ポリシリコン層２７が４００乃至８００Å、ゲートＳｉＯ２層が１０００Å、微結晶シリコン層３０が５００乃至１０００Å、Ｃｒ層２９が２０００乃至３０００Å、層間ＳｉＯ２層２５が２０００乃至５０００Åとした。
図２１乃至２５は本実施例の半導体装置の製造方法をその工程順に示す断面図であり、先ず、図２１に示すように、ガラス基板２１上にＣＶＤ法により下地ＳｉＯ２層２２を２０００乃至５０００Å形成した後、ＣＶＤ法によりアモルファスシリコン層３１を４００乃至８００Åの膜厚で形成した。その後、エキシマレーザー光３２を照射することにより、アモルファスシリコン層３１をアニールしてポリシリコン化した。その後、ドライエッチング法により素子分離を行い、図２２に示すように、ＣＶＤ法によりゲートＳｉＯ２層２３を５００乃至１０００Å形成した。次に、ゲート電極を構成する微結晶シリコン層３０をＣＶＤ法により５００乃至１０００Å形成後、スパッタ法によりＣｒを２０００乃至３０００Å堆積した。その後、図２３に示すように、フォトリソグラフィーによって、フォトマスク１２を形成し、ドライエッチング法によってゲート電極２６を形成した。ゲート電極２６形成後は、ゲート電極２６をマスクとしたセルフアライン方式により、イオンドーピング法により不純物注入領域２８を形成した。引き続き、層間ＳｉＯ２層２５を全体に形成後、ゲート電極上にフォトマスク４２を形成し、５００Åの厚さで層間ＳｉＯ２層２５を除去して、図２４に示す形状の半導体装置とした。
その後、エキシマレーザーアニールを行って不純物注入領域の活性化を行った。図２４（ａ）及び（ｂ）に示すように、本実施例の半導体装置は、不純物注入領域２８上のＳｉＯ２層の総膜厚は２５０ｎｍであるため、反射率はおおよそ最低値となった。これにより、エキシマレーザーのエネルギーは最大効率を持って不純物注入領域２８に到達し、不純物の活性化に十分なエネルギーが与えられた。一方、ゲート電極上に形成されたＳｉＯ２層においては、ＳｉＯ２層の膜厚合計がｄＧａｔｅ１＝２００ｎｍとなる部分と、ｄＧａｔｅ２＝１５０ｎｍとなる部分が発生した。ｄＧａｔｅ２=１５０ｎｍとなる部分については、反射率はおおよそ最低値をとるため、この部分においてエキシマレーザーのエネルギーは最大効率を持ってゲート電極に到達した。一方、ｄＧａｔｅ１＝２００ｎｍとなっている部分では、反射率はおおよそ最大値をとるため、エキシマレーザーのエネルギーは最低効率を持ってゲート電極に到達した。このＴＦＴは、平面視でｄＧａｔｅ１＝２００ｎｍとなっている部分の面積が、ｄＧａｔｅ２＝１５０ｎｍとなる部分の面積に比べて十分に大きいため、ゲート電極は耐熱限界を超えることがなく、ゲート電極２６の変形や消失といった不良を発生させることなく、不純物注入領域２８の活性化を行うことができた。
本発明の第１の実施形態の半導体装置の断面図である。 横軸にＳｉＯ２膜の膜厚をとり、縦軸に３０８ｎｍのエキシマレーザ光の反射率をとって、ＳｉＯ２膜の膜厚とエキシマレーザ光の反射率との関係を示すグラフ図である。 波長が３０８ｎｍのＸｅＣｌエキシマレーザ光に好適なＳｉＯ２膜の膜厚を示す図である。 （ａ）乃至（ｄ）は本発明の第１の実施形態の半導体装置の製造方法をその工程順に示す断面図である。 （ａ）はサイドエッチ部１３を示す断面図であり、（ｂ）は横軸にサイドエッチ部の幅をとり、縦軸にゲート電極６の吸収エネルギーをとって、サイドエッチ部の幅とゲート電極の吸収エネルギーとの関係を示すグラフ図であり、（ｃ）は絶縁層のオーバーハング状態を示す断面図である。 （ａ）乃至（ｃ）は本発明の第１の実施形態の半導体装置にＬＤＤ領域を形成する方法をその工程順に示す断面図であり、（ａ）は図４（ｂ）の次の工程を示す。 （ａ）及び（ｂ）は本発明の第１の実施形態の半導体装置を備えた表示装置を示す斜視図である。 本発明の第２の実施形態の半導体装置を示す断面図である。 （ａ）乃至（ｄ）は本発明の第２の実施形態の半導体装置の製造方法をその工程順に示す断面図である。 （ａ）は本発明の第２の実施形態の半導体装置におけるサイドエッチ部を示す断面図であり、（ｂ）は横軸に段差の幅をとり、縦軸にゲート電極の吸収エネルギーをとって、サイドエッチ部の幅とゲート電極の吸収エネルギーとの関係を示すグラフ図である。 本発明の第１実施例の半導体装置を示す断面図である。 本発明の第１実施例の半導体装置の製造方法を示す断面図である。 本発明の第１実施例の半導体装置の製造方法を示す断面図であり、図１２の次の工程を示す。 （ａ）及び（ｂ）は本発明の第１実施例の半導体装置の製造方法を示す断面図であり、図１３の次の工程を示す。 （ａ）及び（ｂ）は本発明の第１実施例の半導体装置の製造方法を示す断面図であり、図１４の次の工程を示す。 （ａ）及び（ｂ）は本発明の第１実施例の半導体装置の製造方法を示す断面図であり、図１５の次の工程を示す。 （ａ）及び（ｂ）は本発明の第１実施例の半導体装置の製造方法を示す断面図であり、図１６の次の工程を示す。 本発明の第１実施例の半導体装置の製造方法を示す断面図であり、図１７の次の工程を示す。 横軸にＳｉＯ２膜の膜厚をとり、縦軸に３０８ｎｍの光の反射率をとって、ＳｉＯ２膜の膜厚と３０８ｎｍの光に対する反射率との関係を示すグラフ図である。 本発明の第２実施例の半導体装置の構造を示す断面図である。 本発明の第２実施例の半導体装置の製造方法を示す断面図である。 本発明の第２実施例の半導体装置の製造方法を示す断面図であり、図２１の次の工程を示す。 本発明の第２実施例の半導体装置の製造方法を示す断面図であり、図２２の次の工程を示す。 本発明の第２実施例の半導体装置の製造方法を示す断面図であり、図２３の次の工程を示す。 本発明の第２実施例の半導体装置の製造方法を示す断面図であり、図２４の次の工程を示す。 特許文献３に記載の半導体装置におけるＴＦＴの構造を示す断面図である。 ２層構造ゲート電極上にレーザ光反射膜を形成する場合の問題点を示す断面図であり、（ａ）は基板中央部を示し、（ｂ）は基板周辺部を示す。 ２層構造ゲート電極上にレーザ光反射膜を形成する場合の問題点を示す断面図であり、（ａ）は基板中央部を示し、（ｂ）は基板周辺部を示す。 ２層構造ゲート電極上にレーザ光反射膜を形成する場合の問題点を示す断面図であり、（ａ）は基板中央部を示し、（ｂ）は基板周辺部を示す。
符号の説明
１；透明絶縁性基板
３、１２５；ゲート絶縁層
４、５；絶縁層
６、２６、１０７ａ；ゲート電極
７、２７、１２４；ポリシリコン層
８、２８、１２３；不純物注入領域
９；段差
１０、１０９；ＬＤＤ領域
１１；ゲート金属層
１２、１５、４２；フォトマスク
１３、１４、１２９；サイドエッチ部
２１、１２１；ガラス基板
２２〜２５、１０８ａ、１１２、１２８；ＳｉＯ２層
２９、１２７；Ｃｒ層
３０、１２６；微結晶シリコン層
３１；アモルファスシリコン層
３２；レーザ光
５１；携帯電話
５２、５４；表示部
５３；パーソナルコンピュータ
１０１；Ｓｉ基板
１０２；素子分離領域
１０３；ゲート絶縁膜
１０４ａ、１０６ａ；多結晶シリコン膜
１０５ａ；タングステンシリサイド膜
１１０；サイドウォール
１１１；高濃度不純物拡散領域
１２２；下地絶縁層
１３０；オーバーエッチ部

Claims (12)

  1. 透明絶縁性基板の全面に、複数の薄膜トランジスタが形成された半導体装置であって、前記複数の薄膜トランジスタのそれぞれは、前記透明絶縁性基板上に形成されたポリシリコン層と、このポリシリコン層に局部的に形成された不純物注入領域をレーザ光の照射により活性化して形成されたソース及びドレイン領域と、前記ポリシリコン層上に形成されゲート絶縁層となる第１の絶縁層と、前記ポリシリコン層における不純物注入領域間のチャネル領域の上方における前記第１の絶縁層上に形成され相互に異なる材料により形成された複数の層が積層されたゲート電極と、前記ゲート電極及び前記ゲート絶縁層を覆うように形成された第２の絶縁層と、を有し、前記ゲート電極上の前記第２の絶縁層の表面は、前記ゲート電極の周縁部で低く中央部で高くなる段差が形成されており、前記段差の幅は目合わせマージン幅と絶縁層の被覆厚さの和以上で、かつ、前記ゲート電極の幅の１／４以下に設定され、前記ゲート電極の中央部上に形成された第２の絶縁層における前記レーザ光に対する反射率が前記不純物注入領域上に形成された第１の絶縁層及び第２の絶縁層からなる第１の積層絶縁膜の前記レーザ光に対する反射率よりも高いことを特徴とする半導体装置。
  2. 前記ゲート電極の中央部上には、このゲート電極よりも横断面における幅が狭く、前記第２の絶縁層と同じ材料で形成された第３の絶縁層が設けられており、この第３の絶縁層及びその上に形成された第２の絶縁層からなる第２の積層絶縁膜における前記レーザ光に対する反射率が前記第１の積層絶縁膜の前記レーザ光に対する反射率よりも高いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の絶縁層及び第２の絶縁層はＳｉＯ２により形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記ゲート電極は、微結晶シリコン層とＣｒ層とが積層されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記不純物注入領域にＬＤＤ領域が形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 透明絶縁性基板の全面に、複数の薄膜トランジスタが形成された半導体装置を製造する方法であって、前記複数の薄膜トランジスタのそれぞれは、前記透明絶縁性基板上にポリシリコン層を形成する工程と、前記ポリシリコン層上にゲート絶縁層となる第１の絶縁層を形成する工程と、前記第１の絶縁層上に相互に異なる材料からなる層を複数層積層してゲート電極を形成する工程と、前記ポリシリコン層に前記ゲート電極に対して自己整合的に不純物を注入して前記ポリシリコン層に不純物注入領域を形成する工程と、前記ゲート電極及び前記第１の絶縁層を覆うように第２の絶縁層を形成する工程と、レーザ光を照射することにより前記不純物注入領域を活性化してソース及びドレイン領域を形成する工程を経て形成され、前記第２の絶縁層を形成する工程において、前記ゲート電極上の第２の絶縁層表面に、前記ゲート電極の周縁部で低く中央部で高くなる段差を前記段差の幅が目合わせマージン幅と絶縁層の被覆厚さの和以上で、かつ、前記ゲート電極の幅の１／４以下となるように形成すると共に、前記ゲート電極の中央部上の第２の絶縁層における前記レーザ光に対する反射率を、前記不純物注入領域上の第１の絶縁層及び第２の絶縁層からなる第１の積層絶縁膜の前記レーザ光に対する反射率よりも高くすることを特徴とする半導体装置の製造方法。
  7. 前記第２の絶縁層を形成する前に、前記ゲート電極の中央部上に前記第２の絶縁層と同じ材料により、前記ゲート電極よりも横断面における幅が狭い第３の絶縁層を形成し、この第３の絶縁層及びその上に形成された第２の絶縁層からなる第２の積層絶縁膜における前記レーザ光に対する反射率を前記第１の積層絶縁膜の前記レーザ光に対する反射率よりも高くすることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. エッチング法により、前記ゲート電極の周縁部上に形成された第２の絶縁層及び前記不純物注入領域上に形成された第２の絶縁層の厚さを調節することを特徴とする請求項６に記載の半導体装置の製造方法。
  9. 前記第１の絶縁層及び前記第２の絶縁層をＳｉＯ２により形成することを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
  10. 微結晶シリコン層とＣｒ層とを積層して前記ゲート電極を形成することを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記不純物注入領域を形成する工程は、ＬＤＤを形成する領域上をマスクで覆った状態で前記ポリシリコン層に不純物を高濃度で注入した後、前記マスクを除去して前記ポリシリコン層に前記ゲート電極に対して自己整合的に不純物を低濃度で注入することを特徴とする請求項６乃至１０のいずれか１項に記載の半導体装置の製造方法。
  12. 請求項１乃至５のいずれか１項に記載の半導体装置を有することを特徴とする表示装置。
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