JP7225349B2

JP7225349B2 - 記憶装置

Info

Publication number: JP7225349B2
Application number: JP2021181809A
Authority: JP
Inventors: 達也大貫
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2017-06-23
Filing date: 2021-11-08
Publication date: 2023-02-20
Anticipated expiration: 2037-06-23
Also published as: JP2022024001A

Description

本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する発
明の一形態は、半導体装置、その動作方法、その使用方法、およびその作製方法等に関す
る。なお、本発明の一形態は例示した技術分野に限定されるものではない。

本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（
トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等を
いう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路
、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一
例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体
が半導体装置であり、半導体装置を有している場合がある。

近年、扱われるデータ量の増大に伴って、より大容量の記憶装置が求められている。ＮＡ
ＮＤフラッシュメモリは、メモリセル当たりの配線、電極の数が少ないため、ビット単価
が低い大容量記憶装置として知られている。ＮＡＮＤフラッシュメモリにおいては、２次
元平面的なメモリセルの配置による高集積化の限界を迎えており、三次元的にメモリセル
を配置する技術に置き換わりつつある（例えば、特許文献１を参照）。

チャネル形成領域に金属酸化物を有するトランジスタ（以下、「金属酸化物トランジスタ
」、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）
が知られている。ＯＳトランジスタはＳｉトランジスタに積層して設けることが可能であ
る。ＳｉトランジスタとＯＳトランジスタとを組み合わせた様々な半導体装置が提案され
ている（例えば、非特許文献１を参照）。

特開２０１１‐９６３４０号公報

Ｔ．Ｏｎｕｋｉｅｔａｌ．， "ＥｍｂｅｄｄｅｄＭｅｍｏｒｙａｎｄＡＲＭＣｏｒｔｅｘ‐Ｍ０ＣｏｒｅＵｓｉｎｇ６０‐ｎｍＣ‐ＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＩｎｄｉｕｍ‐Ｇａｌｌｉｕｍ‐ＺｉｎｃＯｘｉｄｅＦＥＴＩｎｔｅｇｒａｔｅｄｗｉｔｈ６５‐ｎｍＳｉＣＭＯＳ，" Ｓｙｍｐ．ＶＬＳＩＣｉｒｃｕｉｔｓＤｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，Ｊｕｎ．２０１６，ｐｐ．１２４―１２５．

本発明の一形態の課題は、新規な記憶装置を提供すること、データの読出し時間を短縮す
ること、記憶装置を組み込んだ半導体装置の性能を向上することなどである。

本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は互いの
課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から自ずと明
らかになり、これらの課題も本発明の一形態の課題となり得る。

複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示
した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書等の記載
から、自ずと明らかとなるものであり、このような課題も、本発明の一形態の課題となり
得る。

（１）本発明の一形態は、メモリセルアレイを有する記憶装置であって、グローバルビ
ット線あたり第１乃至第Ｍ（Ｍは２以上の整数）ローカルビット線が設けられ、ローカル
ビット線には、第１乃至第Ｍ回路が電気的に接続され、第ｋ（ｋは１乃至Ｍの整数）回路
は、第１トランジスタと、バッファアンプとを有し、第１トランジスタは、第ｋローカル
ビット線とグローバルビット線との導通を制御し、バッファアンプは、第ｋローカルビッ
ト線の電流を増幅して、グローバルビット線に出力し第１乃至第Ｍ回路の第１トランジス
タのオンオフは、互いに独立して制御され、第１乃至第Ｍ回路のバッファアンプの活性状
態は、互いに独立して制御される。

（２）上掲の形態（１）において、第１乃至第Ｍ回路は、メモリセルアレイ上に積層さ
れている。

（３）上掲の形態（１）又は（２）において、バッファアンプはソースフォロア回路で
ある。

（４）上掲の形態（３）において、ソースフォロア回路は、第２乃至第４トランジスタ
を有し、第２乃至第４トランジスタは、第１電源線と第２電源線との間に直列に電気的に
接続され、第ｋ回路の第３トランジスタのゲートは、第ｋローカルビット線に電気的に接
続され、第１乃至第Ｍ回路の第２トランジスタへのバイアス電圧の入力は、互いに独立し
て制御され、第１乃至第Ｍ回路の第４トランジスタのオンオフは、互いに独立して制御さ
れる。

（５）上掲の形態（４）において、第１乃至第４トランジスタのそれぞれの半導体層は
、金属酸化物を有する。

本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために
使用される場合がある。または、構成要素の混同を避けるために使用する場合がある。こ
れらの場合、序数詞の使用は構成要素の個数を限定するものではない。例えば、「第１」
を「第２」または「第３」に置き換えて、本発明の一形態を説明することができる。

本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電
気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直
接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定
の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示
された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対
象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。

トランジスタは、ゲート、ソース、およびドレインと呼ばれる３個の端子を有する。ゲー
トは、トランジスタの導通状態を制御する制御端子である。ソースまたはドレインとして
機能する２個の端子は、トランジスタの入出力端子である。２つの入出力端子は、トラン
ジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３個の端子に与えら
れる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細
書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする
。また、本明細書等では、ゲート以外の２個の入出力端子を第１端子、第２端子等と呼ぶ
場合がある。

ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不
純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えるこ
とが可能である。

電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電
位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお
、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意
味しない場合もある。

本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を
、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置
関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明
した語句に限定されず、状況に応じて適切に言い換えることができる。

本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、また
は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語
を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という
用語を「絶縁層」という用語に変更することが可能な場合がある。

本発明の一形態によって、新規な記憶装置を提供すること、データの読出し時間を短縮す
ること、記憶装置を組み込んだ半導体装置の性能を向上することが可能になる。

複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、
必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上
記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ず
と明らかになるものである。

Ａ：記憶装置の構成例を示す機能ブロック図。Ｂ：メモリセルストリングの構成例を示す回路図。Ａ、Ｂ：メモリセルアレイのビット線階層構造例を示す模式図。Ａ：ビット線分割回路の構成例を示す回路図。Ｂ：ビット線分割回路の動作例を示すタイミングチャート。メモリセルアレイの３次元構造例を模式的に示す回路図。Ａ：ＡＮＤ回路の構成例を示す回路図。Ｂ：ＯＲ回路の構成例を示す回路図。チャージポンプ回路の構成例を示す回路図。Ａ―Ｅ：リムーバブル記憶装置の構成例を示す模式図。情報処理システムの構成例を示す機能ブロック図。Ａ―Ｄ：電子機器の構成例を示す模式図。Ａ、Ｂ：ＯＳトランジスタの構成例を示す断面図。Ａ、Ｂ：ＯＳトランジスタの構成例を示す断面図。ＯＳトランジスタの構成例を示す断面図。ＯＳトランジスタの構成例を示す断面図。

以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定
されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に
変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、
以下に示す実施の形態の記載内容に限定して解釈されるものではない。

以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の
形態の中に、複数の構成例（作製方法例、動作方法例、使用方法例等も含む。）が示され
る場合は、互いの構成例を適宜組み合わせること、および他の実施の形態あに記載された
１または複数の構成例と適宜組み合わせることも可能である。

図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合があ
る。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に
示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信
号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しく
は電流のばらつきなどを含むことが可能である。

〔実施の形態１〕
図１Ａに、ＮＡＮＤ型不揮発性記憶装置の構成例を示す。図１Ａに示す記憶装置１００は
、制御回路１０５、メモリセルアレイ１２０、周辺回路を有する。

制御回路１０５は記憶装置１００全体を統括的に制御し、データの書き込み、データの読
み出しを行う。制御回路１０５は、外部からのコマンド信号を処理して、周辺回路の制御
信号を生成する。周辺回路として、行デコーダ１１１、行ドライバ１１２、書込み読出し
（Ｗ／Ｒ）回路１１５、列デコーダ１１６、ソース線ドライバ１１７、入出力回路１１８
、ローカルビット線選択回路１１９が設けられている。これらの回路は、メモリセルアレ
イ１２０の構成、および駆動方法等に応じて、適宜、取捨することができる。

メモリセルアレイ１２０は、複数のメモリストリング１３０、ワード線ＷＬ１―ＷＬ４、
選択ゲート線ＳＧＤ、ＳＧＳ、ローカルビット線ＬＢＬを有する。図１Ｂにメモリストリ
ング１３０の回路構成例を示す。メモリストリング１３０は、選択トランジスタＳＴ１、
ＳＴ２、メモリセル１１＿１―１１＿４を有する。メモリセル１１＿１―１１＿４は、そ
れぞれ、メモリトランジスタＭＴ１で構成されている。

メモリトランジスタＭＴ１に特段の制約はない。メモリトランジスタＭＴ１は、浮遊ゲー
ト（ＦＧ）を備えるＦＧ型メモリトランジスタでもよいし、絶縁物でなる電荷蓄積層を備
える絶縁物トラップ型（代表的には、ＭＯＮＯＳ型）メモリトランジスタでもよい。

選択トランジスタＳＴ１、ＳＴ２のゲートは、選択ゲート線ＳＧＳ、ＳＧＤにそれぞれ電
気的に接続されている。メモリトランジスタＭＴ１乃至ＭＴ４のゲートは、ワード線ＷＬ
１乃至ＷＬ４にそれぞれ電気的に接続されている。ローカルビット線ＬＢＬは列方向に延
在し、ワード線ＷＬ１乃至ＷＬ４、選択ゲート線ＳＧＳ、ＳＧＤは行方向に延在する。

なお、メモリセル１１＿１―１１＿４を区別しない場合、メモリセル１１と記載する。そ
の他の要素の符号についても同様である。また、要素を区別する場合の符号として、『＿
１』の他に、『ａ』、『ｂ』等が用いられる場合がある。

メモリストリング１３０を構成するトランジスタの半導体層は、金属酸化物、シリコン等
で形成することができる。金属酸化物半導体を用いることで、オン電流特性が良好なＯＳ
トランジスタで、メモリストリング１３０を構成することができる。

金属酸化物のバンドギャップは２．５ｅＶ以上あるため、ＯＳトランジスタは極小のオフ
電流をもつ。一例として、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下にお
いて、チャネル幅１μｍ当たりのオフ電流を１×１０^－２０Ａ未満、１×１０^－２２Ａ未
満、あるいは１×１０^－２４Ａ未満とすることができる。すなわち、ドレイン電流のオン
／オフ電流比を２０桁以上１５０桁以下とすることができる。

金属酸化物のエネルギーギャップは、２．５ｅＶ以上、又は３．０ｅＶ以上と、大きい。
金属酸化物は電子が励起されにくいことや、ホールの有効質量が大きいことなどから、Ｏ
Ｓトランジスタは、一般的なＳｉトランジスタと比較して、アバランシェ崩壊等が生じに
くい場合がある。これにより、例えばアバランシェ崩壊に起因するホットキャリア劣化等
を抑制できる場合がある。ホットキャリア劣化を抑制できことで、高いドレイン電圧でＯ
Ｓトランジスタを駆動することができる。

例えば、メモリストリング１３０の半導体層を金属酸化物で形成することで、メモリトラ
ンジスタＭＴ１のフローティングノードに高い電圧を印加することが可能になるため、メ
モリトランジスタＭＴ１でより多くの状態を保持する事が可能である。

半導体層に適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ‐Ｓｎ酸化物、Ｇａ‐Ｓｎ酸化物
、Ｉｎ‐Ｇａ酸化物、Ｉｎ‐Ｚｎ酸化物、Ｉｎ‐Ｍ‐Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ
、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。また、インジウムおよび亜鉛
を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム
、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン
、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネ
シウムなどから選ばれた一種、または複数種が含まれていてもよい。

ＯＳトランジスタの信頼性、電気特性の向上のため、半導体層に適用される金属酸化物は
、ＣＡＡＣ‐ＯＳ、ｎｃ‐ＯＳなどの結晶部を有する金属酸化物であることが好ましい。
ＣＡＡＣ‐ＯＳとは、ｃ‐ａｘｉｓ‐ａｌｉｇｎｅｄｃｒｙｓｔａｌｌｉｎｅｍｅｔ
ａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ｎｃ‐ＯＳとは、ｎａｎ
ｏｃｒｙｓｔａｌｌｉｎｅｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒの略
称である。

ＣＡＡＣ‐ＯＳは、ｃ軸配向性を有し、かつａ‐ｂ面方向において複数のナノ結晶が連結
し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領
域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向
きが変化している箇所を指す。

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合が
ある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。
なお、ＣＡＡＣ‐ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウン
ダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界
の形成が抑制されていることがわかる。これは、ＣＡＡＣ‐ＯＳが、ａ‐ｂ面方向におい
て酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変
化することなどによって、歪みを許容することができるためと考えられる。

ＣＡＡＣ‐ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜
鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層
状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能で
あり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表
すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と
表すこともできる。

ｎｃ‐ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ‐ＯＳは、異なるナノ
結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ‐ＯＳは、分析方法によっては、非晶質金属酸化物半導体と区別が付かない
場合がある。

なお、メモリセルアレイ１２０に設けられるメモリストリング１３０に特段の制約はない
、図１Ｂ以外の回路構成をもつメモリストリングをメモリセルアレイ１２０に設けてもよ
い。

行デコーダ１１１は、外部から入力されるアドレスデータをデコードし、アクセスされる
行を決定する。行ドライバ１１２は、行デコーダ１１１のデコード結果に応じて、データ
の書込み、読出し、および消去に必要な電圧を、選択ゲート線ＳＧＳ、ＳＧＤ、ＳＧＬ、
ワード線ＷＬに入力する。

ソース線ドライバ１１７は、ソース線ＳＬを駆動する。

列デコーダ１１６は、外部から入力されるアドレスデータをデコードし、アクセスする列
を決定する。Ｗ／Ｒ回路１１５は、アクセスする書込み電圧の調整、メモリセルアレイ１
２０から読み出された電圧の検知等を行う。例えば、Ｗ／Ｒ回路１１５は、グローバルビ
ット線の電圧を検知するためのセンスアンプを備える。

入出力回路１１８は、外部から入力される書込みデータを一時的に保持すること、メモリ
セルアレイ１２０から読み出されたデータを一時的に保持すること等を行う。

記憶装置１００のビット線構造に、ローカルビット線とグローバルビット線とで階層化さ
れた階層ビット線構造が採用されている。図２Ａ、図２Ｂを参照して、記憶装置１００の
階層ビット線構造を説明する。

（比較例）
比較として、図２Ｂにビット線が階層化されていないメモリセルアレイの斜視模式図を示
す。ＮＡＮＤセルアレイ１９１の各列には、ビット線ＢＬが設けられている。ビット線Ｂ
Ｌには、複数のメモリストリングが電気的に接続されている。ビット線ＢＬはＷ／Ｒ回路
１９２に電気的に接続されている。

ＮＡＮＤフラッシュメモリでは、ビット単価を下げるため、メモリセルを３次元的に積層
することで、チップ面積を低減し、メモリセルの密度を高めている。しかしながら、ＮＡ
ＮＤセルアレイを３次元構造とすることで、読出しに時間がかかるという短所が生ずる。
メモリストリングのメモリトランジスタの電流駆動はプレナ型トランジスタよりも低い。
読出しに時において、選択されたメモリトランジスタの電流は、複数のメモリトランジス
タを通過する。そのため、ビット線ＢＬの電圧が、データ判定（例えば、０／１判定）可
能な値に到達するのに時間を要する。

（ビット線階層構造）
そこで、本実施の形態では、読み出し速度の改善のため、ビット線ＢＬを複数のローカル
ビット線ＬＢＬに分割し、かつＮＡＮＤセルアレイ上に、ローカルビット線ＬＢＬの選択
および駆動を行う回路を積層する。図２Ａに、メモリセルアレイ１２０の斜視模式図を示
す。図２Ａには、１本のビット線ＢＬを２本のローカルビット線ＬＢＬａ、ＬＢＬｂに分
割した例を示す。

メモリセルアレイ１２０は階層構造をもち、ＮＡＮＤセルアレイ１２２、回路部１２４、
グローバルビット線部１２６に大別される。

ＮＡＮＤセルアレイ１２２には、複数のメモリストリング１３０が配列されている。メモ
リストリング１３０の配列に合わせて、ローカルビット線ＬＢＬａ、ＬＢＬｂ、ワード線
ＷＬ１―ＷＬ４、ソース線ＳＬ、選択ゲート線ＳＧＳ、ＳＧＤが設けられている。グロー
バルビット線部１２６には、グローバルビット線ＧＢＬが設けられている。グローバルビ
ット線ＧＢＬはＷ／Ｒ回路１１５に電気的に接続される。

Ｗ／Ｒ回路１１５は、書き込み電圧をグローバル線ＧＢＬに入力する、グローバルビット
線ＧＢＬの電圧を増幅し、データ判定を行う、ＮＡＮＤセルアレイ１２２に書き込むデー
タを一時的に格納する、ＮＡＮＤセルアレイ１２２から読み出したデータの一時的な格納
等を行う。また、メモリセル１１が多値メモリセルである場合、Ｗ／Ｒ回路１１５は、書
込みデータをデコードして、書込み電圧を生成する、グローバルビット線ＧＢＬの電圧を
エンコードして、読み出しデータを生成する機能を備える。

回路部１２４には、グローバルビット線ＧＢＬあたり１個のビット線分割回路１４０が設
けられている。ビット線分割回路１４０は、グローバルビット線ＧＢＬに導通するローカ
ルビット線ＬＢＬの選択等を行う。

＜＜ビット線分割回路＞＞
図３Ａ、図３Ｂを参照して、ビット線分割回路１４０について説明する。図３Ａは、ビッ
ト線分割回路１４０の構成例を示す回路図であり、図３Ｂは、ビット線分割回路１４０の
動作例を示すタイミングチャートである。

ビット線分割回路１４０は２個の回路１４１を有する。回路１４１は、ビット線分割回路
１４０の単位回路である。回路１４１は、４個のトランジスタＭ１０―Ｍ１３を有する。

ここでは、２個の回路１４１を区別する場合、ローカルビット線ＬＢＬａに電気的に接続
されている方を回路１４１ａと呼び、他方を回路１４１ｂと呼ぶ。また、回路１４１ａ、
１４１ｂの要素を区別するために、符号に「ａ」、「ｂ」を付加して記載する場合がある
。

トランジスタＭ１０―Ｍ１３は、バックゲートを有するＯＳトランジスタである。トラン
ジスタＭ１０―Ｍ１３のバックゲートには、電圧Ｖｂｇがそれぞれ入力される。電圧Ｖｂ
ｇを変更することで、トランジスタＭ１０―Ｍ１３のしきい値電圧を変更することができ
る。なお、トランジスタＭ１０のバックゲートを、ゲート、ソース、またはドレインに電
気的に接続してもよい。トランジスタＭ１１－Ｍ１３についても同様である。

ＯＳトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。そのため、
ｐｎ接合を有する反転型トランジスタ（代表的には、Ｓｉトランジスタ）と比較して短チ
ャネル効果の一つであるＤＩＢＬ（Ｄｒａｉｎ‐ＩｎｄｕｃｅｄＢａｒｒｉｅｒＬｏ
ｗｅｒｉｎｇ）の影響が小さい。つまり、ＯＳランジスタは、Ｓｉトランジスタよりも短
チャネル効果に対する高い耐性を有する。

ＯＳトランジスタは、短チャネル効果に対する耐性が高いために、Ｓｉシリコン等トラン
ジスタよりもゲート絶縁物を厚くすることが可能となる。例えば、チャネル長及びチャネ
ル幅が５０ｎｍ以下の微細なトランジスタにおいても、１０ｎｍ程度の厚いゲート絶縁物
を設けることが可能である。ゲート絶縁物を厚くすることで、寄生容量を低減することが
できるので、回路の動作速度を向上できる。またゲート絶縁物を厚くすることにで、リー
ク電流が低減されるため、静的消費電流の低減につながる。

チャネル長が微細化するのに伴いドレイン電界が強まるが、上掲したように、ＯＳトラン
ジスタはＳｉトランジスタよりもアバランシェ崩壊が起きにくい。

つまり、ゲート絶縁物を厚くすることによりゲート絶縁物の耐圧を高めることができ、よ
り高いゲート電圧でＯＳトランジスタを駆動することができる。ホットキャリア劣化が抑
制されることで、チャネル長を長くせずとも高ドレイン電圧でＯＳトランジスタを駆動す
ることが可能になる。よって、高電圧が入力される回路をＯＳトランジスタで構成するこ
とで、回路の信頼性を高めることができる。ＯＳトランジスタの信頼性を劣化させずに、
チャネル長を縮小することで、回路の集積度を高めることができる。

従って、ビット線分割回路１４０をＯＳトランジスタで構成することで、面積ペナルティ
なしで、複数のビット線分割回路１４０をＮＡＮＤセルアレイ１２２に積層することが可
能である。

トランジスタＭ１０は転送トランジスタとして機能する。回路１４１ａのトランジスタＭ
１０は、ゲート書込み制御線ＧＷＥａに電気的に接続されており、トランジスタＭ１０は
、ローカルビット線ＬＢＬａとグローバルビット線ＧＢＬとの導通を制御する。

回路１４１ｂのトランジスタＭ１０のゲートは書込み制御線ＧＷＥｂに電気的に接続され
ており、トランジスタＭ１０は、ローカルビット線ＬＢＬｂとグローバルビット線ＧＢＬ
との導通を制御する。

回路１４１ａにおいて、トランジスタＭ１１―Ｍ１３は、接地電位を供給する電源線（以
下、接地線と呼ぶ）と電圧ＶＨＭを供給する電源線（以下、ＶＨＭ線と呼ぶ場合がある。
）との間に直列に電気的に接続されている。トランジスタＭ１１―Ｍ１３によって、ソー
スフォロワ回路１４２ａが構成される。トランジスタＭ１１―Ｍ１３のゲートは、それぞ
れ、バイアス制御線ＲＢＩａ、ローカルビット線ＬＢＬａ、読出し制御線ＧＲＥａに電気
的に接続されている。トランジスタＭ１２のソースはグローバルビット線ＧＢＬに電気的
に接続されている。トランジスタＭ１１は、ソースフォロワ回路１４２ａの電流源を構成
する。トランジスタＭ１３はソースフォロワ回路１４２ａの活性化を制御する。

回路１４１ｂのトランジスタＭ１１―Ｍ１３も、同様に、ソースフォロワ回路１４２ｂを
構成する。ソースフォロワ回路１４２ｂは、バイアス制御線ＲＢＩａ、ローカルビット線
ＬＢＬａ、読出し制御線ＧＲＥａに電気的に接続されている。

ソースフォロワ回路１４２ａは、ローカルビット線ＬＢＬａを流れる電流を増幅するバッ
ファアンプとして機能する。従って、読出し動作時に、ローカルビット線ＬＢＬａに電気
的に接続されているメモリセル１１を流れる電流をソースフォロワ回路１４２ａで増幅し
て、グローバルビット線ＧＢＬに入力することができる。ソースフォロワ回路１４２ｂも
ソースフォロワ回路１４２ａと同様に機能する。

書込み制御線ＧＷＥａ、ＧＷＥｂ、読出し制御線ＧＲＥａ、ＧＲＥｂ、バイアス制御線Ｒ
ＢＩａ、ＲＢＩｂは、ローカルビット線選択回路１１９によって駆動される。

図３Ｂを参照して、ローカルビット線ＬＢＬａに電気的に接続されているメモリセル１１
がアクセス対象である場合の、ビット線分割回路１４０の動作例を説明する。

書込み動作では、書込み制御線ＧＷＥａを“Ｈ”にして、その他の制御線ＧＷＥｂ、ＧＲ
Ｅａ、ＧＲＥｂ、ＲＢＩａ、ＲＢＩｂは“Ｌ”が維持される。回路１４１ｂのトランジス
タＭ１０はオフであり、ソースフォロワ回路１４２ａ、１４２ｂは非活性状態である。回
路１４１ａのトランジスタＭ１０がオンになり、グローバルビット線ＧＢＬとローカルビ
ット線ＬＢＬａとが導通されるため、グローバルビット線ＧＢＬの電圧が、ローカルビッ
ト線ＬＢＬａに入力される。

読出し動作では、読出し制御線ＧＲＥａを“Ｈ”にし、バイアス制御線ＲＢＩａにバイア
ス電圧Ｖｂを入力する。その他の制御線ＧＷＥａ、ＧＷＥｂ、ＧＲＥｂ、ＲＢＩｂは“Ｌ
”が維持される。回路１４１ａ、１４１ｂの各トランジスタＭ１０はオフであり、ソース
フォロワ回路１４２ｂは非活性状態である。

ソースフォロワ回路１４２ａにおいて、トランジスタＭ１１のゲートにバイアス電圧Ｖｂ
が入力され、トランジスタＭ１３はオンになる。よって、ソースフォロワ回路１４２ａは
活性状態となり、グローバルビット線ＧＢＬを駆動する。ローカルビット線ＬＢＬａの電
圧に応じたドレイン電流がトランジスタＭ１２に流れるため、グローバルビット線ＧＢＬ
の電圧が変化する。

つまり、メモリセル１１からグローバルビット線ＧＢＬへのデータ伝送を、メモリセル１
１よりも電流駆動能力の高いソースフォロワ回路１４２ａが行っている。これより、グロ
ーバルビット線ＧＢＬの電圧がデータ判定可能な電圧に到達する時間が短縮されるため、
データ読み出しにかかる時間を低減することができる。

ビット線分割回路１４０は、メモリセル１１が多値メモリセルである場合のデータ読出し
をサポートする。ソースフォロワ回路１４２ａを流れる電流は、ローカルビット線ＬＢＬ
ａの電圧に応じて変化するので、ソースフォロワ回路１４２ａは、メモリセル１１が保持
する電圧レベルに応じた電流を、グローバルビット線ＧＢＬに入力することができる。

上掲したように、ＮＡＮＤフラッシュメモリは、ビット単価が低いが、動作速度は低い。
そのため、ＮＡＮＤフラッシュメモリは、記憶階層の下位レベルに位置し、主にストレー
ジとして使用される。ＮＡＮＤフラッシュメモリの動作速度は、メインメモリとして使用
されるＤＲＡＭの１０００分の１（１０^－３）である。従って、コンピューティングシス
テムにおいて、ＮＡＮＤフラッシュメモリへのアクセスは、プロセッサの性能の著しい劣
化を招く。本実施の形態により、ＮＡＮＤフラッシュメモリの動作速度を向上することが
できるため、プロセッサの性能の劣化を低減できる。

ビット線階層構造の一例として、グローバルビット線あたり２本のローカルビット線を設
ける例を説明したが、グローバルビット線あのローカルビット線数は２以上であればよい
。図４を参照して、ビット線階層構造の他の例を説明する。図４はメモリセルアレイの３
次元構造例を回路図で模式的に表した図である。

図４に示すメモリセルアレイ１５０には、グローバルビット線あたり４本のローカルビッ
ト線が設けられている。メモリセルアレイ１５０の構成要素は、メモリセルアレイ１２０
と同様、ＮＡＮＤセルアレイ１５２、回路部１５４、グローバルビット線部１５６に大別
される。

ＮＡＮＤセルアレイ１５２において、１列あたり４本のローカルビット線ＬＢＬａ―ＬＢ
Ｌｄが設けられている。ローカルビット線ＬＢＬａ―ＬＢＬｄには、複数のメモリストリ
ング１３０がそれぞれ電気的に接続されている。グローバルビット線部１５６には、グロ
ーバルビット線ＧＢＬが設けられている。

回路部１５４には、グローバルビット線ＧＢＬごとに、ビット線分割回路１４５が設けら
れている。ビット線分割回路１４５は、回路１４１ａ―１４１ｄを有し、書込み制御線Ｇ
ＷＥａ―ＧＷＥｄ、読出し制御線ＧＲＥａ―ＧＲＥｄ、バイアス制御線ＲＢＩａ―ＲＢＩ
ｄに電気的に接続されている。

ビット線分割回路１４５の動作は、ビット線分割回路１４０と同様である。書込み動作の
際には、ビット線分割回路１４５によって、ローカルビット線ＬＢＬａ―ＬＢＬｄの何れ
か１が選択され、選択されたローカルビット線ＬＢＬはグローバルビット線ＧＢＬに電気
的に接続される。読出し動作の際には、読出し対象のローカルビット線ＬＢＬに電気的に
接続されているソースフォロア回路が活性化される。

なお、ビット線の分割数が増えるほど、ビット線分割回路数が増える。そのため、面積ペ
ナルティが発生しないように、ビット線分割数を決定することが好ましい。

＜＜ＯＳトランジスタ回路＞＞
記憶装置１００の周辺回路の一部をＯＳトランジスタで構成される回路で構成することが
できる。

なお、シリコンのようにドーピングによって、金属酸化物半導体の導電型を制御すること
は困難である。例えば、インジウムを含む金属酸化物（例えば、酸化インジウム）、ある
いは亜鉛を含む金属酸化物（例えば、酸化亜鉛）では、ｎ型半導体は作製できるが、ｐ型
半導体は作製できていない。現状、実用化レベルの特性を備えるｐチャネル型ＯＳトラン
ジスタの作製されていない。

まず、ＯＳトランジスタ回路の一例として、ｎチャネル型トランジスタのみで構成される
ダイナミックロジック回路について説明する。

（ＡＮＤ回路）
図５Ａに４入力ＡＮＤ回路の一例を示す。図５Ａに示すＡＮＤ回路１７０において、電圧
ＶＤＤ１用の電源線（以下、ＶＤＤ１線と呼ぶ。）と電圧ＶＳＳ用の電源厳線（以下、Ｖ
ＳＳ線と呼ぶ。）との間に、トランジスタＭ５１、Ｍ４０―Ｍ４２、Ｍ５２が電気的に直
列接続されている。トランジスタＭ４０―Ｍ４３のゲートはそれぞれノードＡ０―Ａ３に
電気的に接続されている。トランジスタＭ５１、Ｍ５２のゲートは、ノードＰＲＥ、ＰＲ
ＥＢに電気的に接続されている。ここではトランジスタＭ４３とトランジスタＭ５２の接
続ノードをノードＹと呼ぶ。

電圧ＶＤＤ２用の電源線（以下、ＶＤＤ２線と呼ぶ。）とＶＳＳ線との間に、トランジス
タＭ５１、容量素子Ｃ５３、Ｃ５１が電気的に直列接続されている。電圧ＶＤＤ２は電圧
ＶＤＤ１よりも高い電圧である。容量素子Ｃ５３と容量素子Ｃ５１との接続ノードは、ノ
ードＹに電気的に接続され、トランジスタＭ５３と容量素子Ｃ５３との接続ノードはノー
ドＯＵＴに電気的に接続されている。トランジスタＭ５３のバックゲートは、ノードＢＳ
Ｇに電気的に接続されている。トランジスタＭ５３、容量素子Ｃ５３によりブートストラ
ップ回路１７５が構成されている。

プリチャージ期間では、ノードＰＲＥ、ＰＲＥＢを“Ｈ”、“Ｌ”にする。評価期間では
、ノードＰＲＥ、ＰＲＥＢを“Ｌ”、“Ｈ”にする。評価期間では、ノードＡ０―Ａ３の
論理積が演算され、演算結果に応じたデータがノードＯＵＴから出力される。

極小オフ電流のＯＳトランジスタでＡＮＤ回路１７０を構成することで、容量素子Ｃ５１
から電荷がリークすることを防ぐことができるので、ＡＮＤ回路１７０の駆動周波数に制
約がない。ブートストラップ回路１７５は適宜設ければよい。ＯＳトランジスタはしきい
値電圧がＳｉトランジスタよりも高くなる場合がある。ブートストラップ回路１７５によ
ってノードＹを昇圧することで、ノードＯＵＴの出力信号に対する、トランジスタＭ４０
―Ｍ４３のしきい値電圧の影響を低減できる。

ノードＢＳＧの電圧によって、トランジスタＭ５３のしきい値電圧を変更することができ
るので、ノードＯＵＴの出力信号の振幅を変更できる。よって、ノードＯＵＴに電気的に
接続される回路に応じて、ノードＢＳＧの電圧を設定すればよい。

（ＯＲ回路）
図５Ｂに４入力ＯＲ回路の一例を示す。ＯＲ回路１７１では、トランジスタＭ５１のソー
スとノードＹ間にトランジスタＭ４５―Ｍ４８が並列に電気的に接続されている。トラン
ジスタＭ４５―Ｍ４８のゲートには、それぞれ、ノードＡ０―Ａ３が電気的に接続されて
いる。プリチャージ期間では、ノードＰＲＥ、ＰＲＥＢを“Ｈ”、“Ｌ”にする。評価期
間では、ノードＰＲＥ、ＰＲＥＢを“Ｌ”、“Ｈ”にする。評価期間では、ノードＡ０―
Ａ３の論理和が演算され、演算結果に応じたデータがノードＯＵＴから出力される。

ＯＳトランジスタ回路は、Ｓｉトランジスタで構成される周辺回路上に積層すること、ビ
ット線分割回路１４０と共に回路部１２４に設けることが可能である。例えば、ＮＡＮＤ
セルアレイ１２２と周辺回路とを導通するため引き回し配線が形成される領域に、ＯＳト
ランジスタ回路を積層することができる。

なお、トランジスタＭ５１において、バックゲートをソースまたはドレインに電気的に接
続してもよいし、トランジスタＭ５３と同様に、バックゲートに外部から電圧を入力して
もよい。または、トランジスタＭ５１をバックゲートの無いＯＳトランジスタで構成して
もよい。ＡＮＤ回路１７０、ＯＲ回路１７１を構成するトランジスタについても同様であ
る。

ＯＳトランジスタによって、アナログ回路を構成することができる。一例として、チャー
ジポンプ回路の一例を図６に示す。

図６に示すチャージポンプ回路１７３は、４個のＯＳトランジスタ、４個の容量素子、２
個のインバータ回路を有する。インバータ回路は、Ｓｉトランジスタで構成される。クロ
ック信号がアクティブであるとき、チャージポンプ回路１７３は、接地電圧を降圧し、負
電圧Ｖｃｐを生成する。例えば、負電圧Ｖｃｐは、ビット線分割回路１４０のトランジス
タＭ１０－Ｍ１３のバックゲートに入力される。なお、ＯＳトランジスタによって、昇圧
型チャージポンプ回路を構成してもよい。

上掲したように、本実施の形態に係る記憶装置は、ビット線分割回路を設け、ビット線を
階層化することで、読出し時間を短縮することができる。また、ビット線分割回路をＮＡ
ＮＤセルアレイに積層することで、面積ペナルティなしに、ビット線を階層化することが
可能になる。

なお、本実施の形態のビット線分割回路が適用できる記憶装置は、ＮＡＮＤフラッシュメ
モリに限定されるものではなく、様々な記憶装置に適用が可能である。

〔実施の形態２〕
本実施の形態では、上掲の記憶装置を有する電子部品、電子機器等について説明する。

上掲の記憶装置は、例えば、各種電子機器（例えば、情報端末、スマートフォン、電子書
籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステ
ムなど）のストレージ装置に適用できる。または、記憶装置１００は、メモリカード（例
えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種
のリムーバブル記憶装置に適用される。図７Ａ―図７Ｄに、リムーバブル記憶装置の幾つ
かの構成例を示す。

図７ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャッ
プ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐
体１１０１に収納されている。基板１１０４には、記憶装置１００を構成する回路が設け
られている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１
１０６が取り付けられている。メモリチップ１１０５には、記憶装置１００が組み込まれ
ている。コントローラチップ１１０６には、プロセッサ、ワークメモリ、ＥＣＣ（誤り検
出訂正）回路等が組み込まれている。

図７ＢはＳＤカードの外観の模式図であり、図７ＣはＳＤカードの内部構造の模式図であ
る。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２、基板１１１３を有する。
基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチッ
プ１１１４、コントローラチップ１１１５が取り付けられている。メモリチップ１１１４
には、上掲の記憶装置が組み込まれている。コントローラチップ１１１５には、プロセッ
サ、ワークメモリ、ＥＣＣ回路等が組み込まれている。

基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の
容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設
けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メ
モリチップ１１１４のデータの読み出し、書き込みが可能となる。

図７ＤはＳＳＤの外観の模式図であり、図７Ｅは、ＳＳＤの内部構造の模式図である。Ｓ
ＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１
１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１
５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモ
リチップ１１５４には、記憶装置１００が組み込まれている。基板１１５３の裏面側にも
メモリチップ１１５５を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メ
モリチップ１１５５にはワークメモリが組み込まれている。例えば、メモリチップ１１５
５には、ＤＲＡＭチップを用いればよい。コントローラチップ１１５６には、プロセッサ
、ＥＣＣ回路等が組み込まれている。コントローラチップ１１５６にも、ワークメモリと
して機能する記憶装置を設けてもよい。

例えば、ＳＳＤ１１５０は、各種のコンピューティングシステム（パーソナルコンピュー
タ、ワークステーション、サーバー、スーパーコンピュータ等）のストレージ装置に適用
される。

次に、図８を参照して、記憶装置１００が組み込まれた情報処理システムについて説明す
る。図８に示す情報処理システム１５００は、ホスト装置１５１０、記憶装置１５２０、
出力装置１５３１、入力装置１５３２を有する。

記憶装置１５２０は、記憶装置１００を適用することができる。記憶装置１５２０は、例
えば、ホスト装置１５１０のストレージ装置として用いられており、各種データ（例えば
、プログラム、映像データ、音響データ等）を記憶する。

ホスト装置１５１０は、情報処理システム１５００全体を制御する機能を有する。ホスト
装置１５１０は、プロセッサ１５１１、メモリ部１５１２、Ｉ／Ｆ（インターフェース）
１５１３、およびバス１５１４を有する。バス１５１４により、プロセッサ１５１１、メ
モリ部１５１２およびＩ／Ｆ１５１３が相互接続されている。プロセッサ１５１１は、演
算装置および制御装置として機能し、ファームウエア等のプログラムに従って、情報処理
システム１５００内の各種装置を制御する。プロセッサ１５１１には、ＣＰＵ、マイクロ
プロセッサ（ＭＰＵ）、ＦＰＧＡ、ＧＰＵ等を用いることができる。メモリ部１５１２は
、メインメモリとして機能する記憶装置（例えば、ＤＲＡＭ）を含む。メモリ部１５１２
には、プロセッサ１５１１が実行するプログラムや、プロセッサ１５１１で処理したデー
タ等が格納される。メモリ部１５１２は、記憶装置１００を有していてもよい。また、プ
ロセッサ１５１１が、記憶装置１００を有していてもよい。

ホスト装置１５１０は、Ｉ／Ｆ１５１３を介して、出力装置１５３１、入力装置１５３２
、および記憶装置１５２０との通信を行う。例えば、入力装置１５３２からの入力信号は
、Ｉ／Ｆ１５１３およびバス１５１４を経てプロセッサ１５１１に伝送される。

複数の出力装置１５３１を情報処理システム１５００に設けることができる。出力装置１
５３１として、表示装置、スピーカ、振動装置、発光装置（例えば、ＬＥＤランプ）等が
ある。複数の入力装置１５３２を情報処理システム１５００に設けることができる。入力
装置１５３２としては、タッチセンサ、キーボード、マウス、操作ボタン、マイクロフォ
ン（音声入力装置）、カメラ（撮像装置）、各種のセンサ（照度センサ、色温度センサ、
赤外線センサ、紫外線センサ、加速度センサ、温度センサ、圧力センサなど）等がある。

情報処理システム１５００は、記憶装置１５２０およびホスト装置１５１０が１つの筐体
に収められている態様であってもよいし、有線または無線で接続されている複数の装置で
構成されている態様でもよい。例えば、前者の態様として、ノート型ＰＣ（パーソナルコ
ンピュータ）、タブレット型情報端末、電子書籍端末、スマートフォン、携帯電話、オー
ディオ端末、録画再生装置等がある。後者の形態として、デスクトップ型ＰＣ、キーボー
ド、マウスおよびモニタのセットがある。また、録画再生装置、音響機器（スピーカ、ア
ンプ等）、およびテレビジョン装置を備えるＡＶ（音響映像）システムや、監視カメラ、
表示装置、および録画用記憶装置を備える監視システム等がある。

図９Ａ―図９Ｄに、情報処理システム１５００、または記憶装置１００を備える電子機器
を模式的に示す。

図９Ａにタブレット型情報端末の構成例を示す。図９Ａに示す情報端末２０１０は、筐体
２０１１、表示部２０１２、照度センサ２０１３、カメラ２０１５、操作ボタン２０１６
を有する。筐体２０１１には、記憶装置１００、プロセッサ等が組み込まれている。

表示部２０１２はタッチセンサが組み込まれた表示システムで構成される。表示部２０１
２をスタイラスペン２０１７（または電子ペン）、指などでタッチ操作することで、情報
端末２０１０を操作することが可能である。情報端末２０１０の機能には、音声通話、カ
メラ２０１５を利用したビデオ通話、電子メール、手帳、インターネット接続、音楽再生
などがある。

図９ＢにＰＣ（パーソナルコンピュータ）の構成例を示す。図９Ｂに示すＰＣ２０３０は
、筐体２０３１、表示部２０３２、照度センサ２０３４、カメラ２０３５、キーボード２
０３６を有する。キーボード２０３６は、筐体２０３１から着脱可能な構成であってもよ
い。筐体２０３１にキーボード２０３６を装着した状態では、ＰＣ２０３０はノード型Ｐ
Ｃとして使用できる。筐体２０３１からキーボード２０３６を脱着した状態では、ＰＣ２
０３０はタブレット型ＰＣとして使用できる。

筐体２０３１には、表示部２０３２のコントローラ、記憶装置１００、プロセッサ等が組
み込まれている。

図９Ｃに示すロボット２１００は、照度センサ２１０１、マイクロフォン２１０２、上部
カメラ２１０３、スピーカ２１０４、表示部２１０５、下部カメラ２１０６、障害物セン
サ２１０７、移動機構２１０８、プロセッサ２１１０、記憶装置２１１１を備える。記憶
装置２１１１に記憶装置１００を適応することができる。

表示部２１０５は種々の情報を表示する。表示部２１０５は、タッチパネルを搭載してい
てもよい。マイクロフォン２１０２、スピーカ２１０４を用いて、使用者はロボット２１
００と音声によるコミュニケーションが可能である。上部カメラ２１０３および下部カメ
ラ２１０６は、ロボット２１００の周囲を撮像する。例えば、上部カメラ２１０３で撮影
した使用者の情報をもとに、ロボット２１００がスピーカ２１０４から発する音声が選択
される。

ロボット２１００は、移動機構２１０８によって移動することが可能である。障害物セン
サ２１０７によって、ロボット２１００の移動方向の障害物の有無を察知することができ
る。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６、および障害物セン
サ２１０７を用いて、周囲の環境を認識しており、安全にかつ自立して移動することが可
能である。

図９Ｄに示す飛行体２１２０は、プロセッサ２１２１、記憶装置２１２２、カメラ２１２
３、プロペラ２１２４を有する。記憶装置２１２２に記憶装置１００を適用することがで
きる。

図９Ｄに示す自動車２１４０は、赤外線レーダー、近赤外線レーダー、ミリ波レーダー、
レーザーレーダーなど各種センサなどを備える。自動車２１４０は、カメラ２１４１が撮
影した画像、およびセンサが取得したデータを解析し、ガードレール２１５０や歩行者の
有無など、周囲の状況を判断し、自動運転を行うことができる。自動車２１４０には、上
掲の記憶装置など、各種の電子部品が組み込まれている。

〔実施の形態３〕
本実施の形態では、図１０Ａ―図１３を参照して、ＯＳトランジスタについて説明する。
本実施の形態に係るＯＳトランジスタは、上掲の記憶装置に用いることができる。

図１０Ａは、ＯＳトランジスタ４００の構成例を示す上面図である。なお、図１０Ａの上
面図では、図の明瞭化のために一部の要素を省いて図示している。図１０Ｂは、切断線Ｘ
１―Ｘ２による図１０Ａの断面図であり、ＯＳトランジスタのチャネル長方向の断面図で
ある。図１１Ａは、切断線Ｙ３―Ｙ４による図１０Ａの断面図であり、ＯＳトランジスタ
のチャネル幅方向の断面図である。図１１Ｂは、切断線Ｙ５―Ｙ６による図１０Ａの断面
図である。図１２は、図１０Ｂの部分拡大図である。

ＯＳトランジスタ４００は、絶縁体層４１０上に形成されている。ＯＳトランジスタ４０
０は、絶縁体層４１８、絶縁体層４１９、絶縁体層４２０に覆われている。４１１―４１
６、４２２、４２５―４２７で示す要素は絶縁体である。

なお、図１０Ｂ等では、絶縁体層４１０は単層構造で示されているが、複数の層でなる多
層構造であってもよい。このことは、他の要素についても同様である。

絶縁体層４１６上にＯＳトランジスタ４００の半導体層４４０が設けられている。半導体
層４４０は金属酸化物層４４１―４４３で構成されている。金属酸化物層４４１―４４３
は、上掲のＩｎ‐Ｍ‐Ｚｎ酸化物等で構成される。半導体層４４０には、層４４７Ａ、４
４７Ｂが設けられている。半導体層４４０の構成の説明は後述する。

ＯＳトランジスタ４００のゲートは導電体層４６０で構成され、バックゲートは導電体層
４６１で構成されている。導電体層４６０は、絶縁体層４２２、金属酸化物層４４４を介
して、半導体層４４０と重なる。導電体層４６１は、絶縁体層４１４―４１５を介して半
導体層４４０と重なる。層４４７Ａ、４４７Ｂに接して、導電体層４６２Ａ、４６２Ｂが
設けられている。導電体層４６１に接して導電体層４６３が設けられている。導電体層４
６２Ａ、４６２Ｂはプラグとして機能し、導電体層４６３は配線として機能する。

導電体層４６０は、導電体層４６９、および導電体層４７０を有する。導電体層４６３は
導電体層４７１、４７２を有する。導電体層４６２Ａ、４６２Ｂはそれぞれ導電体層４７
３、４７４を有する。導電体層４６３は導電体層４７５、４７６を有する。

ボトムゲート側のゲート絶縁層は、絶縁体層４１４、４１５、４１６で構成される。フロ
ントゲート側のゲート絶縁層は、絶縁体層４２２で構成されている。

導電体層４６０上面に接して絶縁体層４２５が設けられ、絶縁体層４２５上に絶縁体層４
２６が設けられている。導電体層４６０側面に接して絶縁体層４２７設けられている。

導電体層４７１、４７３、４７５には、不純物（例えば、水素原子、水素分子、水分子、
窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子）の拡散を抑
制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原
子、酸素分子など）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
なお、本明細書において、不純物または酸素の拡散を抑制する機能とは、上記不純物、ま
たは上記酸素のいずれか一またはすべての拡散を抑制する機能とする。例えば、不純物ま
たは酸素の拡散を抑制する機能をもつ導電材料としては、タンタル、窒化タンタル、ルテ
ニウムまたは酸化ルテニウムなどが挙げられる。

導電体層４７２は、導電体層４７１よりも抵抗率が低い導電材料とすることが好ましい、
例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いること
が好ましい。導電体層４７４、４７６も同様である。

導電体層４６１において、導電体層４７１が、酸素の拡散を抑制する機能を持つことによ
り、導電体層４７２が酸化して導電率が低下することを抑制することができる。導電体層
４６２Ａ、４６２Ｂ、４６３についても同様である。

導電体層４７６のように配線を構成する導電体には、銅を用いることが好ましい。一方、
銅は拡散しやすいため、半導体層４４０に拡散することで、ＯＳトランジスタ４００の電
気特性を低下させる場合がある。そこで、導電体層４７６に銅を用いる場合は、絶縁体層
４１２には、銅の透過性が低い酸化アルミニウム、または酸化ハフニウムなどの材料を用
い、銅の拡散を抑えることが好ましい。

導電体層４６９は、導電体層４７１と同様に、不純物または酸素の拡散を抑制する機能を
有する導電性材料を用いることが好ましい。導電体層４７０には導電体層４６９よりも抵
抗率が低い導電性材料を用いる。例えば、導電体層４７０には、チタン、タングステン、
銅、またはアルミニウムを主成分とする導電性材料を用いることができる。

導電体層４６１は、半導体層４４０、および導電体層４６０と重なるように配置する。チ
ャネル幅方向において、導電体層４６１は、金属酸化物層４４２の端部よりも外側に延伸
している端部を有することが好ましい（図１１Ａ参照）。このような構成にすることで、
ゲート（導電体層４６０）の電界とバックゲート（導電体層４６１）の電界とによって、
ＯＳトランジスタ４００のチャネル形成領域を電気的に取り囲むことができる。よって、
ＯＳトランジスタ４００のオン電流を大きくできる。

なお、導電体層４６１、絶縁体層４１２、および絶縁体層４１３は設けなくてもよい場合
がある。その場合、導電体層４６３の一部をバックゲートとして機能させればよい。

絶縁体層４２５には、不純物または酸素の透過を抑制する機能を有する絶縁性材料を用い
るとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい
。これにより、導電体層４６０が酸化するのを抑制することができる。また、絶縁体層４
２５よりも上方からの水または水素などの不純物が、導電体層４６０および絶縁体層４２
２を介して、半導体層４４０に混入することを抑制することができる。

絶縁体層４２６はハードマスクとして機能することが好ましい。絶縁体層４２６を設ける
ことで、導電体層４６０の加工の際、導電体層４６０の側面が概略垂直、具体的には、導
電体層４６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度
以上９５度以下とすることができる。導電体層４６０をこのような形状に加工することで
、次に形成する絶縁体層４２７を所望の形状に形成することができる。

絶縁体層４２６に、水または水素などの不純物、および酸素の透過を抑制する機能を有す
る絶縁性材料を用いることで、バリア層の機能を兼ねてもよい。その場合、絶縁体層４２
５は設けなくてもよい。

絶縁体層４１０、４１２は、上記不純物に対するバリア層として機能することが好ましい
。これにより、基板側からＯＳトランジスタ４００に不純物が混入するのを抑制すること
が好ましい。例えば、絶縁体層４１０として酸化アルミニウムなどを用い、絶縁体層４１
２として窒化シリコンなどを用いることが好ましい。また、絶縁体層４２０の上にバリア
層として機能する絶縁体を設けてもよい。これにより、絶縁体層４２０の上からＯＳトラ
ンジスタ４００に不純物が混入するのを抑制することができる。

これにより、絶縁体層４１０側からＯＳトランジスタ４００に水素、水などの不純物が拡
散することを抑制できる。または、絶縁体層４１６などに含まれる酸素が、絶縁体層４１
０および絶縁体層４１２よりも絶縁層４１０側に拡散することを抑制できる。

絶縁体層４１１、４１３、４２０は層間膜として機能するため、絶縁体層４１０、または
絶縁体層４１２よりも誘電率が低いことが好ましい。誘電率が低い層間膜を設けることで
、配線間に生じる寄生容量を低減することができる。

例えば、絶縁体層４１１、絶縁体層４１３、および絶縁体層４２０として、酸化シリコン
、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タン
タル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（
ＳｒＴｉＯ_３）または（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などの絶縁体を単層または積層
で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビス
マス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、
酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処
理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積
層して用いてもよい。

次に、半導体層４４０について説明を行う。

金属酸化物層４４１および金属酸化物層４４３の伝導帯下端のエネルギーが、金属酸化物
層４４２の伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、
金属酸化物層４４１および金属酸化物層４４３の電子親和力が、金属酸化物層４４２の電
子親和力より小さいことが好ましい。

金属酸化物層４４１、金属酸化物層４４２、および金属酸化物層４４３の接合部において
、伝導帯下端はなだらかに変化することが好ましい。換言すると、金属酸化物層４４１、
金属酸化物層４４２、および金属酸化物層４４３の接合部における伝導帯下端は、連続的
に変化または連続接合することが好ましい。このようにするためには、金属酸化物層４４
１と金属酸化物層４４２との界面、および金属酸化物層４４２と金属酸化物層４４３との
界面において形成される混合層の欠陥準位密度を低くするとよい。

このとき、キャリアの主たる経路は金属酸化物層４４２となる。金属酸化物層４４１、金
属酸化物層４４３を上述の構成とすることで、金属酸化物層４４１と金属酸化物層４４２
との界面、および金属酸化物層４４２と金属酸化物層４４３との界面における欠陥準位密
度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくな
り、ＯＳトランジスタ４００は高いオン電流を得られる。

欠陥準位密度が低い混合層を形成するには、例えば、金属酸化物層４４１と金属酸化物層
４４２、金属酸化物層４４２と酸化物半導体４４３が、酸素以外に共通の金属元素を主成
分とする。金属酸化物層４４２がＩｎ‐Ｇａ‐Ｚｎ酸化物の場合、金属酸化物層４４１お
よび金属酸化物層４４３として、Ｉｎ‐Ｇａ‐Ｚｎ酸化物、Ｇａ‐Ｚｎ酸化物、酸化ガリ
ウムなどを用いことができる。例えば、金属酸化物層４４１―４４３がＩｎ‐Ｇａ‐Ｚｎ
酸化物層である場合、金属酸化物層４４１のＩｎに対するＧａの原子数比が、金属酸化物
層４４２、４４３のＩｎに対するＧａの原子数比より大きいことが好ましい。

図１２に示すように、半導体層４４０は、領域４８０、４８１ａ、４８１ｂ、４８２ａ、
４８２ｂを有する。領域４８０はチャネル形成領域として機能する。領域４８１ａ、４８
１ｂは、ソース領域およびドレイン領域として機能する。領域４８２ａ、４８２ｂは、絶
縁体層４２７と重畳する領域を有する。領域４８２ａ、４８２ｂの少なくとも一方は、導
電体層４６０と重畳する領域を有していてもよい。

領域４８１ａ、４８１ｂは、酸素濃度が低く、低抵抗化された領域である。領域４８０は
領域４８１ａ、４８１ｂよりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である
。領域４８２ａは、領域４８１ａよりも酸素濃度が高く、キャリア密度が低い、かつ領域
４８０よりも酸素濃度が低く、キャリア密度が高い。つまり、領域４８２ａは領域４８１
ａよりも高抵抗であり、領域４８０よりも低抵抗である。領域４８２ｂについても、領域
４８２ａと同様である。

領域４８２ａ、４８２ｂを設けることで、ソース領域およびドレイン領域として機能する
領域４８１ａ、４８１ｂと、チャネルが形成される領域４８０との間に高抵抗領域が形成
されないため、トランジスタのオン電流、および移動度を大きくすることができる。また
、領域４８２ａ、４８２ｂを有することで、チャネル長方向において、領域４８１ａ、４
８１ｂはそれぞれゲート（導電体層４６０）と重ならないため、ゲートの寄生容量を低減
。また、領域４８２ａ、４８２ｂを有することで、非導通時のリーク電流を小さくするこ
とができる。

図１２では、各領域の境界を、半導体層４４０の上面に対して略垂直に表示しているが、
これに限定されない。また、半導体層４４０において、各領域の境界は明確に検出するこ
とが困難な場合がある。各領域内で検出される金属元素、並びに水素、および窒素などの
不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グ
ラデーションともいう。）していてもよい。つまり、チャネル形成領域に近い領域である
ほど、金属元素、並びに水素、および窒素などの不純物元素の濃度が減少していればよい
。

半導体層４４０を選択的に低抵抗化することで、半導体層４４０の各領域に所望の機能を
付与することができる。つまり、回路設計の要求を満たすＯＳトランジスタ４００を提供
することができる。

半導体層４４０を選択的に低抵抗化するには、導電性を高める金属元素、および不純物の
少なくとも一を所定の領域に添加すればよい。例えば、導電性を高める金属元素としては
、アルミニウム、チタン、タンタル、タングステン、クロムなどがある。不純物としては
、酸素欠損を形成する元素、または酸素欠損に捕獲される元素などがあり、具体的には、
水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス元素（代表的には、アル
ゴン）等が挙げられる。

領域４８１ａ、４８１ｂの、導電性を高める金属元素、酸素欠損を形成する元素、または
酸素欠損に捕獲される元素の含有率を高くすることで、領域４８１ａ、４８１ｂのキャリ
ア密度を高くし、低抵抗化を図ることができる。

領域４８１ａ、４８１ｂを低抵抗化するために、例えば、領域４８１ａ、４８１ｂに接し
て、金属含有膜（以下、金属含有膜と呼ぶ）を成膜するとよい。絶縁体層４２７を形成し
た後に、金属含有膜を形成することが好ましい。

つまり、半導体層４４０に低抵抗領域を形成する際に、ゲート電極として機能する導電体
層４６０、および絶縁体層４２７をマスクとすることで、自己整合的に半導体層４４０は
低抵抗化する。そのため、複数のＯＳトランジスタ４００を同時に形成する場合、トラン
ジスタ間の電気特性バラつきを小さくすることができる。例えば、導電体層４６０の幅を
最小加工寸法とすることが可能であり、ＯＳトランジスタ４００微細化される。

金属含有膜としては、金属膜、金属元素を含む酸化膜、金属元素を含む窒化膜などがある
。上記金属含有膜の厚さは、例えば、１０ｎｍ以上２００ｎｍ以下とするとよい。金属元
素を有する膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬ
Ｄ法などを用いて行うことができる。

半導体層４４０と金属含有膜とが接することにより、当該金属元素を有する膜の成分と、
半導体層４４０の成分とが、金属化合物を形成し、領域４８１ａ、４８１ｂとなり、低抵
抗化する。また、半導体層４４０と当該金属元素を有する膜との界面、または当該界面近
傍に位置する半導体層４４０中の酸素の一部が層４４７Ａ、４４７Ｂに吸収され、半導体
層４４０に酸素欠損を形成し、低抵抗化し、領域４８１ａ、４８１ｂを形成する場合があ
る。

また、半導体層４４０と金属含有膜とが接した状態で、窒素を含む雰囲気下において熱処
理を行うとよい。当該熱処理により、当該金属元素を有する膜から、当該金属元素を有す
る膜の成分である金属元素が半導体層４４０へ、または半導体層４４０の成分である金属
元素が当該金属元素を有する膜へと、拡散し、半導体層４４０と、当該金属元素を有する
膜とが金属化合物を形成し、低抵抗化する。このようにして、半導体層４４０と当該金属
元素を有する膜との間に層４４７Ａ、４４７Ｂが形成される。なお、その際、半導体層４
４０の金属元素と、当該金属元素を有する膜の金属元素とが、合金化してもよい。従って
、層４４７Ａ、４４７Ｂは合金を含む場合がある。当該合金は、比較的安定な状態であり
、ＯＳトランジスタ４００の信頼性を劣化しない。

上記熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以
下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、熱処理は、窒素ま
たは不活性ガス雰囲気で行う。また、熱処理は減圧状態で行ってもよい。また、窒素また
は不活性ガス雰囲気で加熱処理した後に、酸化性ガスを含む雰囲気で加熱処理を行っても
よい。

また、半導体層４４０中の水素は、領域４８１ａ、４８１ｂに拡散し、領域４８１ａ、４
８１ｂに存在する酸素欠損の中に入った場合、比較的安定な状態となる。領域４８０に存
在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、領
域４８１ａ、４８１ｂに拡散し、領域４８１ａ、４８１ｂに存在する酸素欠損の中に入り
、比較的安定な状態となる。従って、熱処理によって、領域４８１ａ、４８１ｂはより低
抵抗化し、領域４８０は高純度化（水、水素などの不純物の低減）し、より高抵抗化する
。

領域４８０、４８２ａ、４８２ｂは、導電体層４６０、および絶縁体層４２７を存在する
ことで、金属元素の添加が抑制される。また、領域４８０、４８２ａ、４８２ｂにおいて
、半導体層４４０中の酸素原子が、上述した金属含有膜へ吸収されることが抑制される。

領域４８１ａの酸素が吸収されることで、これら領域４８１ａに酸素欠損が生じる場合が
ある。半導体層４４０中の水素が、当該酸素欠損に入ることで、領域４８１ａのキャリア
密度は増加する。従って、領域４８１ａは、低抵抗化される。領域４８１ｂ、４８２ａ、
４８２ｂも低抵抗化される場合がある。

金属含有膜が水素を吸収する特性を有する場合、上記熱処理において、半導体層４４０中
の水素は、当該膜へと吸収される。従って、半導体層４４０中の不純物である水素を低減
することができる。金属含有膜は、後にエッチングにより除去されるので、半導体層４４
０から吸収した水素の大部分は除去される。

ＯＳトランジスタは、チャネル形成領域に不純物及び酸素欠損が存在すると、電気特性が
変動しやすく、信頼性低下する場合がある。また、チャネル形成領域に酸素欠損が含まれ
ていると、ＯＳトランジスタはノーマリーオン特性となりやすい。従って、チャネルが形
成される領域４８０中の酸素欠損はできる限り低減されていることが好ましい。

絶縁体層４２７は、化学量論的組成を満たす酸素よりも多くの酸素（過剰酸素ともいう。
）を含む絶縁体であることが好ましい。絶縁体層４２７が有する過剰酸素が領域４８０に
拡散することで、領域４８０の酸素欠損を低減し、領域４８０を高抵抗化することができ
る。

絶縁体層４２７に過剰酸素領域を設けるには、絶縁体層４２７に接する絶縁体層４１８と
して、酸化物を、スパッタリング法により成膜するとよい。酸化物の成膜にスパッタリン
グ法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することがで
きる。スパッタリング法を用いる場合は、例えば、対向ターゲット型のスパッタリング装
置を用いて成膜することが好ましい。対向ターゲット型のスパッタリング装置は、対向す
るターゲット間の高電界領域に被成膜面が晒されることなく成膜できるので、被成膜面が
プラズマによる損傷を受けにくく成膜することができるので、絶縁体層４１８となる絶縁
体の成膜時に半導体層４４０への成膜ダメージを小さくすることができるので好ましい。
対向ターゲット型のスパッタリング装置を用いた成膜法を、ＶＤＳＰ（ＶａｐｏｒＤｅ
ｐｏｓｉｔｉｏｎＳＰ）（登録商標）と呼ぶことができる。

なお、絶縁体層４２７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を
有する酸化シリコンを用いることが好ましい。酸化窒化シリコンなどの材料は、過剰酸素
領域を形成されやすい傾向がある。一方、上述の酸化窒化シリコンなどの材料と比較して
、スパッタリング法を用いた酸化膜を半導体層４４０上に形成したとしても、半導体層４
４０には、過剰酸素領域が形成しにくいという傾向がある。従って、過剰酸素領域を有す
る絶縁体層４２７を領域４８０の周辺に設けることで、領域４８０へ、絶縁体層４２７の
過剰酸素を効果的に供給することができる。

半導体層４４０の酸素欠損を低減するため、絶縁体層４１６、絶縁体層４２２も絶縁体層
４２７と同様、化学量論的組成を満たす酸素よりも多くの酸素過剰領域を有することが好
ましい。

絶縁体層４１６が、過剰酸素領域を有する場合、絶縁体層４１５は、酸素（例えば、酸素
原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過し
にくい。）ことが好ましい。絶縁体層４１５が、酸素の拡散を抑制する機能を有すること
で、絶縁体層４１６が有する過剰酸素領域の酸素は、絶縁体層４１４側へ拡散することな
く、効率よく半導体層４４０へ供給することができる。また、導電体層４６１が、絶縁体
層４１６が有する過剰酸素領域の酸素と反応することを抑制することができる。

絶縁体層４１５は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジ
ルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３
）または（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などのいわゆるｈｉｇｈ‐ｋ材料を含む絶縁
体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が
進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲー
ト絶縁体として機能する絶縁体にｈｉｇｈ‐ｋ材料を用いることで、物理膜厚を保ちなが
ら、トランジスタ動作時のゲート電位の低減が可能となる。

特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい
。）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶
縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶
縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む
酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用い
て絶縁体層４１５を形成した場合、絶縁体層４１５は、半導体層４４０からの酸素の放出
や、ＯＳトランジスタ４００の周辺部から半導体層４４０への水素等の不純物の混入を抑
制する層として機能する。

または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウ
ム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸
化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。上記
の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい
。

絶縁体層４１８も絶縁体層４１５と同様に酸素の拡散を抑制する機能を有することが好ま
しい。なお、絶縁体層４１８は、酸化アルミニウムを用いることが好ましい。酸化アルミ
ニウムは、半導体層４４０と近接した状態で、熱処理を行うことで、半導体層４４０中の
水素を引き抜く場合がある。なお、半導体層４４０と、酸化アルミニウムとの間に層４４
７Ａ、４４７Ｂが設けられている場合、層４４７Ａ、４４７Ｂ中の水素を酸化アルミニウ
ムが吸収し、水素が低減された層４４７Ａ、４４７Ｂは、半導体層４４０中の水素を吸収
する場合がある。従って、半導体層４４０中の水素濃度を低減することができる。また、
絶縁体層４１８と、半導体層４４０とを近接した状態で熱処理を行うことで、絶縁体層４
１８から半導体層４４０、絶縁体層４１６に酸素を供給できる場合がある。

（ＯＳトランジスタの他の構成例）
図１３にＯＳトランジスタのチャネル長方向の部分拡大図を示す。図１３に示すＯＳトラ
ンジスタ４０２は、ＯＳトランジスタ４００の変形例であり、絶縁体層４２７に代えて絶
縁体層４２９が設けられている。なお、その他の構成については、図１０乃至図１２の説
明を援用する。

絶縁体層４２９は、不純物または酸素の透過を抑制する機能をもつ絶縁物であることが
好ましい。つまり、絶縁体層４２９は、ゲート電極およびゲート絶縁体の側面を保護する
サイドバリアとして機能する。絶縁体層４２９で絶縁体層４２２、金属酸化物層４４４、
および導電体層４６０の側面を覆うことができる。従って、絶縁体層４２２、および金属
酸化物層４４４の端部などから半導体層４４０に水素、水などの不純物が混入するのを抑
制することができる。そのため、半導体層４４０と絶縁体層４２２との界面における酸素
欠損の形成が抑制され、ＯＳトランジスタ４０２の信頼性を向上させることができる。

例えば、絶縁体層４２９はＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法を用いる
ことで、緻密な薄膜を成膜することができる。絶縁体層４２９は、例えば、酸化アルミニ
ウム、または酸化ハフニウムなどを用いることが好ましい。絶縁体層４２９として、ＡＬ
Ｄ法を用いて酸化アルミニウムを設ける場合、絶縁体層４２９の膜厚は、０．５ｎｍ以上
３．０ｎｍ以下とすることが好ましい。

１１、１１＿１、１１＿２、１１＿３、１１＿４：メモリセル、
１００：記憶装置、１０５：制御回路、１１１：行デコーダ、１１２：行ドライバ
、１１６：列デコーダ、１１７：ソース線ドライバ、１１８：入出力（Ｉ／Ｏ）回路
、１１９：ローカルビット線選択回路、
１２０、１５０、１９０：メモリセルアレイ、１２２、１５２、１９２：ＮＡＮＤセル
アレイ、１２４、１５４：回路部、１２６、１５６：グローバルビット線部、１３
０：メモリストリング、
１４０、１４５：ビット線分割回路、
１４１、１４１ａ、１４１ｂ、１４１ｃ、１４１ｄ：回路、
１４２ａ、１４２ｂ：ソースフォロワ回路、
１７０：ＡＮＤ回路、１７１：ＯＲ回路、１７３：チャージポンプ回路、１７５：
ブートストラップ回路、
ＭＴ１：メモリトランジスタ、ＳＴ１、ＳＴ２：選択トランジスタ、
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４：ワード線、
ＳＬ：ソース線、ＳＧＤ、ＳＧＳ：選択ゲート線、
ＢＬ：ビット線、
ＧＢＬ：グローバルビット線、
ＬＢＬ、ＬＢＬａ、ＬＢＬｂ、ＬＢＬｃ、ＬＢＬｄ：ローカルビット線、
ＧＷＥａ、ＧＷＥｂ、ＧＷＥｃ、ＧＷＥｄ：書込み制御線、
ＧＲＥａ、ＧＲＥｂ、ＧＲＥｃ、ＧＲＥｄ：読出し制御線、
ＲＢＩａ、ＲＢＩｂ、ＲＢＩｃ、ＲＢＩｄ：バイアス制御線
Ａ０、Ａ１、Ａ２、Ａ３、ＯＵＴ、ＰＲＥ、ＰＲＥＢ、Ｙ：ノード、Ｃ５１、Ｃ５３：
容量素子、Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ４０、Ｍ４１、Ｍ４２、Ｍ４５、Ｍ４
６、Ｍ４７、Ｍ４８、Ｍ５１、Ｍ５２、Ｍ５３：トランジスタ、

Claims

メモリセルアレイを有する記憶装置であって、
グローバルビット線あたり第１ローカルビット線乃至第Ｍ（Ｍは２以上の整数）ローカルビット線が設けられ、
前記第１ローカルビット線乃至前記第Ｍローカルビット線には、第１回路乃至第Ｍ回路がそれぞれ電気的に接続され、
第ｋ（ｋは１乃至Ｍの整数）回路は、前記第ｋローカルビット線と前記グローバルビット線との導通を制御する第１トランジスタと、前記第ｋローカルビット線の電流を増幅して前記グローバルビット線に出力するバッファアンプとを有し、
前記バッファアンプは、第２トランジスタ乃至第４トランジスタを有し、
前記第２トランジスタのソースまたはドレインの一方は、第１電源線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの他方は、前記第３トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２トランジスタのソースまたはドレインの他方は、前記グローバルビット線と電気的に接続され、
前記第３トランジスタのソースまたはドレインの他方は、前記第４トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第４トランジスタのソースまたはドレインの他方は、第２電源線と電気的に接続され、
前記第ｋ回路の前記第３トランジスタのゲートは、前記第ｋローカルビット線と電気的に接続され、
前記第１回路乃至前記第Ｍ回路は、前記メモリセルアレイが有するＮＡＮＤセルアレイ上に積層されている記憶装置。