JP4648093B2 - 光伝送装置および集積回路装置 - Google Patents

Description

本発明は、光伝送装置およびに集積回路装置に関し、更に詳しくは、複数の光変調器を含む光変調部、または外部光伝送路から受信した多値変調光信号を電気的な複数の高速直列デジタル信号列に変換して出力する光復調部を備えた光伝送装置、および該光伝送装置に適用される集積回路装置に関する。

近年、多重化波長数の増加と光信号変調速度の高速化によって、一本の光ファイバで伝送可能な情報量（伝送容量）が増大してきた。しかしながら、光ファイバの伝送容量は、略１０Ｔｂｉｔ／ｓ（テラビット／秒）で限界に達した感があり、ここ数年は停滞を続けている。その理由は、光伝送で使用可能な波長帯域が、光ファイバアンプの波長帯域(Ｃ、Ｌ、Ｓバンドを合わせて約８０ｎｍ＝１０ＴＨｚ相当)の制約によって限界に達し、多重化波長数の増加の余地がなくなったからである。このような状況から、光伝送容量を増加させるためには、信号変調方式の工夫によって周波数帯域の利用効率を向上させ、限られた周波数帯域により多くの光信号を詰めることが必須となってきている。

１９６０年代以降、無線通信では、多値変調技術の応用によって、周波数利用効率が１０を越えるような高効率の信号伝送が可能となっている。無線通信で有効な多値変調は、光ファイバを媒体とする信号伝送でも有望な技術と考えられるため、従来から多くの検討がなされてきた。

例えば、非特許文献１には、４値位相変調を行うＱＰＳＫ（Quadrature Phase Shift Keying）方式が報告され、非特許文献２には、４値振幅変調と４値位相変調とを組み合わせた１６値の振幅・位相変調が報告されている。また、光信号の位相と振幅を同時に理想的に変調することによって、従来よりも更に長距離の光伝送を可能にする方式として、例えば、デュオバイナリ変調やＤＰＳＫ（Differential PSK）変調などが提案されている。

図２３は、従来の２値強度変調光送信器１４０の基本的な構成例を示す。
２値強度変調光送信器は、例えば、それぞれが３Gbit/sの電気的低速デジタル信号をＸＡＵＩ形式で転送する１６ビット並列の信号入力端子１０１を備えている。入力端子１０１から供給された電気的な低速並列デジタル信号は、並列エラスティックバッファ（ＥＢ）回路１０２に入力され、互いのタイミングを一致させて、多重化回路１４１に出力される。多重化回路１４１は、３Gbit/s×１６、総計４８Gbit/sのデジタルデータを時間多重し、フレーム形式をＸＡＵＩからＳＯＮＥＴに変換処理する。ＳＯＮＥＴ信号は、４０Gbit/sの高速直列デジタル信号として、多重化回路１４１から伝送路１０７に出力される。

上記高速直列デジタル信号は、適宜増幅された後、光ファイバ伝送路に結合された光強度変調器、例えば、リチウムナイオベイト型の光強度変調器１１０に供給される。光強度変調器１１０には、光ファイバの信号源となる半導体レーザ（ＬＤ）１０８からの出力光が光ファイバ接続線１１１−１を介して入力されている。半導体レーザ１０８からの出力光は、光強度変調器１１０によって２値のＯＮ／ＯＦＦ強度変調を受けた後、光ファイバ接続線１１１−２を介して出力光ファイバ１１２に出力光１１３として出力される。

図２４は、図２３に示した並列エラスティックバッファ回路１０２の構成を示す。
入力端子１０１に接続された１６本の信号線１０１から供給された３Gbit/sのデジタル信号ｄ０〜ｄ１５は、それぞれが１０ビットのメモリ容量をもつＦＩＦＯ（FIRST IN FIRST OUT）回路１４２−１〜１４２−１６に入力される。これらのＦＩＦＯ回路からは、互いにタイミング調整された状態で、電気的デジタル信号（ｄ０〜ｄ１５）が出力信号線に並列的に出力される。

図２５は、従来の２値強度変調光受信器１５０の基本的な構成例を示す。
入力光ファイバ１５２から入力されたＳＯＮＥＴ形式の４０Gbit/s入力光信号１５１は、光ファイバ接続線１１１を介してフォトダイオード１５３に入力される。入力光信号は、フォトダイオード１５３で電気的デジタル信号に変換した後、クロック抽出・識別回路（ＣＤＲ）１５４に入力され、高速直列デジタル信号に変換される。ＣＤＲ１５４の出力信号は、伝送路１０７を介して分離回路（ＤＥＭＵＸ）１５５に入力され、３Ｇbit/s×１６のＸＡＵＩ形式の信号に変換した後、低速並列デジタル信号として出力端子１５６に出力される。

非特許文献３は、図２３に示した１０１、１０２、１４１に相当する要素を搭載した集積回路（ＩＣ）を提案している。非特許文献３のＩＣは、最終出力が２．４Gbit/sのデジタル信号となっており、端子１０１に相当する４本の信号線に、それぞれ６２２Mbit/sのデジタル信号が入力されている。これらの入力信号は、エラスティックバッファ回路１０２に相当するエラスティックストア回路によってタイミングを合わせた後、４：１のＭＵＸ回路で２．４Gbit/sの高速直列デジタル信号に変換して、出力端子に出力されている。

非特許文献３に記載されたエラスティックストア回路は、１０ビット長のメモリ容量を有し、リセット信号の立ち上り直後のタイミングで、４本の低速信号データが同一タイミングで出力されるように設定されている。また、その後のデータタイミングのずれが±７．５ｎＳ（±４．７ビット）以内であれば、上記タイミングを自動的に維持する低速信号のスキュー吸収機能を備えている。また、非特許文献４は、デュオバイナリ形式の光変調用ＩＣの試作例として、低速回路で構成したプリコーダ（precoder）について報告している。

R. A. Griffin, et. al., "10Gb/s Optical Differential Quadrature Phase Shift Key (DQPSK) Transmission using GaAs/AlGaAs Integration," OFC 2002, Paper PD-FD6, 2003. Kenro Sekine, Nobuhiko Kikuchi, Shinya Sasaki, Shigenori Hayase and Chie Hasegawa, "Proposal and Demonstration of 10-Gsymbol/sec 16-ary (40 Gbit/s) Optical Modulation / Demodulation Scheme," Paper We3.4.5, ECOC 2004. ＭＡＸＩＭ社 ＭＡＸ３８３１／ＭＡＸ３８３２ ＋３．３Ｖ、２．５Ｇｂｐｓ、ＳＤＨ、ＳＯＮＥＴ、４チャネル相互接続マルチプレクサ／デマルチプレクサＩＣ、クロック発生器付 １９−１５３４；Ｒｅｖ１；１０／９９ Mikio Yoneyama, Kazushige Yonenaga, Yoshiaki Kisaka, and Yutaka Miyamoto, "Differential Precoder IC Modules for 20- and 40-Gbit/s Optical Duobinary Transmission Systems," IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES, VOL. 47, NO. 12, December 1999.

光ファイバで使用可能な多重化波長数が限られた状態で、光伝送容量を増加させるためには、例えば、図２３に示した並列エラスティックバッファ（ＥＢ）回路１０２と多重化回路１４１とからなる電気的な送信信号回路を複数組用意し、これら複数の送信信号回路から出力される高速直列デジタル信号を光伝送路（光ファイバ）に結合された複数の光変調器に並列的に供給することによって、光信号の振幅や位相を複数の情報信号で同時に変調する多値光変調送信器を実現し、光伝送路上の限られた周波数帯域により多くの光信号を詰め込む必要がある。

例えば、送信デジタル信号を直並列変換して、第１ビット〜第Ｎビットを第１のＥＢ回路に並列的に入力し、これに続く第Ｎ＋１ビット〜第２Ｎビットを第２のＥＢ回路に並列的に入力した場合を想定する。第１、第２のＥＢ回路で各ビットの出力タイミングを合わせることによって、第１ＥＢ回路に接続された第１の多重化回路が第１光変調器に供給する第１デジタル信号列（第１ビット〜第Ｎビット）と、第２ＥＢ回路に接続された第２の多重化回路が第２光変調器に供給する第２デジタル信号列（第Ｎ＋１ビット〜第２Ｎビット）とを互いに同期させることができる。ここで重要なことは、第１、第２光変調器で多値変調された光信号から、受信器側が、第１ビット〜第Ｎビットに連続する形で第（Ｎ＋１）ビット〜第２Ｎビットを正しく再生できるか否かである。

例えば、上記第１、第２の光変調器が内部光伝送路に縦続配列されていた場合、第２光変調器で変調されて直ちに出力光ファイバに至る第２デジタル信号列と、第１光変調器で変調されてから第２の光変調器を通過して出力光ファイバに至る第１デジタル信号列とでは、多重化回路から出力光ファイバ迄の経路長が相違しているため、第１、第２の多重化回路から位相を揃えて第１、第２のデジタル信号列を出力したとしても、出力光ファイバに現れた多値変調光では、第１、第２のデジタル信号列に位相差が発生する。従って、このように別々の光変調器を経た複数列の送信デジタル信号を同一出力光ファイバ上に多重化する多値光変調方式の光伝送装置では、内部光伝送路を含めて各デジタル信号経路での信号伝播時間を一致させる必要がある。

具体的に言えば、多値光変調送信器では、短い信号経路を通過する送信デジタル信号列が、長い信号経路を通過する送信デジタル信号列よりも幾分遅れて光変調部に供給され、光変調された複数列のデジタル信号が出力光ファイバに同位相で到達するように、信号経路毎の遅延量を調整する機能が必要となる。同様に、外部光伝送路から受信した多値変調光信号が電気的な複数の高速直列デジタル信号列に変換され、復号器に向かう複数の信号経路に並列的に出力される多値光変調受信器においても、信号経路毎の遅延量を調整する機能が望まれる。

然るに、上述した非特許文献１〜４は、一連の送信データ（デジタル信号）を複数の光変調器で多値光変調する際に問題となる信号経路間の遅延量調整について、実用的な解決手段を示していない。また、多値変調が適用される無線通信の分野にも、上述した光伝送装置で問題となる信号経路間の遅延量調整に役立つ解決手段は見当たらない。

本発明の目的は、一連の送信データを複数の光変調器で多値光変調する場合に遭遇する信号経路間での遅延時間差の問題を効果的に解決した光伝送装置を提供することにある。
本発明の他の目的は、多値光変調部に高速直列デジタル信号列を供給する複数の信号経路間の遅延時間差を高速直列デジタル信号のビット単位、もしくはビット時間の整数分の１の時間単位で調整可能にした光伝送装置を提供することにある。
本発明の他の目的は、外部光伝送路から受信した多値変調光信号を電気的な複数の高速直列デジタル信号列に変換して複数の信号経路に並列的に出力する光復調部と、上記複数の信号経路に接続された少なくとも１つの復号器を備えた光伝送装置において、信号経路間の遅延時間差を高速直列デジタル信号のビット単位で調整可能にした光伝送装置を提供することにある。
本発明の更に他の目的は、符号器または復号器に接続された複数のデジタル信号経路における信号遅延量を予め指定された遅延制御量に従って制御可能にした光伝送装置用の集積回路装置を提供することにある。

上記目的を達成するため、本発明による光伝送装置は、信号遅延を必要とする信号経路に、Ｎビット（Ｎは複数）並列で受信した低速デジタル信号を高速直列デジタル信号列のビット時間単位、もしくはビット時間の整数分の１の時間単位で遅延制御する遅延制御バッファ回路を設けたことを特徴とする。

本発明は、例えば、内部光伝送路に結合された複数の光変調器を含む光変調部と、上記光変調部に供給すべき複数の高速直列デジタル信号列を発生する電気回路部とからなる送信器を備えた光伝送装置において、上記電気回路部が、それぞれがＮビット並列で低速デジタル信号を転送する複数の並列信号路と、それぞれ上記並列信号路のうちの１つからＮビット並列で受信した低速デジタル信号を上記光変調部に供給すべき高速直列デジタル信号列に変換して出力する複数の多重化回路と、上記並列信号路のうちの少なくとも１つに挿入された遅延制御バッファ回路とを有し、上記遅延制御バッファ回路が、Ｎビット並列で受信した低速デジタル信号を高速直列デジタル信号列のビット時間単位、もしくはビット時間の整数分の１の時間単位で遅延制御して、該並列信号路に出力することを特徴とする。この場合、各並列信号路には、多値光変調に適合した各種符号器によって符号化された送信データが、Ｎビット並列の低速デジタル信号として供給される。

また、本発明は、例えば、外部光伝送路から受信した多値変調光信号を電気的な複数の高速直列デジタル信号列に変換して出力する光復調部と、上記光復調部から受信した複数の高速直列デジタル信号列を複数の低速デジタル信号列に変換して出力する電気回路部とからなる受信器を備えた光伝送装置において、上記電気回路部が、それぞれがＮビット並列でデジタル信号を転送する複数の並列信号路と、それぞれが高速直列デジタル信号列をＮビット並列の低速デジタル信号に変換して、上記並列信号路に出力する複数の分離回路と、上記並列信号路のうちの少なくとも１つにおいて、Ｎビット並列で受信した低速デジタル信号を高速直列デジタル信号列のビット時間単位、もしくはビット時間の整数分の１の時間単位で遅延制御して出力する遅延制御バッファ回路と、上記並列信号路から受信したＮビット並列の複数の低速デジタル信号を符号形式の異なる低速並列デジタル信号列に変換する少なくとも１つの復号器とからなることを特徴とする。

更に詳述すると、上記遅延制御バッファ回路は、Ｎビット並列で受信した低速デジタル信号を論理的に直列に配列されたデータとして一時的に蓄積し、予め指定された遅延制御量に応じて選択されたビット位置から始まるＮビットデータを前記並列信号路に低速デジタル信号として出力することによって、高速直列デジタル信号列のビット時間単位、もしくはビット時間の整数分の１の時間単位での遅延制御を実現する。

本発明の１実施例では、上記遅延制御バッファ回路は、Ｎビット並列で受信したデジタルデータを一時的に蓄積するためのメモリと、受信したＮビット並列データの書き込みアドレスを発生する書き込みアドレス発生器と、予め指定された遅延制御量を記憶するレジスタと、上記書き込みアドレス発生器から出力された書き込みアドレスと上記レジスタに記憶された遅延制御量とに基づいて、前記並列信号路に出力すべきＮビットデータの読み出しアドレスを生成する読み出しアドレス発生器とを備える。

本発明による光伝送装置の１つの特徴は、上記並列信号路のうちの少なくとも１つにおいて、Ｎビット並列の低速デジタル信号の遅延量を高速直列デジタル信号列のビット時間単位、もしくはビット時間の整数分の１の時間単位で制御し、高速直列デジタル信号列の１ビット時間以内の遅延量を上記多重化回路から出力される高速直列デジタル信号列の各ビットの出力タイミング制御によって微調整する遅延制御部を備えたことにある。この場合、ビット時間単位で遅延量制御は、上述した遅延制御バッファ回路で実現できる。

また、１ビット時間以内の遅延量制御は、例えば、特定の多重化回路に供給されるクロック信号の位相を予め指定された制御量に応じて調整する遅延量微調整部を設け、各多重化回路に、供給されたクロック信号に応じた所定のタイミングで高速直列デジタル信号列の各ビットを出力させることによって実現できる。遅延制御バッファ回路は、その動作速度を速めることによって、遅延精度をビット時間の整数分の１に精密化できるため、遅延量微調整部がなくても、高速直列デジタル信号列の１ビット時間以内の遅延調整が可能である。

本発明による光伝送装置の他の１つの特徴は、上記遅延制御バッファ回路が複数の並列信号路に設けられ、上記電気回路部が、各並列信号路と対応して遅延制御量を記憶するメモリと、上記メモリに記憶された遅延制御量を各遅延制御バッファ回路に設定する制御部と有することにある。遅延制御バッファ回路と遅延量微調整部とを備えた光伝送装置の場合、上記メモリに、各並列信号路と対応して遅延制御量とクロック位相制御量とを記憶しておき、該メモリに記憶された遅延制御量とクロック位相制御量を各遅延制御バッファ回路と遅延量微調整部に設定すればよい。

本発明によれば、遅延制御バッファ回路の採用によって、光送信器用符号器と出力光ファイバとの間に存在する信号経路の信号遅延量を高速直列デジタル信号列のビット長単位で電気的に制御できるため、一連の送信データを信号経路の異なる複数列のデジタル信号列に分けて多値光変調した場合でも、信号経路終端での各デジタル信号列の位相を揃えることができる。また、遅延制御バッファ回路の動作速度を高速化した場合、または信号経路に遅延量微調整部を備えた場合、高速直列デジタル信号列の１ビット長以内の遅延量まで正確に調整できる。
本発明によれば、遅延制御バッファ回路の採用によって、入力光ファイバと光受信器用復号器との間に存在する信号経路の信号遅延量も電気的に制御できるため、多値光変調された複数列のデジタル信号列から一連の送信データを容易に再生できる。

以下、本発明の実施例について、図面を参照して説明する。

図１は、本発明の第１実施例の光伝送装置に適用される光送信器の構成を示す。
ここに示した光送器１００は、符号化方式の異なる２つの符号器１０３、１０４を備えている。符号器１０３は、４値位相変調用並列符号器（ＰＳＫ符号器）、符号器１０４は、４値強度変調用並列符号器（ＡＳＫ符号器）である。

光変調部は、２つの光位相変調器１０９−１、１０９−２と、１つの光強度変調器１１０とからなっている。半導体レーザ１０８から発生した光信号は、ＰＳＫ符号器１０３と対応付けられた２つの光位相変調器１０９−１と１０９−２による４値位相変調と、ＡＳＫ符号器１０４と対応付けられた光強度変調器１１０による４値強度変調とを受けて、１６値の光位相・強度変調信号１１３として出力光ファイバ１１２に送出される。

本実施例の特徴は、ＰＳＫ符号器１０３およびＡＳＫ符号器１０４から出力光ファイバ１１２に向かう複数の信号経路（破線１１４−１〜１１４−３）の途中に、遅延時間調整のための遅延制御バッファ回路１０５−２〜１０５−４を配置することによって、最終の光変調器、図示した例では、光強度変調器１１０を通過した時、経路を異にする複数の送信信号が同期するようにしたことにある。図４、図５を参照して後述するように、遅延制御バッファ回路１０５−２〜１０５−４によって、各経路の出力信号は、高速光信号のビットオーダ、例えば、１０Gbit/sの光信号の場合は１００ピコ秒以下の精度でタイミング調整される。

光送信器１００は、符号器１０３、１０４の前段に４個の並列バッファ（エラスティックバッファ）回路１０２−１〜１０２−４を有し、これらのバッファ回路には、それぞれ並列入力端子１０１−１〜１０１−４を介して、４系列の低速並列デジタルデータ信号が並列的に入力されている。各並列バッファ回路１０２−１〜１０２−４は、図２３、図２４で説明した従来の光送信器が備える並列エラスティックバッファ回路１０２と同様、並列入力されたデジタルデータ信号の出力タイミングを互いに一致させる。

並列バッファ回路１０２−１、１０２−２から並列信号路１１５−１、１１５−２に出力されたデジタル信号は、４値位相変調用並列符号器１０３に入力され、並列バッファ回路１０２−３、１０２−４から並列信号路１１５−３、１１５−４に出力されたデジタル信号は、４値強度変調用並列符号器１０４に入力される。

ここで、図２を参照して、４値位相変調用の符号化について説明する。
図１に示した実施例では、光位相変調器１０９−１による振幅πの２値位相変調に、光位相変調器１０９−２による振幅π／２の２値位相変調が重畳され、これら２つの位相変調の加算結果として、光伝送路上で振幅０、π／２、π、３π／２の４値の光位相変調が行われている。

振幅π／２の位相変調を受けるデータをｂ１、振幅πの位相変調を受けるデータをｂ２とし、光信号の初期位相角をπ／４とすると、４つの位相状態は、例えば、図２（Ａ）に示すように、位相角φ＝π／４、３π／４、５π／４、７π／４の４つの異なる点として位相空間にプロットされる。これらの点は、位相角の順に、（ｂ１、ｂ２）＝（０、０）、（０、１）、（１、０）、（１、１）のデジタルデータに対応する。

一般に、４値位相変調信号を受信する場合、受信光信号を１ビット遅延光信号と干渉させて検出する差動受信方式、もしくは、受信光信号を同相成分と直交成分に分離して検出するダイバーシティ受信が用いられる。この場合、受信器の内部でデータパターン変化や誤り伝播が発生しないように、送信側で事前に送信データの符号化が行われる。

最も簡単なダイバーシティ受信を例にとって説明すると、図１（Ａ）の位相角配置では、データｂ２の値は、直交成分の正、負の判定から問題なく復号できる。一方、データｂ１の値は、同相成分だけでは判定できないため、データｂ２が「１」の場合と「０」の場合の２つに分けて判定する必要がある。しかしながら、雑音によってデータｂ２の値に誤りが発生すると、データｂ１の値も間違って判定される。これを誤り伝播と呼ぶ。

誤り伝播を防ぐためは、予め送信側で送信データにグレイ符号化という論理演算を施すことによって、位相変調結果が図２（Ｂ）のような状態配置になるように変換しておく。図２（Ｂ）の状態配置によれば、データｂ２の値は、直交成分の正、負によって判定でき、データｂ１の値も、データｂ２の値に依存することなく、同相成分の正、負によって判定できるため、誤り伝播を防止することが可能となる。

図３（Ａ）は、２ビット直列デジタル信号に適用されるグレイ符号器の構成図、図３（Ｂ）は、上記グレイ符号器の機能を表す真理値表を示す。
グレイ符号器に入力される２ビットの直列データ「i０」と「ｉ１」は、図２（Ａ）で説明したデータｂ１、ｂ２に相当する。グレイ符号器では、図３（Ｂ）の真理値表から明らかなように、上位入力ビット「i１」の値がそのまま、上位出力ビット「ｏ１（ｂ２）」として出力される。一方、下位出力ビット「ｏ０（ｂ１）」は、上位入力ビット「ｉ１」の値によって変化する。「ｉ１」＝０の場合は、下位入力ビット「i０」の値がそのまま下位出力ビット「ｏ０」となり、「ｉ１」＝１の場合は、下位入力ビット「i０」の反転値が「ｏ０」として出力される。

図３（Ｃ）は、図１の光送信器に適用される４値位相変調用並列符号器（ＰＳＫ符号器）１０３の構成を示す。ここに示したＰＳＫ符号器１０３では、図３（Ａ）に示した構成のグレイ符号器が４個（１２６−０〜１２６−３）使用され、並列信号路１１５−１と１１５−２から、それぞれ４ビット（ｄ０〜ｄ３）並列の送信データが入力されている。

送信データの第ｊビットｄｊ（ｊ＝０〜３）は、第ｊグレイ符号器１２６−ｊと対応付けられている。各グレイ符号器は、並列信号路１１５−１、１１５−２の互いに対応する１対の信号線から受信する入力ビットｉ０、ｉ１について、符号化演算を実行する。各グレイ符号器の出力ビットｏ０、ｏ１は、元の４ビット並列データのビット位置に展開され、符号化された低速並列デジタル信号として、出力信号路１１６−１、１１６−２に出力される。グレイ符号器１２６の個数を増加することによって、並列信号路１１５−１、１１５−２の入力ビット数を４ビット以上にすることができる。

図１の光送信器では、出力信号路１１６−１、１１６−２に出力された並列データを多重化回路（ＭＵＸ）１０６−１、１０６−２で直列データに変換することによって、信号線１０７−１、１０７−２に、グレイ符号化されたビット配列をもつ高速直列デジタル信号列が出力されるようにしている。

４値強度変調用並列符号器（ＡＳＫ符号器）１０４も、上述したＰＳＫ符号器１０３と同様、受信器側での４値強度変調信号の受信を容易にし、且つ、受信時の誤り伝播を防止すための符号化回路であり、並列信号路１１５−３と１１５−４で４ビットに並列化された低速データを符号化する。ＡＳＫ符号器１０４から出力信号路１１６−３、１１６−４に出力された並列データは、多重化回路（ＭＵＸ）１０６−３、１０６−４で高速直列デジタル信号列に変換される。

本実施例では、多重化回路１０６−１から信号線１０７−１に出力されたデジタル信号は、光位相変調器１０９−１に供給され、半導体レーザ１０８から出力されたレーザ光に振幅πの位相変調を施す。多重化回路１０６−２から信号線１０７−２に出力されたデジタル信号は、光位相変調器１０９−２に供給され、光ファイバ接続線１１１−１を通過した振幅πの位相変調光信号に、更に振幅π／２の位相変調を施し、４値光位相変調信号を生成する。

多重化回路１０６−３から出力されたデジタル信号は、信号線１０７−３を介して加算回路１２１に入力される。一方、多重化回路１０６−４から出力されたデジタル信号は、２倍化回路１２０で振幅を２倍に増幅した後、信号線１０７−４を介して加算回路１２１に入力される。加算回路１２１で、これら２つのデジタル信号を加算することによって、４値振幅変調信号が生成され、この変調信号は、信号線１２２を介して光強度変調器１１０に供給される。光強度変調器１１０は、光ファイバ接続線１１１−２を通過した前述の４値光位相変調信号に、更に４値光強度変調を施す。これによって、位相４値、強度４値の計１６値変調された出力光１１３が、出力光ファイバ１１２に出力される。

図１の光送信器１００では、並列入力端子１０１−１〜１０１−４に供給された４組の並列入力データが、破線１１４−１〜１１４−３で示すように、互いに異なった信号経路で出力光ファイバ１１２に到達している。本発明の目的は、並列入力端子１０１−１〜１０１−４から入力されたデータが、その入力順序を乱すことなく、出力光ファイバ１１２に現れるようにすることにある。

この目的を達成するために、本実施例では、ＰＳＫ符号器１０３とＭＵＸ１０６−２との間、ＡＳＫ符号器１０４とＭＵＸ１０６−３、１０６−４との間に、それぞれ遅延制御バッファ回路１０５−２〜１０５−４を設け、これらの信号経路における遅延量をデジタル的に調整できるようにしたことを特徴としている。

破線ブロック１０５−１で示すように、ＰＳＫ符号器１０３とＭＵＸ１０６−１との間にも遅延制御バッファを設けてもよいが、ここでは、信号遅延が最も大きい信号経路１１４−１を基準にして、遅延制御バッファ回路１０５−１を省略した形で、他の信号経路の信号遅延を信号経路１１４−１に合わせている。信号経路１１４−１に遅延制御バッファ回路１０５−１を挿入した場合、遅延制御量はゼロまたは最小値を設定すればよい。

図４は、遅延制御バッファ回路１０５の１実施例を示す。
遅延制御バッファ回路１０５は、書き込みクロック入力端子１３２に入力される書き込みクロック（ＷＲ ＣＬＫ）と、読み出しクロック入力端子１３３に入力される読み出しクロック（ＲＤ ＣＬＫ）によって、データを非同期で入出力（Ｒ／Ｗ）可能な１０２４ビットのメモリ１３１と、アドレスカウンタ１３４と、遅延量設定レジスタ（Ｄ）１３６と、減算器１３７とからなる。メモリ１３１内では、信号路１１６から入力される低速並列ビット信号は、高速直列ビット信号が並列化された信号として扱われ、メモリ１３１内の蓄積データは、後述するようにビット単位で遅延量を制御して、出力信号路１３０に並列的に出力される。

ここに示した例では、信号路１１６のビット幅は、１６ビット（ｄ０〜ｄ１５）となっている。信号路１１６から入力される低速並列の送信デジタルデータは、書き込みクロック（ＷＲ ＣＬＫ）の遷移タイミングで、アドレスカウンタ１３４が示す書き込みビットアドレス（ＷＲ ＢＩＴ ＡＤＤＲ）に並列的に書き込まれる。アドレスカウンタ１３４は、データ書き込みの都度、書き込みビット数（この例では１６ビット）分だけ、書き込みビットアドレスの値を自動的にインクリメントする。これによって、送信信号は、１０２４ビット長の直列ＦＩＦＯ形式で、メモリ１３１にバッファリングされる。但し、書き込みビットアドレスの値がメモリアドレスの最大値に達すると、アドレスカウンタ１３４がアドレス値をメモリ１３１の初期アドレスに戻すことによって、メモリエリアを循環的に使用した直列ＦＩＦＯが形成される。

遅延量設定レジスタ１３６には、制御線１２５から遅延制御量として与えられた遅延ビット数（Ｄ）が記憶されている。減算器１３７は、アドレスカウンタ１３４から出力される書き込みビットアドレスから遅延ビット数Ｄを減算し、読み出しビットアドレス（ＲＤ ＢＩＴ ＡＤＤＲ）として出力する。
読み出しクロック（ＲＤ ＣＬＫ）の状態が遷移したタイミングで、読み出しビットアドレスで特定された１６ビットのデータが、メモリ１３１から信号路１３０（ｄ０〜ｄ１５）に並列的に読み出される。遅延ビット数Ｄの値がゼロであれば、書き込みサイクルで直列ＦＩＦＯに書き込まれた１６ビット分のデータブロックが、次の読み出しサイクルでそのまま信号路１３０に読み出される。

遅延ビット数Ｄの値がゼロでなければ、書き込みビットアドレスよりもＤビット前のアドレスから始まる１６ビット分のデータブロックが信号路１３０に読み出され、該信号路１３０に接続された多重化回路（ＭＵＸ）１０６によって直列デジタル信号列に変換される。その結果、多重化回路（ＭＵＸ）１０６から出力される高速直列データは、遅延制御バッファ回路１０５が無かった場合に比較して、Ｄビット分の時間遅延が与えられたことになる。

メモリ１３１の容量（直列ＦＩＦＯのビット長）が１０２４ビットで、高速直列デジタル信号の速度が、例えば、１０Gbit/sの場合、光ファイバ長で０〜２４ｍの範囲内に相当する遅延時間を調整できる。メモリ１３１の容量は、各信号経路で必要とされる遅延時間の値に応じて決定すればよい。

図１の光送信器１００では、外部の制御端末から、信号線１２４（例えば、Ｉ２Ｃバス）を介して、光送信器１００の内蔵プロセッサ（ＣＰＵ）１２３に遅延制御バッファ回路毎の制御量を指定し、プロセッサ１２３が、制御線１２５（１２５−２〜２５−４）を介して各遅延制御バッファ回路に遅延制御量（遅延ビット数Ｄ）を設定できるようになっている。各経路の信号遅延量は、送信器の稼動中には殆ど変動しないため、各遅延制御バッファ回路に設定すべき遅延制御量の値を一旦決定しておけば、その後に遅延量を変更する必要はない。尚、各遅延制御バッファ回路に設定する遅延ビット数Ｄは、光送信器内の光ファイバ区間の長さにも依存するため、実際に組み立てられた光伝送装置で測定された各信号経路の遅延量に基いて決定すればよい。

尚、プロセッサ１２３を外部の制御装置に接続するための信号線１２４は、Ｉ２Ｃバスに限られるものではなく、例えば、ＰＣＩバス、イーサ回線、メーカ独自のデータ線など、他の種類の信号線を適用してもよい。また、各遅延制御バッファ回路１０５が備える内部レジスタ（不揮発性メモリ）１３６に対して、プロセッサ１２３を介在させることなく、外部制御装置から直接的に遅延制御量を設定する構成としてもよい。

次に、図１と図５を参照して、送信器１００の内部における信号の伝播遅延について説明する。図１において、デジタル信号の経路としては、
（１）４値位相変調用並列符号器１０３、多重化回路１０６−１、光位相変調器１０９−１を通過する第１経路１１４−１、
（２）４値位相変調用並列符号器１０３、多重化回路１０６−２、光位相変調器１０９−２を通過する第２経路１１４−２、
（３）４値強度変調用並列符号器１０４、多重化回路１０６−３、加算回路１２１、光位相変調器１１０−１を通過する第３経路（経路１１７−１＋経路１１４−３）、
（４）４値強度変調用並列符号器１０４、多重化回路１０６−４、加算回路１２１、２倍化回路１２０、光位相変調器１１０−１を通過する第４経路（経路１１７−２＋経路１１４−３がある。

信号の伝播時間軸上でのこれらの信号経路長を互いに等しくすることによって、複数のデジタル信号列に分割して光変調部に供給される送信データについて、多値光変調信号内での順序性を保証することが可能となる。

図５は、第１、第２の信号経路における信号タイミングチャートを示す。
図５（Ａ）は、符号器１０３から信号路１１６−１に出力される低速並列デジタル信号（ｄ０、ｄ１、…）の出力タイミング、図５（Ｂ）は、符号器１０３から信号路１１６−２に出力される低速並列デジタル信号（ｄ０、ｄ１、…）の出力タイミングを示す。ここでは、並列信号の数をｄ０〜ｄ３の４本としている。以下、符号器１０３から同じタイミングで信号線ｄ０に出力された斜線部で示す２つのビットデータ（図３（Ｃ）に示した第１のＰＳＫ符号器１２６−０の出力ｏ０、ｏ１）に着目して、本発明による遅延制御動作について説明する。

ここでは、光ファイバ接続線１１１−１等の存在によって、信号経路１１４−１の信号伝播時間が、経路１１４−２よりも、高速直列信号９ビット分（１０Gbit/sで１８ｃｍ）だけ長いものと仮定する。また、ここでは、ビット単位での遅延制御について説明し、１ビット長以内の遅延微調整については、後で図１６を参照して説明する。

上記信号伝搬時間差を補償するため、第２の信号経路に挿入された遅延制御バッファ回路１０５−２の遅延量設定レジスタ１３６には、遅延ビット数Ｄとして「９」ビットが設定される。遅延制御バッファ回路１０５−２は、入力された低速並列信号を高速直列信号９ビット分だけ遅延して出力する。その結果、遅延制御バッファ回路１０５−２の出力では、図５（Ｃ）に示すように、信号線ｄ０から入力された斜線部のビットデータ「１」が、低速並列デジタル信号の２ビットスロット分（高速直列信号で８ビット分）遅れたタイミングで、１ビットずれた信号線ｄ１に出力される。

図５（Ｄ）、（Ｅ）は、それぞれ多重化回路１０６−１、１０６−２の出力信号を示している。ここでは、２つの多重化回路１０６−１、１０６−２の内部で発生する遅延は、両経路に共通なものとして無視してある。この場合、図５（Ｄ）が示すように、信号路１１６−１の第１、第２ビットスロットの信号列は、多重化回路１０６−１で４倍のレートをもつ高速直列デジタル信号に変換され、遅れなく光位相変調器１０９−１に供給されている。一方、信号路１１６−２の第１、第２ビットスロットの信号列は、遅延制御バッファ回路１０５−２で遅延制御された結果、多重化回路１０６−２の出力では、図５（Ｅ）に示すように、斜線部のビットデータ「１」が、多重化回路１０６−１の出力における対応ビットデータよりも９ビットだけ遅れることになる。ここでは、多重化回路１０６−１、１０６−２の内部遅延を無視して説明したが、実際の遅延ビット数Ｄの決定に際しては、経路間での各回路要素がもつ内部遅延の差も考慮すればよい。

多重化回路１０６−１から出力された高速直列デジタル信号は、伝送路１０７−１を通って光位相変調器１０９−１に供給され、光信号に変換した後、光ファイバ遅延線１１１−１を介して光位相変調器１０９−２に到着する。ＰＳＫ符号器１０３から出力された経路１１４−１の信号が光位相変調器１０９−２に到着する迄の総遅延時間をＴ１として、経路１１４−１の送信信号が光位相変調器１０９−２に到着するタイミングを図５（Ｆ）に示す。一方、多重化回路１０６−１から出力された経路１１４−２の信号が、信号路１０７−１で受ける遅延時間をＴ２として、光位相変調器１０９−２への到着タイミングを図５（Ｇ）に示す。遅延ビット数Ｄ（＝９ビット）が、遅延時間Ｔ２とＴ１の差に相当していれば、図５（Ｅ）、（Ｆ）から判るように、斜線部のビット情報が、同一のタイミングで光位相変調器１０９−２から出力されることになる。

ＡＳＫ符号器１０４から出力される信号の経路においても、上記第１の信号経路１１４−１を基準にして、上記第２の信号経路１１４−２と同様に、信号遅延量を調整できる。従って、図１に示した光送信器１００では、直列送信デジタル信号を直並列変換し、入力端子１０１−１〜１０１−４にＮビット並列信号として供給した場合でも、光変調部の最終の変調器１１０の位置で、これらのビット群の出力タイミングを揃えることが可能となる。

本発明の光伝送装置では、符号器として、上述したＰＳＫ符号化、ＡＳＫ符号化以外に、例えば、ＦＥＣ符号化やフレーム生成など、他の符号化方式も適用できる。また、図１では、多値符号の一部である強度変調信号が、高速直列信号状態で演算（加算）されているが、後続する他の実施例から明らかなように、全ての符号化処理を低速並列信号状態で実行してもよい。また、本実施例では、４値位相変調用並列符号器１０３と４値強度変調用並列符号器１０４のように、種類の異なる複数の符号器を備えた光送信器について説明したが、本発明による遅延量制御は、図１におけるＰＳＫ符号器１０３とＡＳＫ符号器１０４のうちの何れか一方のみを備えた光送信器においても有効となる。

次に、上記光送信器１００から送信された多値光変調信号（４値の位相変調＋４値の強度変調）の受信に適した光受信器２００の１実施例について説明する。
図６は、光受信器２００の主要部の構成を示す。

光ファイバ２０２からの入力光２０１は、光カプラ２０３によって、第１、第２、第３の分岐光に分離される。第１、第２の分岐光信号は、それぞれ光ファイバ接続線１１１−１、１１１−２を介して、差動位相検波器２０６−１と２０６−２に供給される。差動位相検波器２０６−１と２０６−２は、それぞれの検出位相が−π／４と＋π／４に設定されており、互いに直交した位相成分を受信光から抽出する。差動位相検波器２０６−１と２０６−２は、抽出した特定位相成分の光信号を電気的な高速直列デジタル信号に変換して、分離回路１５５−４、１５５−５に出力する。

図７は、差動位相検波器２０６−２の構成を示す。
入力光ファイバ２０２からの入力光２０１は、１ビット遅延干渉計２１３に入力され、干渉計内部で、光カプラ１９３−１によって、第１、第２の光路に分岐される。第１の光路には、光信号を１ビット遅延する光回路２１４と、π／４の光移相器１９５が挿入してある。第１、第２の光路は、光カプラ１９３−２で一旦結合した後、再度、２つの光路に分岐して、バランスト光受信器２１５に接続されている。従って、第１の光路を通過した１ビット＋π／４の遅延光信号と、第２の光路を通過した光信号は、上記光カプラ１９３−２を通過する際に互いに干渉を受けた後、バランスト光受信器２１５に入力される。

これら２つの入力光信号は、バランスト光受信器２１５で差動検出され、バランスト光受信器２１５に接続されたクロック抽出・識別回路（ＣＤＲ）１５４で高速直列デジタル信号に変換される。光移相器１９５の移相量は、任意の値に変更可能であり、移相量を−π／４にすることによって、差動位相検波器２０６−１を構成できる。

図６に戻って、差動位相検波器２０６−１、２０６−２から出力された第１、第２の高速直列デジタル信号は、それぞれ分離回路１５５−４、１５５−５に入力され、低速並列信号に変換した後、遅延制御バッファ回路１０５−４、１０５−５を介して、並列復号器（ＰＳＫ復号器）２１２に供給される。

一方、カプラ２０３で分岐された第３の分岐光は、光ファイバアンプ２０４で増幅した後に、フォトダイオード２０５に入力され、強度成分に応じた電気信号に変換される。フォトダイオード２０５の出力は、３つの信号路に分岐され、第１、第２、第３のクロック抽出・識別回路（ＣＤＲ）１５４−１〜１５４−３で高速直列のデジタル信号に変換される。ＣＤＲ１５４−１〜１５４−３から出力された高速直列のデジタル信号は、それぞれ分離回路１５５−１〜１５５−３で低速並列信号に変換した後、遅延制御バッファ回路１０５−１〜１０５−３を介して、並列復号器（ＡＳＫ復号器）２１１に入力される。

遅延制御バッファ回路１０５（１０５−１〜１０５−５）は、前述した光送信器１００における遅延制御バッファ回路１０５（１０５−２〜１０５−４）と同様、光信号の入力端２０２から復号器２１１または２１２に至る複数の信号経路の信号遅延差を解消するためのものである。各遅延制御バッファ回路１０５には、光受信器２００に内蔵されたプロセッサ２２３を介して、それぞれの遅延制御量（遅延ビット数Ｄ）が設定される。

本実施例の光受信器２００によれば、これらの遅延制御バッファ回路１０５で経路毎に信号遅延量が調整できるため、光受信器内部において、光ファイバ路１１１（１１１−１〜１１１−２）と光位相検出器２０６（２０６−１〜２０６−２）を通過する第１、第２の光路と、光ファイバアンプ２０４を通過する第３の光路との間で信号伝播の時間差がある場合でも、更には、これらの光路の後段に位置した電気信号経路に信号遅延時間差がある場合でも、入力光２０１として受信した多値受信信号を同じタイミングで出力端１５６−１〜１５６−４に出力することが可能となる。

次に、図８と図９を参照して、第３の分岐光に基づく４値強度変調信号の識別動作とＡＳＫ復号器２１１の動作について説明する。尚、ＰＳＫ復号器２１２の動作は周知であり、ここでの詳細説明は省略する。

図８（Ａ）は、第３の分岐光に含まれる４値強度変調信号の受信波形を示す。４値強度変調光信号は、Ｌ０、Ｌ１、Ｌ２、Ｌ３の４つの信号強度レベルで、２ビット情報を伝送している。第３の分岐光のＯ／Ｅ変換結果が入力されるクロック抽出・識別回路１５４−１〜１５４−３には、それぞれその識別レベルとして、上記４値強度変調信号の３つの開口部に対応したレベル値ｔｈ１、ｔｈ２、ｔｈ３が設定されている。各クロック抽出・識別回路１５４−ｊ（ｊ＝１〜３）は、予め設定されたレベル値ｔｈｊで入力信号の「１」、「０」を識別し、識別結果を高速直列のデジタル信号として出力する。各クロック抽出・識別回路１５４−ｊは、別に用意されたクロック抽出回路が抽出した基準クロック信号を共用して、入力信号を２値化してもよい。

図８（Ｂ）は、４値強度変調信号復号器（ＡＳＫ復号器）２１１の機能を表す真理値表である。ここで、入力ｉ０、ｉ１、ｉ２は、クロック抽出・識別回路１５４−１〜１５４−３からの入力信号の値を示す。
ＡＳＫ復号器２１１は、クロック抽出・識別回路１５４−１〜１５４−３による識別結果の組み合わせによって、４値強度変調光信号がＬ０〜Ｌ３のどのレベルかを判定する。判定結果は、２ビットの情報「ｏ０」、「ｏ１」として、出力信号線１５６−１、１５６−２に出力される。この例から明らかなように、光受信器に採用される復号器は、入出力の信号本数が異なっていてもよい。

図９は、光受信器２００に適用された遅延制御バッファ回路１０５−４、１０５−５の機能を説明するためのタイミング図を示す。
図９（Ａ）は、差動光位相検波器２０６−１、２０６−２から出力される高速直列デジタル信号列、図９（Ｂ）は、クロック抽出・識別回路１５４−１〜１５４−３から出力される高速直列デジタル信号列を示す。

ここでは、差動光位相検波器２０６−１の出力信号を基準にして、差動光位相検波器２０６−２の出力信号が、１．３ビット（高速直列信号のビットレートを１０Ｇｂｉｔ／ｓとすると１３０ｐｓ）遅れているものと仮定する。また、説明を簡単化するために、クロック抽出・識別回路１５４−１〜１５４−３からの出力信号は、互いに同期しており、差動光位相検波器２０６−１の出力信号に対して４．２ビット（４２０ｐｓ）だけ遅れているものと仮定する。この場合、光カプラ２０３から同時に出力された位相変調信号成分と強度変調信号成分は、図（Ａ）、（Ｂ）で斜線ビットが示すように、分離回路（ＤＥＭＵＸ）１５５−１〜１５５−５への入力タイミングにずれが発生している。

以下、説明簡単化のため、分離回路１５５−１〜１５５−５は、入力された高速直列デジタル信号に同期して、入力データを４本の信号線（ｄ０、ｄ１、ｄ２、ｄ３）に時分割分離して出力するものとする。例えば、差動光検出器２０６−１からの高速直列信号列が入力される分離回路１５５−４は、図９（Ｃ）に示すように、信号線ｄ０には、高速直列信号列の先頭ビット、第５ビット、第９ビット、…の値を出力し、信号線ｄ１には、高速直列信号列の第２ビット、第６ビット、第１０ビット、…の値を出力する。すなわち、分離回路１５５−４の各出力信号線には、高速直列信号列に含まれる４ビット毎のビットデータが、順繰りに出力される。

図９（Ｄ）は、分離回路１５５−５の出力信号列を示す。分離回路１５５−５に入力される高速直列信号列は、分離回路１５５−４の入力信号よりも１．３ビット遅れているため、信号線ｄ０〜ｄ１には、端数となる０．３ビット遅れで、低速の直列信号が出力され、高速直列信号の斜線ビットの値は、遅れの整数部分に相当する１ビット遅れで、信号線ｄ１に現れる。

図９（Ｅ）は、分離回路１５５−１の出力信号列を示す。分離回路１５５−１に入力される高速直列信号列は、分離回路１５５−４の入力信号よりも４．２ビット遅れているため、信号線ｄ０〜ｄ１には、端数となる０．２ビット遅れで、低速の直列信号が出力される。また、高速直列信号の斜線ビットの値は、遅れの整数部分に相当する４ビット遅れで、次タイムスロット（低速信号の１ビット＝１００ｐｓ×４＝４００ｐｓ）の出力信号線ｄ１に現れる。図では省略してあるが、分離回路１５５−２と１５５−３の出力信号列も、図（Ｅ）と同一の出力タイミングとなる。

以下、簡単化のため、遅延制御バッファ回路１０５−１〜１０５−３に設定される遅延制御量（遅延ビット数Ｄ）をゼロとし、遅延制御バッファ回路１０５−４には、高速直列信号４ビット分の遅延制御量（Ｄ＝４）が設定され、遅延制御バッファ回路１０５−５には、３ビット分の遅延制御量（Ｄ＝３）が設定された場合について説明する。

この場合、遅延制御バッファ１０５−４から並列に出力される低速信号列では、図９（Ｆ）に示すように、図９（Ｃ）の斜線ビットが高速直列信号で４ビット分、すなわち、低速信号で１タイムスロット分遅れて、信号線ｄ０に現れる。また、遅延制御バッファ１０５−５から並列に出力される低速信号列では、図（Ｄ）の状態から高速直列信号で３ビット分遅れるため、斜線ビットの出力先が、信号線ｄ１→ｄ２→ｄ３→ｄ０にシフトし、結果的に、図９（Ｇ）に示すように、斜線ビットが、低速信号の１タイムスロット分遅れて信号線ｄ０に現れる。

この結果、光カプラ２０３を通過した多値光変調された複数ビットの情報は、復号器２１１、２１２に対して、並列データとしての相対的位置関係とタイムスロットとを揃えた状態で供給されることなる。従って、各復号器において、各タイムスロットの略中央となるサンプリング時刻ｔで入力データをラッチすることによって、受信多値信号を正しく復調することが可能となる。

上述したように、高速デジタル信号列の１ビット以下の遅延を各復号器のラッチ回路で補償するようにしておけば、遅延制御バッファ回路１０５による遅延制御精度は、高速デジタル信号のビット単位で十分となる。また、本実施例の遅延制御バッファ１０５−１〜３のように、予め遅延量が略同一となることが分かっている複数の経路に対しては、設定遅延制御量を同一にすればよく、この場合、遅延制御バッファへのデータＲ／Ｗに用いるビットアドレスレジスタを複数の遅延制御バッファで共用できる。尚、ビット長以下のタイミング精度や遅延量の調整範囲は、送受信器の各部で使用するクロック速度に応じて変更可能である。

本発明の光伝送装置では、遅延制御バッファ１０５を適用したことによって、電気的な配線区間のみならず、装置内部の光ファイバ区間も含む信号経路において、ビットオーダを遥かに越える最大で数１００〜数万ビット相当の非常に大きな信号遅延を補償することが可能となる。このため、光送信器および光受信器の各信号経路における最適遅延制御量の決定に際しては、送信器を基準となる受信器と組み合わせた状態で、各遅延制御バッファ回路に設定すべき遅延制御量を測定することが望ましい。

図１０は、遅延制御量を決定するために実行される遅延量測定ルーチン５００のフローチャートの１例を示す。
例えば、光送信器１００の組み立てが完了した後、その出力光ファイバ１１２を基準となる光受信器２２０に入力光ファイバ２０２として結合し、遅延量測定ルーチン５００を実行する。

図１の光送信器１００の場合、先ず、全ての遅延制御バッファ回路（可変遅延回路）１０５−１〜１０５−４の遅延制御量Ｄを所定値、例えば、可変範囲に中央値に設定し（ステップ５０１）、次に、測定対象となる遅延制御バッファ回路として、遅延制御バッファ回路１０５−１を選択する（５０２）。測定対象となった遅延制御バッファ回路１０５−１は、遅延制御量を最小値に設定した状態で、低速並列デジタルデータ信号の入力端子１０１−１〜１０１−４に、テストパターンとなるデジタル信号を供給する（５０３）。

テストパターンは、遅延制御バッファ回路１０５−１の遅延制御量が適切な値となって、測定対象信号経路の信号遅延が、他の遅延制御バッファ回路、例えば、隣接する遅延制御バッファ回路１０５−２が位置する信号経路の信号遅延と合致した時点で、基準光受信器側で特異パターンとして検出できるものであればよい。入力端子１０１−１〜１０１−４には、テストパターンとして、例えば、ゼロが連続する長いパターンと１ビット幅マークとの組み合わせパターンを繰り返して入力する。

基準光受信器から出力される低速データ信号のデータパターンを観測しながら、特異パターンが検出される迄（５０５）、テストパターンの繰り返し周期で測定対象遅延制御バッファ回路１０５−１の遅延制御量を１ビットずつ増加する（５０４）。基準光受信器側で特異パターンが検出された時点で、測定対象遅延制御バッファ回路の遅延制御量の増加を停止し、次の遅延制御バッファ回路１０５−２を測定対象に選択して（５０２）、同様の動作を繰り返す。全ての遅延制御バッファ回路について、最適な遅延制御量が決定された時点で、遅延制御バッファ回路毎の設定遅延値を記録し（５０６）、測定ルーチン５００の実行を完了する。

ここに示した測定手順は、測定対象と基準装置を入れ替えることによって、光受信器の各遅延制御バッファ回路に設定すべき最適遅延量の測定に適用できる。このようにして得られた各遅延制御バッファ回路の最適遅延制御量は、個々の送受信器の立ち上げ時に必要な制御パラメータとなるため、送受信器内部の不揮発性メモリに保存しておく。測定された遅延制御量の値は、光伝送装置（光送信器と光受信器）の型式名と対応して、データベースに登録しておき、必要に応じて、ネットワーク経由で入手できるようにしてもよい。尚、遅延制御量は、必ずしも全ての遅延制御バッファ回路において測定する必要はなく、例えば、冗長性のある部分や、測定済みの別のバッファと同一値となることが分かっているバッファ回路については、測定を省略できる。

最適遅延量の値は、上述した測定ルーチンを使用する代わりに、例えば、個別部品の遅延量設計値または遅延量測定値から各信号経路の遅延量を計算する、オシロスコープ等で観測される出力信号波形から各信号経路の遅延量を測定するなど、他の方法を利用してもよい。また、上述した測定ルーチンの実行に必要となる特定のパターン発生器、特異パターンの検出器は、測定対象となる光送受信器や、基準装置となる光送受信器に内蔵することも可能である。

以上の第１の実施例から明らかなように、本発明によれば、光送信器および光受信器の低速デジタル信号区間に遅延制御バッファ１０５を挿入することによって、内部光ファイバ区間を含む複数の信号経路の信号伝搬時間を高速デジタル信号のビットオーダ、あるいは１ビット長以下の高い精度で調整できるため、複数の光変調器を使用した高精度の多値光変調用の光伝送装置を実現できる。また、本発明によれば、遅延量の調整を電気回路で制御できるため、信号経路毎の回路設計に自由度があり、プログラマブルな符号器や復号器を搭載することによって、適宜機能変更が可能な汎用の光伝送装置を提供できる。

図１１は、本発明の光伝送装置１６０を適用した光ネットワークの１例を示す。
光伝送装置１６０−１は、スイッチ回路１６２−１に接続された複数の光送信器１００（１００−１、１００−２）および光受信器２００（２００−１、２００−２）を備えている。同様に、光伝送装置１６０−２も、スイッチ回路１６２−２に接続された複数の光送信器１００（１００−３、１００−４）および光受信器２００（２００−３、２００−４）を備えている。互いに対向した位置関係にある光送信器１００−１と光受信器２００−３、光送信器１００−４と光受信器２００−２とが、それぞれ光ファイバ伝送路１６４−１、１６２−２によって接続されている。

各光伝送装置１６０は、障害検出時に、スイッチ回路１６２によって、現用系と予備系との切替えが可能となっている。光送信器１００−１〜１００−２（１００−３〜１００−４）、光受信器２００−１〜２００−２（２００−３〜２００−４）の立ち上げは、Ｉ２Ｃバス１２４−１〜１２４−４（１２４−５〜１２４−８）を介して接続された制御部１６３−１（１６３−２）によって制御される。

スイッチ回路１６２には、ＩＰルータ、ＩＰスイッチ、ＳＯＮＥＴのＡＤＭ（アッド・ドロップマルチプレクサ）やリングスイッチ、単純な再生中継器など、光伝送装置の使用目的に応じた様々な機能を持たせることができる。また、光ネットワークの形態も、複数の伝送装置１６０を組み合わせて、リング型、ハブ型、スター型、メッシュ型や、光アッドドロップなど、様々な形態にできる。

本例のように、光送信器１００と光受信器２００を独立させる代わりに、１対の送受信器を組み合わせたトランシーバ、２対の送受信器を組み合わせたトランスポンダ形式、複数の送受信器を波長多重またはパラレルに組み合わせた形式等、各光伝送装置１６０は、図１０とは異なった形式で、本発明を適用した光送受信器を備えることができる。また、図１０では省略してあるが、各光伝送装置１６０は、必要に応じて、光アンプ、光分散補償器、光スイッチ、光アッテネータなどの部品を含むことができる。

図１２は、各光伝送装置１６０における遅延制御量の設定ルーチン３００のフローチャートを示す。
このルーチン３００は、伝送装置の起動またはリセット信号の入力時、または回路基板の挿抜、故障回復などからの再立ち上げのために、何れかの送受信器にリセット信号が入力された時、制御部１６３によって、送受信器への遅延制御量の再設定のために実行される。

制御部１６３は、送受信器１００、２００の状態と、各送受信器に設定すべき遅延制御量（Ｄ）が制御部１６３の内部メモリに準備されているか否かをチェックし（ステップ３０１）、不備があれば、エラー発生を表示画面に出力（または制御端末への通知）して（３０４）、このルーチン終了する。遅延制御量は、制御部１６３の内部メモリから読み出す代わりに、各光伝送装置が備える不揮発性メモリやハードディスクから読み出してもよい。また、操作者が手動で入力しても、図示しないネットワーク経由でデータベースから取得してもよい。制御部１６３は、送受信器１００、２００の状態と遅延制御量に問題がなければ、Ｉ２Ｃバス１２４を介して、設定対象となる光送受信器に遅延制御量を設定（３０２）した後、該当する光送受信器を起動する（３０３）。

図１３は、本発明を適用した波長多重型の光伝送装置１６５（１６５−１、１６５−２）からなる光ネットワークの構成の１例を示す。
光伝送装置１６５−１と光伝送装置１６５−２は、上り方向の光ファイバ伝送路１６４−１と下り方向の光ファイバ伝送路１６４−２によって結合されている。これらの光伝送装置は、光ファイバ伝送路１６４−３、１６４−４が示すように、上り、下りの１対の光ファイバ伝送路で更に他の光伝送装置と接続されている。各光ファイバは、波長が異なる３つの光信号を波長多重光信号として伝送する。

光伝送装置１６５−１が示すように、各光伝送装置１６５は、上り、下りの各方向で、光波長分波器１６７（１６７−１、１６７−２）を介して受信側光ファイバ伝送路に結合された複数の光受信器（ＲＸ）２００（２００−１〜２００−３、２００−４〜２００−６）と、光波長合波器１６６（１６６−１、１６６−２）を介して送信側光ファイバ伝送路に結合された複数の光送信器（ＴＸ）１００（１００−１〜１００−３、１００−４〜１００−６）とを備えている。

例えば、光ファイバ伝送路１６４−４から入力された波長多重光信号１５１−２は、光波長分波器１６７−２で波長別の３つの光信号に分離され、光受信器２００−４〜２００−６に入力される。ここに示した例では、光受信器２００−４と２００−５の受信信号は、光送信器１００−４、１００−５に転送され、光受信器２００−６の受信信号は、ドロップ信号１６９−２として、光伝送装置の支線に出力されている。一方、光伝送装置の支線から入力されたアッド信号１６８−２と、上流からの受信信号は、光送信器１００−４〜１００−６によってそれぞれ異なる波長の光信号に変換され、光波長合波器１６６−２で合波されて、下流側の光ファイバ伝送路１６４−２に出力される。光ファイバ伝送路１６４−１と１６４−３との間でも、同様の信号送受信が行われる。

本実施例では、上り、下りの光ファイバ伝送系毎に、制御部１６３（１６３−１、１６３−２）を設け、各制御部１６３が、それぞれの系に属した光送信器と光受信器に対して、第２実施例で説明した立ち上げ制御と遅延制御量の設定を行うようになっている。

図１４は、両相駆動型の光変調器１７２を備えたＮＲＺ光送信器への遅延制御バッファ回路１０５の適用例を示す。
入力端子１０１からビット並列で入力された低速デジタルデータ信号は、並列バッファ回路１０２で互いの位相を合わせた状態で、ＦＥＣ（Forward Error Correction）並列符号器１７０に入力される。ＦＥＣ並列符号器１７０は、長距離伝送に適したフレーム生成と誤り訂正符号生成を行い、互いに論理反転した２つの並列低速デジタル信号列を信号路１１６−１と１１６−２に出力する。

これらのデジタル信号列は、それぞれ遅延制御バッファ回路１０５−１、１０５−２に入力され、一方の信号列を他方の信号列より所定量Ｄだけ遅延させた状態で、多重化回路１０６−１、１０６−２に入力される。破線で示したＦＥＣ並列符号器１７０から光出力端までの２つの信号経路１１４−１、１１４−２の信号伝播時間差を高速直列デジタル信号のビット数Ｎで表した場合、上記遅延量Ｄは、Ｎの整数部分に相当する。遅延制御バッファ回路１０５−１、１０５−２から出力された並列低速デジタル信号は、多重化回路１０６−１、１０６−２で高速直列デジタル信号列に変換され、互いに同相の増幅特性をもった駆動回路１７１−１、１７１−２で増幅される。駆動回路１７１−１、１７１−２の出力信号は、両相駆動光変調器１７２の２つの変調信号入力端子１７３−１、１７３−２に入力される。

１８０は、高速直列デジタル信号の送信レートとなる高速クロックの発生器、１８１−１、１８１−２は、クロック発生器１８０から出力された２系統の高速クロック信号の位相を調整する可変位相調整器（Ｐ１、Ｐ２）を示す。可変位相調整器で位相調整を施された高速クロック信号は、クロック供給線１８２−１、１８２−２を介して多重化回路１０６−１、１０６−２に供給される。多重化回路１０６−１、１０６−２は、それぞれに供給された高速クロック信号に従って、並／直列変換された高速直列デジタル信号を出力する。多重化回路１０６−１と１０６−２に供給する高速クロック信号の位相をずらすことによって、高速直列デジタル信号の出力タイミング（遅延量）を１クロック周期（＝１ビット長）以内の範囲で微調整できる。

本実施例の特徴は、ビット単位の遅延は遅延制御バッファ回路１０５−１、１０５−２で制御し、±１ビット以内の遅延は、位相調整回路１８１（１８１−１、１８１−２）と多重化回路１０６（１０６−１、１０６−２）とからなる微調整部で制御することによって、広範囲の遅延を高精度で実現したことにある。但し、位相調整回路８１−１、１８１−２に与える遅延制御量を変えることによって、微調整部で最大２ビット長以内の遅延量制御が可能になる。

可変位相調整器１８２−１、１８２−２と遅延制御バッファ回路１０５−１、１０５−２への遅延制御量の設定は、プロセッサ（ＣＰＵ）１７４が、制御信号線１２５−１〜１２５−４を介して行う。設定すべき遅延制御量は、不揮発性メモリ１７６に各信号経路と対応して予め記憶されている。

図１５は、本実施例においてプロセッサ１７４が実行する遅延制御量設定ルーチン３１０のフローチャートを示す。このルーチンは、電源供給によって光送信器１００が起動された時、または外部からリセット信号が入力された時に実行される。
プロセッサ１７４は、バス１７５を介して、不揮発性メモリ１７６に予め記憶された遅延制御量を読み出し(ステップ３１１）、制御信号線１２５−１〜１２５−４を介して、バッファ回路１０５−１、１０５−２と、可変位相調整器１８１−１、１８１−２に、それぞれの遅延制御量に設定し（３１２）、半導体レーザ１９８を起動して、光出力をＯＮ状態にする（３１３）。遅延制御量の設定は、信号経路毎に、上述したステップ３１１〜３１２を繰り返し、全ての信号経路で遅延制御量の設定が完了した時、半導体レーザ１９８を起動してもよい。

図１６は、本実施例において、多重化回路１６２−１、１６２−２で行われる遅延微調整を説明するための信号タイミングチャートを示す。図１６（Ａ)は、多重化回路１０６−１に供給されるクロック、（Ｂ）は、多重化回路１０６−１から出力される高速直列信号のタイミングを示す。また、（Ｃ)は、多重化回路１０６−２に供給されるクロック、（Ｄ）は、多重化回路１０６−２から出力されるの高速直列信号のタイミングを示す。各多重化回路の出力データの値は、破線で示すように、供給されるクロック信号の立ち上がりで切り替わるものとする。

ここで、説明の便宜上、各重化回路から出力される高速直列デジタル信号の速度を１０Gbit/s（１ビット＝１００ｐｓ）、多重化回路１０６−１の出力側信号路１０７−１における信号遅延量Ｔ１を２．３ビット（２３０ｐｓ）、多重化回路１０６−２の出力側信号路１０７−２における信号遅延量Ｔ２を０．９ビット（９０ｐｓ）と仮定する。但し、これらの遅延量は、実際にはどんな値であっても構わない。この場合、多重化回路１０６−１、１０６−２の出力信号路１０７−１と１０７−２で、Ｔ１−Ｔ２＝１．４ビット分の遅延時間差が発生するため、多重化回路１０６−２から信号路１０７−２に出力される高速直列信号を予め１．４ビット分だけ余分に遅らせておくことによって、変調器１７２に到着する２つのデジタル信号列の時間差を吸収する。

本実施例では、遅延制御バッファ回路１０５−２によって、符号器１７０の出力信号列に目標遅延量（１．４ビット）の整数部に相当する１ビット遅延を与え、図（Ｄ）に示すように、多重化回路１０６−２に供給するクロックを目標遅延量の端数に相当する０．４ビット分遅延させることよって、符号器１７０から同時に出力された１対の反転符号（斜線部）に対して、多重化回路の通過時点で１．４ビット分の時間差を生じさせる。

図（Ｂ）に示した多重化回路１０６−１からの出力信号は、信号路１０７−１を通過することによって２．３ビット遅延するため、図（Ｅ）に示すタイミングで、両相駆動光変調器１７２の入力端子１７３−１に到着する。一方、図（Ｄ）に示した多重化回路１０６−２からの出力信号は、信号路１０７−２を通過することによって０．９ビット遅延し、図（Ｆ）に示すタイミングで、変調器１７２の入力端子１７３−２に到着する。従って、斜線部のビットから明らかなように、符号器１７０から出力された互いに反転された関係にある１対の符号が同時に両相駆動光変調器１７２に供給され、光信号を変調することになる。

両相駆動光変調器１７２の入力端子１７１−１、１７１−２に印加される高速直列のデジタル信号は、最終的に互いに反転した関係にあればよい。従って、例えば、駆動回路１７１−１、１７１−２として互いに逆相の増幅器を適用することによって、符号器１７０から信号路１１６−１と１１６−２に互いに同一の低速並列信号列を出力する回路構成としても構わない。符号器１７０としては、ＦＥＣ並列符号器１７０の代わりに、ＦＥＣ機能を持たない８Ｂ１０Ｂ符号器や６４Ｂ６６Ｂ符号器、ＳＯＮＥＴフレーム生成回路を使用してもよい。また、上記符号器１７０をデュオバイナリ事前符号器とし、信号路１０７−１〜１０７−２に、更にデュオバイナリ３値信号の生成回路を挿入することによって、全体として光デュオバイナリ送信器を実現してもよい。

１ビット以内の遅延量微調整のために用いる可変位相調整器１８１（１８１−１、１８１−２）としては、例えば、電圧設定型の半導体可変位相器とデジタル電圧設定回路とを組み合わせたもの、モーター駆動型の可変遅延線をステッピングモータで駆動するものなど、各種のタイプのものが適用できる。尚、信号路１０７−１と１０７−２の少なくとも一方において、遅延制御バッファ回路１０５の代わりに、公知の可変遅延手段を適用し、可変位相調整器１８１と多重化回路１０６によって、遅延量を微調整する構成も考えられるが、通常の可変遅延手段では、数ｃｍオーダ（１０Gbit/sで、例えば、２ビット）を越える大きな遅延調整は困難となるため、本実施例のように、遅延制御バッファ回路１０５と可変位相調整器１８１との組み合わせには劣る。

可変位相調整器１８１への遅延制御量の設定は、例えば、変調信号入力端子１７３−１、１７３−２に入力されるデジタル信号のビット幅以内の位相を検出し、位相差がゼロとなるように、可変位相調整器をフィードバック制御する自動設定方式にしてもよい。

本実施例では、クロック発生器１８０から出力されるクロック周波数を高速直列デジタル信号のビットレート（多値信号の場合、シンボルレート）と等しくし、遅延制御バッファ回路１０５の動作速度を、Ｎビット並列入力の場合は上記ビットレートの１／Ｎとしているが、上記クロック周波数や遅延制御バッファ回路の動作速度を実施例の整数倍または整数分の１にすることによって、遅延制御バッファ部と遅延微調整部での遅延量の制御範囲や設定精度を変更することが可能となる。

例えば、クロック周波数を高速直列デジタル信号のビットレートの１／４にした場合、微調整部での調整範囲を４ビットまで拡大することができる。逆に、遅延制御バッファ回路１０５の動作周波数を８倍とすることによって、遅延制御バッファ回路での遅延精度を１／８に精密化できる。この場合、微調整部による遅延量制御は不要となる。

両相駆動型の光変調器１７２は、その内部に必ずしも光ファイバ接続線を必要としないため、従来から、駆動回路（ドライバ）の正相出力端子と逆相出力端子から得られる２つの高速信号を光変調器の２つの入力端子に入力する構成が採用されている。しかしながら、２つの高速信号の伝搬遅延時間差を１／１０ビット程度の精度で正確に一致させようとすると、送受信器内部における信号線や部品の配置自由度が制約され、且つ、高速信号の伝送路の余長を如何に処理かが問題となる。また、２つの高速デジタル信号列の遅延時間差を調整するために可変遅延線を使用した場合、１ビット長以内での高精度の遅延調整が容易ではなく、製造コストと装置サイズが増加するという問題がある。この点、本実施例の構成によれば、遅延制御バッファ回路１０５を適用し、必要に応じて遅延微調整部を組み合わせることによって、高速デジタル信号の経路間に１ビット長以上の遅延時間差が発生する場合であっても、簡易に遅延時間差を吸収でき、安価で小型の光送信器を提供できる。

図１７は、トレリス符号を用いた多値光送信器への本発明の適用例を示す。
トレリス符号は、多値信号用の符号であり、情報伝送に使用される多値信号の状態数を減らし、余った冗長状態数を用いて誤り訂正を行うことができる。図１７の光送信器１００では、並列入力端子１０１−１、１０１−２から入力される２系列のデータ信号（状態数は２の二乗＝４）をトレリス符号器１８０で８値の多値信号にマッピングすることによって、トレリス符号を実現する。並列入力端子１０１−１、１０１−２から入力された低速の並列信号は、並列バッファ回路１１５−１〜１１５−２によってタイミングを一致させた後、トレリス符号器１８０に入力される。トレリス符号器１８０は、４値入力信号列を８値のトレリス符号に変換し、誤り訂正符号と共に、３つの信号路１１７−１、１１７−２、１１４−１に出力する。これらの信号路は、図１における遅延制御バッファ回路１０５−２〜１０５−４を含む信号路と同一の構成となっているため、その詳細動作については説明を省略する。

このように、本発明は、符号器に入力される低速並列デジタル信号列の本数と、符号器から出力される低速並列デジタル信号列の本数が異なっていても構わない。また、符号器の入出力信号の並列ビット数やビットレートが互いに異なっても構わない。

図１８は、光信号の同相成分と直交成分を独立に変調する光ＩＱ変調器１９０を備えた光送信器への本発明の適用例を示す。
本実施例は、４値の光ＤＱＰＳＫ（４値差動位相）変調の１例を示しており、入力端子１０１に入力された１６並列の低速デジタル信号は、並列バッファ１０２でタイミングを合わせた後、４値差動位相変調用の並列符号器（ＤＱＰＳＫ）１９６で差動符号化され、各８ビットの２系列の低速並列デジタル信号列に分離して出力される。

符号器１９６から出力された２系列の低速並列デジタル信号列は、スプリッタ１９１−１、１９１−２によって、それぞれが更に１対の低速並列デジタル信号列に分離され、遅延制御バッファ回路１０５（１０５−１〜１０５−４）での遅延制御を受ける。遅延制御された低速並列デジタル信号列は、多重化回路１０６（１０６−１〜１０６−４）によって高速直列デジタル信号列に変換される。対をなす一方の高速直列デジタル信号列は、駆動回路１７１（１７１−１、１７１−２）に入力され、他方の高速直列デジタル信号列は、反転駆動回路１９２（１９２−１、１９２−２）に入力されて、互いに逆相の駆動信号として、信号路１０７−１（または１０７−３）、１０７−２（または１０７−４）を介して光ＩＱ変調器１９０に入力される。

光ＩＱ変調器１９０では、半導体レーザ１０８から出力された光信号が、光カプラ１９３−１で２つの光伝送路に分岐され、各光伝送路に挿入された両相ＭＺ光変調部１９４−１と１９４−２に入力されている。一方の両相ＭＺ光変調部１９４−１は、信号路１０７−１、１０７−２から入力端子１７３−１と１７３−２に入力された駆動信号に従って、光信号を強度変調する。他方の両相ＭＺ光変調部１９４−２は、信号路１０７−３、１０７−４から入力端子１７３−３と１７３−４に入力された駆動信号に従って、光信号を強度変調する。光変調部１９４−１の出力は、光移相器１９５を通すことによって、光変調部１９４−２の出力光とは４５度の光位相差をもつ信号光に変換される。強度変調された２つ信号光は、光カプラ１９３−２で合成して、出力光ファイバ１１２に出力される。

従来のこの種の光ＩＱ変調器１９０では、内部光伝送路を含む４つの信号経路の全てにおいて、信号経路長を部品単位で等しくする必要があったが、本発明によれば、遅延制御バッファ回路１０５−１〜１０５−４による遅延量制御によって、符号器１９６から各信号経路の出力端までの信号伝播時間を等しくできるため、例えば、光ＩＱ変調器１９０の内部におけるＭＺ光変調部１９４−１、１９４−２の挿入位置や、信号路１０７−１〜１０７−４の配線長が相違は全く問題にならない。
本発明は、本実施例で示した光ＤＱＰＳＫ変調以外に、例えば、光変調器１９４の各入力端子１７３に多値強度変調された高速デジタル信号を入力する光ＱＡＭ（Quadratue Amplitude Modulation）にも有効となる。

本実施例のように、送信データを大容量の１系列の光変調信号に変換して送信することにより、送信器から対向する受信器へ向かう経路を大容量の１本のリンクとみなすリンクアグリゲーション機能を実現できる。送信器の入力信号を高速の直列信号とし、符号器の直前に配置された分離回路によって、低速の並列信号に変換しても構わない。

図１９は、受信光信号を同相（Ｉ）成分と直交（Ｑ）成分に分離して受信する光受信器２００への本発明の適用例を示す。
入力ファイバ２０２から入力された受信光２０１は、光９０度ハイブリッド２２１の一方の入力ポートに入力される。光９０度ハイブリッド２２１の他方の入力ポートには、位相検波の参照光として、半導体レーザ光源２２０から出力された局部発信レーザ光が入力されている。光９０度ハイブリッド２２１は、上記２つの入力ポートからの入力光を合成し、Ｑ成分は光ファイバ接続線１１１−１に出力し、Ｉ成分は光ファイバ接続線１１１−２に出力する。

光ファイバ接続線１１１−１、１１１−２は、それぞれフォトダイオード２０５−１、２０５−２に結合されている。ここで、入力光２０１を１６値ＱＡＭ変調された光信号とすると、フォトダイオード２０５−１、２０５−２から信号路１２２−１、１２２−２に、それぞれＩ成分の４値高速直列信号と、Ｑ成分４値高速直列信号が出力される。

Ｑ成分（Ｉ成分）の４値高速直列信号は、図６に示した第１実施例の光受信器におけるフォトダイオード２０５の出力信号処理と同様、３組のクロック抽出・識別回路１５４−１〜１５４−３（１５４−４〜１５４−６）によって、３本の高速直列デジタル信号に変換され、分離回路１５５−１〜１５５−３（１５５−４〜１５５−６）と遅延制御バッファ回路１０５−１〜１０５−３（１０５−４〜１０５−６）を経て、Ｑ成分（Ｉ成分）４値強度変調用の並列復号器２１１−１（２１１−２）で復号される。

本実施例では、復号された４組の低速並列デジタル信号は、更にトレリス復号器２２２に入力され、３組の低速並列デジタル信号に変換されている。ここでは、１６ＱＡＭ信号を受信器について説明したが、本発明は、２値および多値のＡＳＫ／ＦＳＫ／ＰＳＫ／ＱＡＭや、これらを組み合わせた光ＩＱ受信器にも適用できる。また、９０度光ハイブリッドの出力ポート数を４とし、フォトダイオード２０５をバランスト光検出器に置き換えてもよい。

本実施例によれば、遅延制御バッファ回路１０５−１〜１０５−６での遅延量制御によって、光受信器の入力ファイバ２０２の端から復号器２１１−１、２１１−２までの間に存在する複数経路の信号伝播時間を等しくすることができる。

図２０は、光ＤＱＰＳＫ信号を差動受信する光受信器への本発明の適用例を示す。
本実施例では、入力ファイバ２０２から入力された受信光２０１は、光カプラ２０３で２つに信号光に分岐され、一方の信号光は、光ファイバ接続線１１１−１を通って、検出位相を＋π／４に設定した差動光位相検波器２０６−１に入力され、他方の信号光は、光ファイバ接続線１１１−２を通って、検出位相を−π／４に設定した差動光位相検波器２０６−２に入力される。これらの差動光位相検波器２０６から電気的に出力された高速直列の２値デジタル信号列は、それぞれ分離回路１５５−１、１５５−２と、遅延制御バッファ回路１０５−１、１０５−２を経て、差動位相変調／トレリス復号器２２３に入力される。

本実施例では、遅延制御バッファ回路１０５−１、１０５−２によって、入力ファイバ２０２の端から復号器２２３までの間に存在する複数経路の遅延時間を等しくできるため、入力ファイバ２０２で並列転送されたビット情報を差動位相変調／トレリス復号器２２３に正しい位相で入力することが可能となる。

図２１は、遅延制御バッファ回路１０５を適用した送信器用の半導体集積回路（ＩＣ）２３０の１例を示す。
ここに示したＩＣ２３０は、それぞれ電気的な低速並列デジタルデータ信号が供給される並列入力端子１０１〜１−１０１−４と、これらの並列入力端子に接続された並列バッファ回路１０２−１〜１０２−４と、これらの並列バッファ回路に接続されたプログラマブル符号器２３１と、それぞれ符号器２３１から出力される低速並列デジタルデータ信号について遅延制御を行う遅延制御バッファ回路１０５−１〜１０５−４と、これらの遅延制御バッファ回路に接続された多重化回路（ＭＵＸ）１０６−１〜１０６−４と、各多重化回路から出力される電気的な高速直列デジタル信号の出力端子１０７−１〜４と、プロセッサ（ＣＰＵ）１７４および不揮発性メモリ１７６とからなっている。

本実施例では、低速並列データを対象として、符号器２３１による符号化処理と、遅延制御バッファ回路１０５による信号経路毎の遅延調整を行っているため、電気回路部の集積化が容易であり、プログラマブル符号器２３１を搭載することによって、汎用的な多値光変調用のＩＣを提供できる。本実施例では、集積回路基板上に、遅延量制御のためのプロセッサ（ＣＰＵ）１７４と、不揮発性メモリ１７６と、内部バス１７５−１および外部接続バス１７５−２、制御線１２５も集積化することによって、遅延量制御データのＩＣ内部での保存と、ＩＣ端子を利用した外部からの遅延制御量の書き込み、送信器立ち上げ時の遅延制御バッファ回路１０５への遅延制御量の自動設定を可能としている。

本実施例では、低速並列信号が供給される並列入力端子１０１の数と、高速信号が出力される端子１０７の数が同数になっているが、前述したトレリス符号器や多値ＡＳＫ信号符号器のように、入出力の信号本数が異なっていてもよい。また、図２１に示した回路機能は、必要に応じて、複数のＩＣに分割してもよい。

例えば、多重化回路１０６を外付けにした場合、低速回路のみを含むＩＣ部分をＦＰＧＡや汎用ＡＳＩＣによって、容易に実現できる。また、並列バッファ１０２と符号器３０２を別ＩＣにすることによって、符号化方式に依存しない汎用的な遅延調整用ＩＣを提供できる。また、第４実施例で説明したように、多重化回路１０５に供給するクロックの位相を調整することによって遅延量を微調整する機能をＩＣに搭載することも可能である。この場合、クロック位相制御用のパラメータを不揮発性メモリ１７６に記憶する代わりに、専用の制御端子を介して、外部から位相制御する構成にしてもよい。

図２２は、遅延制御バッファ回路１０５を適用した受信器用の半導体集積回路（ＩＣ）２３２の１例を示す。
本実施例のＩＣは、図１９に示した光受信器において、分離回路１５５−１〜１１５−６以降の電気回路部を集積化したものであり、入力となる電気的な高速直列デジタル信号の入力端子および信号路１０７−１〜１０７−６と、分離回路（ＤＥＭＵＸ）１５５−１〜１５５−６と、遅延制御バッファ回路１０５−１〜１０５−６と、プログラマブル復号器２３３と、電気的な低速並列のデジタルデータの出力端子１５６−１〜１５６−４と、遅延量制御のためのプロセッサ（ＣＰＵ）１７４と、不揮発性メモリ１７６と、内部および外部接続バス１７５−１、１７５−２と、制御線１２５とを含む。

第９の実施例と同様に、本実施例のＩＣも、適宜、機能分割、機能追加が可能である。例えば、分離回路１５５を外付けにしたり、復号器２３３を別ＩＣにしたり、図１９のクロック抽出・識別回路１５４を追加した構成としてもよい。

以上の実施例で採用された遅延制御バッファ回路は、適用するバッファメモリの容量と遅延制御量の設定値によって、高速直列デジタル信号列における１ビット長から数千ビット長のオーダーで遅延量を調整できる。例えば、２０００ビット分の遅延制御は、デジタル信号列の送信レートが１０Gbit/sの場合、約４０ｍの配線長変更に相当するため、本発明によれば、光変調部に接続された複数の信号経路をもつ光送信器や、光復調部接続された複数の信号経路をもつ光受信器の設計において、内部光ファイバを含む経路長の均等化マージンを大きくでき、送受信器の配線設計が極めて容易になる。

また、本発明で採用される遅延制御バッファ回路は、制御量設定値を変更することによって信号遅延量を自由に変更できるため、アナログ遅延線を採用した場合に起こる遅延線の長さ調整などの手間を省略して、光伝送装置の小型化に有効となる。

本発明を適用した光送信器の１実施例を示す構成図。 図１の光送信器に適用される多値変調符号化を説明するための図。 図１における４値位相変調並列符号器１０３の構成と機能を説明するための図。 遅延制御バッファ回路１０５の実施例を示す構成図。 図１の第１、第２信号経路における信号タイミングチャート。 本発明を適用した光受信器の１実施例を示す構成図。 図６の光受信器における差動光位相検波器２０６の構成図。 図６の光受信器における４値強度変調信号の識別動作とＡＳＫ復号器２１１の動作を説明するための図。 図６の光受信器に適用された遅延制御バッファ回路の機能を説明するための信号タイミングチャート。 遅延量測定ルーチン５００のフローチャート。 本発明の光伝送装置を適用した光ネットワークの１例を示す図。 遅延制御量設定ルーチン３００のフローチャート。 本発明を適用した波長多重光伝送装置からなる光ネットワークの１例を示す図。 本発明を適用した光送信器の他の実施例を示す構成図。 図１４の実施例に適用される遅延制御量設定ルーチン３１０のフローチャート。 図１４の実施例に適用される遅延量微調整を説明するための信号タイミングチャート。 本発明を適用した光送信器の更に他の実施例を示す構成図。 本発明を適用した光送信器の更に他の実施例を示す構成図。 本発明を適用した光受信器の他の実施例を示す構成図。 本発明を適用した光受信器の更に他の実施例を示す構成図。 本発明による光送信器用半導体集積回路の１実施例を示す図。 本発明による光受信信器用半導体集積回路の１実施例を示す図。 従来の光送信器の１例を示す構成図。 図２３における並列エラスティックバッファ１０２の構成図。 従来の光受信器の１例を示す構成図。

符号の説明

１００：光送信器、１０１：低速並列デジタル信号の入力端子、１０２：並列エラスティックバッファ回路、１０３：４値位相変調用符号器、１０４：４値強度変調用符号器、１０５：遅延制御バッファ回路、１０６：多重化回路、１０７：高速直列デジタル信号路、１０８：半導体レーザ、１０９：光位相変調器、１１０：光強度変調器、１１１：光ファイバ接続線、１１２：出力光ファイバ、１１３：出力光、１１４：信号経路、１１５、１１６：低速並列デジタル信号路、１２０：２倍化回路、１２１：加算回路、１２３：ＣＰＵ、１２４：Ｉ２Ｃバス、１２５：バッファ回路の遅延量設定回線、１２６：グレイ符号器、１３４：アドレスカウンタ、１２５：遅延量設定端子、１３６：遅延量設定レジスタ、１３７：減算器、１３１：１０２４ビットメモリ、１６０：光伝送装置、１６２：スイッチ回路、１６３：制御回路、１６４：光ファイバ伝送路、１６５：波長多重光伝送装置、１６６：光波長合波器、１６７：光波長分波器、１６８：アッド信号、１６９：ドロップ信号、１７０：ＦＥＣ並列符号器、１７１：駆動回路、１７２：両相駆動変調器、１７３：変調信号入力端子、１７４：ＣＰＵ、１７５：通信用バス、１７６：不揮発性メモリ、１８０：クロック発生器、１８１：可変位相調整器、１８２：クロック供給線、１８３：トレリス符号器、１９０：光ＩＱ変調器、１９１：スプリッタ、１９２：反転駆動回路、１９３：光カプラ、１９４：両相ＭＺ光変調部、１９５：光移相器、１９６：４値差動位相変調用並列符号器、２００：光受信器、２０１：入力光、２０２：入力光ファイバ、２０３：光カプラ、２０４：光ファイバアンプ、２０５：フォトダイオード、２０６：差動光位相検波器、２１１：４値強度変調用並列復号器、２１２：４値位相変調用並列符号器、２１３：１ビット遅延干渉計、２１４：１ビット遅延回路、２１５：バランスト光受信器、２２０：局発光源、２２１：光９０度ハイブリッド回路、２２２：トレリス復号器、２２３：差動位相変調／トレリス復号器、２３０：光送信器用ＩＣ、２３１：プログラマブル符号器、２３２：光受信器用ＩＣ、２３３：プログラマブル復号器。

Claims (10)

1. 内部光伝送路に結合された複数の光変調器を含み、光多値信号を生成する光変調部と、上記光変調部に供給すべき複数の高速直列デジタル信号列を発生する電気回路部とからなる光伝送装置であって、上記電気回路部が、
   それぞれがＮビット（Ｎは複数）並列で低速デジタル信号を転送する複数の並列信号路と、
   それぞれ上記並列信号路のうちの１つからＮビット並列で受信した低速デジタル信号を上記光変調部に供給すべき高速直列デジタル信号列に変換して出力する複数の多重化回路と、
   上記並列信号路のうちの少なくとも１つに挿入された遅延制御バッファ回路とを有し、
   上記遅延制御バッファ回路が、上記Ｎビット並列の低速デジタル信号を上記高速直列デジタル信号列のビット時間単位、もしくはビット時間の整数分の１の時間単位で遅延制御して、上記並列信号路に出力することにより、同一の光変調器に供給される信号経路の異なる複数の高速直列デジタル信号列において、対応する位置関係にあるビットの上記光変調器への入力タイミングが揃うようにしたことを特徴とする光伝送装置。
2. 内部光伝送路に結合された複数の光変調器を含み、光多値信号を生成する光変調部と、上記光変調部に供給すべき複数の高速直列デジタル信号列を発生する電気回路部とからなる光伝送装置であって、上記電気回路部が、
   それぞれがＮビット（Ｎは複数）並列で低速デジタル信号を転送する複数の並列信号路と、
   それぞれ上記並列信号路のうちの１つからＮビット並列で受信した低速デジタル信号を上記光変調部に供給すべき高速直列デジタル信号列に変換して出力する複数の多重化回路と、
   上記並列信号路のうちの少なくとも１つに挿入された遅延制御バッファ回路とを有し、
   上記遅延制御バッファ回路が、Ｎビット並列で受信した低速デジタル信号を論理的に直列に配列されたデータとして一時的に蓄積し、予め指定された遅延制御量に応じて選択されたビット位置から始まるＮビットデータを前記並列信号路に低速デジタル信号として出力することによって、上記Ｎビット並列の低速デジタル信号を上記高速直列デジタル信号列のビット時間単位、もしくはビット時間の整数分の１の時間単位で遅延制御して、上記並列信号路に出力することを特徴とする光伝送装置。
3. 内部光伝送路に結合された複数の光変調器を含み、光多値信号を生成する光変調部と、上記光変調部に供給すべき複数の高速直列デジタル信号列を発生する電気回路部とからなる光伝送装置であって、上記電気回路部が、
   それぞれがＮビット（Ｎは複数）並列で低速デジタル信号を転送する複数の並列信号路と、
   それぞれ上記並列信号路のうちの１つからＮビット並列で受信した低速デジタル信号を上記光変調部に供給すべき高速直列デジタル信号列に変換して出力する複数の多重化回路と、
   上記並列信号路のうちの少なくとも１つに挿入された遅延制御バッファ回路とを有し、
   上記遅延制御バッファ回路が、Ｎビット並列で受信したデジタルデータを一時的に蓄積するためのメモリと、Ｎビット並列データの書き込みアドレスを発生する書き込みアドレス発生器と、予め指定された遅延制御量を記憶するレジスタと、上記書き込みアドレス発生器から出力された書き込みアドレスと上記レジスタに記憶された遅延制御量とに基づいて、前記並列信号路に出力すべきＮビットデータの読み出しアドレスを生成する読み出しアドレス発生器とを備え、上記Ｎビット並列の低速デジタル信号を上記高速直列デジタル信号列のビット時間単位、もしくはビット時間の整数分の１の時間単位で遅延制御して、上記並列信号路に出力することを特徴とする光伝送装置。
4. 前記電気回路部が、予め指定された制御量に応じて、特定の多重化回路に供給されるクロック信号の位相を調整する遅延量微調整部を備え、前記各多重化回路に、供給されたクロック信号に応じた所定のタイミングで高速直列デジタル信号列の各ビットを出力させることを特徴とする請求項１〜請求項３の何れかに記載の光伝送装置。
5. 前記並列信号路のうちの複数が前記遅延制御バッファ回路を備え、
   前記電気回路部が、前記並列信号路と対応して遅延制御量を記憶するメモリと、上記メモリに記憶された遅延制御量を上記遅延制御バッファ回路に設定する制御部とを有することを特徴とする請求項１〜請求項４の何れかに記載の光伝送装置。
6. 前記電気回路部が、前記並列信号路と対応して遅延制御量とクロック位相制御量とを記憶するメモリと、上記メモリに記憶された遅延制御量とクロック位相制御量を前記遅延制御バッファ回路と遅延量微調整部に設定する制御部とを有することを特徴とする請求項４に記載の光伝送装置。
7. 外部光伝送路から受信した多値変調光信号を電気的な複数の高速直列デジタル信号列に変換して出力する光復調部と、上記光復調部から受信した複数の高速直列デジタル信号列を複数の低速デジタル信号列に変換して出力する電気回路部とからなる光伝送装置であって、上記電気回路部が、
   それぞれがＮビット（Ｎは複数）並列でデジタル信号を転送する複数の並列信号路と、
   それぞれが高速直列デジタル信号列をＮビット並列の低速デジタル信号に変換して、上記並列信号路に出力する複数の分離回路と、
   上記並列信号路のうちの少なくとも１つにおいて、Ｎビット並列で受信した低速デジタル信号を高速直列デジタル信号列のビット時間単位、もしくはビット時間の整数分の１の時間単位で遅延制御して出力する遅延制御バッファ回路と、
   上記並列信号路から受信したＮビット並列の複数の低速デジタル信号を符号形式の異なる低速並列デジタル信号列に変換する少なくとも１つの復号器とからなることを特徴とする光伝送装置。
8. 前記遅延制御バッファ回路が、Ｎビット並列で受信した低速デジタル信号を論理的に直列に配列されたデータとして一時的に蓄積し、予め指定された遅延制御量に応じて選択されたビット位置から始まるＮビットデータを前記並列信号路に低速デジタル信号として出力することを特徴とする請求項７に記載の光伝送装置。
9. 前記遅延制御バッファ回路が、Ｎビット並列で受信したデジタルデータを一時的に蓄積するためのメモリと、Ｎビット並列データの書き込みアドレスを発生する書き込みアドレス発生器と、予め指定された遅延制御量を記憶するレジスタと、上記書き込みアドレス発生器から出力された書き込みアドレスと上記レジスタに記憶された遅延制御量とに基づいて、前記並列信号路に出力すべきＮビットデータの読み出しアドレスを生成する読み出しアドレス発生器とを備えたことを特徴とする請求項８に記載の光伝送装置。
10. 前記電気回路部が、前記復号器として、位相変調用の復号器、多値変調用の復号器、トリレス復号器のうちの少なくとも１つを含むことを特徴とする請求項７〜請求項９の何れかに記載の光伝送装置。

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