JP3723445B2 - 電圧発生回路及び電圧発生回路を備えた表示装置 - Google Patents
電圧発生回路及び電圧発生回路を備えた表示装置 Download PDFInfo
- Publication number
- JP3723445B2 JP3723445B2 JP2000384960A JP2000384960A JP3723445B2 JP 3723445 B2 JP3723445 B2 JP 3723445B2 JP 2000384960 A JP2000384960 A JP 2000384960A JP 2000384960 A JP2000384960 A JP 2000384960A JP 3723445 B2 JP3723445 B2 JP 3723445B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- voltage
- generation circuit
- voltage generation
- channel transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
Description
【発明の属する技術分野】
この発明はキャパシタを使用した電圧発生回路及び同電圧発生回路を備えた表示装置に関する。
【0002】
【従来の技術】
図37に、このようなキャパシタを使用した従来の電圧発生回路の一例を示す。同図37に示されるようにこの電圧発生回路は、キャパシタ(ポンピングキャパシタ)cp1、第1、第2のpチャネルMOS(Metal Oxide Semiconductor)トランジスタpt1,pt2及びインバータ回路inv1等を備えて構成される。
【0003】
ここで、上記第1のpチャネルMOSトランジスタ(駆動トランジスタ)pt1のドレイン端子Dがノードnd1に接続され、そのソース端子Sが負電圧VBBの出力端子30とされる。また、上記第2のpチャネルMOSトランジスタpt2のソース端子Sがノードnd1に接続され、そのドレイン端子Dが接地端子とされる。
【0004】
また上記キャパシタcp1はpチャネルMOSトランジスタのソース端子及びドレイン端子間が接続されたものとして形成されており、そのゲート端子Gがノードnd1に接続されている。また、キャパシタcp1とインバータ回路inv1には入力端子10を介してクロック信号CLKが入力される。
【0005】
次に、このように構成される電圧発生回路による電圧(負電圧)の発生動作の概要を説明する。
クロック信号CLKが論理「ロー」(以下、単に「L」と記す)レベルになると、ノードnd1の電位Vn1が低下して負電圧となる。このノード電位Vn1が第1のpチャネルMOSトランジスタpt1のソース端子Sの電位VBBより同トランジスタpt1のしきい値電圧Vthp1分を越えて低下すると、同トランジスタpt1が「ON(オン)」し、このとき、ソース端子S側からキャパシタcp1の容量に比例した電荷がノードnd1側に流れ込む。
そして、この電荷は、第2のpチャネルMOSトランジスタpt2が「OFF(オフ)」状態にあるため、キャパシタcp1に溜め込まれ、それに応じてノード電位Vn1が上昇する。
【0006】
次に、クロック信号CLKが論理「ハイ」(以下、単に「H」と記す)レベルになると、それに対応してノード電位Vn1は、さらにクロック信号CLKの「H」レベル(VDD)に相当する分だけ底上げされ更に上昇する。また、このクロック信号CLKが「H」レベルになると、前記インバータ回路inv1を介して第2のpチャネルMOSトランジスタpt2が「ON(オン)」し、このときキャパシタcp1に溜め込まれた電荷がGND(グランド)に引き抜かれることとなり、それに伴ってノード電位Vn1は低下する。
【0007】
このようにして、クロック信号CLKの1サイクル毎に第1のpチャネルMOSトランジスタpt1のソース端子Sの電荷をGNDに汲み出すことによって、同ソース端子Sを負電圧化するようにしている。
【0008】
また上記従来の電圧発生回路のポンピング効率を向上させた例として、図38に示されるような電圧発生回路も知られている。ここでは、上記従来の電圧発生回路を2組み使用し、その各ポンピングキャパシタcp1,cp2の端子に互いに位相の反転したクロック信号を印加するようにしてそのポンピング効率を向上させ、所定負電圧を得るまでの時間を短縮するようにしている。
【0009】
【発明が解決しようとする課題】
ところで、上述した従来の電圧発生回路にあっては、簡単な構成で電圧(負電圧)を効果的に発生できるといえ、その到達負電圧(VBB)の理論値が(−VDD+Vthp1)となり最大理論値(−VDD)より第1のpチャネルMOSトランジスタpt1のしきい値電圧Vthp1分だけ浅くなる。
【0010】
また、出力負電圧VBBが低くなるにしたがって、第1のpチャネルMOSトランジスタpt1のソース端子Sとノードnd1間の電位差が小さくなり、すなわち同トランジスタpt1のゲート・ソース間電圧が小さくなり、同トランジスタpt1の駆動能力が低下することともなる。
【0011】
また、近年、DRAMのワード線を負バイアス制御する際に必要とされる電流駆動能力の観点や、あるいは液晶表示装置等において、その低消費電力化や画素トランジスタの動作マージンの確保等の観点から、電流駆動能力の高い電圧発生回路が必要となってきており、このような要求に対して上記従来の電圧発生回路によっては、十分に対応しきれないものともなっている。なお、このような実情は、上記負電圧を発生する回路には限られない。
【0012】
本発明は上記実情に鑑みてなされたものであり、その目的とするところは、要求に対する高い到達電圧が得られるとともに大きな電流駆動能力を有する電圧発生回路及び同電圧発生回路を備えた表示装置を提供することにある。
【0013】
【課題を解決するための手段】
以下、上記目的を達成するための手段及びその作用効果について記載する。
請求項1に記載の発明においては、キャパシタを有し、該キャパシタの一方の端子に接続されたノードを介して所定の電圧を発生する電圧発生回路であって、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が前記電圧の出力端子とされるnチャネルトランジスタと、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が基準電位端子とされるpチャネルトランジスタとを備え、前記nチャネルトランジスタ及びpチャネルトランジスタの各ゲート端子は共通接続されるとともに、該共通接続されたゲート端子と前記キャパシタの他方の端子とに互いに位相の反転したクロック信号が印加されることをその要旨とする。
【0014】
同構成によれば、電圧発生回路として駆動トランジスタ(nチャネルトランジスタ)のしきい値Vthに影響されない出力電圧値が得られるようになる。また、例えば負電圧を発生させる場合、出力負電圧値が低くなっても駆動トランジスタは確実に「ON」するため、出力負電圧の値にかかわらず同トランジスタの駆動能力は十分確保されるようになる。また、駆動トランジスタとしてpチャネルトランジスタを用いた場合に比べ、電圧発生回路としての動作速度を高速化でき、また駆動能力も高めることもできる。さらに、pチャネルトランジスタと同等の能力をnチャネルトランジスタで確保する場合にあっては、その素子面積を小面積化することもできる。
【0015】
また請求項2に記載の発明においては、請求項1記載の電圧発生回路において、当該回路は3重ウェル構造を有するP形半導体基板上に形成され、前記nチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、前記pチャネルトランジスタはN型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために正電位が該N型ウェルに印加され、前記キャパシタはP型ウェル上に別途形成されるnチャネルトランジスタMOSFETのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子が前記ノードに接続されてなることをその要旨とする。
【0016】
また請求項3に記載の発明においては、請求項1記載の電圧発生回路において、当該回路は2重ウェル構造を有するN半導体基板上に形成され、前記nチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、前記pチャネルトランジスタはN型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために正電位が該N型ウェルに印加され、前記キャパシタはP型ウェル上に別途形成されるnチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子が前記ノードに接続されてなることをその要旨とする。
【0017】
また請求項4に記載の発明においては、請求項1記載の電圧発生回路において、当該回路はガラス基板上に形成され、前記nチャネルトランジスタ及びpチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、前記キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたn型又はp型領域によって形成されてなることをその要旨とする。
【0018】
上記請求項2〜4に記載の発明の各構成によっても、請求項1記載の発明と同様な作用効果を得ることができる。
また請求項5に記載の発明においては、2つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の電圧を発生する電圧発生回路であって、ソース端子及びドレイン端子の一方が前記ノードの1つに接続され、他方が前記電圧の出力端子とされるnチャネルトランジスタと、ソース端子及びドレイン端子の一方が同一のノードに接続され、他方が基準電位端子とされるpチャネルトランジスタとを有して、その各ゲート端子が互いに共通接続されてなるトランジスタ対を2組備え、前記各トランジスタ対のnチャネルトランジスタの前記電圧出力端子は共通接続されるとともに、前記各共通接続されたゲート端子はそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されて且つ、前記各キャパシタの他方の端子に互いに位相の反転したクロック信号が印加されることをその要旨とする。
【0019】
同構成によれば、上記請求項1にの発明と同様な作用効果を得ることができるとともに、クロック信号の半サイクル毎に目標電圧発生にかかるポンピング動作が行われため、より効率的にポンピングを行うことのできるようになる。その結果、目標出力電圧に到達する速度を早めることができる。
【0020】
また請求項6に記載の発明においては、請求項5記載の電圧発生回路において、当該回路は3重ウェル構造を有するP形半導体基板上に形成され、前記各nチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、前記各pチャネルトランジスタはN型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記各クロック信号が該N型ウェルに印加され、前記各キャパシタはN型ウェル上に別途形成されるpチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなることをその要旨とする。
【0021】
また請求項7に記載の発明においては、請求項5記載の電圧発生回路において、当該回路は3重ウェル構造を形成するP形半導体基板上に形成され、前記各nチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、前記各pチャネルトランジスタはN型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために正電位が該N型ウェルに印加され、前記各キャパシタはN型ウェル上に別途形成されるpチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなることをその要旨とする。
【0022】
また請求項8に記載の発明においては、請求項5記載の電圧発生回路において、当該回路は3重ウェル構造を形成するP形半導体基板上に形成され、前記各nチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、前記各pチャネルトランジスタはN型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために正電位が該N型ウェルに印加され、前記各キャパシタはP型ウェル上に別途形成されるnチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなることをその要旨とする。
【0023】
また請求項9に記載の発明においては、請求項5記載の電圧発生回路において、当該回路は2重ウェル構造を形成するP形半導体基板上に形成され、前記各nチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、前記各pチャネルトランジスタはN型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために正電位が該N型ウェルに印加され、前記各キャパシタはP型ウェル上に別途形成されるnチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなることをその要旨とする。
【0024】
また請求項10に記載の発明においては、請求項5記載の電圧発生回路において、当該回路はシリコン基板上に形成された絶縁膜上に形成され、前記各nチャネルトランジスタ及び各pチャネルトランジスタは、前記絶縁膜上に形成された半導体層をその能動層として形成され、前記各キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたn型又はp型領域によって形成されてなることをその要旨とする。
【0025】
また請求項11に記載の発明においては、請求項5記載の電圧発生回路において、当該回路はガラス基板上に形成され、前記各nチャネルトランジスタ及び各pチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、前記各キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたn型又はp型領域によって形成されてなることをその要旨とする。
【0026】
上記請求項6〜11に記載の発明の各構成によっても、請求項5記載の発明と同様な作用効果を得ることができる。
また請求項12に記載の発明においては、キャパシタを有し、該キャパシタの一方の端子に接続されたノードを介して所定の電圧を発生する電圧発生回路であって、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が前記電圧の出力端子とされる第1のnチャネルトランジスタと、ソース端子及びドレイン端子の一方及びゲート端子が前記ノードに接続され、ソース端子及びドレイン端子の他方が基準電位端子とされる第2のnチャネルトランジスタとを備え、前記第1のnチャネルトランジスタのゲート端子と前記キャパシタの他方の端子とに互いに位相の反転したクロック信号が印加されることをその要旨とする。
【0027】
請求項1記載の発明のpチャネルトランジスタを上記第2のnチャネルトランジスタに置き換える同構成によっても、同請求項1記載の発明とほぼ同様な作用効果を得ることができる。
【0028】
また請求項13に記載の発明においては、請求項12記載の電圧発生回路において、当該回路は3重ウェル構造を有するP形半導体基板上に形成され、前記第1のnチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、前記第2のnチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記ノードが該P型ウェルに接続され、前記キャパシタはP型ウェル上に別途形成されるnチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子が前記ノードに接続されてなることをその要旨とする。
【0029】
また請求項14に記載の発明においては、請求項12記載の電圧発生回路において、当該回路は2重ウェル構造を有するN形半導体基板上に形成され、前記第1のnチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、前記第2のnチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記ノードが該P型ウェルに接続され、前記キャパシタはP型ウェル上に別途形成されるnチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子が前記ノードに接続されてなることをその要旨とする。
【0030】
また請求項15に記載の発明においては、請求項12記載の電圧発生回路において、当該回路はガラス基板上に形成され、前記第1及び第2のnチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、前記キャパシタの少なくとも一方の電極は前記半導体層の一部に形成されたn型領域によって形成されてなることをその要旨とする。
【0031】
上記請求項13〜15に記載の発明の各構成によっても、請求項12記載の発明と同様な作用効果を得ることができる。
また請求項16に記載の発明においては、2つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の電圧を発生する電圧発生回路であって、ソース端子及びドレイン端子の一方が前記ノードの1つに接続され、他方が前記電圧の出力端子とされる第1のnチャネルトランジスタと、ソース端子及びドレイン端子の一方及びゲート端子が同一のノードに接続され、ソース端子及びドレイン端子の他方が基準電位端子とされる第2のnチャネルトランジスタとを有するトランジスタ対を2組備え、前記各トランジスタ対の第1のnチャネルトランジスタの前記電圧出力端子は共通接続されるとともに、前記各第1のnチャネルトランジスタのゲート端子はそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されて且つ、前記各キャパシタの各他方の端子に互いに位相の反転したクロック信号が印加されることをその要旨とする。
【0032】
上記請求項5記載の発明のpチャネルトランジスタをnチャネルトランジスタに置き換える同構成によっても、同請求項5記載の発明とほぼ同様な作用効果を得ることができる。
【0033】
また請求項17に記載の発明においては、請求項16記載の電圧発生回路において、当該回路は3重ウェル構造を有するP形半導体基板上に形成され、前記各第1のnチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、前記各第2のnチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記ノードが該P型ウェルに接続され、前記各キャパシタはP型ウェル上に別途形成されるnチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなることをその要旨とする。
【0034】
また請求項18に記載の発明においては、請求項16記載の電圧発生回路において、当該回路は2重ウェル構造を有するN形半導体基板上に形成され、前記各第1のnチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、前記各第2のnチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記ノードが該P型ウェルに接続され、前記各キャパシタはP型ウェル上に別途形成されるnチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなることをその要旨とする。
【0035】
また請求項19に記載の発明においては、請求項16記載の電圧発生回路において、当該回路はガラス基板上に形成され、前記各第1及び各第2のnチャネルトランジスタは各々前記ガラス基板上に形成された半導体層をその能動層として形成され、前記キャパシタの少なくとも一方の電極は前記半導体層の一部に形成されたn型領域によって形成されてなることをその要旨とする。
【0036】
上記請求項17〜19に記載の発明の各構成によっても、請求項16記載の発明と同様な作用効果を得ることができる。
また請求項20に記載の発明においては、請求項1〜19のいずれか1項に記載の電圧発生回路において、1つのクロック信号に基づいて前記互いに位相の反転したクロック信号を形成するためのインバータ回路を更に備えることをその要旨とする。
【0037】
同構成によれば、クロック入力信号を1つにできるため、同クロック入力信号を2つとする場合に比べ、外部回路の構成を簡単にすることができる。また、インバータを介した遅延効果を利用して効率的に電圧を発生させることができるようになる。
【0038】
また請求項21に記載の発明においては、請求項1〜19のいずれか1項に記載の電圧発生回路において、前記互いに位相の反転したクロック信号は、その位相反転時、各クロック信号が共に論理「ロー」レベルとなる期間を有するように形成されることをその要旨とする。
【0039】
同構成によれば、各クロック信号が共に論理「ロー」レベルとなる期間を有すことにより、例えば駆動トランジスタを確実に「OFF(オフ)」させてから上記ノードを正電圧にできること等によって、効率的に負電圧を発生させることができるようになる。
【0040】
また請求項22に記載の発明においては、請求項1〜19のいずれか1項に記載の電圧発生回路において、1つのクロック信号に基づいて、前記互いに位相の反転したクロック信号を形成するための論理回路と、前記各クロック信号の位相反転時、それらクロック信号が共に論理「ロー」レベルとなる期間を有するように期間調整する遅延回路とを更に備えることをその要旨とする。
【0041】
同構成によれば、1つのクロック信号に基づいて、上記各クロック信号が共に論理「ロー」レベルとなる期間を有するよう一対のクロック信号を容易且つ自動的に生成される。
【0042】
また請求項23に記載の発明においては、複数の走査線とデータ線との交点にマトリックス状に配列される表示画素と、該表示画素毎に備えられその印加電圧を制御する能動スイッチング素子と、前記複数の走査線を走査するとともに前記能動スイッチング素子を活性化するための駆動電圧を印加する走査線駆動回路と、該走査線駆動回路に電圧を出力する電圧発生回路とを備え、前記電圧発生回路は、キャパシタを有し、該キャパシタの一方の端子に接続されたノードを介して所定の電圧を発生するものであって、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が前記電圧の出力端子とされるnチャネルトランジスタと、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が基準電位端子とされるpチャネルトランジスタとを備え、前記nチャネルトランジスタ及びpチャネルトランジスタの各ゲート端子は共通接続されるとともに、該共通接続されたゲート端子と前記キャパシタの他方の端子とに互いに位相の反転したクロック信号が印加されることをその要旨とする。
【0043】
また請求項24に記載の発明においては、請求項23記載の電圧発生回路を備えた表示装置において、少なくとも前記電圧発生回路はガラス基板上に形成され、前記nチャネルトランジスタ及びpチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、前記キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたn型又はp型領域によって形成されてなることをその要旨とする。
【0044】
また請求項25に記載の発明においては、複数の走査線とデータ線との交点にマトリックス状に配列される表示画素と、該表示画素毎に備えられその印加電圧を制御する能動スイッチング素子と、前記複数の走査線を走査するとともに前記能動スイッチング素子を活性化するための駆動電圧を印加する走査線駆動回路と、該走査線駆動回路に電圧を出力する電圧発生回路とを備え、前記電圧発生回路は、2つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の電圧を発生するものであって、ソース端子及びドレイン端子の一方が前記ノードの1つに接続され、他方が前記電圧の出力端子とされるnチャネルトランジスタと、ソース端子及びドレイン端子の一方が同一のノードに接続され、他方が基準電位端子とされるpチャネルトランジスタとを有して、その各ゲート端子が互いに共通接続されてなるトランジスタ対を2組備え、前記各トランジスタ対のnチャネルトランジスタの前記電圧出力端子は共通接続されるとともに、前記各共通接続されたゲート端子はそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されて且つ、前記各キャパシタの各他方の端子に互いに位相の反転したクロック信号が印加されることをその要旨とする。
【0045】
また請求項26に記載の発明においては、請求項25記載の電圧発生回路を備えた表示装置において、少なくとも前記電圧発生回路はガラス基板上に形成され、前記各nチャネルトランジスタ及び各pチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、前記各キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたn型又はp型領域によって形成されてなることをその要旨とする。
【0046】
また請求項27に記載の発明においては、複数の走査線とデータ線との交点にマトリックス状に配列される表示画素と、該表示画素毎に備えられその印加電圧を制御する能動スイッチング素子と、前記複数の走査線を走査するとともに前記能動スイッチング素子を活性化するための駆動電圧を印加する走査線駆動回路と、該走査線駆動回路に電圧を出力する電圧発生回路とを備え、前記電圧発生回路は、キャパシタを有し、該キャパシタの一方の端子に接続されたノードを介して所定の電圧を発生するものであって、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が前記電圧の出力端子とされる第1のnチャネルトランジスタと、ソース端子及びドレイン端子の一方及びゲート端子が前記ノードに接続され、ソース端子及びドレイン端子の他方が基準電位端子とされる第2のnチャネルトランジスタとを備え、前記第1のnチャネルトランジスタのゲート端子と前記キャパシタの他方の端子とに互いに位相の反転したクロック信号が印加されることをその要旨とする。
【0047】
また請求項28に記載の発明においては、請求項27記載の電圧発生回路を備えた表示装置において、少なくとも前記電圧発生回路はガラス基板上に形成され、前記第1及び第2のnチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、前記キャパシタの少なくとも一方の電極は前記半導体層の一部に形成されたn型領域によって形成されてなることをその要旨とする。
【0048】
また請求項29に記載の発明においては、複数の走査線とデータ線との交点にマトリックス状に配列される表示画素と、該表示画素毎に備えられその印加電圧を制御する能動スイッチング素子と、前記複数の走査線を走査するとともに前記能動スイッチング素子を活性化するための駆動電圧を印加する走査線駆動回路と、該走査線駆動回路に電圧を出力する電圧発生回路とを備え、前記電圧発生回路は、2つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の電圧を発生するものであって、ソース端子及びドレイン端子の一方が前記ノードの1つに接続され、他方が前記電圧の出力端子とされる第1のnチャネルトランジスタと、ソース端子及びドレイン端子の一方及びゲート端子が同一のノードに接続され、ソース端子及びドレイン端子の他方が基準電位端子とされる第2のnチャネルトランジスタとを有するトランジスタ対を2組備え、前記各トランジスタ対の第1のnチャネルトランジスタの前記電圧出力端子は共通接続されるとともに、前記各第1のnチャネルトランジスタのゲート端子はそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されて且つ、前記各キャパシタの各他方の端子に互いに位相の反転したクロック信号が印加されることをその要旨とする。
【0049】
また請求項30に記載の発明においては、請求項29記載の電圧発生回路を備えた表示装置において、少なくとも前記電圧発生回路はガラス基板上に形成され、前記各第1及び各第2のnチャネルトランジスタは各々前記ガラス基板上に形成された半導体層をその能動層として形成され、前記キャパシタの少なくとも一方の電極は前記半導体層の一部に形成されたn型領域によって形成されてなることをその要旨とする。
【0050】
上記請求項23〜30に記載の発明の各構成によれば、例えば上記電圧発生回路を液晶表示装置に搭載し負電圧を発生させる場合、その走査線に印加する電圧の電圧幅を、例えば所定負電圧から電源電圧の半分までの電圧幅を印加することによって、低消費電力化や能動スイッチング素子のオフ動作マージンを増加させることができるようになる。また、通常負電荷溜め込み用素子として当該表示装置の外部に外付けコンデンサを設けることが多いが、そのような外付けコンデンサの容量を低減して同コンデンサを小型したり、あるいは割愛できるようになる。また、液晶表示装置にとってその電源投入時、上記負電圧はできるだけ早期に立ち上ることが求められるが、上記電圧発生回路によれば、その効率的なポンピング動作によって同負電圧を早期に供給できるようになる。さらに、このように駆動電流(能力)の大きい電圧発生回路を液晶表示装置に搭載することによって、同表示装置としての表示品質を向上させることができるようにもなる。
【0051】
また請求項31に記載の発明においては、請求項23〜30のいずれか1項に記載の電圧発生回路を備えた表示装置において、前記電圧発生回路に前記クロック信号として印加する信号のレベルを昇圧変換するレベル変換回路を更に備えることをその要旨とする。
【0052】
同構成によれば、このようなレベル変換回路を備えることにより、表示装置に要求される電圧(例えば、所定負電圧)を上記電圧発生回路によって適宜発生させることができるようになる。
【0053】
【発明の実施の形態】
(第1の実施の形態)
以下、本発明にかかる電圧発生回路の第1の実施の形態を、図1〜図4を参照して説明する。
【0054】
まず、図1を参照して、本第1の実施の形態にかかる電圧発生回路の基本構成を説明する。
同図1に示されるようにこの電圧発生回路は、キャパシタ(ポンピングキャパシタ)CP1、nチャネルMOSトランジスタNT1、及びpチャネルMOSトランジスタPT1等を備えて構成される。
【0055】
ここで、上記nチャネルMOSトランジスタ(駆動トランジスタ)NT1のソース端子SがノードND1に接続され、そのドレイン端子Dが負電圧VBBの出力端子3とされる。また、上記pチャネルMOSトランジスタPT1のソース端子SがノードND1に接続され、そのドレイン端子Dが接地端子(基準電位端子)とされる。そして、このnチャネルトMOSランジスタNT1及びpチャネルMOSトランジスタPT1の各ゲート端子Gは共通接続され、その共通接続点はクロック入力端子2に接続される。
【0056】
また、上記ノードND1にはキャパシタCP1の一方の電極が接続され、他方の電極はクロック入力端子1に接続される。そしてこのクロック入力端子1と上記クロック入力端子2とに互いに位相の反転したクロック信号CLK,/CLK(「/」は論理反転を示す)が印加される。なお、キャパシタCP1は、nチャネルトMOSランジスタ、あるいはpチャネルMOSトランジスタのソース端子及びドレイン端子を共通接続するかたちで形成されるものであってもよい。
【0057】
次に、このように構成される本実施の形態の電圧発生回路による電圧(負電圧)の発生動作の概要を図2のタイミングチャートを参照して説明する。なお、同図2(a),(b)に示される本実施の形態に使用されるクロック信号CLK,/CLKは、単に互いの位相を反転したものである。
【0058】
同図2に示す時刻t1においてクロック信号CLKが「L」レベル(0ボルト)に変化し始めると、ノードND1の電位VN1が低下して負電圧となる(図2(a),図2(c)参照)。このときクロック信号/CLKが「H」レベル(VDD)になると、nチャネルMOSトランジスタNT1が「ON」し、このとき、同トランジスタNT1のドレイン端子D側からキャパシタCP1の容量に比例した電荷がノードND1側に流れ込む。そして、この電荷は、pチャネルMOSトランジスタPT1が「OFF」状態にあるため、キャパシタCP1に溜め込まれ、それに応じてノード電位VN1が上昇するようになる(図2(c)参照)。
【0059】
次に、時刻t2にクロック信号CLKが「H」レベルに変化し始めると、それに対応してノード電位VN1は、さらにクロック信号CLKの「H」レベル(VDD)に相当する分だけ底上げされ更に上昇する。また、このクロック信号CLKが「H」レベルになると、pチャネルMOSトランジスタPT1が「ON」し、このときキャパシタCP1に溜め込まれた電荷がGNDに引き抜かれることとなり、それに伴ってノード電位VN1は低下するようになる(図2(c)参照)。
【0060】
続いて、時刻t3において再びクロック信号CLKが「L」レベルに変化し始めると、先の時刻t1で説明したのと同様な動作が行われる。
このような動作の繰り返しにより、クロック信号CLK,/CLKの1サイクル毎にnチャネルMOSトランジスタNT1のドレイン端子Dの電荷をGNDに汲み出すことによって、同ドレイン端子Dの電圧VBBを負電圧化するようにしている。
【0061】
このとき上記構成の本実施の形態の電圧発生回路において、負電圧VBBの到達電圧の理論値は、(−VDD+Vthp2)となる。
【0062】
また、出力負電圧VBBが低くなってもnチャネルMOSトランジスタNT1を「ON」させるソース端子Sとゲート端子G間の電位差はクロック信号/CLKによって与えられるため、出力負電圧VBBの値にかかわらず同トランジスタNT1の駆動能力は十分確保されるようになる。
【0063】
また、駆動トランジスタとして、nチャネルトランジスタの特性からpチャネルトランジスタに比べ、その動作速度を高速化でき、また駆動能力も高めることもできる。さらに、pチャネルトランジスタと同等の能力をnチャネルトランジスタで確保する場合にあっては、その素子面積を小面積化することもできる。
【0064】
次に、図3を参照して半導体基板上に形成された本実施の形態の電圧発生回路の断面構造の概要を説明する。なお、その等価回路を図4に示す。
同図3に示されるように、同電圧発生回路はP型ウェル・N型ウェル・P型ウェル(P−ウェル・N−ウェル・P−ウェル)の3重ウェル構造を有するP型シリコン基板上に形成されている。
【0065】
ここで、前記nチャネルトランジスタNT1はP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るためにドレイン端子D(電圧出力端子)が該P型ウェルに接続されている。
【0066】
また前記pチャネルトランジスタPT1はN型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために、正電位が該N型ウェルに印加されている。
【0067】
また、キャパシタCP1はP型ウェル上に別途形成されるnチャネルMOSFETのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子Gが前記ノードND1に接続されている。
【0068】
以上説明したように、第1の実施の形態の電圧発生回路によれば、以下のような効果を得ることができる。
【0069】
(1)出力負電圧VBBが低くなってもnチャネルMOSトランジスタNT1は確実に「ON」するため、出力負電圧VBBの値にかかわらず同トランジスタNT1の駆動能力は十分確保されるようになる。
【0070】
(2)また、駆動トランジスタとしてpチャネルトランジスタを用いた場合に比べ、電圧発生回路としての動作速度を高速化でき、また駆動能力も高めることもできる。さらに、pチャネルトランジスタと同等の能力をnチャネルトランジスタで確保する場合にあっては、その素子面積を小面積化することもできる。
【0071】
なお、上記第1の実施の形態は以下のような形態で実施することもできる。
・上記第1の実施の形態においては、電圧発生回路を3重ウェル構造を有するP形シリコン基板上に形成する例を示したがこれに限られない。その他、図5に示すように、同電圧発生回路をN−ウェル・Pウェルの2重ウェル構造を有するN型シリコン基板上に形成されるものであってもよい。
【0072】
・また、同電圧発生回路は図6に示すように、ガラス基板上に形成されるものであってもよい。ここでは、nチャネルトランジスタNT1及びpチャネルトランジスタPT1は、前記ガラス基板上の層間絶縁膜101内に、多結晶あるいはアモルファスシリコン等の半導体層をその能動層(ソース・ドレイン領域)として形成される。ここで各トランジスタNT1,PT1のゲート電極Gは、例えば金属クロム(Cr)薄膜によって形成される。なおこのゲート電極Gは、シリサイド薄膜等であってもよい。
【0073】
また、前記キャパシタCP1も前記ガラス基板上に形成され、その少なくとも一方の電極(ここでは下部電極103)は上記半導体層の一部に形成されたn型又はp型領域(ここではn領域)によって形成され、その上部電極104は例えば上記金属クロム(Cr)薄膜によって形成される。また、同キャパシタCP1の誘電体膜105は、例えば上記トランジスタNT1,PT1のゲート電極酸化膜102と同一絶縁膜(例えば、シリコン酸化膜)によって形成される。
【0074】
(第2の実施の形態)
以下、本発明にかかる電圧発生回路の第2の実施の形態を、図7を参照して説明する。なお、ここでは先の図1に示した第1の実施の形態の電圧発生回路との相違点を中心に説明し、同回路と同一の構成要素についてはそれぞれ同一の符号を付してその重複する説明を省略する。
【0075】
第2の実施の形態と前記第1の実施形態との構成上の相違点は次の点にある。すなわち、図7に示されるように、インバータINV1をさらに上記クロック入力端子1とキャパシタCP1との間に設けた点にある。
【0076】
そのため、先の図1に示される互いに位相の反転した一対のクロック信号CLK,/CLKに代えて、当該電圧発生回路に入力されるクロック信号を1つのクロック信号CLKのみにすることができる。なお、本実施の形態の形態においては、クロック信号CLKをそのまま上記nチャネルトMOSランジスタNT1及びpチャネルMOSトランジスタPT1の各ゲート端子Gの共通接続点に印加し、インバータINV1を介したクロック信号CLKをキャパシタCP1に印加する。
【0077】
このようなクロック信号CLKの印加態様により、インバータINV1を介した遅延効果を利用して効率的に負電圧を発生させることができる。すなわち、先の図2に示した時刻t2において、nチャネルトMOSランジスタNT1の導通状態を低減した状態で上記ノードND1を正電圧状態とすることができ、このときこの正電圧の影響がnチャネルトMOSランジスタNT1の負電圧状態にあるドレイン電極Dの及ぶことが抑制されるようになる。
【0078】
以上説明したように、第2の実施の形態の電圧発生回路によれば、上記第1の実施の形態の効果に加え以下のような効果を得ることができる。
(1)クロック入力信号を1つにできるため、同クロック入力信号を2つとする場合に比べ、外部回路の構成を簡単にすることができる。
【0079】
(2)インバータINV1を介した遅延効果を利用して効率的に負電圧を発生させることができるようになる。
なお、上記第2の実施の形態は以下のような形態で実施することもできる。
・インバータINV1を介したクロック信号CLKを上記nチャネルトMOSランジスタNT1及びpチャネルMOSトランジスタPT1の各ゲート端子Gの共通接続点に印加するように、同インバータINV1を設けることもできる。
【0080】
(第3の実施の形態)
以下、本発明にかかる電圧発生回路の第3の実施の形態を図9〜図13を照して説明する。なお、ここでも先の図1に示した第1の実施の形態の電圧発生回路との相違点を中心に説明し、同回路と同一の構成要素についてはそれぞれ同一の符号を付してその重複する説明を省略する。
【0081】
この第3の実施の形態と前記第1の実施形態との構成上の相違点は次の点にある。
すなわち、図9に示されるように、本実施の形態の電圧発生回路は、大きくは先の図1に示した電圧発生回路を一対使用した構成となっている点にある。そして、このような回路構成とすることにより、より効率的にポンピングを行うことのできる電圧発生回路を実現するものである。
【0082】
本実施の形態の電圧発生回路は、2つのキャパシタ(ポンピングキャパシタ)CP1,CP2を有し、それらキャパシタCP1,CP2の各一方の端子に接続された各別ノードND1,ND2を介して所定の負電圧VBBを発生するものである。
【0083】
そして、ソース端子Sが前記ノードND1,ND2の1つに接続され、他方が負電圧の出力端子とされるnチャネルトランジスタ(NT1,NT2)と、ソース端子Sがその同一のノードに接続され、他方が接地端子(基準電位端子)とされるpチャネルトランジスタ(PT1,PT2)とを有して、その各ゲート端子Gが互いに共通接続されてなる2組みのトランジスタ対(NT1,PT1)、(NT2,PT2)を備えている。
【0084】
また、前記各トランジスタ対のnチャネルトランジスタ(NT1,NT2)のドレイン端子(電圧出力端子)は共通接続されるとともに、上記各共通接続されたゲート端子Gはそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されている。
【0085】
さらに、前記各キャパシタCP1,CP2の前記ノードND1,ND2に接続されない側の端子は、互いに位相の反転したクロック信号CLK,/CLKが印加されるクロック信号入力端子1,2とされる。
【0086】
次に、このように構成される本実施の形態の電圧発生回路による負電圧の発生動作の概要を図10に示すタイミングチャートを参照して説明する。
同図10に示す時刻t1においてクロック信号CLKが「L」レベル(0ボルト)に変化し始めると、ノードND1の電位VN1が低下して負電圧となり(図10(a),(c)参照)、それに伴ってnチャネルMOSトランジスタNT2が「OFF」状態に移行するとともにpチャネルMOSトランジスタPT2が「ON」状態に移行する。また、クロック信号/CLKが「H」レベル(VDD)に変化し始めると、ノードND2の電位VN2は、クロック信号/CLKの「H」レベル(VDD)に相当する分だけ底上げされ上昇し(図10(b),(d)参照)、それに伴ってnチャネルMOSトランジスタNT1が「ON」状態に移行するとともにpチャネルMOSトランジスタPT1が「OFF」状態に移行する。
【0087】
このとき、上記pチャネルMOSトランジスタPT2が「ON」するのに伴って、上記キャパシタCP2に溜め込まれ電荷がGNDに引き抜かれることとなり、それに伴ってノード電位VN2は低下するようになる(図10(d)参照)。
【0088】
また、上記nチャネルMOSトランジスタNT1が「ON」するのに伴って、同トランジスタNT1のドレイン端子D側からキャパシタCP1の容量に比例した電荷がノードND1側に流れ込む。そして、この電荷は、pチャネルMOSトランジスタPT1が「OFF」状態にあるため、キャパシタCP1に溜め込まれ、それに応じてノード電位VN1が上昇するようになる。(図10(c)参照)。
【0089】
次に、時刻t2においてクロック信号CLKが「H」レベルに変化し始めるとともに、クロック信号/CLKが「L」レベルに変化し始めると、上記時刻t1とは逆の動作が各トランジスタ対にて行われる。
【0090】
すなわち、同時刻t2においてクロック信号CLKが「H」レベルに変化し始めると、ノードND1の電位VN1は、クロック信号CLKの「H」レベル(VDD)に相当する分だけ底上げされ上昇し(図10(a),(c)参照)、それに伴ってnチャネルMOSトランジスタNT2が「ON」状態に移行するとともにpチャネルMOSトランジスタPT2が「OFF」状態に移行する。また、クロック信号/CLKが「L」レベルに変化し始めると、ノードND2の電位VN2は低下して負電圧となり(図10(b),(d)参照)、それに伴ってnチャネルMOSトランジスタNT1が「OFF」状態に移行するとともにpチャネルMOSトランジスタPT1が「ON」状態に移行する。このとき、pチャネルMOSトランジスタPT2のゲート電位は負電位であるため、ノードND2と接地電圧GNDとの間に閾値電圧(Vthp2)分の差が生じず、ノードND2の電荷はGNDまで引き抜かれることになる。
【0091】
このとき、上記pチャネルMOSトランジスタPT1が「ON」するのに伴って、上記キャパシタCP1に溜め込まれ電荷がGNDに引き抜かれることとなり、それに伴ってノード電位VN1は低下するようになる(図10(c)参照)。また、上記nチャネルMOSトランジスタNT2が「ON」するのに伴って、同トランジスタNT2のドレイン端子D側からキャパシタCP2の容量に比例した電荷がノードND2側に流れ込む。そして、この電荷は、pチャネルMOSトランジスタPT2が「OFF」状態にあるため、キャパシタCP2に溜め込まれ、それに応じてノード電位VN2が上昇するようになる。(図10(d)参照)。
【0092】
続いて、時刻t3において再びクロック信号CLKが「L」レベルに変化し始めると、先の時刻t1で説明したのと同様な動作が行われる。
このような動作の繰り返しにより、クロック信号CLKあるいは,クロック信号/CLKの半サイクル毎に、nチャネルMOSトランジスタNT1,NT2のいずれかのドレイン端子Dの電荷をGNDに汲み出すことによって、同ドレイン端子Dの電圧VBBを負電圧化するようにしている(図10(e)参照)。
【0093】
すなわち、本実施の形態の電圧発生回路においては、クロック信号の半サイクル毎に負電圧化にかかるポンピング動作を行うことにより、より効率的にポンピングを行うことができるようになる。その結果、先の図2(d)と図10(e)との対比から明らかなように、負電圧化速度を第1の実施の形態の電圧発生回路の同速度に比べて早めることができる。
また、本実施の形態では、負電圧VBBの到達理論値が、最大理論値(−VDD)となり、より大きな負電圧発生回路を実現することができる。
【0094】
次に、図11(a)を参照して半導体基板上に形成された本実施の形態の電圧発生回路の断面構造の概要を説明する。なお、その等価回路を図11(b)に示す。
【0095】
同図11(a)に示されるように、同電圧発生回路も先の第1の実施の形態と同様にP−ウェル・N−ウェル・P−ウェルの3重ウェル構造を有するP型シリコン基板上に形成されている。
【0096】
ここで、前記各nチャネルトランジスタNT1,NT2はP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために各ドレイン端子D(電圧出力端子)が該P型ウェルに接続されている。
【0097】
また前記各pチャネルトランジスタPT1,PT2はN型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記クロック信号CLK,/CLKが各対応するN型ウェルに印加されている。
【0098】
また、各キャパシタCP1,CP2はN型ウェル上に別途形成されるpチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子Gが各対応するノードND1,ND2に接続されている。
【0099】
ちなみに、このようにP型シリコン基板上に3重ウェル構造にて形成される本実施の形態の電圧発生回路と、先の図38に示したP型シリコン基板上にP−ウェル・N−ウェルの2重ウェル構造にて形成されるとともに駆動トランジスタとしてpチャネルMOSトランジスタを使用した従来の電圧発生回路との電流駆動特性の相違を図12〜図14に示されるグラフにて示す。なお、同図12〜図14において、「IBBp」は上記従来の電圧発生回路による駆動電流を示し、「IBBn」は本実施の形態の電圧発生回路による駆動電流を示す。
【0100】
まず図12は、各々の駆動トランジスタサイズを同じにして、キャパシタの容量を変化させて各々の電圧出力端子3からGND(グランド)に流れる駆動電流の値をシュミレーションしたものである。ここでは、電源電圧を3.3V、0.35μmルール、室温等をパラメータとしている。
【0101】
同図12からキャパシタの容量が増大するに伴いnチャネルMOSトランジスタのほうが、駆動電流が大きくなることがわかる。
これは、大きな駆動電流を得るためには、駆動トランジスとしてnチャネルMOSトランジスタを採用した本実施の形態ほうが有利であるとともに、同一駆動電流を得るための駆動トランジスのサイズを小さくできることを示している。
【0102】
次に図13は、トランジスタサイズ及び上記パラメータを同一にして、電圧出力端子3の初期電圧値(VBB)を変化させて上記駆動電流の値をシュミレーションしたものである。
【0103】
同図13から、電圧出力端子3の負電圧値VBBがより負電圧化されるにしたがって、pチャネルMOSトランジスタの駆動能力がnチャネルMOSトランジスタに比べて低下することがわかる。
【0104】
これは、所定の負電圧値VBBにおけるnチャネルMOSトランジスタの駆動能力の優位性を示している。
次に図14は、トランジスタサイズを同一にして、電源電圧を変化させて上記駆動電流の値をシュミレーションしたものである。なお、ここでは0.18μmルールをパラメータとして採用している。
【0105】
同図14から、電源電圧が低電源電圧化した場合においても、nチャネルMOSトランジスタの駆動能力の優位性が示される。
以上説明したように、第3の実施の形態の電圧発生回路によれば、上記第1の実施の形態の効果に加え以下のような効果を得ることができる。
【0106】
(1)本実施の形態の電圧発生回路においては、クロック信号の半サイクル毎に負電圧化にかかるポンピング動作が行われため、より効率的にポンピングを行うことのできるようになる。その結果、負電圧化速度を早めることができる。
【0107】
なお、上記第3の実施の形態は以下のような形態で実施することもできる。
・上記第3の実施の形態においては、前記各pチャネルトランジスタPT1,PT2のバックゲート電位を得るために前記クロック信号CLK,/CLKを各トランジスタ形成されるN型ウェルに印加される例を示したがこれに限られない。各トランジスタPT1,PT2のバックゲート電位を得る構造としては、図15(a)に示すように、正電位、例えば電源電圧VDDが各N型ウェルに印加されるようにしてもよい。なお、図15(b)にその等価回路を示す。
【0108】
・上記第3の実施の形態においては、各キャパシタCP1,CP2をN型ウェル上に別途形成されるpチャネルトランジスタにて形成する例を示したがこれに限られず、図16(b)に示すように、P型ウェル上に別途形成されるnチャネルトランジスタにて形成するようにしてもよい。なお、図16(b)にその等価回路を示す。
【0109】
・上記第3の実施の形態においては、電圧発生回路を3重ウェル構造を有するP形シリコン基板上に形成する例を示したがこれに限られない。その他、図17に示すように、同電圧発生回路をN−ウェル・P−ウェルの2重ウェル構造を有するN型シリコン基板上に形成されるものであってもよい。
【0110】
・また、同電圧発生回路は図18に示すように、ガラス基板上に形成された絶縁膜上に形成されるものであってもよい。ここでは、各nチャネルトランジスタNT1,NT2及び各pチャネルトランジスタPT1,PT2は、前記絶縁膜上に形成される層間絶縁膜101内に、単結晶、多結晶あるいはアモルファスシリコン等の半導体層をその能動層(ソース・ドレイン領域)として形成される。
【0111】
また、前記キャパシタCP1,CP2も前記ガラス基板上に形成され、その下部電極103(少なくともその一方の電極)は上記半導体層の一部に形成されたn型領域(又はp型領域)によって形成される。また、同キャパシタCP1,CP2の誘電体膜105は、例えば上記トランジスタNT1,PT1のゲート電極酸化膜102と同一絶縁膜(例えば、シリコン酸化膜)によって形成される。
【0112】
・また、同電圧発生回路は図19に示すように、ガラス基板上に形成されるものであってもよい。ここでは、各nチャネルトランジスタNT1,NT2及び各pチャネルトランジスタPT1,PT2は、先の図6に示したのと同様に、前記ガラス基板上に形成される層間絶縁膜101内に、多結晶あるいはアモルファスシリコン等の半導体層をその能動層(ソース・ドレイン領域)として形成される。ここで各トランジスタNT1,NT2,PT1,PT2のゲート電極Gは、例えば金属クロム(Cr)薄膜によって形成される。なおこのゲート電極Gは、シリサイド薄膜等であってもよい。
【0113】
また、前記キャパシタCP1,CP2も前記ガラス基板上に形成され、その下部電極103(少なくともその一方の電極)は上記半導体層の一部に形成されたn型領域(又はp型領域)によって形成され、その上部電極104は例えば上記金属クロム(Cr)薄膜によって形成される。また、同キャパシタCP1,CP2の誘電体膜105は、例えば上記トランジスタNT1,PT1のゲート電極酸化膜102と同一絶縁膜(例えば、シリコン酸化膜)によって形成される。
【0114】
ちなみに、このようにガラス基板上に形成される本実施の形態の電圧発生回路と、先の図38に示した従来の電圧発生回路が同じくガラス基板上に形成されたものとの電流駆動特性の相違を図20及び図21のグラフにて示す。なお、同図20及び図21において、「IBBp」は上記従来の電圧発生回路による駆動電流を示し、「IBBn」は本実施の形態の電圧発生回路による駆動電流を示す。また、ここでは各トランジスタはガラス基板上に多結晶シリコン薄膜トランジスタとして形成されている。
【0115】
まず図20は、各キャパシタの容量の同一にして駆動トランジスタサイズを変化させて各々の電圧出力端子3からGND(グランド)に流れる駆動電流の値をシュミレーションしたものである。ここでは、電源電圧を12V、5μmルール、室温等をパラメータとしている。
【0116】
同図20から、駆動トランジスタとして、pチャネルMOSトランジスタに対するnチャネルMOSトランジスタの駆動電流能力の優位性及び同一駆動電流を得るためのレイアウト面積の優位性が分かる。
【0117】
次に図21は先の図13と同様に、トランジスタサイズ及び上記パラメータを同一にして、電圧出力端子3の初期電圧値(VBB)を変化させて上記駆動電流の値をシュミレーションしたものである。
【0118】
同図21から、電圧発生回路がカラス基板上に形成される場合にあっても、電圧出力端子の負電圧値VBBがより負電圧化されるにしたがって、pチャネルMOSトランジスタの駆動能力がnチャネルMOSトランジスタに比べて低下することがわかり、所定の負電圧値VBBにおけるnチャネルMOSトランジスタの駆動能力の優位性が示される。
【0119】
・また、同電圧発生回路は図22に示すように、ガラス基板上に形成されるとともに、先の図19に示したトップゲート形に対して、各nチャネルトランジスタNT1,NT2及びpチャネルトランジスタPT1,PT2がボトムゲート形に形成されるものとしてもよい。
【0120】
・また、本実施の形態においては、電圧発生回路に印加される互いに位相の反転した一対のクロック信号CLK,/CLKとして、先の図10(a),(b)に示されるように、単に互いの位相を反転したものを採用したがこれに限られない。その他、図23に示されるような一対のクロック信号PCLK1,PCLK2を別途生成してクロック入力端子1,2に各々印加するようにしてもよい。
【0121】
この一対のクロック信号PCLK1,PCLK2は、同図23に示されるように、その位相反転時、各クロック信号が共に論理「ロー」レベルとなる期間τ1,τ2を有するように形成されたものである。このように各クロック信号が共に論理「ロー」レベルとなる期間を有すことにより、例えば駆動トランジスタを確実に「OFF(オフ)」させてから上記ノードを正電圧にできること等によって、効率的に負電圧を発生させることができるようになる。なおこのクロック信号PCLK1,PCLK2は個別に形成されるものであってもよいし、あるいは一つのクロック信号源から形成されるものであってもよい。
【0122】
ちなみに、図24に一つのクロック信号源から形成される例を示す。ここでは、クロック信号CLKをインバータ回路INV1を介して、位相の反転したクロック信号を形成するための論理回路5、及び各クロック信号の位相反転時、それらクロック信号が共に論理「ロー」レベルとなる上記期間τ1,τ2を有するように期間調整する遅延回路4に印加することによって、上記PCLK1,PCLK2が容易且つ自動的に生成される。
【0123】
(第4の実施の形態)
以下、本発明にかかる電圧発生回路の第4の実施の形態を、図25〜図28を参照して説明する。なお、ここでは先の図1に示した第1の実施の形態の電圧発生回路との相違点を中心に説明し、同第1の実施の形態電圧発生回路と同一の構成要素についてはそれぞれ同一の符号を付してその重複する説明を省略する。
【0124】
この第4の実施の形態と前記第1の実施の形態との構成上の相違点は次の点にある。すなわち、図25に示されるように、先の図1に示したpチャネルMOSトランジスタをnチャネルMOSトランジスタに変更した点にある。具体的には、先の図1に示されるpチャネルMOSトランジスタPT1に代えてnチャネルMOSトランジスタNT2を設けた点にある。
【0125】
同図25に示されるように本実施の形態の電圧発生回路は、キャパシタCP1、第1のnチャネルMOSトランジスタNT1、及び第2のnチャネルMOSトランジスタNT2等を備えて構成される。
【0126】
ここで、上記第1のnチャネルMOSトランジスタ(駆動トランジスタ)NT1のソース端子SがノードND1に接続され、そのドレイン端子Dが負電圧VBBの出力端子3とされる。また、上記第2のnチャネルMOSトランジスタNT2のドレイン端子D及びゲート端子GがノードND1に接続され、そのソース端子Sが接地端子(基準電位端子)とされる。そして、上記第1及のnチャネルトMOSランジスタNT1のゲート端子Gはクロック入力端子2に接続される。
【0127】
また、上記ノードND1にはキャパシタCP1の一方の電極が接続され、他方の電極はクロック入力端子1に接続される。そしてこのクロック入力端子1と上記クロック入力端子2とに互いに位相の反転したクロック信号CLK,/CLKが印加される。なお、キャパシタCP1は、nチャネルトMOSランジスタ、あるいはpチャネルMOSトランジスタのソース端子及びドレイン端子を共通接続するかたちで形成されるものであってもよい。
【0128】
次に、このように構成される本実施の形態の電圧発生回路による負電圧の発生動作の概要を図26のタイミングチャートを参照して説明する。なお、同図26(a),(b)に示される本実施の形態に使用されるクロック信号CLK,/CLKは、単に互いの位相を反転したものである。
【0129】
同図26に示す時刻t1においてクロック信号CLKが「L」レベル(0ボルト)に変化し始めると、ノードND1の電位VN1が低下して負電圧となる(図26(a),(c)参照)。このときクロック信号/CLKが「H」レベル(VDD)になると、第1のnチャネルMOSトランジスタNT1が「ON」し、このとき、同トランジスタNT1のドレイン端子D側からキャパシタCP1の容量に比例した電荷がノードND1側に流れ込む。そして、この電荷は、第2のnチャネルMOSトランジスタNT2が「OFF」状態にあるため、キャパシタCP1に溜め込まれ、それに応じてノード電位VN1が上昇するようになる(図26(c)参照)。
【0130】
次に、時刻t2にクロック信号CLKが「H」レベルに変化し始めると、それに対応してノード電位VN1は、クロック信号CLKの「H」レベル(VDD)に相当する分だけ底上げされ更に上昇する。また、このクロック信号CLKが「H」レベルになると、第2のnチャネルMOSトランジスタNT2が「ON」し、このときキャパシタCP1に溜め込まれた電荷がGNDに引き抜かれることとなり、それに伴ってノード電位VN1は低下するようになる(図26(c)参照)。
【0131】
続いて、時刻t3において再びクロック信号CLKが「L」レベルに変化し始めると、先の時刻t1で説明したのと同様な動作が行われる。
このような動作の繰り返しにより、クロック信号CLK,/CLKの1サイクル毎にnチャネルMOSトランジスタNT1のドレイン端子Dの電荷をGNDに汲み出すことによって、同ドレイン端子Dの電圧を負電圧化するようにしている(図26(d)参照)。
【0132】
このとき上記構成の本実施の形態の電圧発生回路において、第1の実施の形態の電圧発生回路と同様に、出力負電圧VBBが低くなってもnチャネルMOSトランジスタNT1を「ON」させるソース端子Sとゲート端子G間の電位差はクロック信号/CLKによって与えられるため、出力負電圧VBBの値にかかわらず同トランジスタNT1の駆動能力は十分確保されるようになる。
【0133】
また、駆動トランジスタとして、nチャネルトランジスタの特性からpチャネルトランジスタに比べ、その動作速度を高速化でき、また駆動能力も高めることもできる。さらに、pチャネルトランジスタと同等の能力をnチャネルトランジスタで確保する場合にあっては、その素子面積を小面積化することもできる。
【0134】
次に、図27を参照して半導体基板上に形成された本実施の形態の電圧発生回路の断面構造の概要を説明する。なお、その等価回路を図28に示す。
同図27に示されるように、同電圧発生回路はP型ウェル・N型ウェル・P型ウェル(P−ウェル・N−ウェル・P−ウェル)の3重ウェル構造を有するP型シリコン基板上に形成されている。
【0135】
ここで、前記第1のnチャネルトランジスタNT1はP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るためにドレイン端子D(電圧出力端子)が該P型ウェルに接続されている。
【0136】
また同様に、第2のnチャネルトランジスタNT2はP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るためにノードND1が該P型ウェルに接続されている。
【0137】
また、キャパシタCP1はP型ウェル上に別途形成されるnチャネルMOSFETのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子Gが前記ノードND1に接続されている。
【0138】
このように構成される本実施の形態の電圧発生回路においても、第1の実施の形態の電圧発生回路と同等の負電圧を発生することができ、同様の効果が得られる。
【0139】
なお、上記第4の実施の形態は以下のような形態で実施することもできる。・上記第4の実施の形態においては、電圧発生回路を3重ウェル構造を有するP形シリコン基板上に形成する例を示したがこれに限られない。その他、図29に示すように、同電圧発生回路をN−ウェル・Pウェルの2重ウェル構造を有するN型シリコン基板上に形成されるものであってもよい。
【0140】
・また、同電圧発生回路は図30に示すように、ガラス基板上に形成されるものであってもよい。ここでは、nチャネルトランジスタNT1,NT2は、前記ガラス基板上に形成される層間絶縁膜101内に、多結晶あるいはアモルファスシリコン等の半導体層をその能動層(ソース・ドレイン領域)として形成される。ここで各トランジスタNT1,PT1のゲート電極Gは、例えば金属クロム(Cr)薄膜によって形成される。なおこのゲート電極Gは、シリサイド薄膜等であってもよい。
【0141】
また、前記キャパシタCP1も前記ガラス基板上に形成され、その少なくとも一方の電極(ここでは下部電極103)は上記半導体層の一部に形成されたn型領域によって形成され、その上部電極104は例えば上記金属クロム(Cr)薄膜によって形成される。また、同キャパシタCP1の誘電体膜105は、例えば上記トランジスタNT1,PT1のゲート電極酸化膜102と同一絶縁膜(例えば、シリコン酸化膜)によって形成される。
【0142】
・また、同電圧発生回路は先の図18に示されるように、ガラス基板上に形成された絶縁膜上に形成されるものであってもよい。
・また、上記クロック信号CLK,/CLKとして、先の図23に示されるような、その位相反転時、各クロック信号が共に論理「ロー」レベルとなる期間τ1,τ2を有するクロック信号PCLK1,PCLK2としてもよい。
【0143】
(第5の実施の形態)
以下、本発明にかかる電圧発生回路の第5の実施の形態を、図31〜図33を参照して説明する。なお、ここでは先の図9に示した第3の実施の形態の電圧発生回路との相違点を中心に説明し、同第3の実施の形態電圧発生回路と同一の構成要素についてはそれぞれ同一の符号を付してその重複する説明を省略する。
【0144】
この第5の実施の形態と前記第3の実施形態との構成上の相違点は次の点にある。すなわち、図31に示されるように、先の図9に示したpチャネルMOSトランジスタをnチャネルMOSトランジスタに変更した点にある。具体的には、先の図9に示されるpチャネルMOSトランジスタPT1,PT2に代えて、図31に示されるnチャネルMOSトランジスタNT2,NT2’を設けた点にある。
【0145】
本実施の形態の電圧発生回路は、同図31に示されるように、ソース端子Sが前記ノードND1,ND2の1つに接続され、他方が負電圧の出力端子とされる第1のnチャネルトランジスタ(NT1,NT1’)と、ドレイン端子Dがその同一のノードに接続され、他方が接地端子(基準電位端子)とされる第2のnチャネルトランジスタ(NT2,NT2’)とを有して、その各ゲート端子Gが互いに共通接続されてなる2組のトランジスタ対(NT1,NT2)、(NT1’,NT2’)を備えている。
【0146】
また、前記各トランジスタ対の第1のnチャネルトランジスタ(NT1,NT1’)のドレイン端子(電圧出力端子)Dは共通接続されるとともに、同第1のnチャネルトランジスタ(NT1,NT1’)のゲート端子Gはそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されている。
【0147】
次に、このように構成される本実施の形態の電圧発生回路による負電圧の発生動作の概要を図32に示すタイミングチャートを参照して説明する。
同図32に示す時刻t1においてクロック信号CLKが「L」レベル(0ボルト)に変化し始めると、ノードND1の電位VN1が低下して負電圧となり(図32(a),(c)参照)、それに伴ってnチャネルMOSトランジスタNT1’が「OFF」状態に移行するとともにnチャネルMOSトランジスタNT2’が「ON」状態に移行する。また、クロック信号/CLKが「H」レベル(VDD)に変化し始めると、ノードND2の電位VN2は、クロック信号/CLKの「H」レベル(VDD)に相当する分だけ底上げされ上昇し(図32(b),(d)参照)、それに伴ってnチャネルMOSトランジスタNT1が「ON」状態に移行するとともにnチャネルMOSトランジスタNT2が「OFF」状態に移行する。
【0148】
このとき、上記nチャネルMOSトランジスタNT2’が「ON」するのに伴って、上記キャパシタCP2に溜め込まれ電荷がGNDに引き抜かれることとなり、それに伴ってノード電位VN2は低下するようになる(図32(d)参照)。
【0149】
また、上記nチャネルMOSトランジスタNT1が「ON」するのに伴って、同トランジスタNT1のドレイン端子D側からキャパシタCP1の容量に比例した電荷がノードND1側に流れ込む。そして、この電荷は、nチャネルMOSトランジスタNT2が「OFF」状態にあるため、キャパシタCP1に溜め込まれ、それに応じてノード電位VN1が上昇するようになる。(図32(c)参照)。
【0150】
次に、時刻t2においてクロック信号CLKが「H」レベルに変化し始めるとともに、クロック信号/CLKが「L」レベルに変化し始めると、上記時刻t1とは逆の動作が各トランジスタ対にて行われる。
【0151】
すなわち、同時刻t2においてクロック信号CLKが「H」レベルに変化し始めると、ノードND1の電位VN1は、クロック信号CLKの「H」レベル(VDD)に相当する分だけ底上げされ上昇し(図32(a),(c)参照)、それに伴ってnチャネルMOSトランジスタNT1’が「ON」状態に移行するとともにnチャネルMOSトランジスタNT2’が「OFF」状態に移行する。また、クロック信号/CLKが「L」レベルに変化し始めると、ノードND2の電位VN2は低下して負電圧となり(図32(b),(d)参照)、それに伴ってnチャネルMOSトランジスタNT1が「OFF」状態に移行するとともにnチャネルMOSトランジスタNT2が「ON」状態に移行する。
【0152】
このとき、上記nチャネルMOSトランジスタNT2が「ON」するのに伴って、上記キャパシタCP1に溜め込まれ電荷がGNDに引き抜かれることとなり、それに伴ってノード電位VN1は低下するようになる(図32(c)参照)。また、上記nチャネルMOSトランジスタNT1’が「ON」するのに伴って、同トランジスタNT1’のドレイン端子D側からキャパシタCP2の容量に比例した電荷がノードND2側に流れ込む。そして、この電荷は、nチャネルMOSトランジスタNT2’が「OFF」状態にあるため、キャパシタCP2に溜め込まれ、それに応じてノード電位VN2が上昇するようになる。(図32(d)参照)。
【0153】
続いて、時刻t3において再びクロック信号CLKが「L」レベルに変化し始めると、先の時刻t1で説明したのと同様な動作が行われる。
このような動作の繰り返しにより、クロック信号CLKあるいは,クロック信号/CLKの半サイクル毎に、nチャネルMOSトランジスタNT1,NT1’のいずれかのドレイン端子Dの電荷をGNDに汲み出すことによって、同ドレイン端子Dの電圧VBBを負電圧化するようにしている(図32(e)参照)。
【0154】
すなわち、本実施の形態の電圧発生回路においては、第3の実施の形態と同様に、クロック信号の半サイクル毎に負電圧化にかかるポンピング動作を行うことにより、より効率的にポンピングを行うことができるようになり、その結果、負電圧化速度を早めることができる。
【0155】
次に、図33(a)を参照して半導体基板上に形成された本実施の形態の電圧発生回路の断面構造の概要を説明する。なお、その等価回路を図33(b)に示す。
【0156】
同図33(a)に示されるように、同電圧発生回路も先の第3の実施の形態と同様にP−ウェル・N−ウェル・P−ウェルの3重ウェル構造を有するP型シリコン基板上に形成されている。
【0157】
ここで、前記各nチャネルトランジスタNT1,NT2,NT1’,NT2’はP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために各ドレイン端子Dが該P型ウェルに接続されている。
【0158】
また、各キャパシタCP1,CP2はP型ウェル上に別途形成されるnチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子Gが各対応するノードND1,ND2に接続されている。
【0159】
このように構成される本実施の形態の電圧発生回路においても、第3の実施の形態の電圧発生回路と同等の負電圧を発生することができ、同様の効果が得られる。
【0160】
なお、上記第5の実施の形態は以下のような形態で実施することもできる。
・上記第5の実施の形態においては、電圧発生回路を3重ウェル構造を有するP形シリコン基板上に形成する例を示したがこれに限られない。その他、図34に示すように、同電圧発生回路をN−ウェル・P−ウェルの2重ウェル構造を有するN型シリコン基板上に形成されるものであってもよい。
【0161】
ここでは、各nチャネルトランジスタNT1,NT2,NT1’,NT2’は前記絶縁膜上に、単結晶、多結晶あるいはアモルファス等のシリコントランジスタとして形成される。また、前記各キャパシタCP1,CP2は絶縁膜上に形成されたシリコン電極及び絶縁薄膜によって形成される。
【0162】
・また、同電圧発生回路は図35に示すように、ガラス基板上に形成されるものであってもよい。ここでは、各nチャネルトランジスタNT1,NT2,NT1’,NT2’は、先の図30に示したのと同様に、前記ガラス基板上に形成される層間絶縁膜101内に、多結晶あるいはアモルファスシリコン等の半導体層をその能動層(ソース・ドレイン領域)として形成される。ここで各トランジスタNT1,NT2,NT1’,NT2’のゲート電極Gは、例えば金属クロム(Cr)薄膜によって形成される。なおこのゲート電極Gは、シリサイド薄膜等であってもよい。
【0163】
また、前記キャパシタCP1,CP2も前記ガラス基板上に形成され、その下部電極103(少なくともその一方の電極)は上記半導体層の一部に形成されたn型領域によって形成され、その上部電極104は例えば上記金属クロム(Cr)薄膜によって形成される。また、同キャパシタCP1,CP2の誘電体膜105は、例えば上記トランジスタNT1,PT1のゲート電極酸化膜102と同一絶縁膜(例えば、シリコン酸化膜)によって形成される。
。なお、ここでは各トランジスタがボトムゲート形に形成される構成としてもよい。
【0164】
・また、同電圧発生回路は先の図18に示されるように、ガラス基板上に形成された絶縁膜上に形成されるものであってもよい。
・また、上記クロック信号CLK,/CLKとして、先の図23に示されるような、その位相反転時、各クロック信号が共に論理「ロー」レベルとなる期間τ1,τ2を有するクロック信号PCLK1,PCLK2としてもよい。
【0165】
(第6の実施の形態)
以下、本発明にかかる第6の実施の形態である電圧発生回路を備えた表示装置について、図36を参照して説明する。なお、ここでは同電圧発生回路を備えた表示装置としてポリシリコンTFT液晶表示装置に適用した例を示す。
【0166】
同図36に示すように、本実施の形態の表示装置は、大きくは、ガラス基板上に形成される表示部50、走査線駆動回路60、データ駆動回路70、電圧発生回路80、レベル変換回路90等を備えて構成される。
【0167】
上記表示部50は複数の走査線(Y1〜Yn)とデータ線(X1〜Xm)との交点にマトリックス状に配列される表示画素PX、該表示画素PX毎に備えられその印加電圧を制御する能動スイッチング素子ST等を備えて構成される。なお、この能動スイッチング素子STは、例えばポリシリコン薄膜トランジスタによって形成されている。
【0168】
また走査線駆動回路60は、前記複数の走査線Yを走査するとともに同走査線Yに前記能動スイッチング素子STを活性化するための駆動電圧を印加する。一方、データ駆動回路70は、各走査線Yに対応した画素情報をデータ線(X1〜Xm)に出力する。
【0169】
また電圧発生回路80は、この実施の形態においては、例えば先の図9に示したような回路構成を有して、また先の図19に示したような断面構造を有してガラス基板上に形成されている。
【0170】
すなわち、2つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の負電圧を発生するものであって、先の図1に示した電圧発生回路を一対使用した構成となっている。そして、クロック信号CLK,/CLK(HCLK1,HCLK2)の半周期毎に効率的にポンピングを行うことができるようになっている。特にここでは、同電圧発生回路80を構成する各nチャネルトランジスタ及び各pチャネルトランジスタは、ガラス基板上に、ポリシリコン薄膜トランジスタとして形成されている。
【0171】
また、レベル変換回路90は上記電圧発生回路80に前記クロック信号CLK,/CLKとして印加される信号のレベルを昇圧変換するものである。ここでは、例えば、0〜5Vのクロック信号LCLK1,LCLK2を0〜15Vのクロック信号HCLK1,HCLK2にレベル変換して電圧発生回路80に印加する。このように、クロック信号のレベル変換を行うことによって、走査線駆動回路60で必要とされる所定の負電圧VBBを容易且つ高効率に電圧発生回路80から発生させることができるようになる。
【0172】
このように構成される本実施の形態の電圧発生回路を備えた表示装置によれば、以下のような効果を得ることができる。
(1)上記電圧発生回路80を液晶表示装置に搭載することによって、従来上記走査線(Y1〜Yn)には、接地電位から電源電圧VDDまでの電圧幅の電圧を印加していたが、例えば所定負電圧VBBから電源電圧VDDの半分までの電圧幅を印加することによって、低消費電力化や能動スイッチング素子STのオフ動作マージンを増加させることができるようになる。
また、液晶表示装置の一対の対向電極をAC駆動する場合においても、上記電圧発生回路80によれば、その到達負電圧が電圧発生回路80を構成するトランジスタの閾値に関係無く大きいので、表示画素PX毎に備えられた能動スイッチング素子STとしてのトランジスタのゲート電位をより深い負電位にすることができ、リーク電流を防止して低消費電力化を実現することができる。
【0173】
(2)また、液晶表示装置に負電圧を供給する場合にあっては通常、図36に併せ示すように、負電荷溜め込み用素子として当該表示装置の外部に外付けコンデンサを設けることが多いが、上記電圧発生回路80を液晶表示装置に搭載することによって、そのような外付けコンデンサの容量を低減して同コンデンサを小型したり、あるいは割愛できるようになる。
【0174】
(3)また、液晶表示装置にとってその電源投入時、上記負電圧VBBはできるだけ早期に立ち上ることが求められるが、上記電圧発生回路80によれば、その効率的なポンピング動作によって同負電圧VBBを早期に供給できるようになる。
【0175】
(4)また、このように駆動電流(能力)の大きい電圧発生回路80を液晶表示装置に搭載することによって、同表示装置としての表示品質を向上させることができるようになる。
【0176】
なお、上記第6の実施の形態は以下のような形態で実施することもできる。
・液晶表示装置に搭載する電圧発生回路80としては、先の図9に示したような回路構成を有して、且つ先の図19に示したような断面構造をもってガラス基板上に形成されるものに限られない。その他、先の図1に示したような回路構成を有して、且つ先の図6に示したような断面構造をもってガラス基板上に形成されるものであってもよいし、あるいは先の図9に示したような回路構成を有して、且つ先の図22に示したような断面構造をもってガラス基板上に形成されるものであってもよい。また、先の図25に示したような回路構成を有して、且つ先の図30に示したような断面構造をもってガラス基板上に形成されるものであってもよいし、あるいは先の図31に示したような回路構成を有して、且つ先の図35に示したような断面構造をもってガラス基板上に形成されるものであってもよい。
【0177】
・電圧発生回路を備えた液晶表示装置としてはポリシリコンTFT液晶表示装置に限られず、その他、例えばアモルファスシリコンTFT液晶表示装置であってもよい。
【0178】
・また、本発明にかかる電圧発生回路を備えた表示装置は、上記液晶表示装置に限られず、その他、例えば有機EL(Electro Luminescence)表示装置等の表示装置にも同様に適用することができる。
【0179】
・また、上記クロック信号LCLK1,LCLK2として、先の図23に示されるような、その位相反転時、各クロック信号が共に論理「ロー」レベルとなる期間τ1,τ2を有するクロック信号PCLK1,PCLK2としてもよい。
【0180】
その他、上記各実施の形態に共通に変更可能な要素としては次のようなものがある。
・上記各実施の形態においては、基準電位を接地電位(GND)として出力端子3から負電圧VBBを発生する電圧発生回路の例を示したがこれに限られない。その他、本発明の電圧発生回路を、例えば上記基準電位を所定の負電圧として当該回路の出力端子からさらに低い負電圧を発生させる場合や、あるいは基準電位を所定の正電圧として同出力端子から同所定正電圧より低い正電圧あるいは負電圧を発生させる場合にも適用することができる。
【図面の簡単な説明】
【図1】この発明にかかる電圧発生回路の第1の実施の形態についてその基本回路構成を示す回路図。
【図2】同第1の実施の形態の電圧発生回路の動作を示すタイミングチャート。
【図3】同第1の実施の形態の電圧発生回路を3層ウェル上に形成した構造例を示す断面図。
【図4】図3の構造に対応した同電圧発生回路の等価回路を示す回路図。
【図5】同第1の実施の形態の電圧発生回路を2層ウェル上に形成した構造例を示す断面図。
【図6】同第1の実施の形態の電圧発生回路をガラス基板上に形成した構造例を示す断面図。
【図7】この発明にかかる電圧発生回路の第2の実施の形態についてその基本回路構成を示す回路図。
【図8】同第2の実施の形態の電圧発生回路の変形例を示す回路図。
【図9】この発明にかかる電圧発生回路の第3の実施の形態についてその基本回路構成を示す回路図。
【図10】同第3の実施の形態の電圧発生回路の動作を示すタイミングチャート。
【図11】同第3の実施の形態の電圧発生回路を3層ウェル上に形成した構造例を示す断面図。
【図12】同第3の実施の形態の電圧発生回路と従来の電圧発生回路との電気的特性を比較したグラフ。
【図13】同じく同第3の実施の形態の電圧発生回路と従来の電圧発生回路との電気的特性を比較したグラフ。
【図14】同じく同第3の実施の形態の電圧発生回路と従来の電圧発生回路との電気的特性を比較したグラフ。
【図15】同第3の実施の形態の電圧発生回路の変形例についてこれを3層ウェル上に形成した構造例を示す断面図。
【図16】同第3の実施の形態の電圧発生回路の他の変形例についてこれを3層ウェル上に形成した構造例を示す断面図。
【図17】同第3の実施の形態の電圧発生回路を2層ウェル上に形成した構造例を示す断面図。
【図18】同第3の実施の形態の電圧発生回路をシリコン基板の絶縁膜上に形成した構造例を示す断面図。
【図19】同第3の実施の形態の電圧発生回路をガラス基板上に形成した構造例を示す断面図。
【図20】同第3の実施の形態にかかる電圧発生回路と従来の電圧発生回路との電気的特性を比較したグラフ。
【図21】同じく同第3の実施の形態にかかる電圧発生回路と従来の電圧発生回路との電気的特性を比較したグラフ。
【図22】同第3の実施の形態にかかる電圧発生回路をガラス基板上に形成した他の構造例を示す断面図。
【図23】同第3の実施の形態の電圧発生回路に印加するクロック信号についてその変形例示すタイミングチャート。
【図24】図23に示したクロック信号を自動生成する回路例を示す回路図。
【図25】この発明にかかる電圧発生回路の第4の実施の形態についてその基本回路構成を示す回路図。
【図26】同第4の実施の形態の電圧発生回路の動作を示すタイミングチャート。
【図27】同第4の実施の形態の電圧発生回路を3層ウェル上に形成した構造例を示す断面図。
【図28】図27の構造に対応した同電圧発生回路の等価回路を示す回路図。
【図29】同第4の実施の形態の電圧発生回路のその他の例で、2層ウェル上に形成された構造を示す断面図。
【図30】同第4の実施の形態の電圧発生回路をガラス基板上に形成した構造例を示す断面図。
【図31】この発明にかかる電圧発生回路の第5の実施の形態についてその基本回路構成を示す回路図。
【図32】同第5の実施の形態の電圧発生回路の動作を示すタイミングチャート。
【図33】同第5の実施の形態の電圧発生回路を3層ウェル上に形成した構造例を示す断面図。
【図34】同第5の実施の形態の電圧発生回路を2層ウェル上に形成した構造例を示す断面図。
【図35】同第5の実施の形態の電圧発生回路をガラス基板上に形成した構造例を示す断面図。
【図36】第6の実施の形態として、この発明にかかる電圧発生回路を備えた表示装置の構成を概略的に示すブロック図。
【図37】従来の電圧発生回路の基本回路構成を示す回路図。
【図38】従来の電圧発生回路の他の基本回路構成を示す回路図。
【符号の説明】
1,2…クロック入力端子、3…電圧出力端子、4…遅延回路、5…論理回路、50…表示部、60…走査線駆動回路、70…データ駆動回路、80…負電圧発生回路、90…レベル変換回路、CP1,CP2…キャパシタ、ND1,ND2…ノード、NT1,NT2…nチャネルMOSトランジスタ、PT1,PT2…pチャネルMOSトランジスタ、INV1…インバータ、PX…表示画素、ST…能動スイッチング素子。
Claims (31)
- キャパシタを有し、該キャパシタの一方の端子に接続されたノードを介して所定の電圧を発生する電圧発生回路であって、
ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が前記電圧の出力端子とされるnチャネルトランジスタと、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が基準電位端子とされるpチャネルトランジスタとを備え、前記nチャネルトランジスタ及びpチャネルトランジスタの各ゲート端子は共通接続されるとともに、該共通接続されたゲート端子と前記キャパシタの他方の端子とに互いに位相の反転したクロック信号が印加される電圧発生回路。 - 請求項1記載の電圧発生回路において、
当該回路は3重ウェル構造を有するP形半導体基板上に形成され、
前記nチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、
前記pチャネルトランジスタはN型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために正電位が該N型ウェルに印加され、
前記キャパシタはP型ウェル上に別途形成されるnチャネルトランジスタMOSFETのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子が前記ノードに接続されてなる
ことを特徴とする電圧発生回路。 - 請求項1記載の電圧発生回路において、
当該回路は2重ウェル構造を有するN半導体基板上に形成され、
前記nチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、
前記pチャネルトランジスタはN型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために正電位が該N型ウェルに印加され、
前記キャパシタはP型ウェル上に別途形成されるnチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子が前記ノードに接続されてなる
ことを特徴とする電圧発生回路。 - 請求項1記載の電圧発生回路において、
当該回路はガラス基板上に形成され、
前記nチャネルトランジスタ及びpチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、
前記キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたn型又はp型領域によって形成されてなる
ことを特徴とする電圧発生回路。 - 2つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の電圧を発生する電圧発生回路であって、
ソース端子及びドレイン端子の一方が前記ノードの1つに接続され、他方が前記電圧の出力端子とされるnチャネルトランジスタと、ソース端子及びドレイン端子の一方が同一のノードに接続され、他方が基準電位端子とされるpチャネルトランジスタとを有して、その各ゲート端子が互いに共通接続されてなるトランジスタ対を2組備え、前記各トランジスタ対のnチャネルトランジスタの前記電圧出力端子は共通接続されるとともに、前記各共通接続されたゲート端子はそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されて且つ、前記各キャパシタの他方の端子に互いに位相の反転したクロック信号が印加される電圧発生回路。 - 請求項5記載の電圧発生回路において、
当該回路は3重ウェル構造を有するP形半導体基板上に形成され、
前記各nチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、
前記各pチャネルトランジスタはN型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記各クロック信号が該N型ウェルに印加され、
前記各キャパシタはN型ウェル上に別途形成されるpチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなる
ことを特徴とする電圧発生回路。 - 請求項5記載の電圧発生回路において、
当該回路は3重ウェル構造を形成するP形半導体基板上に形成され、
前記各nチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、
前記各pチャネルトランジスタはN型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために正電位が該N型ウェルに印加され、
前記各キャパシタはN型ウェル上に別途形成されるpチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなる
ことを特徴とする電圧発生回路。 - 請求項5記載の電圧発生回路において、
当該回路は3重ウェル構造を形成するP形半導体基板上に形成され、
前記各nチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、
前記各pチャネルトランジスタはN型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために正電位が該N型ウェルに印加され、
前記各キャパシタはP型ウェル上に別途形成されるnチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなる
ことを特徴とする電圧発生回路。 - 請求項5記載の電圧発生回路において、
当該回路は2重ウェル構造を形成するP形半導体基板上に形成され、
前記各nチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、
前記各pチャネルトランジスタはN型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために正電位が該N型ウェルに印加され、
前記各キャパシタはP型ウェル上に別途形成されるnチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなる
ことを特徴とする電圧発生回路。 - 請求項5記載の電圧発生回路において、
当該回路はシリコン基板上に形成された絶縁膜上に形成され、
前記各nチャネルトランジスタ及び各pチャネルトランジスタは、前記絶縁膜上に形成された半導体層をその能動層として形成され、
前記各キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたn型又はp型領域によって形成されてなる
ことを特徴とする電圧発生回路。 - 請求項5記載の電圧発生回路において、
当該回路はガラス基板上に形成され、
前記各nチャネルトランジスタ及び各pチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、
前記各キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたn型又はp型領域によって形成されてなる
ことを特徴とする電圧発生回路。 - キャパシタを有し、該キャパシタの一方の端子に接続されたノードを介して所定の電圧を発生する電圧発生回路であって、
ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が前記電圧の出力端子とされる第1のnチャネルトランジスタと、ソース端子及びドレイン端子の一方及びゲート端子が前記ノードに接続され、ソース端子及びドレイン端子の他方が基準電位端子とされる第2のnチャネルトランジスタとを備え、前記第1のnチャネルトランジスタのゲート端子と前記キャパシタの他方の端子とに互いに位相の反転したクロック信号が印加される電圧発生回路。 - 請求項12記載の電圧発生回路において、
当該回路は3重ウェル構造を有するP形半導体基板上に形成され、
前記第1のnチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、
前記第2のnチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記ノードが該P型ウェルに接続され、
前記キャパシタはP型ウェル上に別途形成されるnチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子が前記ノードに接続されてなる
ことを特徴とする電圧発生回路。 - 請求項12記載の電圧発生回路において、
当該回路は2重ウェル構造を有するN形半導体基板上に形成され、
前記第1のnチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、
前記第2のnチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記ノードが該P型ウェルに接続され、
前記キャパシタはP型ウェル上に別途形成されるnチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子が前記ノードに接続されてなる
ことを特徴とする電圧発生回路。 - 請求項12記載の電圧発生回路において、
当該回路はガラス基板上に形成され、
前記第1及び第2のnチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、
前記キャパシタの少なくとも一方の電極は前記半導体層の一部に形成されたn型領域によって形成されてなる
ことを特徴とする電圧発生回路。 - 2つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の電圧を発生する電圧発生回路であって、
ソース端子及びドレイン端子の一方が前記ノードの1つに接続され、他方が前記電圧の出力端子とされる第1のnチャネルトランジスタと、ソース端子及びドレイン端子の一方及びゲート端子が同一のノードに接続され、ソース端子及びドレイン端子の他方が基準電位端子とされる第2のnチャネルトランジスタとを有するトランジスタ対を2組備え、前記各トランジスタ対の第1のnチャネルトランジスタの前記電圧出力端子は共通接続されるとともに、前記各第1のnチャネルトランジスタのゲート端子はそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されて且つ、前記各キャパシタの各他方の端子に互いに位相の反転したクロック信号が印加される電圧発生回路。 - 請求項16記載の電圧発生回路において、
当該回路は3重ウェル構造を有するP形半導体基板上に形成され、
前記各第1のnチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、
前記各第2のnチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記ノードが該P型ウェルに接続され、
前記各キャパシタはP型ウェル上に別途形成されるnチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなる
ことを特徴とする電圧発生回路。 - 請求項16記載の電圧発生回路において、
当該回路は2重ウェル構造を有するN形半導体基板上に形成され、
前記各第1のnチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該P型ウェルに接続され、
前記各第2のnチャネルトランジスタはP型ウェル上にMOSFETとして形成されるとともに、そのバックゲート電位を得るために前記ノードが該P型ウェルに接続され、
前記各キャパシタはP型ウェル上に別途形成されるnチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなる
ことを特徴とする電圧発生回路。 - 請求項16記載の電圧発生回路において、
当該回路はガラス基板上に形成され、
前記各第1及び各第2のnチャネルトランジスタは各々前記ガラス基板上に形成された半導体層をその能動層として形成され、
前記キャパシタの少なくとも一方の電極は前記半導体層の一部に形成されたn型領域によって形成されてなる
ことを特徴とする電圧発生回路。 - 請求項1〜19のいずれか1項に記載の電圧発生回路において、
1つのクロック信号に基づいて前記互いに位相の反転したクロック信号を形成するためのインバータ回路を更に備える
ことを特徴とする電圧発生回路。 - 請求項1〜19のいずれか1項に記載の電圧発生回路において、
前記互いに位相の反転したクロック信号は、その位相反転時、各クロック信号が共に論理「ロー」レベルとなる期間を有するように形成される
ことを特徴とする電圧発生回路。 - 請求項1〜19のいずれか1項に記載の電圧発生回路において、
1つのクロック信号に基づいて、前記互いに位相の反転したクロック信号を形成するための論理回路と、前記各クロック信号の位相反転時、それらクロック信号が共に論理「ロー」レベルとなる期間を有するように期間調整する遅延回路とを更に備える
ことを特徴とする電圧発生回路。 - 複数の走査線とデータ線との交点にマトリックス状に配列される表示画素と、該表示画素毎に備えられその印加電圧を制御する能動スイッチング素子と、前記複数の走査線を走査するとともに前記能動スイッチング素子を活性化するための駆動電圧を印加する走査線駆動回路と、該走査線駆動回路に電圧を出力する電圧発生回路とを備え、
前記電圧発生回路は、キャパシタを有し、該キャパシタの一方の端子に接続されたノードを介して所定の電圧を発生するものであって、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が前記電圧の出力端子とされるnチャネルトランジスタと、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が基準電位端子とされるpチャネルトランジスタとを備え、前記nチャネルトランジスタ及びpチャネルトランジスタの各ゲート端子は共通接続されるとともに、該共通接続されたゲート端子と前記キャパシタの他方の端子とに互いに位相の反転したクロック信号が印加される電圧発生回路を備えた表示装置。 - 請求項23記載の電圧発生回路を備えた表示装置において、
少なくとも前記電圧発生回路はガラス基板上に形成され、
前記nチャネルトランジスタ及びpチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、
前記キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたn型又はp型領域によって形成されてなる
ことを特徴とする電圧発生回路を備えた表示装置。 - 複数の走査線とデータ線との交点にマトリックス状に配列される表示画素と、該表示画素毎に備えられその印加電圧を制御する能動スイッチング素子と、前記複数の走査線を走査するとともに前記能動スイッチング素子を活性化するための駆動電圧を印加する走査線駆動回路と、該走査線駆動回路に電圧を出力する電圧発生回路とを備え、
前記電圧発生回路は、2つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の電圧を発生するものであって、ソース端子及びドレイン端子の一方が前記ノードの1つに接続され、他方が前記電圧の出力端子とされるnチャネルトランジスタと、ソース端子及びドレイン端子の一方が同一のノードに接続され、他方が基準電位端子とされるpチャネルトランジスタとを有して、その各ゲート端子が互いに共通接続されてなるトランジスタ対を2組備え、前記各トランジスタ対のnチャネルトランジスタの前記電圧出力端子は共通接続されるとともに、前記各共通接続されたゲート端子はそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されて且つ、前記各キャパシタの各他方の端子に互いに位相の反転したクロック信号が印加される電圧発生回路を備えた表示装置。 - 請求項25記載の電圧発生回路を備えた表示装置において、
少なくとも前記電圧発生回路はガラス基板上に形成され、
前記nチャネルトランジスタ及びpチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、
前記キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたn型又はp型領域によって形成されてなる
ことを特徴とする電圧発生回路を備えた表示装置。 - 複数の走査線とデータ線との交点にマトリックス状に配列される表示画素と、該表示画素毎に備えられその印加電圧を制御する能動スイッチング素子と、前記複数の走査線を走査するとともに前記能動スイッチング素子を活性化するための駆動電圧を印加する走査線駆動回路と、該走査線駆動回路に電圧を出力する電圧発生回路とを備え、
前記電圧発生回路は、キャパシタを有し、該キャパシタの一方の端子に接続されたノードを介して所定の電圧を発生するものであって、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が前記電圧の出力端子とされる第1のnチャネルトランジスタと、ソース端子及びドレイン端子の一方及びゲート端子が前記ノードに接続され、ソース端子及びドレイン端子の他方が基準電位端子とされる第2のnチャネルトランジスタとを備え、前記第1のnチャネルトランジスタのゲート端子と前記キャパシタの他方の端子とに互いに位相の反転したクロック信号が印加される電圧発生回路を備えた表示装置。 - 請求項27記載の電圧発生回路を備えた表示装置において、
少なくとも前記電圧発生回路はガラス基板上に形成され、
前記第1及び第2のnチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、
前記キャパシタの少なくとも一方の電極は前記半導体層の一部に形成されたn型領域によって形成されてなる
ことを特徴とする電圧発生回路を備えた表示装置。 - 複数の走査線とデータ線との交点にマトリックス状に配列される表示画素と、該表示画素毎に備えられその印加電圧を制御する能動スイッチング素子と、前記複数の走査線を走査するとともに前記能動スイッチング素子を活性化するための駆動電圧を印加する走査線駆動回路と、該走査線駆動回路に電圧を出力する電圧発生回路とを備え、
前記電圧発生回路は、2つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の電圧を発生するものであって、ソース端子及びドレイン端子の一方が前記ノードの1つに接続され、他方が前記電圧の出力端子とされる第1のnチャネルトランジスタと、ソース端子及びドレイン端子の一方及びゲート端子が同一のノードに接続され、ソース端子及びドレイン端子の他方が基準電位端子とされる第2のnチャネルトランジスタとを有するトランジスタ対を2組備え、前記各トランジスタ対の第1のnチャネルトランジスタの前記電圧出力端子は共通接続されるとともに、前記各第1のnチャネルトランジスタのゲート端子はそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されて且つ、前記各キャパシタの各他方の端子に互いに位相の反転したクロック信号が印加される電圧発生回路を備えた表示装置。 - 請求項29記載の電圧発生回路を備えた表示装置において、
少なくとも前記電圧発生回路はガラス基板上に形成され、
前記各第1及び各第2のnチャネルトランジスタは各々前記ガラス基板上に形成された半導体層をその能動層として形成され、
前記キャパシタの少なくとも一方の電極は前記半導体層の一部に形成されたn型領域によって形成されてなる
ことを特徴とする電圧発生回路を備えた表示装置。 - 請求項23〜30のいずれか1項に記載の電圧発生回路を備えた表示装置において、
前記電圧発生回路に前記クロック信号として印加する信号のレベルを昇圧
変換するレベル変換回路を更に備える
ことを特徴とする電圧発生回路を備えた表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000384960A JP3723445B2 (ja) | 1999-12-27 | 2000-12-19 | 電圧発生回路及び電圧発生回路を備えた表示装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11-371632 | 1999-12-27 | ||
JP37163299 | 1999-12-27 | ||
JP2000384960A JP3723445B2 (ja) | 1999-12-27 | 2000-12-19 | 電圧発生回路及び電圧発生回路を備えた表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001251847A JP2001251847A (ja) | 2001-09-14 |
JP3723445B2 true JP3723445B2 (ja) | 2005-12-07 |
Family
ID=26582339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000384960A Expired - Fee Related JP3723445B2 (ja) | 1999-12-27 | 2000-12-19 | 電圧発生回路及び電圧発生回路を備えた表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3723445B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5911614B1 (ja) * | 2015-01-19 | 2016-04-27 | 力晶科技股▲ふん▼有限公司 | 負基準電圧発生回路 |
-
2000
- 2000-12-19 JP JP2000384960A patent/JP3723445B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001251847A (ja) | 2001-09-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100745247B1 (ko) | 전압 발생 회로 및 전압 발생 회로를 포함하는 표시 장치 | |
JP5057828B2 (ja) | 表示装置 | |
KR101023268B1 (ko) | 전하 펌프 회로 및 이 회로를 포함하는 전자 장치 | |
US9601073B2 (en) | Shift register | |
CN101878592B (zh) | 半导体装置和显示装置 | |
JP2009094927A (ja) | バッファ、レベルシフト回路及び表示装置 | |
JP2008061323A (ja) | 電圧変換回路およびその電圧変換回路を備えた表示装置 | |
US7692620B2 (en) | Display | |
US8054264B2 (en) | Display device | |
US7573456B2 (en) | Semiconductor integrated circuit device and liquid crystal display driving semiconductor integrated circuit device | |
JP5404235B2 (ja) | 振幅変換回路 | |
US20050200622A1 (en) | Power supply circuit, driver IC using the power supply circuit, liquid crystal display device, and electronic instrument | |
JP2003284325A (ja) | チャージポンプ回路およびチャージポンプ回路を備えた表示装置 | |
JP4642794B2 (ja) | 電源回路及び表示装置 | |
JP3723445B2 (ja) | 電圧発生回路及び電圧発生回路を備えた表示装置 | |
JP2009260832A (ja) | 半導体装置 | |
US7355579B2 (en) | Display | |
EP3570422B1 (en) | Charge pump circuit arrangement | |
JP2002299559A (ja) | 昇圧回路および昇圧回路を備えた表示装置 | |
JP4357936B2 (ja) | 半導体装置 | |
JP2005189680A (ja) | バッファ回路、ディスプレイ装置の駆動回路、ディスプレイ装置 | |
JP5101669B2 (ja) | 表示装置 | |
JP2005191635A (ja) | 遅延回路およびそれを含む表示装置 | |
JP2005311624A (ja) | 遅延回路 | |
JP2008131814A (ja) | Dc−dcコンバータ及び表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050426 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050510 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050708 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050711 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050830 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050915 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130922 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |