JP4624198B2 - 半導体記憶装置 - Google Patents
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Description
本発明の他の目的は、高速化が図られた半導体記憶装置を提供することである。
図1は、実施の形態1に係る半導体記憶装置100の概略構成を示したブロック図である。
図2を参照して、メモリセルMC0♯0は、1ビットの記憶データを保持可能に構成されたデータセルDCと、1ビットのマスクビット情報を保持可能に構成されデータセルDCとビット線に沿う列方向に隣接するマスクデータセルMDCとを含む。
図3を参照して、メモリセルMC0♯0とメモリセルMC1♯0とは行方向に互いに隣接して配置される。各TCAMセル列に対して対応するサーチ線が各々配置されている。すなわちメモリセルMC0♯0に対してはサーチ線対SL0,/SL0がメモリセル中に配置されメモリセルMC1♯0に対してはサーチ線対SL1,/SL1がメモリセル中に配置されている。またマッチ線は各セル行毎に1本配線される。すなわち図3に示される第1行目のメモリセル行(メモリセルMC0♯0,メモリセルMC1♯0)に対してはマッチ線ML0が配置される。
図3、図4を参照してアドレス♯0に対しての動作を簡単に説明する。
図9は、実施の形態2に係る半導体記憶装置の構成を示す概略ブロック図である。
図10、図11を参照してより詳細にメモリセルの動作説明を行なう。
図16は、図12のXVI−XVIにおける断面図である。
図16を参照して、P基板上にはPウェルPW0,PW1とその間にNウェルNW0とが形成され活性領域にN型不純物が注入されることによりN型拡散領域FL210、FL211、FL240が形成され、活性領域にP型不純物が注入されることによりP型拡散領域FL110,FL111が形成される。
実施の形態3に係る半導体記憶装置は、実施の形態2に係る半導体記憶装置と図9および図10で示した回路構成およびメモリアレイのセルの並び方は同じであるが、メモリセルの内部のトランジスタ配置とサーチ線、ワード線の配線層とが異なる。
実施の形態4に係る半導体記憶装置は、実施の形態2に係る半導体記憶装置と図9および図10で示した回路構成およびメモリアレイのセルの並び方は同じであるが、メモリセルの内部のトランジスタ配置が異なる。
Claims (10)
- 行列状に配置され、各々が2ビットの情報を保持可能に構成された複数のメモリセルを備え、
前記複数のメモリセルの各々は、
1ビットの情報を保持可能に構成され、第1の方向に延在するビット線対及び前記第1の方向と直交する第2の方向に延在する第1のワード線に接続される第1のセルと、
1ビットの情報を保持可能に構成され、前記ビット対及び前記第2の方向に延在する第2のワード線に接続される第2のセルと、
前記第1及び第2のセル、並びに前記第2の方向に延在する一致線に接続され、前記第1および第2のセルの保持する情報と検索データとに応じた結果を前記一致線に反映する論理演算セルとを含み、
各前記メモリセルを構成するトランジスタのゲートは、前記第2の方向に沿って延在し、
前記複数のメモリセルの各々が形成される領域は、同一の導電型の複数第1及び第2のウェルと、前記第1及び第2のウェルとは異なる導電型の第3ウェルとを含み、
前記第1ないし第3のウェルの各々は、前記第1の方向に隣接するメモリセルの対応するウェルと連続するように形成され、
前記複数のメモリセルにおいて前記第2の方向で互いに隣接する2つのメモリセルのそれぞれ前記論理演算セルに接続された前記一致線は、前記2つのメモリセルの一方の前記第1、第3及び第2のウェルのそれぞれ上方並びに前記2つのメモリセルの他方の前記第1、第3及び第2のウェルのそれぞれ上方を通る共通の配線で構成され、
前記共通の配線は、前記2つのメモリセルの一方の前記第1のウェルの上方から前記2つのメモリセルの他方の前記第2のウェルの上方にかけて前記第2の方向にのみ沿って延在している、半導体記憶装置。 - 前記2つのメモリセルの一方の前記第2のウェルと前記2つのメモリセルの他方の前記第1のウェルとは共通のウェルで構成された、請求項1に記載の半導体記憶装置。
- 前記複数のメモリセルの各々において、
前記列方向に沿って延在し前記検索データを伝達するサーチ線対が前記論理演算セルに接続された、請求項1に記載の半導体記憶装置。 - 前記第1、第2のワード線は、第1の金属配線層で形成され、
前記サーチ線対は、第2の金属配線層で形成され、
前記一致線は、第3の金属配線層で形成され、
前記第1の金属配線層は、前記第3の金属配線層よりも下層であり、
前記第3の金属配線層は、前記第2の金属配線層よりも上層である、請求項3に記載の半導体記憶装置。 - 前記サーチ線対は、第1の金属配線層で形成され、
前記第1、第2のワード線および前記一致線は、第2の金属配線層で形成され、
前記第1の金属配線層は、前記第2の金属配線層よりも下層である、請求項3に記載の半導体記憶装置。 - 行列状に配置され、各々が2ビットの情報を保持可能に構成された複数のメモリセルを備え、
前記複数のメモリセルの各々は、
1ビットの情報を保持可能に構成された第1のセルと、
1ビットの情報を保持可能に構成され、前記第1のセルの列方向に隣接する第2のセルと、
前記列方向に沿って延在し、前記第1、第2のセルの両方に接続されるビット線対と、
行方向に沿って延在し、前記第1、第2のセルにそれぞれ接続される第1、第2のワード線と、
列方向に沿って延在する前記第1、第2のセルの両方に対し前記行方向に隣接し、前記第1および第2のセルの保持する情報と検索データとに応じた結果を出力する論理演算セルとを含み、
各前記メモリセルを構成するトランジスタのゲートは、前記行方向に沿って延在し、
前記複数のメモリセルの各々が形成される領域は、
複数のウェルを含み、
前記複数のウェルの各々は、前記列方向に隣接するメモリセルの対応するウェルと連続するように形成され、
前記複数のメモリセルのうちの前記行方向に互いに隣接する第1、第2のメモリセルは、
前記列方向に沿って前記第1、第2のメモリセルの境界部分に延在し、前記第1、第2のメモリセルの論理演算セルに共通に接続され、前記検索データを伝達するサーチ線対をさらに含む、半導体記憶装置。 - 前記第1のメモリセルの前記論理演算セルは、互いに隣接する前記第1、第2のメモリセルを行方向に沿って横断する第1の一致線に接続され、
前記第2のメモリセルの前記論理演算セルは、互いに隣接する前記第1、第2のメモリセルを行方向に沿って横断する第2の一致線に接続される、請求項6に記載の半導体記憶装置。 - 1ビットの情報を保持可能に構成された第1のセルと、1ビットの情報を保持可能に構成され、前記第1のセルの列方向に隣接する第2のセルと、列方向に沿って延在する前記第1、第2のセルの両方に対し前記行方向に隣接し、前記第1および第2のセルの保持する情報と検索データとに応じた結果を出力する論理演算セルとをそれぞれ有し、行方向に隣接する第1のメモリセルおよび第2のメモリセルと、
行方向に沿って延在し、前記第1、第2のメモリセル各々の前記第1、第2のセルに接続される第1、第2のワード線と、
列方向に沿って延在し、前記第1のメモリセルの前記第1、第2のセルに接続される第1のビット線対と、
列方向に沿って延在し、前記第2のメモリセルの前記第1、第2のセルに接続される第2のビット線対と、
列方向に沿って延在し、前記検索データを伝達するサーチ線対とを備え、
当該サーチ線対の一方は前記第1及び第2のメモリセルの各々の前記論理演算セルに接続され、当該サーチ線対の他方も前記第1及び第2のメモリセルの各々の前記論理演算セルに接続される、半導体記憶装置。 - 行方向に沿って延在し、前記第1のメモリセルの前記論理演算セルの出力に接続された第1の一致線と、
行方向に沿って延在し、前記第2のメモリセルの前記論理演算セルの出力に接続された第2の一致線とをさらに備える、請求項8に記載の半導体記憶装置。 - 前記第1及び第2のメモリセルに、同じ1つの書込みサイクルでそれぞれ前記第1及び第2のビット線対を介してデータが書き込まれる、請求項8又は請求項9に記載の半導体記憶装置。
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