JP4623782B2 - 半導体記憶装置及びその使用方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置及びその使用方法に関し、特に、1つのメモリセルに2ビットの情報を記録可能な不揮発性半導体メモリに用いて好適なものである。
【0002】
【従来の技術】
近年、キャリアの注入位置を異ならせることにより、1つのメモリセルに2ビットの情報を記録可能とした不揮発性半導体メモリが研究、開発されている。この不揮発性半導体メモリは、ゲートの下層に設けられたゲート絶縁膜にキャリアを捕獲するメモリであって、情報を書き込む場合と読み出す場合とでソース/ドレイン間に印加する電圧の方向を逆方向とし、チャネル領域の両端部に相当する位置におけるゲート絶縁膜中にそれぞれ独立して電子を捕獲するように構成されている。そして、両端部それぞれにおける電子の捕獲の有無によって2ビットの情報を記録可能としている。
【0003】
例えば、国際公開WO 99/07000号公報には、上述した構成の不揮発性半導体メモリが開示されている。図5を参照しながら、同公報に開示された不揮発性半導体メモリの構成及びデータの書き込み/消去の動作について簡単に説明する。
【0004】
図5に示すように、不揮発性半導体メモリ100は、p型シリコン半導体基板101の表面領域に形成されたソース/ドレインとして機能する第1及び第2の拡散層102,103と、当該第1及び第2の拡散層102,103間のp型シリコン半導体基板101上に形成されたキャリアトラップ領域104aを有するゲート絶縁膜104、ゲート絶縁膜104上に形成されたゲート電極105を有している。ここで、キャリアトラップ領域104aはシリコン窒化膜等を含む領域であって、ゲート絶縁膜104中の他の領域よりもキャリアトラップ特性が高い領域である。
【0005】
この不揮発性半導体メモリ100においては、ゲート絶縁膜104中のチャネル領域の両端部に相当する領域106,107にそれぞれ独立して電子を捕獲するように構成され、合計2ビットの情報を記録することが可能とされている。
【0006】
図5(a)は、ゲート絶縁膜104に電荷が捕獲されていない状態を示しており、この場合のメモリセルの状態(しきい値電圧:Vth)を消去状態とする。このメモリセルにおいて、例えば、第1の拡散層102に0V、第2の拡散層103に約5V、ゲート電極105に約10Vの電圧を印加すると、第2の拡散層103近傍でホットエレクトロン(hot electron)が発生し、第2の拡散層103近傍におけるゲート絶縁膜104中の領域106に電子が捕獲され、プログラム状態となる。
【0007】
もう一方の領域107に電子を捕獲するためには、第1及び第2の拡散層102,103に印加するプログラムのための電圧を入れ替え、第1の拡散層102に約5V、第2の拡散層103に0V、ゲート電極105に約10Vの電圧を印加する。これにより、図5(b)に示すように、領域106,107の双方に電荷がトラップされる。
【0008】
図5(b)に示すように、領域106,107に局在して電子がトラップされている状態(プログラム状態)から図5(a)に示す消去状態に電気的に戻す場合には、第1及び第2の拡散層102,103に+5V、ゲート電極105に−5Vを印加する。この場合、第1及び第2の拡散層102,103近傍のゲート絶縁膜104にトラップされた電子は、第1及び第2の拡散層102,103近傍で局所的に発生したホットホール(hot hole)により中和される。これにより、プログラム状態からデータを消去することができる。
【0009】
【発明が解決しようとする課題】
しかしながら、図5(c)に示すように、ゲート絶縁膜104にトラップされた電子が、互いの斥力や読み出し時のディスターブ等により横方向(図5(c)において第1及び第2の拡散層102,103に沿った方向)に拡散して存在する場合には、全ての領域の電子を消去することは困難である。特に、書き込み、読み出しを繰り返し行った場合には、チャネル領域の中央位置におけるゲート絶縁膜104中に電荷が残存し、次第に蓄積されるという問題が発生する。
【0010】
上述した電圧条件での消去では、第1及び第2の拡散層102,103近傍で発生するホットホールをゲート絶縁膜104中に注入することにより捕獲された電子を中和するため、第1及び第2の拡散層102,103近傍にトラップされた電子を中和することしかできない。従って、上述の電圧条件での消去では、チャネルの中央部近傍に残存する電子を中和して消去することはできない。
【0011】
消去されずにチャネルの中央部付近のゲート絶縁膜104に残存した電子は、メモリセルのしきい値(Vth)を上昇させるため、図5(b)に示すメモリセルの状態と図5(d)に示すメモリセルの状態とを区別することができない。従って、図5(d)に示すメモリセルの状態では領域106,107のいずれかに電子がトラップされているかが不確定となり、書き込みの信頼性が損なわれることとなる。
【0012】
本発明は、このような問題を解決するために成されたものであり、本発明の目的は、メモリセルのゲート絶縁膜に捕獲された電荷が横方向拡散した場合であっても、捕獲された電荷を確実に消去することを可能とする半導体記憶装置と、捕獲された電荷を消去するための消去アルゴリズムを含む使用方法を提供し、データの書き込み及び消去の信頼性を向上させることにある。
【0013】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体基板の表面領域に形成された1対の不純物拡散層と、前記1対の不純物拡散層間における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記ゲート電極に所定電圧を印加することにより前記ゲート絶縁膜中の前記不純物拡散層近傍の位置にそれぞれキャリアを捕獲するように成された半導体記憶装置であって、前記1対の不純物拡散層を含む前記半導体基板に第1の電圧を印加し、前記ゲート電極に第2の電圧を印加することにより前記半導体基板と前記ゲート電極の間にトンネル電流を流し、前記トンネル電流により前記ゲート絶縁膜に捕獲されたキャリアを消去するようにしている。
【0014】
本発明の半導体記憶装置の一態様例においては、前記1対の不純物拡散層が形成された前記半導体基板と同一導電型の第1のウエルと、前記第1のウエルの側面から底面にかけての領域を覆う第2のウエルとを有し、前記第1の電圧を前記第1のウエル及び前記1対の不純物拡散層に印加するようにしている。
【0015】
本発明の半導体記憶装置の一態様例において、前記ゲート電極は複数のメモリセル間で共有されており、前記複数のメモリセルに前記第1及び第2の電圧を印加することにより、前記ゲート電極が接続された前記複数のメモリセルの前記キャリアを一括して消去する。
【0016】
本発明の半導体記憶装置の一態様例においては、前記ゲート電極に前記第2の電圧として負電圧を印加するための負電圧発生手段が前記ゲート電極に接続されている。
【0017】
本発明の半導体記憶装置の一態様例においては、前記1対の不純物拡散層の一方又は双方に第3の電圧を印加し、前記ゲート電極に第4の電圧を印加することにより、前記ゲート絶縁膜に捕獲され前記1対の不純物拡散層の近傍に存するキャリアを消去するようにしている。
【0018】
本発明の半導体記憶装置の一態様例においては、前記第3及び前記第4の電圧による前記キャリアの消去を第1の消去手段とし、前記第1及び前記第2の電圧による前記キャリアの消去を第2の消去手段とし、前記第1の消去手段による前記キャリアの消去が十分でない場合に、前記第2の消去手段による前記キャリアの消去を行う。
【0019】
本発明の半導体記憶装置の一態様例においては、前記第1の消去手段から前記第2の消去手段に切り替えるために、前記1の消去手段による消去の回数をカウントするカウンターを備える。
【0020】
本発明の半導体記憶装置の一態様例においては、前記カウンターによりカウントされた前記第1の消去手段による消去の回数が予め設定した所定の回数に達した場合に、前記第1の消去手段から前記第2の消去手段に切り替える。
【0021】
本発明の半導体記憶装置の使用方法は、半導体基板の表面領域に形成された1対の不純物拡散層と、前記1対の不純物拡散層間における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記ゲート電極に所定電圧を印加することにより前記ゲート絶縁膜中の異なる位置にそれぞれキャリアを捕獲するように成された半導体記憶装置の使用方法であって、前記1対の不純物拡散層を含む前記半導体基板に第1の電圧を印加し、前記ゲート電極に第2の電圧を印加することにより前記半導体基板と前記ゲート電極の間にトンネル電流を流し、前記トンネル電流により前記ゲート絶縁膜に捕獲されたキャリアを消去する。
【0022】
本発明の半導体記憶装置の使用方法の一態様例においては、前記1対の不純物拡散層の一方又は双方に第3の電圧を印加し、前記ゲート電極に第4の電圧を印加することにより、前記ゲート絶縁膜に捕獲され前記1対の不純物拡散層の近傍に存するキャリアを消去する。
【0023】
本発明の半導体記憶装置の使用方法の一態様例においては、前記第3の電圧及び前記第4の電圧による前記キャリアの消去が十分でない場合に、前記第1及び前記第2の電圧による前記キャリアの消去を行う。
【0024】
【作用】
本発明は上記技術手段より成るので、半導体基板とゲート電極の間にトンネル電流を流すことにより、捕獲された電荷がゲート絶縁膜中のどの位置に捕獲されていても、ゲート絶縁膜の全領域における電荷の消去が確実に成されることとなる。従って、特に消去が困難なチャネル領域中央近傍に残存する電荷を確実に消去することが可能となる。
【0025】
【発明の実施の形態】
(第1の実施形態)
先ず、本発明の第1の実施形態を図面を参照しながら説明する。図1は、第1の実施形態における半導体記憶装置の平面構成を示す模式図である。また、図2は第1の実施形態の半導体記憶装置の各メモリセルの構成を示す概略断面図である。
【0026】
図1(a)に示すように、第1の実施形態の半導体記憶装置は、セルアレイ1と、セルアレイ1中の同一列に位置する各メモリセルと接続された各コントロールゲート2と、コントロールゲート2が接続された消去手段を含む制御回路3とを有して構成されている。
【0027】
図2(b)は、セルアレイ1中の4つのメモリセル4a〜4dに着目し、この部位の回路構成を示す模式図である。各メモリセル4a〜4dにはコントロールゲート2a,2bが接続されており、メモリセル4a,4bにはコントロールゲート2aが、メモリセル4c,4dにはコントロールゲート2bが接続されている。
【0028】
また、各メモリセル4a〜4dには、列方向に延在するソース/ドレイン(S/D)線5a〜5dが接続されている。ここで、メモリセル4a,4cにはソース/ドレイン線5a,5bが、メモリセル4b,4dにはソース/ドレイン線5c,5dが接続されている。
【0029】
第1の実施形態における各メモリセル4a〜4dの基本構成は、図5において説明した従来の半導体記憶装置の各メモリセルの構成と同一である。ここで、図2は、メモリセル4a〜4dのうちメモリセル4aの構成を示している。他のメモリセルの構成もメモリセル4aの構成と同様である。メモリセル4aは、p型シリコン半導体基板11の表面領域に形成された第1及び第2の拡散層12,13、p型シリコン半導体基板11上に形成されたキャリアトラップ領域14aを含むゲート絶縁膜14、ゲート絶縁膜14上に形成されたコントロールゲート2aを有している。
【0030】
図1(a)に示すように、コントロールゲート2aは制御回路3に接続されている。また、第1及び第2の拡散層12,13は、それぞれが図1(a)に示すソース/ドレイン線5a,5bに接続されている。
【0031】
図2(a)は、キャリアトラップ領域14aを含むゲート絶縁膜14に電荷が捕獲されていない状態(消去状態)を示しており、図5(a)に示す状態と同様の状態である。
【0032】
図2(b)は、図5(c)と同様の状態を示している。すなわち、図2(b)は、ゲート絶縁膜14にトラップされ、第1及び第2の拡散層12,13近傍に局在していた電子が互いの斥力や読み出し時のディスターブ等により横方向に拡散した状態を示している。
【0033】
本実施形態の半導体記憶装置は、図2(b)に示す状態から捕獲された電荷を消去して図2(a)に示す状態に戻すための手段として、2通りの消去手段を有している。
【0034】
第1の消去手段は、図5において説明した方法と同様の方法であって、ソース/ドレイン線5a,5bを介して第1及び第2の拡散層12,13に+5V程度の電圧(第3の電圧)を印加し、制御回路3からコントロールゲート2aに−5V程度の電圧(第4の電圧)を印加する。これにより、第1及び第2の拡散層12,13近傍のゲート絶縁膜14にトラップされた電子は、第1及び第2の拡散層12,13近傍で発生したホットホールにより中和される。これにより、メモリセル4aに書き込まれたデータを消去することができる。
【0035】
第2の消去手段は、ソース/ドレイン線5a〜5dとp型シリコン半導体基板11を共に0Vに設定する(第1の電圧)。そして、図1(a)に示す制御回路3により、消去手段コントロール信号、ブロック選択信号を与え、消去しようとするブロックのコントロールゲート2aの電位を−15V程度(第2の電圧)に設定する。これにより、コントロールゲート2aの電位がp型シリコン半導体基板11、第1及び第2の拡散層12,13に比して低電位となり、しかも、コントロールゲート2aを−15V程度の負の電位に設定しているため、コントロールゲート2aとp型シリコン半導体基板11の間にトンネル電流が流れる。そして、このトンネル電流によってゲート絶縁膜14中の電荷をほぼ完全に除去することが可能である。
【0036】
第2の消去手段による消去は、全てのソース/ドレイン線5a〜5dを全て0Vとし、p型シリコン半導体基板11も0Vに設定するため、−15Vを印加したコントロールゲート2aに接続されている全てのメモリセルのデータが消去される。図1(b)の例ではブロック2中の全てのメモリセルの電荷が消去される。
【0037】
次に、図2(b)に示す状態から捕獲された電荷を消去して、図2(a)に示す状態に戻す消去アルゴリズムについて、図3のフローチャートを参照しながら説明する。
【0038】
先ず、ステップS10では、消去が完全に成されたか否かを検証する。具体的には、対象となるブロックに含まれる全てのメモリセルのしきい値が消去検証用比較セル(リファレンスセル)のしきい値よりも低いか否かにより検証を行う。全てのメモリセルのしきい値が消去検証用比較セルのしきい値よりも低い場合にはステップS11へ進み、消去動作を終了する。一方、対象となる消去ブロックに含まれるメモリセルのうち、1つでも消去検証用比較セルよりも高いしきい値を有するメモリセルが存在すると、消去検証はフェイル(Fail)し、カウンターAのカウントアップが成されステップS12に進む。ここで、カウンターAは、消去検証がFailした回数をカウントするカウンターである。
【0039】
ステップS12では、カウンターAの回数を確認する。カウンターAの回数がM回未満であればステップS13に進む。ここで、回数Mは予め決めておいた所定の回数である。
【0040】
ステップS13では、第1の消去手段による消去を行う。図1(b)に示すメモリセル4aの消去を行う場合には、ソース/ドレイン線5aに5Vの電圧を印加し、ソース/ドレイン線5b〜5dを0Vとする。そして、図1(a)に示す制御回路3により、コントロールゲート2aの電圧を−5Vとする。
【0041】
これにより、コントロールゲート2aの電位がソース/ドレイン線5aの接続された第1の拡散層12に比して低電位となり、第1の拡散層12から絶縁膜14に向かってホットホールが注入され、ゲート絶縁膜14中のキャリアトラップ領域14aにトラップされた電荷が消去される。その後、ステップS14へ進む。
【0042】
なお、第1の消去手段による消去において、ソース/ドレイン線5a,5bの双方に5Vの電圧を印加してもよい。この場合には、第1の拡散層12及び第2の拡散層13の双方からゲート絶縁膜14に向かってホットホールが注入され、ゲート絶縁膜14中のキャリアトラップ領域14aの両端部にトラップされた電荷が消去される。
【0043】
図2(c)は、図2(b)に示す状態のメモリセルに捕獲された電荷を、第1の消去手段により消去した後の状態を示している。このように、第1の消去手段による消去では、第1の拡散層12からのホットホールの注入により、第1の拡散層12近傍の電荷を消去することはできるものの、キャリアトラップ領域4aの中央、すなわち、第1及び第2の拡散層12,13の中間に位置する電荷を消去することができない。第1の拡散層12を0V、第2の拡散層13を5Vとし、コントロールゲート2を−5Vにした場合であっても、第2の拡散層13近傍の電荷が消去されるのみで、第1及び第2の拡散層12,13の中間に位置する電荷は依然として残存する。従って、第1の消去手段では消去が困難なこれらの電荷を確実に消去する必要が生じる。
【0044】
ステップS14では、消去の回数をカウンターBにより確認する。回数がN回未満であればステップS10に戻り、消去が完全に成されたか否かを確認する。ここで、カウンターBは第1の消去手段が実行された回数をカウントするカウンターである。また、回数Nは予め決めておいた所定の回数であり、カウンターAにおいてカウントされる所定回数Mに対してM>Nの関係を満たす。すなわち、第1の消去手段がN回実行されても消去が完全に成されていない場合には、第1の消去手段による消去のみではデータの消去を完全に行うことが困難であることが想定されるため、ステップS15に進み第2の消去手段による消去を行う。
【0045】
第2の消去手段による消去においては、ソース/ドレイン線5a,5bを0Vとし、p型シリコン半導体基板11も0Vに設定する。そして、制御回路3に消去手段コントロール信号、ブロック選択信号を与える。これにより、制御回路3がコントロールゲート2aの電位を−15V程度と第1の消去手段の場合よりも低い電位に設定する。
【0046】
これにより、コントロールゲート2aの電位がp型シリコン半導体基板11、第1及び第2の拡散層12,13に比して低電位となり、しかも、コントロールゲート2aを−15Vと非常に低い電位に設定しているため、コントロールゲート2aとp型シリコン半導体基板11の間にトンネル電流が流れる。これにより、ゲート絶縁膜14中の電荷をほぼ完全に除去することが可能となる。従って、第1の消去手段によって消去が完全に成されずに、図2(c)に示すようにチャネルの中央部近傍に電荷が残存している場合であっても、第2の消去手段を用いてコントロールゲート2aとp型シリコン半導体基板11間にトンネル電流を流すことによって、残存する電荷を確実に消去することができる。
【0047】
第2の消去手段による消去を行った後は、ステップS10に戻り、再び全てのメモリセルにおいて消去が完全に成されたか否かを確認する。消去が完全に成されていれば、ステップS11に進み、消去の動作を終了する。
【0048】
ステップS10で消去動作が完全に成されていなければ、ステップS12に進み、上述の手順を繰り返す。なお、ステップS12でカウンターAの回数がM回以上である場合には、無限ループに入ることを防ぐため、ステップS16でハング(Hang)し、ステップS17へ進み、消去動作を強制終了する。
【0049】
以上説明したように、本発明の第1の実施形態によれば、コントロールゲート2aにp型シリコン半導体基板11よりも低い電圧を与え、コントロールゲート2aとp型シリコン半導体基板11の間に大きな電位差を生じさせて、両者の間にトンネル電流を流すことにより、特に第1の消去手段では消去することが困難であった、第1及び第2の拡散層12,13の中間位置に残存する電荷を確実に消去することが可能となる。従って、ゲート絶縁膜14中にトラップされたキャリアがゲート絶縁膜14中で拡散した場合であっても、第1及び第2の拡散層12,13の中間に電荷が残存することを抑止することができ、確実な消去を行うことが可能となる。また、最初に第1の消去手段によって電荷を消去し、消去が完全でない場合にのみ第2の消去手段を用いることにより、コントロールゲート2a及びp型シリコン半導体基板11間への高電圧の印加を最小限に抑えることができる。
【0050】
(第2の実施形態)
次に、本発明の第2の実施形態を図面を参照しながら説明する。図4は、第2の実施形態に係る半導体記憶装置の各メモリセルの構成を示している。先ず、図4を参照しながら、第2の実施形態に係る半導体記憶装置の構成を説明する。第2の実施形態に係る半導体記憶装置の平面構成は図1に示す第1の実施形態と同様であり、図4は図1(b)に示すメモリセル4aの構成を示している。なお、図4において、図2に示した第1の実施形態と同一の構成要素については、同一の符号を記す。
【0051】
第2の実施形態の半導体記憶装置のメモリセルの活性領域は、p型シリコン半導体基板11上に形成されたnウエル15中のpウエルl6内に設けられている。すなわち、第2の実施形態のメモリセルは、pウエルl6中に所定距離離間して形成された第1及び第2の拡散層12,13と、第1及び第2の拡散層12,13上に形成されたキャリアトラップ領域14aを有するゲート絶縁膜14、ゲート絶縁膜14上に形成されたコントロールゲート2aから構成されている。メモリセル4aの第1及び第2の拡散層12,13は図1(b)に示すソース/ドレイン線5a,5bにそれぞれ接続されている。ここで、図4(a)に示すメモリセルの状態は、電荷が捕獲されていない初期状態(消去状態)である。
【0052】
第2の実施形態における半導体記憶装置においても、第1の実施形態と同様に第1の消去手段及び第2の消去手段の2つの消去手段を備えている。ここで、第1の消去手段は第1の実施形態と同様であり、第2の消去手段については印加する電圧が第1の実施形態と相違する。
【0053】
図4(b)は、第2の実施形態のメモリセルにおいて、第1及び第2の拡散層12,13の近傍のゲート絶縁膜14中に電子がトラップされている状態を示している。この場合には、第1の実施形態において説明した第1の消去手段により電荷を消去することが可能である。
【0054】
図4(c)は、第1及び第2の拡散層12,13近傍のゲート絶縁膜14にトラップされた電子がチャネル中央付近のゲート絶縁膜14中に存在する場合を示している。この場合、以下に説明する第2の消去手段を用いて電荷の消去を行う。
【0055】
例えば、制御回路3に消去手段コントロール信号、ブロック選択信号を与え、消去しようとするブロックのコントロールゲート2aを0V(第2の電圧)に設定する。そして、pウエル16及びnウエル15に20Vの電圧(第1の電圧)を印加すると、コントロールゲート2aとpウエル16の間に大きな電位差が生じ、両者の間にトンネル電流を流すことができる。これにより、第1の実施形態で説明した第2の消去手段と同様に、チャネル中央付近のゲート絶縁膜14にトラップされた電子を中和することができる。従って、図4(c)の状態から図4(a)の状態へ戻すことが可能となる。
【0056】
第2の実施形態においては、この第2の消去手段による消去の際に、pウエル16に比較的大きな正の電圧を印加するので、p型シリコン半導体基板11とpウエル16の間にnウエル15を設けている。nウエル15を設けることにより、p型シリコン半導体基板11とpウエル16とを確実に分離することができる。
【0057】
第2の実施形態による第2の消去手段の別の態様として、コントロールゲート2aに−10V(第2の電圧)、pウエル16及びnウエル15に10V(第1の電圧)の電圧を印加してもよい。
【0058】
この第2の実施形態における第2の消去手段を用いて、図3において説明した第1の実施形態と同様のアルゴリズムにより消去動作を行うことが可能となる。
【0059】
以上説明したように、本発明の第2の実施形態によれば、高電圧を印加するp型シリコン半導体基板11のpウエル16をnウエル15によって囲むことによりp型シリコン半導体基板11とpウエル16を確実に分離することができ、pウエル16とp型シリコン半導体基板11の耐圧を高めることができる。従って、コントロールゲート2aとpウエル16の間に第1の実施形態に比してより大きな電位差を持たせることができ、ゲート絶縁膜14にトラップされた電荷を更に確実に消去することが可能となる。また、pウエル16及びnウエル15を共に10Vとし、コントロールゲート2aを−10Vとした場合、pウエル16及びnウエル15に電圧を供給する回路とコントロールゲート2aに電圧を供給する回路とを同時に独立して動作させることができるため、一方をグランドレベルとし他方に正または負の高電圧を印加する場合と比べて所望の電圧条件を容易かつ迅速に得ることができる。しかも、第2の実施形態においてはp型シリコン半導体基板11へ電荷が抜けることがないため、周辺回路に与える悪影響を最小限に抑えることができる。
【0060】
なお、上述の各実施形態では、第1の消去手段及び第2の消去手段の双方を有する半導体記憶装置について例示したが、第2の消去手段のみを有する半導体記憶装置であっても構わない。
【0061】
【発明の効果】
本発明によれば、キャリアトラップ領域を有する絶縁膜に電荷を捕獲する構成の半導体記憶装置において、チャネル領域の中央近傍に電荷を残存させることなく確実に電荷を消去することができる。従って、電荷の消去を確実に行って、信頼性を向上させた半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1及び第2の実施形態に係る半導体記憶装置の平面構成を示す模式図である。
【図2】本発明の第1の実施形態に係る半導体記憶装置の各メモリセルの構成を示す概略断面図である。
【図3】本発明の各実施形態に係る半導体記憶装置のメモリセルに蓄積された電荷を消去する手順を示すフローチャートである。
【図4】本発明の第2の実施形態に係る半導体記憶装置の各メモリセルの構成を示す概略断面図である。
【図5】従来の半導体記憶装置のメモリセルの構成を示す概略断面図である。
【符号の説明】
1 セルアレイ
2a,2b コントロールゲート
3 制御回路
4a〜4d メモリセル
5a〜5d ソース/ドレイン(S/D)線
11 p型シリコン半導体基板
12 第1の拡散層
13 第2の拡散層
14 ゲート絶縁膜
15 nウエル
16 pウエル
Claims (8)
- 半導体基板の表面領域に形成された1対の不純物拡散層と、前記1対の不純物拡散層間における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記ゲート電極が複数のメモリセル間で共有され、前記ゲート電極に所定電圧を印加することにより前記ゲート絶縁膜中の前記1対の不純物拡散層近傍の位置にそれぞれキャリアを捕獲するように成された半導体記憶装置であって、
前記1対の不純物拡散層を含む前記半導体基板に第1の電圧を印加し、前記ゲート電極に第2の電圧を印加することにより前記半導体基板と前記ゲート電極の間にトンネル電流を流し、前記トンネル電流により前記ゲート絶縁膜に捕獲されたキャリアを消去するようにし、
前記トンネル電流による消去の前に、前記1対の不純物拡散層の一方又は双方に第3の電圧を印加し、前記ゲート電極に第4の電圧を印加することにより、前記ゲート絶縁膜に捕獲され前記1対の不純物拡散層の近傍に存するキャリアを消去し、該消去の検証により消去不十分と判断されると前記トンネル電流によるキャリアの消去を行うようにしたことを特徴とする半導体記憶装置。 - 前記1対の不純物拡散層が形成された前記半導体基板と同一導電型の第1のウエルと、前記第1のウエルの側面から底面にかけての領域を覆う第2のウエルとを有し、前記第1の電圧を前記第1のウエル及び前記1対の不純物拡散層に印加するようにしたことを特徴と請求項1に記載の半導体記憶装置。
- 前記ゲート電極は複数のメモリセル間で共有されており、前記複数のメモリセルに前記第1及び第2の電圧を印加することにより、前記ゲート電極が接続された前記複数のメモリセルの前記キャリアを一括して消去することを特徴とする請求項1に記載の半導体記憶装置。
- 前記ゲート電極に前記第2の電圧として負電圧を印加するための負電圧発生手段が前記ゲート電極に接続されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第3および第4の電圧印加による消去から前記第1および第2の電圧印加による消去に切り替えるために、前記第3および第4の電圧印加による消去の回数をカウントするカウンターを備えたことを特徴とする請求項1に記載の半導体記憶装置。
- 前記カウンターによりカウントされた前記第3および第4の電圧印加による消去の回数が予め設定した所定の回数に達した場合に、前記前記第3および第4の電圧印加による消去から前記第1および第2の電圧印加による消去に切り替えることを特徴とする請求項5に記載の半導体記憶装置。
- 半導体基板の表面領域に形成された1対の不純物拡散層と、前記1対の不純物拡散層間における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記ゲート電極に所定電圧を印加することにより前記ゲート絶縁膜中の前記1対の不純物拡散層近傍の位置にそれぞれキャリアを捕獲するように成された半導体記憶装置の使用方法であって、
前記1対の不純物拡散層を含む前記半導体基板に第1の電圧を印加し、前記ゲート電極に第2の電圧を印加することにより前記半導体基板と前記ゲート電極の間にトンネル電流を流し、前記トンネル電流により前記ゲート絶縁膜に捕獲されたキャリアを消去するステップと、
前記トンネル電流による消去の前に前記1対の不純物拡散層の一方又は双方に第3の電圧を印加し、前記ゲート電極に第4の電圧を印加することにより、前記ゲート絶縁膜に捕獲され前記1対の不純物拡散層の近傍に存するキャリアを消去するステップとを備え、
前記第3および第4の電圧印加による消去の結果を検証し、該検証により前記第3の電圧及び前記第4の電圧による前記キャリアの消去が十分でないと判定された場合に、前記第1及び前記第2の電圧による前記キャリアの消去を行う、半導体記憶装置の使用方法。 - 前記ゲート電極は複数のメモリセルにより共有され、前記トンネル電流による消去は、前記複数のメモリセルに前記第1および第2の電圧を印加することにより、前記ゲート電極を共有する複数のメモリセルにおいて一括して前記トンネル電流によるキャリアの消去が行われる、請求項7記載の半導体記憶装置の使用方法。
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