JP4623782B2 - 半導体記憶装置及びその使用方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその使用方法に関し、特に、１つのメモリセルに２ビットの情報を記録可能な不揮発性半導体メモリに用いて好適なものである。
【０００２】
【従来の技術】
近年、キャリアの注入位置を異ならせることにより、１つのメモリセルに２ビットの情報を記録可能とした不揮発性半導体メモリが研究、開発されている。この不揮発性半導体メモリは、ゲートの下層に設けられたゲート絶縁膜にキャリアを捕獲するメモリであって、情報を書き込む場合と読み出す場合とでソース／ドレイン間に印加する電圧の方向を逆方向とし、チャネル領域の両端部に相当する位置におけるゲート絶縁膜中にそれぞれ独立して電子を捕獲するように構成されている。そして、両端部それぞれにおける電子の捕獲の有無によって２ビットの情報を記録可能としている。
【０００３】
例えば、国際公開ＷＯ ９９／０７０００号公報には、上述した構成の不揮発性半導体メモリが開示されている。図５を参照しながら、同公報に開示された不揮発性半導体メモリの構成及びデータの書き込み／消去の動作について簡単に説明する。
【０００４】
図５に示すように、不揮発性半導体メモリ１００は、ｐ型シリコン半導体基板１０１の表面領域に形成されたソース／ドレインとして機能する第１及び第２の拡散層１０２，１０３と、当該第１及び第２の拡散層１０２，１０３間のｐ型シリコン半導体基板１０１上に形成されたキャリアトラップ領域１０４ａを有するゲート絶縁膜１０４、ゲート絶縁膜１０４上に形成されたゲート電極１０５を有している。ここで、キャリアトラップ領域１０４ａはシリコン窒化膜等を含む領域であって、ゲート絶縁膜１０４中の他の領域よりもキャリアトラップ特性が高い領域である。
【０００５】
この不揮発性半導体メモリ１００においては、ゲート絶縁膜１０４中のチャネル領域の両端部に相当する領域１０６，１０７にそれぞれ独立して電子を捕獲するように構成され、合計２ビットの情報を記録することが可能とされている。
【０００６】
図５（ａ）は、ゲート絶縁膜１０４に電荷が捕獲されていない状態を示しており、この場合のメモリセルの状態（しきい値電圧：Ｖｔｈ）を消去状態とする。このメモリセルにおいて、例えば、第１の拡散層１０２に０Ｖ、第２の拡散層１０３に約５Ｖ、ゲート電極１０５に約１０Ｖの電圧を印加すると、第２の拡散層１０３近傍でホットエレクトロン（hot electron）が発生し、第２の拡散層１０３近傍におけるゲート絶縁膜１０４中の領域１０６に電子が捕獲され、プログラム状態となる。
【０００７】
もう一方の領域１０７に電子を捕獲するためには、第１及び第２の拡散層１０２，１０３に印加するプログラムのための電圧を入れ替え、第１の拡散層１０２に約５Ｖ、第２の拡散層１０３に０Ｖ、ゲート電極１０５に約１０Ｖの電圧を印加する。これにより、図５（ｂ）に示すように、領域１０６，１０７の双方に電荷がトラップされる。
【０００８】
図５（ｂ）に示すように、領域１０６，１０７に局在して電子がトラップされている状態（プログラム状態）から図５（ａ）に示す消去状態に電気的に戻す場合には、第１及び第２の拡散層１０２，１０３に＋５Ｖ、ゲート電極１０５に−５Ｖを印加する。この場合、第１及び第２の拡散層１０２，１０３近傍のゲート絶縁膜１０４にトラップされた電子は、第１及び第２の拡散層１０２，１０３近傍で局所的に発生したホットホール（hot hole）により中和される。これにより、プログラム状態からデータを消去することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、図５（ｃ）に示すように、ゲート絶縁膜１０４にトラップされた電子が、互いの斥力や読み出し時のディスターブ等により横方向（図５（ｃ）において第１及び第２の拡散層１０２，１０３に沿った方向）に拡散して存在する場合には、全ての領域の電子を消去することは困難である。特に、書き込み、読み出しを繰り返し行った場合には、チャネル領域の中央位置におけるゲート絶縁膜１０４中に電荷が残存し、次第に蓄積されるという問題が発生する。
【００１０】
上述した電圧条件での消去では、第１及び第２の拡散層１０２，１０３近傍で発生するホットホールをゲート絶縁膜１０４中に注入することにより捕獲された電子を中和するため、第１及び第２の拡散層１０２，１０３近傍にトラップされた電子を中和することしかできない。従って、上述の電圧条件での消去では、チャネルの中央部近傍に残存する電子を中和して消去することはできない。
【００１１】
消去されずにチャネルの中央部付近のゲート絶縁膜１０４に残存した電子は、メモリセルのしきい値（Ｖｔｈ）を上昇させるため、図５（ｂ）に示すメモリセルの状態と図５（ｄ）に示すメモリセルの状態とを区別することができない。従って、図５（ｄ）に示すメモリセルの状態では領域１０６，１０７のいずれかに電子がトラップされているかが不確定となり、書き込みの信頼性が損なわれることとなる。
【００１２】
本発明は、このような問題を解決するために成されたものであり、本発明の目的は、メモリセルのゲート絶縁膜に捕獲された電荷が横方向拡散した場合であっても、捕獲された電荷を確実に消去することを可能とする半導体記憶装置と、捕獲された電荷を消去するための消去アルゴリズムを含む使用方法を提供し、データの書き込み及び消去の信頼性を向上させることにある。
【００１３】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体基板の表面領域に形成された１対の不純物拡散層と、前記１対の不純物拡散層間における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記ゲート電極に所定電圧を印加することにより前記ゲート絶縁膜中の前記不純物拡散層近傍の位置にそれぞれキャリアを捕獲するように成された半導体記憶装置であって、前記１対の不純物拡散層を含む前記半導体基板に第１の電圧を印加し、前記ゲート電極に第２の電圧を印加することにより前記半導体基板と前記ゲート電極の間にトンネル電流を流し、前記トンネル電流により前記ゲート絶縁膜に捕獲されたキャリアを消去するようにしている。
【００１４】
本発明の半導体記憶装置の一態様例においては、前記１対の不純物拡散層が形成された前記半導体基板と同一導電型の第１のウエルと、前記第１のウエルの側面から底面にかけての領域を覆う第２のウエルとを有し、前記第１の電圧を前記第１のウエル及び前記１対の不純物拡散層に印加するようにしている。
【００１５】
本発明の半導体記憶装置の一態様例において、前記ゲート電極は複数のメモリセル間で共有されており、前記複数のメモリセルに前記第１及び第２の電圧を印加することにより、前記ゲート電極が接続された前記複数のメモリセルの前記キャリアを一括して消去する。
【００１６】
本発明の半導体記憶装置の一態様例においては、前記ゲート電極に前記第２の電圧として負電圧を印加するための負電圧発生手段が前記ゲート電極に接続されている。
【００１７】
本発明の半導体記憶装置の一態様例においては、前記１対の不純物拡散層の一方又は双方に第３の電圧を印加し、前記ゲート電極に第４の電圧を印加することにより、前記ゲート絶縁膜に捕獲され前記１対の不純物拡散層の近傍に存するキャリアを消去するようにしている。
【００１８】
本発明の半導体記憶装置の一態様例においては、前記第３及び前記第４の電圧による前記キャリアの消去を第１の消去手段とし、前記第１及び前記第２の電圧による前記キャリアの消去を第２の消去手段とし、前記第１の消去手段による前記キャリアの消去が十分でない場合に、前記第２の消去手段による前記キャリアの消去を行う。
【００１９】
本発明の半導体記憶装置の一態様例においては、前記第１の消去手段から前記第２の消去手段に切り替えるために、前記１の消去手段による消去の回数をカウントするカウンターを備える。
【００２０】
本発明の半導体記憶装置の一態様例においては、前記カウンターによりカウントされた前記第１の消去手段による消去の回数が予め設定した所定の回数に達した場合に、前記第１の消去手段から前記第２の消去手段に切り替える。
【００２１】
本発明の半導体記憶装置の使用方法は、半導体基板の表面領域に形成された１対の不純物拡散層と、前記１対の不純物拡散層間における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記ゲート電極に所定電圧を印加することにより前記ゲート絶縁膜中の異なる位置にそれぞれキャリアを捕獲するように成された半導体記憶装置の使用方法であって、前記１対の不純物拡散層を含む前記半導体基板に第１の電圧を印加し、前記ゲート電極に第２の電圧を印加することにより前記半導体基板と前記ゲート電極の間にトンネル電流を流し、前記トンネル電流により前記ゲート絶縁膜に捕獲されたキャリアを消去する。
【００２２】
本発明の半導体記憶装置の使用方法の一態様例においては、前記１対の不純物拡散層の一方又は双方に第３の電圧を印加し、前記ゲート電極に第４の電圧を印加することにより、前記ゲート絶縁膜に捕獲され前記１対の不純物拡散層の近傍に存するキャリアを消去する。
【００２３】
本発明の半導体記憶装置の使用方法の一態様例においては、前記第３の電圧及び前記第４の電圧による前記キャリアの消去が十分でない場合に、前記第１及び前記第２の電圧による前記キャリアの消去を行う。
【００２４】
【作用】
本発明は上記技術手段より成るので、半導体基板とゲート電極の間にトンネル電流を流すことにより、捕獲された電荷がゲート絶縁膜中のどの位置に捕獲されていても、ゲート絶縁膜の全領域における電荷の消去が確実に成されることとなる。従って、特に消去が困難なチャネル領域中央近傍に残存する電荷を確実に消去することが可能となる。
【００２５】
【発明の実施の形態】
（第１の実施形態）
先ず、本発明の第１の実施形態を図面を参照しながら説明する。図１は、第１の実施形態における半導体記憶装置の平面構成を示す模式図である。また、図２は第１の実施形態の半導体記憶装置の各メモリセルの構成を示す概略断面図である。
【００２６】
図１（ａ）に示すように、第１の実施形態の半導体記憶装置は、セルアレイ１と、セルアレイ１中の同一列に位置する各メモリセルと接続された各コントロールゲート２と、コントロールゲート２が接続された消去手段を含む制御回路３とを有して構成されている。
【００２７】
図２（ｂ）は、セルアレイ１中の４つのメモリセル４ａ〜４ｄに着目し、この部位の回路構成を示す模式図である。各メモリセル４ａ〜４ｄにはコントロールゲート２ａ，２ｂが接続されており、メモリセル４ａ，４ｂにはコントロールゲート２ａが、メモリセル４ｃ，４ｄにはコントロールゲート２ｂが接続されている。
【００２８】
また、各メモリセル４ａ〜４ｄには、列方向に延在するソース／ドレイン（Ｓ／Ｄ）線５ａ〜５ｄが接続されている。ここで、メモリセル４ａ，４ｃにはソース／ドレイン線５ａ，５ｂが、メモリセル４ｂ，４ｄにはソース／ドレイン線５ｃ，５ｄが接続されている。
【００２９】
第１の実施形態における各メモリセル４ａ〜４ｄの基本構成は、図５において説明した従来の半導体記憶装置の各メモリセルの構成と同一である。ここで、図２は、メモリセル４ａ〜４ｄのうちメモリセル４ａの構成を示している。他のメモリセルの構成もメモリセル４ａの構成と同様である。メモリセル４ａは、ｐ型シリコン半導体基板１１の表面領域に形成された第１及び第２の拡散層１２，１３、ｐ型シリコン半導体基板１１上に形成されたキャリアトラップ領域１４ａを含むゲート絶縁膜１４、ゲート絶縁膜１４上に形成されたコントロールゲート２ａを有している。
【００３０】
図１（ａ）に示すように、コントロールゲート２ａは制御回路３に接続されている。また、第１及び第２の拡散層１２，１３は、それぞれが図１（ａ）に示すソース／ドレイン線５ａ，５ｂに接続されている。
【００３１】
図２（ａ）は、キャリアトラップ領域１４ａを含むゲート絶縁膜１４に電荷が捕獲されていない状態（消去状態）を示しており、図５（ａ）に示す状態と同様の状態である。
【００３２】
図２（ｂ）は、図５（ｃ）と同様の状態を示している。すなわち、図２（ｂ）は、ゲート絶縁膜１４にトラップされ、第１及び第２の拡散層１２，１３近傍に局在していた電子が互いの斥力や読み出し時のディスターブ等により横方向に拡散した状態を示している。
【００３３】
本実施形態の半導体記憶装置は、図２（ｂ）に示す状態から捕獲された電荷を消去して図２（ａ）に示す状態に戻すための手段として、２通りの消去手段を有している。
【００３４】
第１の消去手段は、図５において説明した方法と同様の方法であって、ソース／ドレイン線５ａ，５ｂを介して第１及び第２の拡散層１２，１３に＋５Ｖ程度の電圧（第３の電圧）を印加し、制御回路３からコントロールゲート２ａに−５Ｖ程度の電圧（第４の電圧）を印加する。これにより、第１及び第２の拡散層１２，１３近傍のゲート絶縁膜１４にトラップされた電子は、第１及び第２の拡散層１２，１３近傍で発生したホットホールにより中和される。これにより、メモリセル４ａに書き込まれたデータを消去することができる。
【００３５】
第２の消去手段は、ソース／ドレイン線５ａ〜５ｄとｐ型シリコン半導体基板１１を共に０Ｖに設定する（第１の電圧）。そして、図１（ａ）に示す制御回路３により、消去手段コントロール信号、ブロック選択信号を与え、消去しようとするブロックのコントロールゲート２ａの電位を−１５Ｖ程度（第２の電圧）に設定する。これにより、コントロールゲート２ａの電位がｐ型シリコン半導体基板１１、第１及び第２の拡散層１２，１３に比して低電位となり、しかも、コントロールゲート２ａを−１５Ｖ程度の負の電位に設定しているため、コントロールゲート２ａとｐ型シリコン半導体基板１１の間にトンネル電流が流れる。そして、このトンネル電流によってゲート絶縁膜１４中の電荷をほぼ完全に除去することが可能である。
【００３６】
第２の消去手段による消去は、全てのソース／ドレイン線５ａ〜５ｄを全て０Ｖとし、ｐ型シリコン半導体基板１１も０Ｖに設定するため、−１５Ｖを印加したコントロールゲート２ａに接続されている全てのメモリセルのデータが消去される。図１（ｂ）の例ではブロック２中の全てのメモリセルの電荷が消去される。
【００３７】
次に、図２（ｂ）に示す状態から捕獲された電荷を消去して、図２（ａ）に示す状態に戻す消去アルゴリズムについて、図３のフローチャートを参照しながら説明する。
【００３８】
先ず、ステップＳ１０では、消去が完全に成されたか否かを検証する。具体的には、対象となるブロックに含まれる全てのメモリセルのしきい値が消去検証用比較セル（リファレンスセル）のしきい値よりも低いか否かにより検証を行う。全てのメモリセルのしきい値が消去検証用比較セルのしきい値よりも低い場合にはステップＳ１１へ進み、消去動作を終了する。一方、対象となる消去ブロックに含まれるメモリセルのうち、１つでも消去検証用比較セルよりも高いしきい値を有するメモリセルが存在すると、消去検証はフェイル（Ｆａｉｌ）し、カウンターＡのカウントアップが成されステップＳ１２に進む。ここで、カウンターＡは、消去検証がＦａｉｌした回数をカウントするカウンターである。
【００３９】
ステップＳ１２では、カウンターＡの回数を確認する。カウンターＡの回数がＭ回未満であればステップＳ１３に進む。ここで、回数Ｍは予め決めておいた所定の回数である。
【００４０】
ステップＳ１３では、第１の消去手段による消去を行う。図１（ｂ）に示すメモリセル４ａの消去を行う場合には、ソース／ドレイン線５ａに５Ｖの電圧を印加し、ソース／ドレイン線５ｂ〜５ｄを０Ｖとする。そして、図１（ａ）に示す制御回路３により、コントロールゲート２ａの電圧を−５Ｖとする。
【００４１】
これにより、コントロールゲート２ａの電位がソース／ドレイン線５ａの接続された第１の拡散層１２に比して低電位となり、第１の拡散層１２から絶縁膜１４に向かってホットホールが注入され、ゲート絶縁膜１４中のキャリアトラップ領域１４ａにトラップされた電荷が消去される。その後、ステップＳ１４へ進む。
【００４２】
なお、第１の消去手段による消去において、ソース／ドレイン線５ａ，５ｂの双方に５Ｖの電圧を印加してもよい。この場合には、第１の拡散層１２及び第２の拡散層１３の双方からゲート絶縁膜１４に向かってホットホールが注入され、ゲート絶縁膜１４中のキャリアトラップ領域１４ａの両端部にトラップされた電荷が消去される。
【００４３】
図２（ｃ）は、図２（ｂ）に示す状態のメモリセルに捕獲された電荷を、第１の消去手段により消去した後の状態を示している。このように、第１の消去手段による消去では、第１の拡散層１２からのホットホールの注入により、第１の拡散層１２近傍の電荷を消去することはできるものの、キャリアトラップ領域４ａの中央、すなわち、第１及び第２の拡散層１２，１３の中間に位置する電荷を消去することができない。第１の拡散層１２を０Ｖ、第２の拡散層１３を５Ｖとし、コントロールゲート２を−５Ｖにした場合であっても、第２の拡散層１３近傍の電荷が消去されるのみで、第１及び第２の拡散層１２，１３の中間に位置する電荷は依然として残存する。従って、第１の消去手段では消去が困難なこれらの電荷を確実に消去する必要が生じる。
【００４４】
ステップＳ１４では、消去の回数をカウンターＢにより確認する。回数がＮ回未満であればステップＳ１０に戻り、消去が完全に成されたか否かを確認する。ここで、カウンターＢは第１の消去手段が実行された回数をカウントするカウンターである。また、回数Ｎは予め決めておいた所定の回数であり、カウンターＡにおいてカウントされる所定回数Ｍに対してＭ＞Ｎの関係を満たす。すなわち、第１の消去手段がＮ回実行されても消去が完全に成されていない場合には、第１の消去手段による消去のみではデータの消去を完全に行うことが困難であることが想定されるため、ステップＳ１５に進み第２の消去手段による消去を行う。
【００４５】
第２の消去手段による消去においては、ソース／ドレイン線５ａ，５ｂを０Ｖとし、ｐ型シリコン半導体基板１１も０Ｖに設定する。そして、制御回路３に消去手段コントロール信号、ブロック選択信号を与える。これにより、制御回路３がコントロールゲート２ａの電位を−１５Ｖ程度と第１の消去手段の場合よりも低い電位に設定する。
【００４６】
これにより、コントロールゲート２ａの電位がｐ型シリコン半導体基板１１、第１及び第２の拡散層１２，１３に比して低電位となり、しかも、コントロールゲート２ａを−１５Ｖと非常に低い電位に設定しているため、コントロールゲート２ａとｐ型シリコン半導体基板１１の間にトンネル電流が流れる。これにより、ゲート絶縁膜１４中の電荷をほぼ完全に除去することが可能となる。従って、第１の消去手段によって消去が完全に成されずに、図２（ｃ）に示すようにチャネルの中央部近傍に電荷が残存している場合であっても、第２の消去手段を用いてコントロールゲート２ａとｐ型シリコン半導体基板１１間にトンネル電流を流すことによって、残存する電荷を確実に消去することができる。
【００４７】
第２の消去手段による消去を行った後は、ステップＳ１０に戻り、再び全てのメモリセルにおいて消去が完全に成されたか否かを確認する。消去が完全に成されていれば、ステップＳ１１に進み、消去の動作を終了する。
【００４８】
ステップＳ１０で消去動作が完全に成されていなければ、ステップＳ１２に進み、上述の手順を繰り返す。なお、ステップＳ１２でカウンターＡの回数がＭ回以上である場合には、無限ループに入ることを防ぐため、ステップＳ１６でハング（Ｈａｎｇ）し、ステップＳ１７へ進み、消去動作を強制終了する。
【００４９】
以上説明したように、本発明の第１の実施形態によれば、コントロールゲート２ａにｐ型シリコン半導体基板１１よりも低い電圧を与え、コントロールゲート２ａとｐ型シリコン半導体基板１１の間に大きな電位差を生じさせて、両者の間にトンネル電流を流すことにより、特に第１の消去手段では消去することが困難であった、第１及び第２の拡散層１２，１３の中間位置に残存する電荷を確実に消去することが可能となる。従って、ゲート絶縁膜１４中にトラップされたキャリアがゲート絶縁膜１４中で拡散した場合であっても、第１及び第２の拡散層１２，１３の中間に電荷が残存することを抑止することができ、確実な消去を行うことが可能となる。また、最初に第１の消去手段によって電荷を消去し、消去が完全でない場合にのみ第２の消去手段を用いることにより、コントロールゲート２ａ及びｐ型シリコン半導体基板１１間への高電圧の印加を最小限に抑えることができる。
【００５０】
（第２の実施形態）
次に、本発明の第２の実施形態を図面を参照しながら説明する。図４は、第２の実施形態に係る半導体記憶装置の各メモリセルの構成を示している。先ず、図４を参照しながら、第２の実施形態に係る半導体記憶装置の構成を説明する。第２の実施形態に係る半導体記憶装置の平面構成は図１に示す第１の実施形態と同様であり、図４は図１（ｂ）に示すメモリセル４ａの構成を示している。なお、図４において、図２に示した第１の実施形態と同一の構成要素については、同一の符号を記す。
【００５１】
第２の実施形態の半導体記憶装置のメモリセルの活性領域は、ｐ型シリコン半導体基板１１上に形成されたｎウエル１５中のｐウエルｌ６内に設けられている。すなわち、第２の実施形態のメモリセルは、ｐウエルｌ６中に所定距離離間して形成された第１及び第２の拡散層１２，１３と、第１及び第２の拡散層１２，１３上に形成されたキャリアトラップ領域１４ａを有するゲート絶縁膜１４、ゲート絶縁膜１４上に形成されたコントロールゲート２ａから構成されている。メモリセル４ａの第１及び第２の拡散層１２，１３は図１（ｂ）に示すソース／ドレイン線５ａ，５ｂにそれぞれ接続されている。ここで、図４（ａ）に示すメモリセルの状態は、電荷が捕獲されていない初期状態（消去状態）である。
【００５２】
第２の実施形態における半導体記憶装置においても、第１の実施形態と同様に第１の消去手段及び第２の消去手段の２つの消去手段を備えている。ここで、第１の消去手段は第１の実施形態と同様であり、第２の消去手段については印加する電圧が第１の実施形態と相違する。
【００５３】
図４（ｂ）は、第２の実施形態のメモリセルにおいて、第１及び第２の拡散層１２，１３の近傍のゲート絶縁膜１４中に電子がトラップされている状態を示している。この場合には、第１の実施形態において説明した第１の消去手段により電荷を消去することが可能である。
【００５４】
図４（ｃ）は、第１及び第２の拡散層１２，１３近傍のゲート絶縁膜１４にトラップされた電子がチャネル中央付近のゲート絶縁膜１４中に存在する場合を示している。この場合、以下に説明する第２の消去手段を用いて電荷の消去を行う。
【００５５】
例えば、制御回路３に消去手段コントロール信号、ブロック選択信号を与え、消去しようとするブロックのコントロールゲート２ａを０Ｖ（第２の電圧）に設定する。そして、ｐウエル１６及びｎウエル１５に２０Ｖの電圧（第１の電圧）を印加すると、コントロールゲート２ａとｐウエル１６の間に大きな電位差が生じ、両者の間にトンネル電流を流すことができる。これにより、第１の実施形態で説明した第２の消去手段と同様に、チャネル中央付近のゲート絶縁膜１４にトラップされた電子を中和することができる。従って、図４（ｃ）の状態から図４（ａ）の状態へ戻すことが可能となる。
【００５６】
第２の実施形態においては、この第２の消去手段による消去の際に、ｐウエル１６に比較的大きな正の電圧を印加するので、ｐ型シリコン半導体基板１１とｐウエル１６の間にｎウエル１５を設けている。ｎウエル１５を設けることにより、ｐ型シリコン半導体基板１１とｐウエル１６とを確実に分離することができる。
【００５７】
第２の実施形態による第２の消去手段の別の態様として、コントロールゲート２ａに−１０Ｖ（第２の電圧）、ｐウエル１６及びｎウエル１５に１０Ｖ（第１の電圧）の電圧を印加してもよい。
【００５８】
この第２の実施形態における第２の消去手段を用いて、図３において説明した第１の実施形態と同様のアルゴリズムにより消去動作を行うことが可能となる。
【００５９】
以上説明したように、本発明の第２の実施形態によれば、高電圧を印加するｐ型シリコン半導体基板１１のｐウエル１６をｎウエル１５によって囲むことによりｐ型シリコン半導体基板１１とｐウエル１６を確実に分離することができ、ｐウエル１６とｐ型シリコン半導体基板１１の耐圧を高めることができる。従って、コントロールゲート２ａとｐウエル１６の間に第１の実施形態に比してより大きな電位差を持たせることができ、ゲート絶縁膜１４にトラップされた電荷を更に確実に消去することが可能となる。また、ｐウエル１６及びｎウエル１５を共に１０Ｖとし、コントロールゲート２ａを−１０Ｖとした場合、ｐウエル１６及びｎウエル１５に電圧を供給する回路とコントロールゲート２ａに電圧を供給する回路とを同時に独立して動作させることができるため、一方をグランドレベルとし他方に正または負の高電圧を印加する場合と比べて所望の電圧条件を容易かつ迅速に得ることができる。しかも、第２の実施形態においてはｐ型シリコン半導体基板１１へ電荷が抜けることがないため、周辺回路に与える悪影響を最小限に抑えることができる。
【００６０】
なお、上述の各実施形態では、第１の消去手段及び第２の消去手段の双方を有する半導体記憶装置について例示したが、第２の消去手段のみを有する半導体記憶装置であっても構わない。
【００６１】
【発明の効果】
本発明によれば、キャリアトラップ領域を有する絶縁膜に電荷を捕獲する構成の半導体記憶装置において、チャネル領域の中央近傍に電荷を残存させることなく確実に電荷を消去することができる。従って、電荷の消去を確実に行って、信頼性を向上させた半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１及び第２の実施形態に係る半導体記憶装置の平面構成を示す模式図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置の各メモリセルの構成を示す概略断面図である。
【図３】本発明の各実施形態に係る半導体記憶装置のメモリセルに蓄積された電荷を消去する手順を示すフローチャートである。
【図４】本発明の第２の実施形態に係る半導体記憶装置の各メモリセルの構成を示す概略断面図である。
【図５】従来の半導体記憶装置のメモリセルの構成を示す概略断面図である。
【符号の説明】
１ セルアレイ
２ａ，２ｂ コントロールゲート
３ 制御回路
４ａ〜４ｄ メモリセル
５ａ〜５ｄ ソース／ドレイン（Ｓ／Ｄ）線
１１ ｐ型シリコン半導体基板
１２ 第１の拡散層
１３ 第２の拡散層
１４ ゲート絶縁膜
１５ ｎウエル
１６ ｐウエル
【発明の属する技術分野】
本発明は、半導体記憶装置及びその使用方法に関し、特に、１つのメモリセルに２ビットの情報を記録可能な不揮発性半導体メモリに用いて好適なものである。
【０００２】
【従来の技術】
近年、キャリアの注入位置を異ならせることにより、１つのメモリセルに２ビットの情報を記録可能とした不揮発性半導体メモリが研究、開発されている。この不揮発性半導体メモリは、ゲートの下層に設けられたゲート絶縁膜にキャリアを捕獲するメモリであって、情報を書き込む場合と読み出す場合とでソース／ドレイン間に印加する電圧の方向を逆方向とし、チャネル領域の両端部に相当する位置におけるゲート絶縁膜中にそれぞれ独立して電子を捕獲するように構成されている。そして、両端部それぞれにおける電子の捕獲の有無によって２ビットの情報を記録可能としている。
【０００３】
例えば、国際公開ＷＯ ９９／０７０００号公報には、上述した構成の不揮発性半導体メモリが開示されている。図５を参照しながら、同公報に開示された不揮発性半導体メモリの構成及びデータの書き込み／消去の動作について簡単に説明する。
【０００４】
図５に示すように、不揮発性半導体メモリ１００は、ｐ型シリコン半導体基板１０１の表面領域に形成されたソース／ドレインとして機能する第１及び第２の拡散層１０２，１０３と、当該第１及び第２の拡散層１０２，１０３間のｐ型シリコン半導体基板１０１上に形成されたキャリアトラップ領域１０４ａを有するゲート絶縁膜１０４、ゲート絶縁膜１０４上に形成されたゲート電極１０５を有している。ここで、キャリアトラップ領域１０４ａはシリコン窒化膜等を含む領域であって、ゲート絶縁膜１０４中の他の領域よりもキャリアトラップ特性が高い領域である。
【０００５】
この不揮発性半導体メモリ１００においては、ゲート絶縁膜１０４中のチャネル領域の両端部に相当する領域１０６，１０７にそれぞれ独立して電子を捕獲するように構成され、合計２ビットの情報を記録することが可能とされている。
【０００６】
図５（ａ）は、ゲート絶縁膜１０４に電荷が捕獲されていない状態を示しており、この場合のメモリセルの状態（しきい値電圧：Ｖｔｈ）を消去状態とする。このメモリセルにおいて、例えば、第１の拡散層１０２に０Ｖ、第２の拡散層１０３に約５Ｖ、ゲート電極１０５に約１０Ｖの電圧を印加すると、第２の拡散層１０３近傍でホットエレクトロン（hot electron）が発生し、第２の拡散層１０３近傍におけるゲート絶縁膜１０４中の領域１０６に電子が捕獲され、プログラム状態となる。
【０００７】
もう一方の領域１０７に電子を捕獲するためには、第１及び第２の拡散層１０２，１０３に印加するプログラムのための電圧を入れ替え、第１の拡散層１０２に約５Ｖ、第２の拡散層１０３に０Ｖ、ゲート電極１０５に約１０Ｖの電圧を印加する。これにより、図５（ｂ）に示すように、領域１０６，１０７の双方に電荷がトラップされる。
【０００８】
図５（ｂ）に示すように、領域１０６，１０７に局在して電子がトラップされている状態（プログラム状態）から図５（ａ）に示す消去状態に電気的に戻す場合には、第１及び第２の拡散層１０２，１０３に＋５Ｖ、ゲート電極１０５に−５Ｖを印加する。この場合、第１及び第２の拡散層１０２，１０３近傍のゲート絶縁膜１０４にトラップされた電子は、第１及び第２の拡散層１０２，１０３近傍で局所的に発生したホットホール（hot hole）により中和される。これにより、プログラム状態からデータを消去することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、図５（ｃ）に示すように、ゲート絶縁膜１０４にトラップされた電子が、互いの斥力や読み出し時のディスターブ等により横方向（図５（ｃ）において第１及び第２の拡散層１０２，１０３に沿った方向）に拡散して存在する場合には、全ての領域の電子を消去することは困難である。特に、書き込み、読み出しを繰り返し行った場合には、チャネル領域の中央位置におけるゲート絶縁膜１０４中に電荷が残存し、次第に蓄積されるという問題が発生する。
【００１０】
上述した電圧条件での消去では、第１及び第２の拡散層１０２，１０３近傍で発生するホットホールをゲート絶縁膜１０４中に注入することにより捕獲された電子を中和するため、第１及び第２の拡散層１０２，１０３近傍にトラップされた電子を中和することしかできない。従って、上述の電圧条件での消去では、チャネルの中央部近傍に残存する電子を中和して消去することはできない。
【００１１】
消去されずにチャネルの中央部付近のゲート絶縁膜１０４に残存した電子は、メモリセルのしきい値（Ｖｔｈ）を上昇させるため、図５（ｂ）に示すメモリセルの状態と図５（ｄ）に示すメモリセルの状態とを区別することができない。従って、図５（ｄ）に示すメモリセルの状態では領域１０６，１０７のいずれかに電子がトラップされているかが不確定となり、書き込みの信頼性が損なわれることとなる。
【００１２】
本発明は、このような問題を解決するために成されたものであり、本発明の目的は、メモリセルのゲート絶縁膜に捕獲された電荷が横方向拡散した場合であっても、捕獲された電荷を確実に消去することを可能とする半導体記憶装置と、捕獲された電荷を消去するための消去アルゴリズムを含む使用方法を提供し、データの書き込み及び消去の信頼性を向上させることにある。
【００１３】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体基板の表面領域に形成された１対の不純物拡散層と、前記１対の不純物拡散層間における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記ゲート電極に所定電圧を印加することにより前記ゲート絶縁膜中の前記不純物拡散層近傍の位置にそれぞれキャリアを捕獲するように成された半導体記憶装置であって、前記１対の不純物拡散層を含む前記半導体基板に第１の電圧を印加し、前記ゲート電極に第２の電圧を印加することにより前記半導体基板と前記ゲート電極の間にトンネル電流を流し、前記トンネル電流により前記ゲート絶縁膜に捕獲されたキャリアを消去するようにしている。
【００１４】
本発明の半導体記憶装置の一態様例においては、前記１対の不純物拡散層が形成された前記半導体基板と同一導電型の第１のウエルと、前記第１のウエルの側面から底面にかけての領域を覆う第２のウエルとを有し、前記第１の電圧を前記第１のウエル及び前記１対の不純物拡散層に印加するようにしている。
【００１５】
本発明の半導体記憶装置の一態様例において、前記ゲート電極は複数のメモリセル間で共有されており、前記複数のメモリセルに前記第１及び第２の電圧を印加することにより、前記ゲート電極が接続された前記複数のメモリセルの前記キャリアを一括して消去する。
【００１６】
本発明の半導体記憶装置の一態様例においては、前記ゲート電極に前記第２の電圧として負電圧を印加するための負電圧発生手段が前記ゲート電極に接続されている。
【００１７】
本発明の半導体記憶装置の一態様例においては、前記１対の不純物拡散層の一方又は双方に第３の電圧を印加し、前記ゲート電極に第４の電圧を印加することにより、前記ゲート絶縁膜に捕獲され前記１対の不純物拡散層の近傍に存するキャリアを消去するようにしている。
【００１８】
本発明の半導体記憶装置の一態様例においては、前記第３及び前記第４の電圧による前記キャリアの消去を第１の消去手段とし、前記第１及び前記第２の電圧による前記キャリアの消去を第２の消去手段とし、前記第１の消去手段による前記キャリアの消去が十分でない場合に、前記第２の消去手段による前記キャリアの消去を行う。
【００１９】
本発明の半導体記憶装置の一態様例においては、前記第１の消去手段から前記第２の消去手段に切り替えるために、前記１の消去手段による消去の回数をカウントするカウンターを備える。
【００２０】
本発明の半導体記憶装置の一態様例においては、前記カウンターによりカウントされた前記第１の消去手段による消去の回数が予め設定した所定の回数に達した場合に、前記第１の消去手段から前記第２の消去手段に切り替える。
【００２１】
本発明の半導体記憶装置の使用方法は、半導体基板の表面領域に形成された１対の不純物拡散層と、前記１対の不純物拡散層間における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記ゲート電極に所定電圧を印加することにより前記ゲート絶縁膜中の異なる位置にそれぞれキャリアを捕獲するように成された半導体記憶装置の使用方法であって、前記１対の不純物拡散層を含む前記半導体基板に第１の電圧を印加し、前記ゲート電極に第２の電圧を印加することにより前記半導体基板と前記ゲート電極の間にトンネル電流を流し、前記トンネル電流により前記ゲート絶縁膜に捕獲されたキャリアを消去する。
【００２２】
本発明の半導体記憶装置の使用方法の一態様例においては、前記１対の不純物拡散層の一方又は双方に第３の電圧を印加し、前記ゲート電極に第４の電圧を印加することにより、前記ゲート絶縁膜に捕獲され前記１対の不純物拡散層の近傍に存するキャリアを消去する。
【００２３】
本発明の半導体記憶装置の使用方法の一態様例においては、前記第３の電圧及び前記第４の電圧による前記キャリアの消去が十分でない場合に、前記第１及び前記第２の電圧による前記キャリアの消去を行う。
【００２４】
【作用】
本発明は上記技術手段より成るので、半導体基板とゲート電極の間にトンネル電流を流すことにより、捕獲された電荷がゲート絶縁膜中のどの位置に捕獲されていても、ゲート絶縁膜の全領域における電荷の消去が確実に成されることとなる。従って、特に消去が困難なチャネル領域中央近傍に残存する電荷を確実に消去することが可能となる。
【００２５】
【発明の実施の形態】
（第１の実施形態）
先ず、本発明の第１の実施形態を図面を参照しながら説明する。図１は、第１の実施形態における半導体記憶装置の平面構成を示す模式図である。また、図２は第１の実施形態の半導体記憶装置の各メモリセルの構成を示す概略断面図である。
【００２６】
図１（ａ）に示すように、第１の実施形態の半導体記憶装置は、セルアレイ１と、セルアレイ１中の同一列に位置する各メモリセルと接続された各コントロールゲート２と、コントロールゲート２が接続された消去手段を含む制御回路３とを有して構成されている。
【００２７】
図２（ｂ）は、セルアレイ１中の４つのメモリセル４ａ〜４ｄに着目し、この部位の回路構成を示す模式図である。各メモリセル４ａ〜４ｄにはコントロールゲート２ａ，２ｂが接続されており、メモリセル４ａ，４ｂにはコントロールゲート２ａが、メモリセル４ｃ，４ｄにはコントロールゲート２ｂが接続されている。
【００２８】
また、各メモリセル４ａ〜４ｄには、列方向に延在するソース／ドレイン（Ｓ／Ｄ）線５ａ〜５ｄが接続されている。ここで、メモリセル４ａ，４ｃにはソース／ドレイン線５ａ，５ｂが、メモリセル４ｂ，４ｄにはソース／ドレイン線５ｃ，５ｄが接続されている。
【００２９】
第１の実施形態における各メモリセル４ａ〜４ｄの基本構成は、図５において説明した従来の半導体記憶装置の各メモリセルの構成と同一である。ここで、図２は、メモリセル４ａ〜４ｄのうちメモリセル４ａの構成を示している。他のメモリセルの構成もメモリセル４ａの構成と同様である。メモリセル４ａは、ｐ型シリコン半導体基板１１の表面領域に形成された第１及び第２の拡散層１２，１３、ｐ型シリコン半導体基板１１上に形成されたキャリアトラップ領域１４ａを含むゲート絶縁膜１４、ゲート絶縁膜１４上に形成されたコントロールゲート２ａを有している。
【００３０】
図１（ａ）に示すように、コントロールゲート２ａは制御回路３に接続されている。また、第１及び第２の拡散層１２，１３は、それぞれが図１（ａ）に示すソース／ドレイン線５ａ，５ｂに接続されている。
【００３１】
図２（ａ）は、キャリアトラップ領域１４ａを含むゲート絶縁膜１４に電荷が捕獲されていない状態（消去状態）を示しており、図５（ａ）に示す状態と同様の状態である。
【００３２】
図２（ｂ）は、図５（ｃ）と同様の状態を示している。すなわち、図２（ｂ）は、ゲート絶縁膜１４にトラップされ、第１及び第２の拡散層１２，１３近傍に局在していた電子が互いの斥力や読み出し時のディスターブ等により横方向に拡散した状態を示している。
【００３３】
本実施形態の半導体記憶装置は、図２（ｂ）に示す状態から捕獲された電荷を消去して図２（ａ）に示す状態に戻すための手段として、２通りの消去手段を有している。
【００３４】
第１の消去手段は、図５において説明した方法と同様の方法であって、ソース／ドレイン線５ａ，５ｂを介して第１及び第２の拡散層１２，１３に＋５Ｖ程度の電圧（第３の電圧）を印加し、制御回路３からコントロールゲート２ａに−５Ｖ程度の電圧（第４の電圧）を印加する。これにより、第１及び第２の拡散層１２，１３近傍のゲート絶縁膜１４にトラップされた電子は、第１及び第２の拡散層１２，１３近傍で発生したホットホールにより中和される。これにより、メモリセル４ａに書き込まれたデータを消去することができる。
【００３５】
第２の消去手段は、ソース／ドレイン線５ａ〜５ｄとｐ型シリコン半導体基板１１を共に０Ｖに設定する（第１の電圧）。そして、図１（ａ）に示す制御回路３により、消去手段コントロール信号、ブロック選択信号を与え、消去しようとするブロックのコントロールゲート２ａの電位を−１５Ｖ程度（第２の電圧）に設定する。これにより、コントロールゲート２ａの電位がｐ型シリコン半導体基板１１、第１及び第２の拡散層１２，１３に比して低電位となり、しかも、コントロールゲート２ａを−１５Ｖ程度の負の電位に設定しているため、コントロールゲート２ａとｐ型シリコン半導体基板１１の間にトンネル電流が流れる。そして、このトンネル電流によってゲート絶縁膜１４中の電荷をほぼ完全に除去することが可能である。
【００３６】
第２の消去手段による消去は、全てのソース／ドレイン線５ａ〜５ｄを全て０Ｖとし、ｐ型シリコン半導体基板１１も０Ｖに設定するため、−１５Ｖを印加したコントロールゲート２ａに接続されている全てのメモリセルのデータが消去される。図１（ｂ）の例ではブロック２中の全てのメモリセルの電荷が消去される。
【００３７】
次に、図２（ｂ）に示す状態から捕獲された電荷を消去して、図２（ａ）に示す状態に戻す消去アルゴリズムについて、図３のフローチャートを参照しながら説明する。
【００３８】
先ず、ステップＳ１０では、消去が完全に成されたか否かを検証する。具体的には、対象となるブロックに含まれる全てのメモリセルのしきい値が消去検証用比較セル（リファレンスセル）のしきい値よりも低いか否かにより検証を行う。全てのメモリセルのしきい値が消去検証用比較セルのしきい値よりも低い場合にはステップＳ１１へ進み、消去動作を終了する。一方、対象となる消去ブロックに含まれるメモリセルのうち、１つでも消去検証用比較セルよりも高いしきい値を有するメモリセルが存在すると、消去検証はフェイル（Ｆａｉｌ）し、カウンターＡのカウントアップが成されステップＳ１２に進む。ここで、カウンターＡは、消去検証がＦａｉｌした回数をカウントするカウンターである。
【００３９】
ステップＳ１２では、カウンターＡの回数を確認する。カウンターＡの回数がＭ回未満であればステップＳ１３に進む。ここで、回数Ｍは予め決めておいた所定の回数である。
【００４０】
ステップＳ１３では、第１の消去手段による消去を行う。図１（ｂ）に示すメモリセル４ａの消去を行う場合には、ソース／ドレイン線５ａに５Ｖの電圧を印加し、ソース／ドレイン線５ｂ〜５ｄを０Ｖとする。そして、図１（ａ）に示す制御回路３により、コントロールゲート２ａの電圧を−５Ｖとする。
【００４１】
これにより、コントロールゲート２ａの電位がソース／ドレイン線５ａの接続された第１の拡散層１２に比して低電位となり、第１の拡散層１２から絶縁膜１４に向かってホットホールが注入され、ゲート絶縁膜１４中のキャリアトラップ領域１４ａにトラップされた電荷が消去される。その後、ステップＳ１４へ進む。
【００４２】
なお、第１の消去手段による消去において、ソース／ドレイン線５ａ，５ｂの双方に５Ｖの電圧を印加してもよい。この場合には、第１の拡散層１２及び第２の拡散層１３の双方からゲート絶縁膜１４に向かってホットホールが注入され、ゲート絶縁膜１４中のキャリアトラップ領域１４ａの両端部にトラップされた電荷が消去される。
【００４３】
図２（ｃ）は、図２（ｂ）に示す状態のメモリセルに捕獲された電荷を、第１の消去手段により消去した後の状態を示している。このように、第１の消去手段による消去では、第１の拡散層１２からのホットホールの注入により、第１の拡散層１２近傍の電荷を消去することはできるものの、キャリアトラップ領域４ａの中央、すなわち、第１及び第２の拡散層１２，１３の中間に位置する電荷を消去することができない。第１の拡散層１２を０Ｖ、第２の拡散層１３を５Ｖとし、コントロールゲート２を−５Ｖにした場合であっても、第２の拡散層１３近傍の電荷が消去されるのみで、第１及び第２の拡散層１２，１３の中間に位置する電荷は依然として残存する。従って、第１の消去手段では消去が困難なこれらの電荷を確実に消去する必要が生じる。
【００４４】
ステップＳ１４では、消去の回数をカウンターＢにより確認する。回数がＮ回未満であればステップＳ１０に戻り、消去が完全に成されたか否かを確認する。ここで、カウンターＢは第１の消去手段が実行された回数をカウントするカウンターである。また、回数Ｎは予め決めておいた所定の回数であり、カウンターＡにおいてカウントされる所定回数Ｍに対してＭ＞Ｎの関係を満たす。すなわち、第１の消去手段がＮ回実行されても消去が完全に成されていない場合には、第１の消去手段による消去のみではデータの消去を完全に行うことが困難であることが想定されるため、ステップＳ１５に進み第２の消去手段による消去を行う。
【００４５】
第２の消去手段による消去においては、ソース／ドレイン線５ａ，５ｂを０Ｖとし、ｐ型シリコン半導体基板１１も０Ｖに設定する。そして、制御回路３に消去手段コントロール信号、ブロック選択信号を与える。これにより、制御回路３がコントロールゲート２ａの電位を−１５Ｖ程度と第１の消去手段の場合よりも低い電位に設定する。
【００４６】
これにより、コントロールゲート２ａの電位がｐ型シリコン半導体基板１１、第１及び第２の拡散層１２，１３に比して低電位となり、しかも、コントロールゲート２ａを−１５Ｖと非常に低い電位に設定しているため、コントロールゲート２ａとｐ型シリコン半導体基板１１の間にトンネル電流が流れる。これにより、ゲート絶縁膜１４中の電荷をほぼ完全に除去することが可能となる。従って、第１の消去手段によって消去が完全に成されずに、図２（ｃ）に示すようにチャネルの中央部近傍に電荷が残存している場合であっても、第２の消去手段を用いてコントロールゲート２ａとｐ型シリコン半導体基板１１間にトンネル電流を流すことによって、残存する電荷を確実に消去することができる。
【００４７】
第２の消去手段による消去を行った後は、ステップＳ１０に戻り、再び全てのメモリセルにおいて消去が完全に成されたか否かを確認する。消去が完全に成されていれば、ステップＳ１１に進み、消去の動作を終了する。
【００４８】
ステップＳ１０で消去動作が完全に成されていなければ、ステップＳ１２に進み、上述の手順を繰り返す。なお、ステップＳ１２でカウンターＡの回数がＭ回以上である場合には、無限ループに入ることを防ぐため、ステップＳ１６でハング（Ｈａｎｇ）し、ステップＳ１７へ進み、消去動作を強制終了する。
【００４９】
以上説明したように、本発明の第１の実施形態によれば、コントロールゲート２ａにｐ型シリコン半導体基板１１よりも低い電圧を与え、コントロールゲート２ａとｐ型シリコン半導体基板１１の間に大きな電位差を生じさせて、両者の間にトンネル電流を流すことにより、特に第１の消去手段では消去することが困難であった、第１及び第２の拡散層１２，１３の中間位置に残存する電荷を確実に消去することが可能となる。従って、ゲート絶縁膜１４中にトラップされたキャリアがゲート絶縁膜１４中で拡散した場合であっても、第１及び第２の拡散層１２，１３の中間に電荷が残存することを抑止することができ、確実な消去を行うことが可能となる。また、最初に第１の消去手段によって電荷を消去し、消去が完全でない場合にのみ第２の消去手段を用いることにより、コントロールゲート２ａ及びｐ型シリコン半導体基板１１間への高電圧の印加を最小限に抑えることができる。
【００５０】
（第２の実施形態）
次に、本発明の第２の実施形態を図面を参照しながら説明する。図４は、第２の実施形態に係る半導体記憶装置の各メモリセルの構成を示している。先ず、図４を参照しながら、第２の実施形態に係る半導体記憶装置の構成を説明する。第２の実施形態に係る半導体記憶装置の平面構成は図１に示す第１の実施形態と同様であり、図４は図１（ｂ）に示すメモリセル４ａの構成を示している。なお、図４において、図２に示した第１の実施形態と同一の構成要素については、同一の符号を記す。
【００５１】
第２の実施形態の半導体記憶装置のメモリセルの活性領域は、ｐ型シリコン半導体基板１１上に形成されたｎウエル１５中のｐウエルｌ６内に設けられている。すなわち、第２の実施形態のメモリセルは、ｐウエルｌ６中に所定距離離間して形成された第１及び第２の拡散層１２，１３と、第１及び第２の拡散層１２，１３上に形成されたキャリアトラップ領域１４ａを有するゲート絶縁膜１４、ゲート絶縁膜１４上に形成されたコントロールゲート２ａから構成されている。メモリセル４ａの第１及び第２の拡散層１２，１３は図１（ｂ）に示すソース／ドレイン線５ａ，５ｂにそれぞれ接続されている。ここで、図４（ａ）に示すメモリセルの状態は、電荷が捕獲されていない初期状態（消去状態）である。
【００５２】
第２の実施形態における半導体記憶装置においても、第１の実施形態と同様に第１の消去手段及び第２の消去手段の２つの消去手段を備えている。ここで、第１の消去手段は第１の実施形態と同様であり、第２の消去手段については印加する電圧が第１の実施形態と相違する。
【００５３】
図４（ｂ）は、第２の実施形態のメモリセルにおいて、第１及び第２の拡散層１２，１３の近傍のゲート絶縁膜１４中に電子がトラップされている状態を示している。この場合には、第１の実施形態において説明した第１の消去手段により電荷を消去することが可能である。
【００５４】
図４（ｃ）は、第１及び第２の拡散層１２，１３近傍のゲート絶縁膜１４にトラップされた電子がチャネル中央付近のゲート絶縁膜１４中に存在する場合を示している。この場合、以下に説明する第２の消去手段を用いて電荷の消去を行う。
【００５５】
例えば、制御回路３に消去手段コントロール信号、ブロック選択信号を与え、消去しようとするブロックのコントロールゲート２ａを０Ｖ（第２の電圧）に設定する。そして、ｐウエル１６及びｎウエル１５に２０Ｖの電圧（第１の電圧）を印加すると、コントロールゲート２ａとｐウエル１６の間に大きな電位差が生じ、両者の間にトンネル電流を流すことができる。これにより、第１の実施形態で説明した第２の消去手段と同様に、チャネル中央付近のゲート絶縁膜１４にトラップされた電子を中和することができる。従って、図４（ｃ）の状態から図４（ａ）の状態へ戻すことが可能となる。
【００５６】
第２の実施形態においては、この第２の消去手段による消去の際に、ｐウエル１６に比較的大きな正の電圧を印加するので、ｐ型シリコン半導体基板１１とｐウエル１６の間にｎウエル１５を設けている。ｎウエル１５を設けることにより、ｐ型シリコン半導体基板１１とｐウエル１６とを確実に分離することができる。
【００５７】
第２の実施形態による第２の消去手段の別の態様として、コントロールゲート２ａに−１０Ｖ（第２の電圧）、ｐウエル１６及びｎウエル１５に１０Ｖ（第１の電圧）の電圧を印加してもよい。
【００５８】
この第２の実施形態における第２の消去手段を用いて、図３において説明した第１の実施形態と同様のアルゴリズムにより消去動作を行うことが可能となる。
【００５９】
以上説明したように、本発明の第２の実施形態によれば、高電圧を印加するｐ型シリコン半導体基板１１のｐウエル１６をｎウエル１５によって囲むことによりｐ型シリコン半導体基板１１とｐウエル１６を確実に分離することができ、ｐウエル１６とｐ型シリコン半導体基板１１の耐圧を高めることができる。従って、コントロールゲート２ａとｐウエル１６の間に第１の実施形態に比してより大きな電位差を持たせることができ、ゲート絶縁膜１４にトラップされた電荷を更に確実に消去することが可能となる。また、ｐウエル１６及びｎウエル１５を共に１０Ｖとし、コントロールゲート２ａを−１０Ｖとした場合、ｐウエル１６及びｎウエル１５に電圧を供給する回路とコントロールゲート２ａに電圧を供給する回路とを同時に独立して動作させることができるため、一方をグランドレベルとし他方に正または負の高電圧を印加する場合と比べて所望の電圧条件を容易かつ迅速に得ることができる。しかも、第２の実施形態においてはｐ型シリコン半導体基板１１へ電荷が抜けることがないため、周辺回路に与える悪影響を最小限に抑えることができる。
【００６０】
なお、上述の各実施形態では、第１の消去手段及び第２の消去手段の双方を有する半導体記憶装置について例示したが、第２の消去手段のみを有する半導体記憶装置であっても構わない。
【００６１】
【発明の効果】
本発明によれば、キャリアトラップ領域を有する絶縁膜に電荷を捕獲する構成の半導体記憶装置において、チャネル領域の中央近傍に電荷を残存させることなく確実に電荷を消去することができる。従って、電荷の消去を確実に行って、信頼性を向上させた半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１及び第２の実施形態に係る半導体記憶装置の平面構成を示す模式図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置の各メモリセルの構成を示す概略断面図である。
【図３】本発明の各実施形態に係る半導体記憶装置のメモリセルに蓄積された電荷を消去する手順を示すフローチャートである。
【図４】本発明の第２の実施形態に係る半導体記憶装置の各メモリセルの構成を示す概略断面図である。
【図５】従来の半導体記憶装置のメモリセルの構成を示す概略断面図である。
【符号の説明】
１ セルアレイ
２ａ，２ｂ コントロールゲート
３ 制御回路
４ａ〜４ｄ メモリセル
５ａ〜５ｄ ソース／ドレイン（Ｓ／Ｄ）線
１１ ｐ型シリコン半導体基板
１２ 第１の拡散層
１３ 第２の拡散層
１４ ゲート絶縁膜
１５ ｎウエル
１６ ｐウエル
Claims (8)
- 半導体基板の表面領域に形成された１対の不純物拡散層と、前記１対の不純物拡散層間における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記ゲート電極が複数のメモリセル間で共有され、前記ゲート電極に所定電圧を印加することにより前記ゲート絶縁膜中の前記１対の不純物拡散層近傍の位置にそれぞれキャリアを捕獲するように成された半導体記憶装置であって、
前記１対の不純物拡散層を含む前記半導体基板に第１の電圧を印加し、前記ゲート電極に第２の電圧を印加することにより前記半導体基板と前記ゲート電極の間にトンネル電流を流し、前記トンネル電流により前記ゲート絶縁膜に捕獲されたキャリアを消去するようにし、
前記トンネル電流による消去の前に、前記１対の不純物拡散層の一方又は双方に第３の電圧を印加し、前記ゲート電極に第４の電圧を印加することにより、前記ゲート絶縁膜に捕獲され前記１対の不純物拡散層の近傍に存するキャリアを消去し、該消去の検証により消去不十分と判断されると前記トンネル電流によるキャリアの消去を行うようにしたことを特徴とする半導体記憶装置。 - 前記１対の不純物拡散層が形成された前記半導体基板と同一導電型の第１のウエルと、前記第１のウエルの側面から底面にかけての領域を覆う第２のウエルとを有し、前記第１の電圧を前記第１のウエル及び前記１対の不純物拡散層に印加するようにしたことを特徴と請求項１に記載の半導体記憶装置。
- 前記ゲート電極は複数のメモリセル間で共有されており、前記複数のメモリセルに前記第１及び第２の電圧を印加することにより、前記ゲート電極が接続された前記複数のメモリセルの前記キャリアを一括して消去することを特徴とする請求項１に記載の半導体記憶装置。
- 前記ゲート電極に前記第２の電圧として負電圧を印加するための負電圧発生手段が前記ゲート電極に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記第３および第４の電圧印加による消去から前記第１および第２の電圧印加による消去に切り替えるために、前記第３および第４の電圧印加による消去の回数をカウントするカウンターを備えたことを特徴とする請求項１に記載の半導体記憶装置。
- 前記カウンターによりカウントされた前記第３および第４の電圧印加による消去の回数が予め設定した所定の回数に達した場合に、前記前記第３および第４の電圧印加による消去から前記第１および第２の電圧印加による消去に切り替えることを特徴とする請求項５に記載の半導体記憶装置。
- 半導体基板の表面領域に形成された１対の不純物拡散層と、前記１対の不純物拡散層間における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記ゲート電極に所定電圧を印加することにより前記ゲート絶縁膜中の前記１対の不純物拡散層近傍の位置にそれぞれキャリアを捕獲するように成された半導体記憶装置の使用方法であって、
前記１対の不純物拡散層を含む前記半導体基板に第１の電圧を印加し、前記ゲート電極に第２の電圧を印加することにより前記半導体基板と前記ゲート電極の間にトンネル電流を流し、前記トンネル電流により前記ゲート絶縁膜に捕獲されたキャリアを消去するステップと、
前記トンネル電流による消去の前に前記１対の不純物拡散層の一方又は双方に第３の電圧を印加し、前記ゲート電極に第４の電圧を印加することにより、前記ゲート絶縁膜に捕獲され前記１対の不純物拡散層の近傍に存するキャリアを消去するステップとを備え、
前記第３および第４の電圧印加による消去の結果を検証し、該検証により前記第３の電圧及び前記第４の電圧による前記キャリアの消去が十分でないと判定された場合に、前記第１及び前記第２の電圧による前記キャリアの消去を行う、半導体記憶装置の使用方法。 - 前記ゲート電極は複数のメモリセルにより共有され、前記トンネル電流による消去は、前記複数のメモリセルに前記第１および第２の電圧を印加することにより、前記ゲート電極を共有する複数のメモリセルにおいて一括して前記トンネル電流によるキャリアの消去が行われる、請求項７記載の半導体記憶装置の使用方法。
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| JP2009252255A (ja) * | 2008-04-01 | 2009-10-29 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911682A (ja) * | 1982-07-13 | 1984-01-21 | Citizen Watch Co Ltd | 半導体不揮発性記憶装置 |
| JPH05110112A (ja) * | 1991-10-21 | 1993-04-30 | Matsushita Electron Corp | 不揮発性半導体メモリおよびその読み出し方法 |
| JPH06291327A (ja) * | 1993-04-05 | 1994-10-18 | Nec Corp | 半導体不揮発性メモリ |
| JPH07245352A (ja) * | 1994-02-04 | 1995-09-19 | Lg Semicon Co Ltd | ３重ウェルｃｍｏｓ構造を有するフラッシュｅｅｐｒｏｍ |
| JPH0927560A (ja) * | 1995-07-13 | 1997-01-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH11500559A (ja) * | 1995-02-16 | 1999-01-12 | シーメンス アクチエンゲゼルシヤフト | 改善されたｓｎ比を有する多値固定値メモリセル |
| JPH11204666A (ja) * | 1998-01-12 | 1999-07-30 | Sedai Sekitai Denro Kofun Yugenkoshi | フラッシュ型ｅｅｐｒｏｍ構造 |
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911682A (ja) * | 1982-07-13 | 1984-01-21 | Citizen Watch Co Ltd | 半導体不揮発性記憶装置 |
| JPH05110112A (ja) * | 1991-10-21 | 1993-04-30 | Matsushita Electron Corp | 不揮発性半導体メモリおよびその読み出し方法 |
| JPH06291327A (ja) * | 1993-04-05 | 1994-10-18 | Nec Corp | 半導体不揮発性メモリ |
| JPH07245352A (ja) * | 1994-02-04 | 1995-09-19 | Lg Semicon Co Ltd | ３重ウェルｃｍｏｓ構造を有するフラッシュｅｅｐｒｏｍ |
| JPH11500559A (ja) * | 1995-02-16 | 1999-01-12 | シーメンス アクチエンゲゼルシヤフト | 改善されたｓｎ比を有する多値固定値メモリセル |
| JPH0927560A (ja) * | 1995-07-13 | 1997-01-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
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