JP2001118940A - 半導体記憶装置及びその使用方法 - Google Patents
半導体記憶装置及びその使用方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 捕獲された電荷を確実に消去することを可能
とする半導体記憶装置と、この半導体記憶装置を用いた
際に有効な消去アルゴリズムを提供する。 【解決手段】 ゲート絶縁膜１４中の異なる位置にそれ
ぞれキャリアを捕獲するように成された半導体記憶装置
であって、第１及び第２の拡散層１２，１３を含むｐ型
シリコン半導体基板１１に第１の電圧を印加し、ゲート
電極２ａに第２の電圧を印加することによりｐ型シリコ
ン半導体基板１１とゲート電極２ａの間にトンネル電流
を流し、トンネル電流によりゲート絶縁膜１４に捕獲さ
れたキャリアを消去する。これにより、チャネル領域の
中央位置に捕獲された電荷を完全に消去することが可能
となり、データ消去の信頼性を向上させることができ
る。
とする半導体記憶装置と、この半導体記憶装置を用いた
際に有効な消去アルゴリズムを提供する。 【解決手段】 ゲート絶縁膜１４中の異なる位置にそれ
ぞれキャリアを捕獲するように成された半導体記憶装置
であって、第１及び第２の拡散層１２，１３を含むｐ型
シリコン半導体基板１１に第１の電圧を印加し、ゲート
電極２ａに第２の電圧を印加することによりｐ型シリコ
ン半導体基板１１とゲート電極２ａの間にトンネル電流
を流し、トンネル電流によりゲート絶縁膜１４に捕獲さ
れたキャリアを消去する。これにより、チャネル領域の
中央位置に捕獲された電荷を完全に消去することが可能
となり、データ消去の信頼性を向上させることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその使用方法に関し、特に、１つのメモリセルに２ビ
ットの情報を記録可能な不揮発性半導体メモリに用いて
好適なものである。
びその使用方法に関し、特に、１つのメモリセルに２ビ
ットの情報を記録可能な不揮発性半導体メモリに用いて
好適なものである。
【０００２】
【従来の技術】近年、キャリアの注入位置を異ならせる
ことにより、１つのメモリセルに２ビットの情報を記録
可能とした不揮発性半導体メモリが研究、開発されてい
る。この不揮発性半導体メモリは、ゲートの下層に設け
られたゲート絶縁膜にキャリアを捕獲するメモリであっ
て、情報を書き込む場合と読み出す場合とでソース／ド
レイン間に印加する電圧の方向を逆方向とし、チャネル
領域の両端部に相当する位置におけるゲート絶縁膜中に
それぞれ独立して電子を捕獲するように構成されてい
る。そして、両端部それぞれにおける電子の捕獲の有無
によって２ビットの情報を記録可能としている。
ことにより、１つのメモリセルに２ビットの情報を記録
可能とした不揮発性半導体メモリが研究、開発されてい
る。この不揮発性半導体メモリは、ゲートの下層に設け
られたゲート絶縁膜にキャリアを捕獲するメモリであっ
て、情報を書き込む場合と読み出す場合とでソース／ド
レイン間に印加する電圧の方向を逆方向とし、チャネル
領域の両端部に相当する位置におけるゲート絶縁膜中に
それぞれ独立して電子を捕獲するように構成されてい
る。そして、両端部それぞれにおける電子の捕獲の有無
によって２ビットの情報を記録可能としている。
【０００３】例えば、国際公開ＷＯ ９９／０７０００
号公報には、上述した構成の不揮発性半導体メモリが開
示されている。図５を参照しながら、同公報に開示され
た不揮発性半導体メモリの構成及びデータの書き込み／
消去の動作について簡単に説明する。
号公報には、上述した構成の不揮発性半導体メモリが開
示されている。図５を参照しながら、同公報に開示され
た不揮発性半導体メモリの構成及びデータの書き込み／
消去の動作について簡単に説明する。
【０００４】図５に示すように、不揮発性半導体メモリ
１００は、ｐ型シリコン半導体基板１０１の表面領域に
形成されたソース／ドレインとして機能する第１及び第
２の拡散層１０２，１０３と、当該第１及び第２の拡散
層１０２，１０３間のｐ型シリコン半導体基板１０１上
に形成されたキャリアトラップ領域１０４ａを有するゲ
ート絶縁膜１０４、ゲート絶縁膜１０４上に形成された
ゲート電極１０５を有している。ここで、キャリアトラ
ップ領域１０４ａはシリコン窒化膜等を含む領域であっ
て、ゲート絶縁膜１０４中の他の領域よりもキャリアト
ラップ特性が高い領域である。
１００は、ｐ型シリコン半導体基板１０１の表面領域に
形成されたソース／ドレインとして機能する第１及び第
２の拡散層１０２，１０３と、当該第１及び第２の拡散
層１０２，１０３間のｐ型シリコン半導体基板１０１上
に形成されたキャリアトラップ領域１０４ａを有するゲ
ート絶縁膜１０４、ゲート絶縁膜１０４上に形成された
ゲート電極１０５を有している。ここで、キャリアトラ
ップ領域１０４ａはシリコン窒化膜等を含む領域であっ
て、ゲート絶縁膜１０４中の他の領域よりもキャリアト
ラップ特性が高い領域である。
【０００５】この不揮発性半導体メモリ１００において
は、ゲート絶縁膜１０４中のチャネル領域の両端部に相
当する領域１０６，１０７にそれぞれ独立して電子を捕
獲するように構成され、合計２ビットの情報を記録する
ことが可能とされている。
は、ゲート絶縁膜１０４中のチャネル領域の両端部に相
当する領域１０６，１０７にそれぞれ独立して電子を捕
獲するように構成され、合計２ビットの情報を記録する
ことが可能とされている。
【０００６】図５（ａ）は、ゲート絶縁膜１０４に電荷
が捕獲されていない状態を示しており、この場合のメモ
リセルの状態（しきい値電圧：Ｖｔｈ）を消去状態とす
る。このメモリセルにおいて、例えば、第１の拡散層１
０２に０Ｖ、第２の拡散層１０３に約５Ｖ、ゲート電極
１０５に約１０Ｖの電圧を印加すると、第２の拡散層１
０３近傍でホットエレクトロン（hot electron）が発生
し、第２の拡散層１０３近傍におけるゲート絶縁膜１０
４中の領域１０６に電子が捕獲され、プログラム状態と
なる。
が捕獲されていない状態を示しており、この場合のメモ
リセルの状態（しきい値電圧：Ｖｔｈ）を消去状態とす
る。このメモリセルにおいて、例えば、第１の拡散層１
０２に０Ｖ、第２の拡散層１０３に約５Ｖ、ゲート電極
１０５に約１０Ｖの電圧を印加すると、第２の拡散層１
０３近傍でホットエレクトロン（hot electron）が発生
し、第２の拡散層１０３近傍におけるゲート絶縁膜１０
４中の領域１０６に電子が捕獲され、プログラム状態と
なる。
【０００７】もう一方の領域１０７に電子を捕獲するた
めには、第１及び第２の拡散層１０２，１０３に印加す
るプログラムのための電圧を入れ替え、第１の拡散層１
０２に約５Ｖ、第２の拡散層１０３に０Ｖ、ゲート電極
１０５に約１０Ｖの電圧を印加する。これにより、図５
（ｂ）に示すように、領域１０６，１０７の双方に電荷
がトラップされる。
めには、第１及び第２の拡散層１０２，１０３に印加す
るプログラムのための電圧を入れ替え、第１の拡散層１
０２に約５Ｖ、第２の拡散層１０３に０Ｖ、ゲート電極
１０５に約１０Ｖの電圧を印加する。これにより、図５
（ｂ）に示すように、領域１０６，１０７の双方に電荷
がトラップされる。
【０００８】図５（ｂ）に示すように、領域１０６，１
０７に局在して電子がトラップされている状態（プログ
ラム状態）から図５（ａ）に示す消去状態に電気的に戻
す場合には、第１及び第２の拡散層１０２，１０３に＋
５Ｖ、ゲート電極１０５に−５Ｖを印加する。この場
合、第１及び第２の拡散層１０２，１０３近傍のゲート
絶縁膜１０４にトラップされた電子は、第１及び第２の
拡散層１０２，１０３近傍で局所的に発生したホットホ
ール（hot hole）により中和される。これにより、プロ
グラム状態からデータを消去することができる。
０７に局在して電子がトラップされている状態（プログ
ラム状態）から図５（ａ）に示す消去状態に電気的に戻
す場合には、第１及び第２の拡散層１０２，１０３に＋
５Ｖ、ゲート電極１０５に−５Ｖを印加する。この場
合、第１及び第２の拡散層１０２，１０３近傍のゲート
絶縁膜１０４にトラップされた電子は、第１及び第２の
拡散層１０２，１０３近傍で局所的に発生したホットホ
ール（hot hole）により中和される。これにより、プロ
グラム状態からデータを消去することができる。
【０００９】
【発明が解決しようとする課題】しかしながら、図５
（ｃ）に示すように、ゲート絶縁膜１０４にトラップさ
れた電子が、互いの斥力や読み出し時のディスターブ等
により横方向（図５（ｃ）において第１及び第２の拡散
層１０２，１０３に沿った方向）に拡散して存在する場
合には、全ての領域の電子を消去することは困難であ
る。特に、書き込み、読み出しを繰り返し行った場合に
は、チャネル領域の中央位置におけるゲート絶縁膜１０
４中に電荷が残存し、次第に蓄積されるという問題が発
生する。
（ｃ）に示すように、ゲート絶縁膜１０４にトラップさ
れた電子が、互いの斥力や読み出し時のディスターブ等
により横方向（図５（ｃ）において第１及び第２の拡散
層１０２，１０３に沿った方向）に拡散して存在する場
合には、全ての領域の電子を消去することは困難であ
る。特に、書き込み、読み出しを繰り返し行った場合に
は、チャネル領域の中央位置におけるゲート絶縁膜１０
４中に電荷が残存し、次第に蓄積されるという問題が発
生する。
【００１０】上述した電圧条件での消去では、第１及び
第２の拡散層１０２，１０３近傍で発生するホットホー
ルをゲート絶縁膜１０４中に注入することにより捕獲さ
れた電子を中和するため、第１及び第２の拡散層１０
２，１０３近傍にトラップされた電子を中和することし
かできない。従って、上述の電圧条件での消去では、チ
ャネルの中央部近傍に残存する電子を中和して消去する
ことはできない。
第２の拡散層１０２，１０３近傍で発生するホットホー
ルをゲート絶縁膜１０４中に注入することにより捕獲さ
れた電子を中和するため、第１及び第２の拡散層１０
２，１０３近傍にトラップされた電子を中和することし
かできない。従って、上述の電圧条件での消去では、チ
ャネルの中央部近傍に残存する電子を中和して消去する
ことはできない。
【００１１】消去されずにチャネルの中央部付近のゲー
ト絶縁膜１０４に残存した電子は、メモリセルのしきい
値（Ｖｔｈ）を上昇させるため、図５（ｂ）に示すメモ
リセルの状態と図５（ｄ）に示すメモリセルの状態とを
区別することができない。従って、図５（ｄ）に示すメ
モリセルの状態では領域１０６，１０７のいずれかに電
子がトラップされているかが不確定となり、書き込みの
信頼性が損なわれることとなる。
ト絶縁膜１０４に残存した電子は、メモリセルのしきい
値（Ｖｔｈ）を上昇させるため、図５（ｂ）に示すメモ
リセルの状態と図５（ｄ）に示すメモリセルの状態とを
区別することができない。従って、図５（ｄ）に示すメ
モリセルの状態では領域１０６，１０７のいずれかに電
子がトラップされているかが不確定となり、書き込みの
信頼性が損なわれることとなる。
【００１２】本発明は、このような問題を解決するため
に成されたものであり、本発明の目的は、メモリセルの
ゲート絶縁膜に捕獲された電荷が横方向拡散した場合で
あっても、捕獲された電荷を確実に消去することを可能
とする半導体記憶装置と、捕獲された電荷を消去するた
めの消去アルゴリズムを含む使用方法を提供し、データ
の書き込み及び消去の信頼性を向上させることにある。
に成されたものであり、本発明の目的は、メモリセルの
ゲート絶縁膜に捕獲された電荷が横方向拡散した場合で
あっても、捕獲された電荷を確実に消去することを可能
とする半導体記憶装置と、捕獲された電荷を消去するた
めの消去アルゴリズムを含む使用方法を提供し、データ
の書き込み及び消去の信頼性を向上させることにある。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板の表面領域に形成された１対の不純物拡
散層と、前記１対の不純物拡散層間における前記半導体
基板上にゲート絶縁膜を介して形成されたゲート電極と
を備え、前記ゲート電極に所定電圧を印加することによ
り前記ゲート絶縁膜中の異なる位置にそれぞれキャリア
を捕獲するように成された半導体記憶装置であって、前
記１対の不純物拡散層を含む前記半導体基板に第１の電
圧を印加し、前記ゲート電極に第２の電圧を印加するこ
とにより前記半導体基板と前記ゲート電極の間にトンネ
ル電流を流し、前記トンネル電流により前記ゲート絶縁
膜に捕獲されたキャリアを消去するようにしている。
は、半導体基板の表面領域に形成された１対の不純物拡
散層と、前記１対の不純物拡散層間における前記半導体
基板上にゲート絶縁膜を介して形成されたゲート電極と
を備え、前記ゲート電極に所定電圧を印加することによ
り前記ゲート絶縁膜中の異なる位置にそれぞれキャリア
を捕獲するように成された半導体記憶装置であって、前
記１対の不純物拡散層を含む前記半導体基板に第１の電
圧を印加し、前記ゲート電極に第２の電圧を印加するこ
とにより前記半導体基板と前記ゲート電極の間にトンネ
ル電流を流し、前記トンネル電流により前記ゲート絶縁
膜に捕獲されたキャリアを消去するようにしている。
【００１４】本発明の半導体記憶装置の一態様例におい
ては、前記１対の不純物拡散層が形成された前記半導体
基板と同一導電型の第１のウエルと、前記第１のウエル
の側面から底面にかけての領域を覆う第２のウエルとを
有し、前記第１の電圧を前記第１のウエル及び前記１対
の不純物拡散層に印加するようにしている。
ては、前記１対の不純物拡散層が形成された前記半導体
基板と同一導電型の第１のウエルと、前記第１のウエル
の側面から底面にかけての領域を覆う第２のウエルとを
有し、前記第１の電圧を前記第１のウエル及び前記１対
の不純物拡散層に印加するようにしている。
【００１５】本発明の半導体記憶装置の一態様例におい
て、前記ゲート電極は複数のメモリセル間で共有されて
おり、前記複数のメモリセルに前記第１及び第２の電圧
を印加することにより、前記ゲート電極が接続された前
記複数のメモリセルの前記キャリアを一括して消去す
る。
て、前記ゲート電極は複数のメモリセル間で共有されて
おり、前記複数のメモリセルに前記第１及び第２の電圧
を印加することにより、前記ゲート電極が接続された前
記複数のメモリセルの前記キャリアを一括して消去す
る。
【００１６】本発明の半導体記憶装置の一態様例におい
ては、前記ゲート電極に前記第２の電圧として負電圧を
印加するための負電圧発生手段が前記ゲート電極に接続
されている。
ては、前記ゲート電極に前記第２の電圧として負電圧を
印加するための負電圧発生手段が前記ゲート電極に接続
されている。
【００１７】本発明の半導体記憶装置の一態様例におい
ては、前記１対の不純物拡散層の一方又は双方に第３の
電圧を印加し、前記ゲート電極に第４の電圧を印加する
ことにより、前記ゲート絶縁膜に捕獲され前記１対の不
純物拡散層の近傍に存するキャリアを消去するようにし
ている。
ては、前記１対の不純物拡散層の一方又は双方に第３の
電圧を印加し、前記ゲート電極に第４の電圧を印加する
ことにより、前記ゲート絶縁膜に捕獲され前記１対の不
純物拡散層の近傍に存するキャリアを消去するようにし
ている。
【００１８】本発明の半導体記憶装置の一態様例におい
ては、前記第３及び前記第４の電圧による前記キャリア
の消去を第１の消去手段とし、前記第１及び前記第２の
電圧による前記キャリアの消去を第２の消去手段とし、
前記第１の消去手段による前記キャリアの消去が十分で
ない場合に、前記第２の消去手段による前記キャリアの
消去を行う。
ては、前記第３及び前記第４の電圧による前記キャリア
の消去を第１の消去手段とし、前記第１及び前記第２の
電圧による前記キャリアの消去を第２の消去手段とし、
前記第１の消去手段による前記キャリアの消去が十分で
ない場合に、前記第２の消去手段による前記キャリアの
消去を行う。
【００１９】本発明の半導体記憶装置の一態様例におい
ては、前記第１の消去手段から前記第２の消去手段に切
り替えるために、前記１の消去手段による消去の回数を
カウントするカウンターを備える。
ては、前記第１の消去手段から前記第２の消去手段に切
り替えるために、前記１の消去手段による消去の回数を
カウントするカウンターを備える。
【００２０】本発明の半導体記憶装置の一態様例におい
ては、前記カウンターによりカウントされた前記第１の
消去手段による消去の回数が予め設定した所定の回数に
達した場合に、前記第１の消去手段から前記第２の消去
手段に切り替える。
ては、前記カウンターによりカウントされた前記第１の
消去手段による消去の回数が予め設定した所定の回数に
達した場合に、前記第１の消去手段から前記第２の消去
手段に切り替える。
【００２１】本発明の半導体記憶装置の使用方法は、半
導体基板の表面領域に形成された１対の不純物拡散層
と、前記１対の不純物拡散層間における前記半導体基板
上にゲート絶縁膜を介して形成されたゲート電極とを備
え、前記ゲート電極に所定電圧を印加することにより前
記ゲート絶縁膜中の異なる位置にそれぞれキャリアを捕
獲するように成された半導体記憶装置の使用方法であっ
て、前記１対の不純物拡散層を含む前記半導体基板に第
１の電圧を印加し、前記ゲート電極に第２の電圧を印加
することにより前記半導体基板と前記ゲート電極の間に
トンネル電流を流し、前記トンネル電流により前記ゲー
ト絶縁膜に捕獲されたキャリアを消去する。
導体基板の表面領域に形成された１対の不純物拡散層
と、前記１対の不純物拡散層間における前記半導体基板
上にゲート絶縁膜を介して形成されたゲート電極とを備
え、前記ゲート電極に所定電圧を印加することにより前
記ゲート絶縁膜中の異なる位置にそれぞれキャリアを捕
獲するように成された半導体記憶装置の使用方法であっ
て、前記１対の不純物拡散層を含む前記半導体基板に第
１の電圧を印加し、前記ゲート電極に第２の電圧を印加
することにより前記半導体基板と前記ゲート電極の間に
トンネル電流を流し、前記トンネル電流により前記ゲー
ト絶縁膜に捕獲されたキャリアを消去する。
【００２２】本発明の半導体記憶装置の使用方法の一態
様例においては、前記１対の不純物拡散層の一方又は双
方に第３の電圧を印加し、前記ゲート電極に第４の電圧
を印加することにより、前記ゲート絶縁膜に捕獲され前
記１対の不純物拡散層の近傍に存するキャリアを消去す
る。
様例においては、前記１対の不純物拡散層の一方又は双
方に第３の電圧を印加し、前記ゲート電極に第４の電圧
を印加することにより、前記ゲート絶縁膜に捕獲され前
記１対の不純物拡散層の近傍に存するキャリアを消去す
る。
【００２３】本発明の半導体記憶装置の使用方法の一態
様例においては、前記第３の電圧及び前記第４の電圧に
よる前記キャリアの消去が十分でない場合に、前記第１
及び前記第２の電圧による前記キャリアの消去を行う。
様例においては、前記第３の電圧及び前記第４の電圧に
よる前記キャリアの消去が十分でない場合に、前記第１
及び前記第２の電圧による前記キャリアの消去を行う。
【００２４】
【作用】本発明は上記技術手段より成るので、半導体基
板とゲート電極の間にトンネル電流を流すことにより、
捕獲された電荷がゲート絶縁膜中のどの位置に捕獲され
ていても、ゲート絶縁膜の全領域における電荷の消去が
確実に成されることとなる。従って、特に消去が困難な
チャネル領域中央近傍に残存する電荷を確実に消去する
ことが可能となる。
板とゲート電極の間にトンネル電流を流すことにより、
捕獲された電荷がゲート絶縁膜中のどの位置に捕獲され
ていても、ゲート絶縁膜の全領域における電荷の消去が
確実に成されることとなる。従って、特に消去が困難な
チャネル領域中央近傍に残存する電荷を確実に消去する
ことが可能となる。
【００２５】
【発明の実施の形態】（第１の実施形態）先ず、本発明
の第１の実施形態を図面を参照しながら説明する。図１
は、第１の実施形態における半導体記憶装置の平面構成
を示す模式図である。また、図２は第１の実施形態の半
導体記憶装置の各メモリセルの構成を示す概略断面図で
ある。
の第１の実施形態を図面を参照しながら説明する。図１
は、第１の実施形態における半導体記憶装置の平面構成
を示す模式図である。また、図２は第１の実施形態の半
導体記憶装置の各メモリセルの構成を示す概略断面図で
ある。
【００２６】図１（ａ）に示すように、第１の実施形態
の半導体記憶装置は、セルアレイ１と、セルアレイ１中
の同一列に位置する各メモリセルと接続された各コント
ロールゲート２と、コントロールゲート２が接続された
消去手段を含む制御回路３とを有して構成されている。
の半導体記憶装置は、セルアレイ１と、セルアレイ１中
の同一列に位置する各メモリセルと接続された各コント
ロールゲート２と、コントロールゲート２が接続された
消去手段を含む制御回路３とを有して構成されている。
【００２７】図２（ｂ）は、セルアレイ１中の４つのメ
モリセル４ａ〜４ｄに着目し、この部位の回路構成を示
す模式図である。各メモリセル４ａ〜４ｄにはコントロ
ールゲート２ａ，２ｂが接続されており、メモリセル４
ａ，４ｂにはコントロールゲート２ａが、メモリセル４
ｃ，４ｄにはコントロールゲート２ｂが接続されてい
る。
モリセル４ａ〜４ｄに着目し、この部位の回路構成を示
す模式図である。各メモリセル４ａ〜４ｄにはコントロ
ールゲート２ａ，２ｂが接続されており、メモリセル４
ａ，４ｂにはコントロールゲート２ａが、メモリセル４
ｃ，４ｄにはコントロールゲート２ｂが接続されてい
る。
【００２８】また、各メモリセル４ａ〜４ｄには、列方
向に延在するソース／ドレイン（Ｓ／Ｄ）線５ａ〜５ｄ
が接続されている。ここで、メモリセル４ａ，４ｃには
ソース／ドレイン線５ａ，５ｂが、メモリセル４ｂ，４
ｄにはソース／ドレイン線５ｃ，５ｄが接続されてい
る。
向に延在するソース／ドレイン（Ｓ／Ｄ）線５ａ〜５ｄ
が接続されている。ここで、メモリセル４ａ，４ｃには
ソース／ドレイン線５ａ，５ｂが、メモリセル４ｂ，４
ｄにはソース／ドレイン線５ｃ，５ｄが接続されてい
る。
【００２９】第１の実施形態における各メモリセル４ａ
〜４ｄの基本構成は、図５において説明した従来の半導
体記憶装置の各メモリセルの構成と同一である。ここ
で、図２は、メモリセル４ａ〜４ｄのうちメモリセル４
ａの構成を示している。他のメモリセルの構成もメモリ
セル４ａの構成と同様である。メモリセル４ａは、ｐ型
シリコン半導体基板１１の表面領域に形成された第１及
び第２の拡散層１２，１３、ｐ型シリコン半導体基板１
１上に形成されたキャリアトラップ領域１４ａを含むゲ
ート絶縁膜１４、ゲート絶縁膜１４上に形成されたコン
トロールゲート２ａを有している。
〜４ｄの基本構成は、図５において説明した従来の半導
体記憶装置の各メモリセルの構成と同一である。ここ
で、図２は、メモリセル４ａ〜４ｄのうちメモリセル４
ａの構成を示している。他のメモリセルの構成もメモリ
セル４ａの構成と同様である。メモリセル４ａは、ｐ型
シリコン半導体基板１１の表面領域に形成された第１及
び第２の拡散層１２，１３、ｐ型シリコン半導体基板１
１上に形成されたキャリアトラップ領域１４ａを含むゲ
ート絶縁膜１４、ゲート絶縁膜１４上に形成されたコン
トロールゲート２ａを有している。
【００３０】図１（ａ）に示すように、コントロールゲ
ート２ａは制御回路３に接続されている。また、第１及
び第２の拡散層１２，１３は、それぞれが図１（ａ）に
示すソース／ドレイン線５ａ，５ｂに接続されている。
ート２ａは制御回路３に接続されている。また、第１及
び第２の拡散層１２，１３は、それぞれが図１（ａ）に
示すソース／ドレイン線５ａ，５ｂに接続されている。
【００３１】図２（ａ）は、キャリアトラップ領域１４
ａを含むゲート絶縁膜１４に電荷が捕獲されていない状
態（消去状態）を示しており、図５（ａ）に示す状態と
同様の状態である。
ａを含むゲート絶縁膜１４に電荷が捕獲されていない状
態（消去状態）を示しており、図５（ａ）に示す状態と
同様の状態である。
【００３２】図２（ｂ）は、図５（ｃ）と同様の状態を
示している。すなわち、図２（ｂ）は、ゲート絶縁膜１
４にトラップされ、第１及び第２の拡散層１２，１３近
傍に局在していた電子が互いの斥力や読み出し時のディ
スターブ等により横方向に拡散した状態を示している。
示している。すなわち、図２（ｂ）は、ゲート絶縁膜１
４にトラップされ、第１及び第２の拡散層１２，１３近
傍に局在していた電子が互いの斥力や読み出し時のディ
スターブ等により横方向に拡散した状態を示している。
【００３３】本実施形態の半導体記憶装置は、図２
（ｂ）に示す状態から捕獲された電荷を消去して図２
（ａ）に示す状態に戻すための手段として、２通りの消
去手段を有している。
（ｂ）に示す状態から捕獲された電荷を消去して図２
（ａ）に示す状態に戻すための手段として、２通りの消
去手段を有している。
【００３４】第１の消去手段は、図５において説明した
方法と同様の方法であって、ソース／ドレイン線５ａ，
５ｂを介して第１及び第２の拡散層１２，１３に＋５Ｖ
程度の電圧（第３の電圧）を印加し、制御回路３からコ
ントロールゲート２ａに−５Ｖ程度の電圧（第４の電
圧）を印加する。これにより、第１及び第２の拡散層１
２，１３近傍のゲート絶縁膜１４にトラップされた電子
は、第１及び第２の拡散層１２，１３近傍で発生したホ
ットホールにより中和される。これにより、メモリセル
４ａに書き込まれたデータを消去することができる。
方法と同様の方法であって、ソース／ドレイン線５ａ，
５ｂを介して第１及び第２の拡散層１２，１３に＋５Ｖ
程度の電圧（第３の電圧）を印加し、制御回路３からコ
ントロールゲート２ａに−５Ｖ程度の電圧（第４の電
圧）を印加する。これにより、第１及び第２の拡散層１
２，１３近傍のゲート絶縁膜１４にトラップされた電子
は、第１及び第２の拡散層１２，１３近傍で発生したホ
ットホールにより中和される。これにより、メモリセル
４ａに書き込まれたデータを消去することができる。
【００３５】第２の消去手段は、ソース／ドレイン線５
ａ〜５ｄとｐ型シリコン半導体基板１１を共に０Ｖに設
定する（第１の電圧）。そして、図１（ａ）に示す制御
回路３により、消去手段コントロール信号、ブロック選
択信号を与え、消去しようとするブロックのコントロー
ルゲート２ａの電位を−１５Ｖ程度（第２の電圧）に設
定する。これにより、コントロールゲート２ａの電位が
ｐ型シリコン半導体基板１１、第１及び第２の拡散層１
２，１３に比して低電位となり、しかも、コントロール
ゲート２ａを−１５Ｖ程度の負の電位に設定しているた
め、コントロールゲート２ａとｐ型シリコン半導体基板
１１の間にトンネル電流が流れる。そして、このトンネ
ル電流によってゲート絶縁膜１４中の電荷をほぼ完全に
除去することが可能である。
ａ〜５ｄとｐ型シリコン半導体基板１１を共に０Ｖに設
定する（第１の電圧）。そして、図１（ａ）に示す制御
回路３により、消去手段コントロール信号、ブロック選
択信号を与え、消去しようとするブロックのコントロー
ルゲート２ａの電位を−１５Ｖ程度（第２の電圧）に設
定する。これにより、コントロールゲート２ａの電位が
ｐ型シリコン半導体基板１１、第１及び第２の拡散層１
２，１３に比して低電位となり、しかも、コントロール
ゲート２ａを−１５Ｖ程度の負の電位に設定しているた
め、コントロールゲート２ａとｐ型シリコン半導体基板
１１の間にトンネル電流が流れる。そして、このトンネ
ル電流によってゲート絶縁膜１４中の電荷をほぼ完全に
除去することが可能である。
【００３６】第２の消去手段による消去は、全てのソー
ス／ドレイン線５ａ〜５ｄを全て０Ｖとし、ｐ型シリコ
ン半導体基板１１も０Ｖに設定するため、−１５Ｖを印
加したコントロールゲート２ａに接続されている全ての
メモリセルのデータが消去される。図１（ｂ）の例では
ブロック２中の全てのメモリセルの電荷が消去される。
ス／ドレイン線５ａ〜５ｄを全て０Ｖとし、ｐ型シリコ
ン半導体基板１１も０Ｖに設定するため、−１５Ｖを印
加したコントロールゲート２ａに接続されている全ての
メモリセルのデータが消去される。図１（ｂ）の例では
ブロック２中の全てのメモリセルの電荷が消去される。
【００３７】次に、図２（ｂ）に示す状態から捕獲され
た電荷を消去して、図２（ａ）に示す状態に戻す消去ア
ルゴリズムについて、図３のフローチャートを参照しな
がら説明する。
た電荷を消去して、図２（ａ）に示す状態に戻す消去ア
ルゴリズムについて、図３のフローチャートを参照しな
がら説明する。
【００３８】先ず、ステップＳ１０では、消去が完全に
成されたか否かを検証する。具体的には、対象となるブ
ロックに含まれる全てのメモリセルのしきい値が消去検
証用比較セル（リファレンスセル）のしきい値よりも低
いか否かにより検証を行う。全てのメモリセルのしきい
値が消去検証用比較セルのしきい値よりも低い場合には
ステップＳ１１へ進み、消去動作を終了する。一方、対
象となる消去ブロックに含まれるメモリセルのうち、１
つでも消去検証用比較セルよりも高いしきい値を有する
メモリセルが存在すると、消去検証はフェイル（Ｆａｉ
ｌ）し、カウンターＡのカウントアップが成されステッ
プＳ１２に進む。ここで、カウンターＡは、消去検証が
Ｆａｉｌした回数をカウントするカウンターである。
成されたか否かを検証する。具体的には、対象となるブ
ロックに含まれる全てのメモリセルのしきい値が消去検
証用比較セル（リファレンスセル）のしきい値よりも低
いか否かにより検証を行う。全てのメモリセルのしきい
値が消去検証用比較セルのしきい値よりも低い場合には
ステップＳ１１へ進み、消去動作を終了する。一方、対
象となる消去ブロックに含まれるメモリセルのうち、１
つでも消去検証用比較セルよりも高いしきい値を有する
メモリセルが存在すると、消去検証はフェイル（Ｆａｉ
ｌ）し、カウンターＡのカウントアップが成されステッ
プＳ１２に進む。ここで、カウンターＡは、消去検証が
Ｆａｉｌした回数をカウントするカウンターである。
【００３９】ステップＳ１２では、カウンターＡの回数
を確認する。カウンターＡの回数がＭ回未満であればス
テップＳ１３に進む。ここで、回数Ｍは予め決めておい
た所定の回数である。
を確認する。カウンターＡの回数がＭ回未満であればス
テップＳ１３に進む。ここで、回数Ｍは予め決めておい
た所定の回数である。
【００４０】ステップＳ１３では、第１の消去手段によ
る消去を行う。図１（ｂ）に示すメモリセル４ａの消去
を行う場合には、ソース／ドレイン線５ａに５Ｖの電圧
を印加し、ソース／ドレイン線５ｂ〜５ｄを０Ｖとす
る。そして、図１（ａ）に示す制御回路３により、コン
トロールゲート２ａの電圧を−５Ｖとする。
る消去を行う。図１（ｂ）に示すメモリセル４ａの消去
を行う場合には、ソース／ドレイン線５ａに５Ｖの電圧
を印加し、ソース／ドレイン線５ｂ〜５ｄを０Ｖとす
る。そして、図１（ａ）に示す制御回路３により、コン
トロールゲート２ａの電圧を−５Ｖとする。
【００４１】これにより、コントロールゲート２ａの電
位がソース／ドレイン線５ａの接続された第１の拡散層
１２に比して低電位となり、第１の拡散層１２から絶縁
膜１４に向かってホットホールが注入され、ゲート絶縁
膜１４中のキャリアトラップ領域１４ａにトラップされ
た電荷が消去される。その後、ステップＳ１４へ進む。
位がソース／ドレイン線５ａの接続された第１の拡散層
１２に比して低電位となり、第１の拡散層１２から絶縁
膜１４に向かってホットホールが注入され、ゲート絶縁
膜１４中のキャリアトラップ領域１４ａにトラップされ
た電荷が消去される。その後、ステップＳ１４へ進む。
【００４２】なお、第１の消去手段による消去におい
て、ソース／ドレイン線５ａ，５ｂの双方に５Ｖの電圧
を印加してもよい。この場合には、第１の拡散層１２及
び第２の拡散層１３の双方からゲート絶縁膜１４に向か
ってホットホールが注入され、ゲート絶縁膜１４中のキ
ャリアトラップ領域１４ａの両端部にトラップされた電
荷が消去される。
て、ソース／ドレイン線５ａ，５ｂの双方に５Ｖの電圧
を印加してもよい。この場合には、第１の拡散層１２及
び第２の拡散層１３の双方からゲート絶縁膜１４に向か
ってホットホールが注入され、ゲート絶縁膜１４中のキ
ャリアトラップ領域１４ａの両端部にトラップされた電
荷が消去される。
【００４３】図２（ｃ）は、図２（ｂ）に示す状態のメ
モリセルに捕獲された電荷を、第１の消去手段により消
去した後の状態を示している。このように、第１の消去
手段による消去では、第１の拡散層１２からのホットホ
ールの注入により、第１の拡散層１２近傍の電荷を消去
することはできるものの、キャリアトラップ領域４ａの
中央、すなわち、第１及び第２の拡散層１２，１３の中
間に位置する電荷を消去することができない。第１の拡
散層１２を０Ｖ、第２の拡散層１３を５Ｖとし、コント
ロールゲート２を−５Ｖにした場合であっても、第２の
拡散層１３近傍の電荷が消去されるのみで、第１及び第
２の拡散層１２，１３の中間に位置する電荷は依然とし
て残存する。従って、第１の消去手段では消去が困難な
これらの電荷を確実に消去する必要が生じる。
モリセルに捕獲された電荷を、第１の消去手段により消
去した後の状態を示している。このように、第１の消去
手段による消去では、第１の拡散層１２からのホットホ
ールの注入により、第１の拡散層１２近傍の電荷を消去
することはできるものの、キャリアトラップ領域４ａの
中央、すなわち、第１及び第２の拡散層１２，１３の中
間に位置する電荷を消去することができない。第１の拡
散層１２を０Ｖ、第２の拡散層１３を５Ｖとし、コント
ロールゲート２を−５Ｖにした場合であっても、第２の
拡散層１３近傍の電荷が消去されるのみで、第１及び第
２の拡散層１２，１３の中間に位置する電荷は依然とし
て残存する。従って、第１の消去手段では消去が困難な
これらの電荷を確実に消去する必要が生じる。
【００４４】ステップＳ１４では、消去の回数をカウン
ターＢにより確認する。回数がＮ回未満であればステッ
プＳ１０に戻り、消去が完全に成されたか否かを確認す
る。ここで、カウンターＢは第１の消去手段が実行され
た回数をカウントするカウンターである。また、回数Ｎ
は予め決めておいた所定の回数であり、カウンターＡに
おいてカウントされる所定回数Ｍに対してＭ＞Ｎの関係
を満たす。すなわち、第１の消去手段がＮ回実行されて
も消去が完全に成されていない場合には、第１の消去手
段による消去のみではデータの消去を完全に行うことが
困難であることが想定されるため、ステップＳ１５に進
み第２の消去手段による消去を行う。
ターＢにより確認する。回数がＮ回未満であればステッ
プＳ１０に戻り、消去が完全に成されたか否かを確認す
る。ここで、カウンターＢは第１の消去手段が実行され
た回数をカウントするカウンターである。また、回数Ｎ
は予め決めておいた所定の回数であり、カウンターＡに
おいてカウントされる所定回数Ｍに対してＭ＞Ｎの関係
を満たす。すなわち、第１の消去手段がＮ回実行されて
も消去が完全に成されていない場合には、第１の消去手
段による消去のみではデータの消去を完全に行うことが
困難であることが想定されるため、ステップＳ１５に進
み第２の消去手段による消去を行う。
【００４５】第２の消去手段による消去においては、ソ
ース／ドレイン線５ａ，５ｂを０Ｖとし、ｐ型シリコン
半導体基板１１も０Ｖに設定する。そして、制御回路３
に消去手段コントロール信号、ブロック選択信号を与え
る。これにより、制御回路３がコントロールゲート２ａ
の電位を−１５Ｖ程度と第１の消去手段の場合よりも低
い電位に設定する。
ース／ドレイン線５ａ，５ｂを０Ｖとし、ｐ型シリコン
半導体基板１１も０Ｖに設定する。そして、制御回路３
に消去手段コントロール信号、ブロック選択信号を与え
る。これにより、制御回路３がコントロールゲート２ａ
の電位を−１５Ｖ程度と第１の消去手段の場合よりも低
い電位に設定する。
【００４６】これにより、コントロールゲート２ａの電
位がｐ型シリコン半導体基板１１、第１及び第２の拡散
層１２，１３に比して低電位となり、しかも、コントロ
ールゲート２ａを−１５Ｖと非常に低い電位に設定して
いるため、コントロールゲート２ａとｐ型シリコン半導
体基板１１の間にトンネル電流が流れる。これにより、
ゲート絶縁膜１４中の電荷をほぼ完全に除去することが
可能となる。従って、第１の消去手段によって消去が完
全に成されずに、図２（ｃ）に示すようにチャネルの中
央部近傍に電荷が残存している場合であっても、第２の
消去手段を用いてコントロールゲート２ａとｐ型シリコ
ン半導体基板１１間にトンネル電流を流すことによっ
て、残存する電荷を確実に消去することができる。
位がｐ型シリコン半導体基板１１、第１及び第２の拡散
層１２，１３に比して低電位となり、しかも、コントロ
ールゲート２ａを−１５Ｖと非常に低い電位に設定して
いるため、コントロールゲート２ａとｐ型シリコン半導
体基板１１の間にトンネル電流が流れる。これにより、
ゲート絶縁膜１４中の電荷をほぼ完全に除去することが
可能となる。従って、第１の消去手段によって消去が完
全に成されずに、図２（ｃ）に示すようにチャネルの中
央部近傍に電荷が残存している場合であっても、第２の
消去手段を用いてコントロールゲート２ａとｐ型シリコ
ン半導体基板１１間にトンネル電流を流すことによっ
て、残存する電荷を確実に消去することができる。
【００４７】第２の消去手段による消去を行った後は、
ステップＳ１０に戻り、再び全てのメモリセルにおいて
消去が完全に成されたか否かを確認する。消去が完全に
成されていれば、ステップＳ１１に進み、消去の動作を
終了する。
ステップＳ１０に戻り、再び全てのメモリセルにおいて
消去が完全に成されたか否かを確認する。消去が完全に
成されていれば、ステップＳ１１に進み、消去の動作を
終了する。
【００４８】ステップＳ１０で消去動作が完全に成され
ていなければ、ステップＳ１２に進み、上述の手順を繰
り返す。なお、ステップＳ１２でカウンターＡの回数が
Ｍ回以上である場合には、無限ループに入ることを防ぐ
ため、ステップＳ１６でハング（Ｈａｎｇ）し、ステッ
プＳ１７へ進み、消去動作を強制終了する。
ていなければ、ステップＳ１２に進み、上述の手順を繰
り返す。なお、ステップＳ１２でカウンターＡの回数が
Ｍ回以上である場合には、無限ループに入ることを防ぐ
ため、ステップＳ１６でハング（Ｈａｎｇ）し、ステッ
プＳ１７へ進み、消去動作を強制終了する。
【００４９】以上説明したように、本発明の第１の実施
形態によれば、コントロールゲート２ａにｐ型シリコン
半導体基板１１よりも低い電圧を与え、コントロールゲ
ート２ａとｐ型シリコン半導体基板１１の間に大きな電
位差を生じさせて、両者の間にトンネル電流を流すこと
により、特に第１の消去手段では消去することが困難で
あった、第１及び第２の拡散層１２，１３の中間位置に
残存する電荷を確実に消去することが可能となる。従っ
て、ゲート絶縁膜１４中にトラップされたキャリアがゲ
ート絶縁膜１４中で拡散した場合であっても、第１及び
第２の拡散層１２，１３の中間に電荷が残存することを
抑止することができ、確実な消去を行うことが可能とな
る。また、最初に第１の消去手段によって電荷を消去
し、消去が完全でない場合にのみ第２の消去手段を用い
ることにより、コントロールゲート２ａ及びｐ型シリコ
ン半導体基板１１間への高電圧の印加を最小限に抑える
ことができる。
形態によれば、コントロールゲート２ａにｐ型シリコン
半導体基板１１よりも低い電圧を与え、コントロールゲ
ート２ａとｐ型シリコン半導体基板１１の間に大きな電
位差を生じさせて、両者の間にトンネル電流を流すこと
により、特に第１の消去手段では消去することが困難で
あった、第１及び第２の拡散層１２，１３の中間位置に
残存する電荷を確実に消去することが可能となる。従っ
て、ゲート絶縁膜１４中にトラップされたキャリアがゲ
ート絶縁膜１４中で拡散した場合であっても、第１及び
第２の拡散層１２，１３の中間に電荷が残存することを
抑止することができ、確実な消去を行うことが可能とな
る。また、最初に第１の消去手段によって電荷を消去
し、消去が完全でない場合にのみ第２の消去手段を用い
ることにより、コントロールゲート２ａ及びｐ型シリコ
ン半導体基板１１間への高電圧の印加を最小限に抑える
ことができる。
【００５０】（第２の実施形態）次に、本発明の第２の
実施形態を図面を参照しながら説明する。図４は、第２
の実施形態に係る半導体記憶装置の各メモリセルの構成
を示している。先ず、図４を参照しながら、第２の実施
形態に係る半導体記憶装置の構成を説明する。第２の実
施形態に係る半導体記憶装置の平面構成は図１に示す第
１の実施形態と同様であり、図４は図１（ｂ）に示すメ
モリセル４ａの構成を示している。なお、図４におい
て、図２に示した第１の実施形態と同一の構成要素につ
いては、同一の符号を記す。
実施形態を図面を参照しながら説明する。図４は、第２
の実施形態に係る半導体記憶装置の各メモリセルの構成
を示している。先ず、図４を参照しながら、第２の実施
形態に係る半導体記憶装置の構成を説明する。第２の実
施形態に係る半導体記憶装置の平面構成は図１に示す第
１の実施形態と同様であり、図４は図１（ｂ）に示すメ
モリセル４ａの構成を示している。なお、図４におい
て、図２に示した第１の実施形態と同一の構成要素につ
いては、同一の符号を記す。
【００５１】第２の実施形態の半導体記憶装置のメモリ
セルの活性領域は、ｐ型シリコン半導体基板１１上に形
成されたｎウエル１５中のｐウエルｌ６内に設けられて
いる。すなわち、第２の実施形態のメモリセルは、ｐウ
エルｌ６中に所定距離離間して形成された第１及び第２
の拡散層１２，１３と、第１及び第２の拡散層１２，１
３上に形成されたキャリアトラップ領域１４ａを有する
ゲート絶縁膜１４、ゲート絶縁膜１４上に形成されたコ
ントロールゲート２ａから構成されている。メモリセル
４ａの第１及び第２の拡散層１２，１３は図１（ｂ）に
示すソース／ドレイン線５ａ，５ｂにそれぞれ接続され
ている。ここで、図４（ａ）に示すメモリセルの状態
は、電荷が捕獲されていない初期状態（消去状態）であ
る。
セルの活性領域は、ｐ型シリコン半導体基板１１上に形
成されたｎウエル１５中のｐウエルｌ６内に設けられて
いる。すなわち、第２の実施形態のメモリセルは、ｐウ
エルｌ６中に所定距離離間して形成された第１及び第２
の拡散層１２，１３と、第１及び第２の拡散層１２，１
３上に形成されたキャリアトラップ領域１４ａを有する
ゲート絶縁膜１４、ゲート絶縁膜１４上に形成されたコ
ントロールゲート２ａから構成されている。メモリセル
４ａの第１及び第２の拡散層１２，１３は図１（ｂ）に
示すソース／ドレイン線５ａ，５ｂにそれぞれ接続され
ている。ここで、図４（ａ）に示すメモリセルの状態
は、電荷が捕獲されていない初期状態（消去状態）であ
る。
【００５２】第２の実施形態における半導体記憶装置に
おいても、第１の実施形態と同様に第１の消去手段及び
第２の消去手段の２つの消去手段を備えている。ここ
で、第１の消去手段は第１の実施形態と同様であり、第
２の消去手段については印加する電圧が第１の実施形態
と相違する。
おいても、第１の実施形態と同様に第１の消去手段及び
第２の消去手段の２つの消去手段を備えている。ここ
で、第１の消去手段は第１の実施形態と同様であり、第
２の消去手段については印加する電圧が第１の実施形態
と相違する。
【００５３】図４（ｂ）は、第２の実施形態のメモリセ
ルにおいて、第１及び第２の拡散層１２，１３の近傍の
ゲート絶縁膜１４中に電子がトラップされている状態を
示している。この場合には、第１の実施形態において説
明した第１の消去手段により電荷を消去することが可能
である。
ルにおいて、第１及び第２の拡散層１２，１３の近傍の
ゲート絶縁膜１４中に電子がトラップされている状態を
示している。この場合には、第１の実施形態において説
明した第１の消去手段により電荷を消去することが可能
である。
【００５４】図４（ｃ）は、第１及び第２の拡散層１
２，１３近傍のゲート絶縁膜１４にトラップされた電子
がチャネル中央付近のゲート絶縁膜１４中に存在する場
合を示している。この場合、以下に説明する第２の消去
手段を用いて電荷の消去を行う。
２，１３近傍のゲート絶縁膜１４にトラップされた電子
がチャネル中央付近のゲート絶縁膜１４中に存在する場
合を示している。この場合、以下に説明する第２の消去
手段を用いて電荷の消去を行う。
【００５５】例えば、制御回路３に消去手段コントロー
ル信号、ブロック選択信号を与え、消去しようとするブ
ロックのコントロールゲート２ａを０Ｖ（第２の電圧）
に設定する。そして、ｐウエル１６及びｎウエル１５に
２０Ｖの電圧（第１の電圧）を印加すると、コントロー
ルゲート２ａとｐウエル１６の間に大きな電位差が生
じ、両者の間にトンネル電流を流すことができる。これ
により、第１の実施形態で説明した第２の消去手段と同
様に、チャネル中央付近のゲート絶縁膜１４にトラップ
された電子を中和することができる。従って、図４
（ｃ）の状態から図４（ａ）の状態へ戻すことが可能と
なる。
ル信号、ブロック選択信号を与え、消去しようとするブ
ロックのコントロールゲート２ａを０Ｖ（第２の電圧）
に設定する。そして、ｐウエル１６及びｎウエル１５に
２０Ｖの電圧（第１の電圧）を印加すると、コントロー
ルゲート２ａとｐウエル１６の間に大きな電位差が生
じ、両者の間にトンネル電流を流すことができる。これ
により、第１の実施形態で説明した第２の消去手段と同
様に、チャネル中央付近のゲート絶縁膜１４にトラップ
された電子を中和することができる。従って、図４
（ｃ）の状態から図４（ａ）の状態へ戻すことが可能と
なる。
【００５６】第２の実施形態においては、この第２の消
去手段による消去の際に、ｐウエル１６に比較的大きな
正の電圧を印加するので、ｐ型シリコン半導体基板１１
とｐウエル１６の間にｎウエル１５を設けている。ｎウ
エル１５を設けることにより、ｐ型シリコン半導体基板
１１とｐウエル１６とを確実に分離することができる。
去手段による消去の際に、ｐウエル１６に比較的大きな
正の電圧を印加するので、ｐ型シリコン半導体基板１１
とｐウエル１６の間にｎウエル１５を設けている。ｎウ
エル１５を設けることにより、ｐ型シリコン半導体基板
１１とｐウエル１６とを確実に分離することができる。
【００５７】第２の実施形態による第２の消去手段の別
の態様として、コントロールゲート２ａに−１０Ｖ（第
２の電圧）、ｐウエル１６及びｎウエル１５に１０Ｖ
（第１の電圧）の電圧を印加してもよい。
の態様として、コントロールゲート２ａに−１０Ｖ（第
２の電圧）、ｐウエル１６及びｎウエル１５に１０Ｖ
（第１の電圧）の電圧を印加してもよい。
【００５８】この第２の実施形態における第２の消去手
段を用いて、図３において説明した第１の実施形態と同
様のアルゴリズムにより消去動作を行うことが可能とな
る。
段を用いて、図３において説明した第１の実施形態と同
様のアルゴリズムにより消去動作を行うことが可能とな
る。
【００５９】以上説明したように、本発明の第２の実施
形態によれば、高電圧を印加するｐ型シリコン半導体基
板１１のｐウエル１６をｎウエル１５によって囲むこと
によりｐ型シリコン半導体基板１１とｐウエル１６を確
実に分離することができ、ｐウエル１６とｐ型シリコン
半導体基板１１の耐圧を高めることができる。従って、
コントロールゲート２ａとｐウエル１６の間に第１の実
施形態に比してより大きな電位差を持たせることがで
き、ゲート絶縁膜１４にトラップされた電荷を更に確実
に消去することが可能となる。また、ｐウエル１６及び
ｎウエル１５を共に１０Ｖとし、コントロールゲート２
ａを−１０Ｖとした場合、ｐウエル１６及びｎウエル１
５に電圧を供給する回路とコントロールゲート２ａに電
圧を供給する回路とを同時に独立して動作させることが
できるため、一方をグランドレベルとし他方に正または
負の高電圧を印加する場合と比べて所望の電圧条件を容
易かつ迅速に得ることができる。しかも、第２の実施形
態においてはｐ型シリコン半導体基板１１へ電荷が抜け
ることがないため、周辺回路に与える悪影響を最小限に
抑えることができる。
形態によれば、高電圧を印加するｐ型シリコン半導体基
板１１のｐウエル１６をｎウエル１５によって囲むこと
によりｐ型シリコン半導体基板１１とｐウエル１６を確
実に分離することができ、ｐウエル１６とｐ型シリコン
半導体基板１１の耐圧を高めることができる。従って、
コントロールゲート２ａとｐウエル１６の間に第１の実
施形態に比してより大きな電位差を持たせることがで
き、ゲート絶縁膜１４にトラップされた電荷を更に確実
に消去することが可能となる。また、ｐウエル１６及び
ｎウエル１５を共に１０Ｖとし、コントロールゲート２
ａを−１０Ｖとした場合、ｐウエル１６及びｎウエル１
５に電圧を供給する回路とコントロールゲート２ａに電
圧を供給する回路とを同時に独立して動作させることが
できるため、一方をグランドレベルとし他方に正または
負の高電圧を印加する場合と比べて所望の電圧条件を容
易かつ迅速に得ることができる。しかも、第２の実施形
態においてはｐ型シリコン半導体基板１１へ電荷が抜け
ることがないため、周辺回路に与える悪影響を最小限に
抑えることができる。
【００６０】なお、上述の各実施形態では、第１の消去
手段及び第２の消去手段の双方を有する半導体記憶装置
について例示したが、第２の消去手段のみを有する半導
体記憶装置であっても構わない。
手段及び第２の消去手段の双方を有する半導体記憶装置
について例示したが、第２の消去手段のみを有する半導
体記憶装置であっても構わない。
【００６１】
【発明の効果】本発明によれば、キャリアトラップ領域
を有する絶縁膜に電荷を捕獲する構成の半導体記憶装置
において、チャネル領域の中央近傍に電荷を残存させる
ことなく確実に電荷を消去することができる。従って、
電荷の消去を確実に行って、信頼性を向上させた半導体
記憶装置を提供することが可能となる。
を有する絶縁膜に電荷を捕獲する構成の半導体記憶装置
において、チャネル領域の中央近傍に電荷を残存させる
ことなく確実に電荷を消去することができる。従って、
電荷の消去を確実に行って、信頼性を向上させた半導体
記憶装置を提供することが可能となる。
【図１】本発明の第１及び第２の実施形態に係る半導体
記憶装置の平面構成を示す模式図である。
記憶装置の平面構成を示す模式図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置
の各メモリセルの構成を示す概略断面図である。
の各メモリセルの構成を示す概略断面図である。
【図３】本発明の各実施形態に係る半導体記憶装置のメ
モリセルに蓄積された電荷を消去する手順を示すフロー
チャートである。
モリセルに蓄積された電荷を消去する手順を示すフロー
チャートである。
【図４】本発明の第２の実施形態に係る半導体記憶装置
の各メモリセルの構成を示す概略断面図である。
の各メモリセルの構成を示す概略断面図である。
【図５】従来の半導体記憶装置のメモリセルの構成を示
す概略断面図である。
す概略断面図である。
１ セルアレイ ２ａ，２ｂ コントロールゲート ３ 制御回路 ４ａ〜４ｄ メモリセル ５ａ〜５ｄ ソース／ドレイン（Ｓ／Ｄ）線 １１ ｐ型シリコン半導体基板 １２ 第１の拡散層 １３ 第２の拡散層 １４ ゲート絶縁膜 １５ ｎウエル １６ ｐウエル
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AB02 AC01 AD08 AE08 5F001 AA11 AB02 AC02 AC06 AD61 AE02 AE08 AE30 AF06 AF20 5F083 EP17 EP22 ER02 ER05 ER06 ER08 ER11 ER14 ER19 ER21 ER23 ER30 GA11 GA30 ZA21 5F101 BA41 BB02 BC02 BC11 BD36 BE05 BE07 BE14 BF02 BF05
Claims (11)
- 【請求項１】 半導体基板の表面領域に形成された１対
の不純物拡散層と、 前記１対の不純物拡散層間における前記半導体基板上に
ゲート絶縁膜を介して形成されたゲート電極とを備え、 前記ゲート電極に所定電圧を印加することにより前記ゲ
ート絶縁膜中の異なる位置にそれぞれキャリアを捕獲す
るように成された半導体記憶装置であって、 前記１対の不純物拡散層を含む前記半導体基板に第１の
電圧を印加し、前記ゲート電極に第２の電圧を印加する
ことにより前記半導体基板と前記ゲート電極の間にトン
ネル電流を流し、 前記トンネル電流により前記ゲート絶縁膜に捕獲された
キャリアを消去するようにしたことを特徴とする半導体
記憶装置。 - 【請求項２】 前記１対の不純物拡散層が形成された前
記半導体基板と同一導電型の第１のウエルと、 前記第１のウエルの側面から底面にかけての領域を覆う
第２のウエルとを有し、 前記第１の電圧を前記第１のウエル及び前記１対の不純
物拡散層に印加するようにしたことを特徴と請求項１に
記載の半導体記憶装置。 - 【請求項３】 前記ゲート電極は複数のメモリセル間で
共有されており、前記複数のメモリセルに前記第１及び
第２の電圧を印加することにより、前記ゲート電極が接
続された前記複数のメモリセルの前記キャリアを一括し
て消去することを特徴とする請求項１に記載の半導体記
憶装置。 - 【請求項４】 前記ゲート電極に前記第２の電圧として
負電圧を印加するための負電圧発生手段が前記ゲート電
極に接続されていることを特徴とする請求項１に記載の
半導体記憶装置。 - 【請求項５】 前記１対の不純物拡散層の一方又は双方
に第３の電圧を印加し、前記ゲート電極に第４の電圧を
印加することにより、前記ゲート絶縁膜に捕獲され前記
１対の不純物拡散層の近傍に存するキャリアを消去する
ようにしたことを特徴とする請求項１に記載の半導体記
憶装置。 - 【請求項６】 前記第３及び前記第４の電圧による前記
キャリアの消去を第１の消去手段とし、 前記第１及び前記第２の電圧による前記キャリアの消去
を第２の消去手段とし、 前記第１の消去手段による前記キャリアの消去が十分で
ない場合に、前記第２の消去手段による前記キャリアの
消去を行うことを特徴とする請求項５に記載の半導体記
憶装置。 - 【請求項７】 前記第１の消去手段から前記第２の消去
手段に切り替えるために、前記１の消去手段による消去
の回数をカウントするカウンターを備えたことを特徴と
する請求項６に記載の半導体記憶装置。 - 【請求項８】 前記カウンターによりカウントされた前
記第１の消去手段による消去の回数が予め設定した所定
の回数に達した場合に、前記第１の消去手段から前記第
２の消去手段に切り替えることを特徴とする請求項７に
記載の半導体記憶装置。 - 【請求項９】 半導体基板の表面領域に形成された１対
の不純物拡散層と、 前記１対の不純物拡散層間における前記半導体基板上に
ゲート絶縁膜を介して形成されたゲート電極とを備え、 前記ゲート電極に所定電圧を印加することにより前記ゲ
ート絶縁膜中の異なる位置にそれぞれキャリアを捕獲す
るように成された半導体記憶装置の使用方法であって、 前記１対の不純物拡散層を含む前記半導体基板に第１の
電圧を印加し、前記ゲート電極に第２の電圧を印加する
ことにより前記半導体基板と前記ゲート電極の間にトン
ネル電流を流し、 前記トンネル電流により前記ゲート絶縁膜に捕獲された
キャリアを消去するようにしたことを特徴とする半導体
記憶装置の使用方法。 - 【請求項１０】 前記１対の不純物拡散層の一方又は双
方に第３の電圧を印加し、前記ゲート電極に第４の電圧
を印加することにより、前記ゲート絶縁膜に捕獲され前
記１対の不純物拡散層の近傍に存するキャリアを消去す
ることを特徴とする請求項９に記載の半導体記憶装置の
使用方法。 - 【請求項１１】 前記第３の電圧及び前記第４の電圧に
よる前記キャリアの消去が十分でない場合に、前記第１
及び前記第２の電圧による前記キャリアの消去を行うこ
とを特徴とする請求項１０に記載の半導体記憶装置の使
用方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29419999A JP4623782B2 (ja) | 1999-10-15 | 1999-10-15 | 半導体記憶装置及びその使用方法 |
| KR1020027004315A KR100727446B1 (ko) | 1999-10-15 | 2000-05-30 | 반도체 기억장치 |
| PCT/JP2000/003467 WO2001027993A1 (fr) | 1999-10-15 | 2000-05-30 | Dispositif du type memoire a semiconducteur, et son utilisation |
| US10/097,924 US6574149B2 (en) | 1999-10-15 | 2002-03-15 | Semiconductor memory and its usage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29419999A JP4623782B2 (ja) | 1999-10-15 | 1999-10-15 | 半導体記憶装置及びその使用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001118940A true JP2001118940A (ja) | 2001-04-27 |
| JP4623782B2 JP4623782B2 (ja) | 2011-02-02 |
Family
ID=17804609
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29419999A Expired - Fee Related JP4623782B2 (ja) | 1999-10-15 | 1999-10-15 | 半導体記憶装置及びその使用方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP4623782B2 (ja) |
| KR (1) | KR100727446B1 (ja) |
| WO (1) | WO2001027993A1 (ja) |
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- 1999-10-15 JP JP29419999A patent/JP4623782B2/ja not_active Expired - Fee Related
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2000
- 2000-05-30 WO PCT/JP2000/003467 patent/WO2001027993A1/ja active IP Right Grant
- 2000-05-30 KR KR1020027004315A patent/KR100727446B1/ko not_active IP Right Cessation
-
2002
- 2002-03-15 US US10/097,924 patent/US6574149B2/en not_active Expired - Lifetime
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