JP4622469B2 - Circuit board, circuit board manufacturing method, and semiconductor device - Google Patents
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Description
本発明は、半導体素子を多段に積層した半導体装置及び半導体素子を多段に積層した半導体装置製造方法に関する。 The present invention relates to a semiconductor device in which semiconductor elements are stacked in multiple stages and a semiconductor device manufacturing method in which semiconductor elements are stacked in multiple stages.
従来、電子機器の高性能、高機能化に伴い、電子機器に使用される半導体装置の高集積化、高機能化が進み、半導体装置に搭載される半導体素子は、高集積化され、大型化される傾向にある。しかし、半導体素子の形状は、電子機器に使用する半導体装置の互換性や実装の高密度化要求により、大型化には制限がある。そのため、複数の半導体素子を1つの回路基板に取り付けられた半導体装置が提案され、実用化されている。 Conventionally, along with high performance and high functionality of electronic devices, semiconductor devices used in electronic devices have been highly integrated and highly functional, and semiconductor elements mounted on semiconductor devices have been highly integrated and increased in size. Tend to be. However, there is a limit to the size of the semiconductor element due to the compatibility of semiconductor devices used in electronic equipment and the demand for higher mounting density. Therefore, a semiconductor device in which a plurality of semiconductor elements are attached to one circuit board has been proposed and put into practical use.
複数の半導体素子を1つのパッケージに収納する方法の1つとして、2組の半導体素子をそれぞれ表面電極が反対向きになるように背中合わせに接着し、半導体素子の電極は基板のビア列にバンプにより接続し、このビアは金属配線によりそれぞれ所定の端子に接続して、半導体装置のユニットを形成する。そして、ユニットを積層して、ピンにより同一の機能を有する電極同士を接続することにより、複数の半導体素子を1つのパッケージに収納する(例えば、特許文献1参照)。 As one method of housing a plurality of semiconductor elements in one package, two sets of semiconductor elements are bonded back to back so that the surface electrodes are opposite to each other, and the electrodes of the semiconductor elements are formed by bumps on the via rows of the substrate. The vias are connected to predetermined terminals by metal wirings to form a unit of the semiconductor device. Then, by stacking the units and connecting the electrodes having the same function by pins, a plurality of semiconductor elements are accommodated in one package (for example, see Patent Document 1).
また、複数の半導体素子を1つのパッケージに収納させる他の方法として、電気配線基板を使用する方法がある。電気配線基板には、半導体素子の端子とピンとを接続する配線パターンがプリントされている。半導体素子は、電気配線基板に接続された状態で積層される。接続部61は、上層の電気配線基板と下層の電気配線基板との層間接続を行う。 As another method for storing a plurality of semiconductor elements in one package, there is a method using an electric wiring board. A wiring pattern for connecting the terminals of the semiconductor elements and the pins is printed on the electric wiring board. The semiconductor elements are stacked while being connected to the electrical wiring substrate. The connection unit 61 performs interlayer connection between the upper-layer electric wiring board and the lower-layer electric wiring board.
この方法を用いた回路基板60の一例を図18に示す。図18(a)は、回路基板60の側面図である。この図の回路基板60では、4個の電気配線基板64−1〜64−4が積層されている。電気配線基板64−1〜64−4には、配線パターン65がプリントされ、配線パターン65には、図示しない半導体素子が取り付けられている。
An example of the
4枚の電気配線基板64−1〜64−4は、8個の接続部61−1〜61−8で接続されている。配線パターン65と接続部28−1〜28−5の接続部分は、図18(b)のようになっている。電気配線基板64−1〜64−4の配線パターン65が全て同一であると、同種の半導体端子の端子が同一の接続部28に接続される。
The four electric wiring boards 64-1 to 64-4 are connected by eight connecting portions 61-1 to 61-8. A connection portion between the wiring pattern 65 and the connection portions 28-1 to 28-5 is as shown in FIG. If the wiring patterns 65 of the electrical wiring boards 64-1 to 64-4 are all the same, the terminals of the same type of semiconductor terminals are connected to the same connecting
以上説明したように、全ての電気配線基板64−1〜64−2に同一の配線パターンをプリントすると、同種の半導体素子の端子は同一の接続部61に接続されるため、端子のグループ分けができない。従来、端子を数グループに分ける場合、半導体素子ごとの配線パターンやピン配列などをデザインする必要があり、製造工数と部品の種類とが増加して製造過程及び部品管理が複雑になるという問題が生じていた。 As described above, when the same wiring pattern is printed on all the electric wiring boards 64-1 to 64-2, the terminals of the same kind of semiconductor elements are connected to the same connecting portion 61. Can not. Conventionally, when dividing the terminals into several groups, it is necessary to design wiring patterns and pin arrangements for each semiconductor element, which increases the number of manufacturing steps and types of components, which complicates the manufacturing process and component management. It was happening.
本発明は、上述した課題に鑑みてなされたものであって、電気配線基板の配線パターンを複雑化することなく積層された複数の半導体素子を所定のグループごとにアクセスすることができる回路基板、回路基板製造方法、及び半導体装置を提供することを目的とする。 The present invention has been made in view of the above-described problems, and is a circuit board capable of accessing a plurality of stacked semiconductor elements for each predetermined group without complicating the wiring pattern of the electric wiring board. It is an object to provide a circuit board manufacturing method and a semiconductor device.
上述した目的を達成するために、本発明にかかる回路基板は、一面及び他面の両方に所定の配線パターンがプリントされた電気配線基板と、電気配線基板の一面に接続された第1の半導体素子と、電気配線基板の他面に接続された第2の半導体素子とを備えた複数の半導体ユニットが主基板に積層された回路基板であって、回路基板と複数の半導体ユニットの電気配線基板にプリントされた配線パターンとは複数の接続部により接続されており、上記積層された複数の半導体ユニットの一部は、他の半導体ユニットに対して上面視で半回転しており、約半数の接続部と第1の半導体素子の端子とを接続され、残りの約半数の接続部と第2の半導体素子の端子とを接続され、配線パターンは、第1の半導体素子の端子に接続される接続部と、第2の半導体素子の端子に接続される接続部とが交互に並ぶように形成され、電源端子はすべての半導体素子と接続され、チップイネーブル端子は対応する半導体ユニットの端子にのみ接続され、データ端子及び制御用端子は半導体ユニット毎に、接続される端子が異なっている。 In order to achieve the above-described object, a circuit board according to the present invention includes an electrical wiring board having a predetermined wiring pattern printed on both one side and the other side, and a first semiconductor connected to one side of the electrical wiring board. A circuit board in which a plurality of semiconductor units each including an element and a second semiconductor element connected to the other surface of the electric wiring board are stacked on a main board, the circuit board and the electric wiring board of the plurality of semiconductor units Are connected by a plurality of connection portions, and some of the stacked semiconductor units are half-rotated in top view with respect to other semiconductor units, and about half The connection portion and the terminal of the first semiconductor element are connected, the remaining approximately half of the connection portion and the terminal of the second semiconductor element are connected, and the wiring pattern is connected to the terminal of the first semiconductor element. Connection and The connection portions connected to the terminals of the semiconductor elements are alternately arranged, the power supply terminals are connected to all the semiconductor elements, the chip enable terminals are connected only to the terminals of the corresponding semiconductor units, the data terminals and The terminal for control differs in the terminal connected for every semiconductor unit .
また、本発明にかかる回路基板製造方法は、電気配線基板の一面及び他面に配線パターンをプリントするプリント工程と、上記電気配線基板の一面に第1の半導体素子を接続する工程と、上記電気配線基板の他面に第2の半導体素子を接続する工程とを有する半導体ユニットを作成する半導体ユニット作成工程と、半導体ユニット作成工程において作成された複数の半導体ユニットの一部を上面視で半回転させる工程と、半導体ユニットを主基板に積層する工程と、上下に隣接する半導体ユニットの電気配線基板を電気的に接続する接続工程とを有し、半導体ユニットの配線パターンは、第1の半導体素子の端子に接続される接続部と、第2の半導体素子の端子に接続される接続部とが交互に並ぶように形成され、電源端子はすべての半導体素子と接続され、チップイネーブル端子は対応する半導体ユニットの端子にのみ接続され、データ端子及び制御用端子は半導体ユニット毎に、接続される端子が異なる回路基板を製造する。 The circuit board manufacturing method according to the present invention includes a printing step of printing a wiring pattern on one surface and the other surface of the electric wiring substrate, a step of connecting a first semiconductor element to one surface of the electric wiring substrate, and the electric circuit. A semiconductor unit creation step for creating a semiconductor unit having a step of connecting a second semiconductor element to the other surface of the wiring board, and a part of the plurality of semiconductor units created in the semiconductor unit creation step in half a top view A step of stacking the semiconductor unit on the main substrate, and a connecting step of electrically connecting the electric wiring substrates of the semiconductor units adjacent to each other in the upper and lower directions. The wiring pattern of the semiconductor unit is the first semiconductor element. The connection portions connected to the terminals of the second semiconductor element and the connection portions connected to the terminals of the second semiconductor element are alternately arranged, and the power supply terminals are all semiconductors. Is connected to the child, the chip enable terminal is connected only to the terminal of the corresponding semiconductor unit, data terminals and control terminals for each semiconductor unit, terminals to be connected to produce a different circuit board.
本発明にかかる半導体装置は、一面及び他面の両方に所定の配線パターンがプリントされた電気配線基板と、電気配線基板の一面に接続された第1の半導体素子と、電気配線基板の他面に接続された第2の半導体素子とを備えた複数の半導体ユニットが積層された半導体装置であって、上下に隣接する半導体ユニットの電気配線基板の配線パターンは接続部で接続されており、積層された複数の半導体ユニットの一部は、他の半導体ユニットに対して上面視で半回転しており、約半数の接続部と第1の半導体素子の端子とが接続され、残りの約半数の接続部と第2の半導体素子の端子とが接続され、配線パターンは、第1の半導体素子の端子に接続される接続部と、第2の半導体素子の端子に接続される接続部とが交互に並ぶように形成され、電源端子はすべての半導体素子と接続され、チップイネーブル端子は対応する半導体ユニットの端子にのみ接続され、データ端子及び制御用端子は半導体ユニット毎に、接続される端子が異なっている。 A semiconductor device according to the present invention includes an electric wiring board on which a predetermined wiring pattern is printed on both one side and the other side, a first semiconductor element connected to one side of the electric wiring board, and the other side of the electric wiring board. A semiconductor device in which a plurality of semiconductor units each having a second semiconductor element connected to the semiconductor device are stacked, wherein the wiring patterns of the electrical wiring boards of the semiconductor units adjacent in the vertical direction are connected at the connection portion, Some of the plurality of semiconductor units are half rotated with respect to the other semiconductor units in a top view, and approximately half of the connection portions and the terminals of the first semiconductor element are connected, and the remaining approximately half of The connection portion and the terminal of the second semiconductor element are connected, and the wiring pattern is alternately connected to the connection portion connected to the terminal of the first semiconductor element and the connection portion connected to the terminal of the second semiconductor element. Formed to line Power supply terminal is connected to all the semiconductor elements, the chip enable terminal is connected only to the terminal of the corresponding semiconductor unit, data terminals and control terminals for each semiconductor unit has a different terminal to be connected.
本発明によれば、積層する半導体素子が接続される電気配線基板の配線パターンが略同じであっても、上面視で半回転した半導体ユニットと、半回転させない半導体ユニットの2つの群に分けることができ、半導体ユニットごとや半導体ユニットが属する群ごとにアクセスをすることができる。 According to the present invention, even if the wiring pattern of the electrical wiring board to which the semiconductor elements to be stacked are connected is substantially the same, the semiconductor unit is divided into two groups: a semiconductor unit that is half-rotated in a top view and a semiconductor unit that is not half-rotated. It is possible to access each semiconductor unit or each group to which the semiconductor unit belongs.
また、本発明によれば、半導体素子のデュアルアクセスが可能になり、処理速度と処理能力を向上させることができる。 In addition, according to the present invention, dual access of a semiconductor element is possible, and the processing speed and processing capability can be improved.
以下、図面を参照して本発明を適用した回路基板について説明する。回路基板は、主要基板に半導体装置を接続したものである。図1は、半導体装置の最小単位であるユニット3の構成を示す側断面図である。ユニット3は、1枚の電気配線基板41と、2個の半導体素子21、22とから構成される。電気配線基板41は、両面に配線パターン51、52がプリントされている。電気配線基板41の一方の面(以下、A面と記す)の配線パターン51には、半導体素子21の端子91と、層間接続子71が取り付けられている。また、電気配線基板41の他方の面(以下、B面と記す)の配線パターン52には、半導体素子22の端子92と、層間接続子72が取り付けられている。A面の層間接続端子71とB面の層間接続端子72とは、バイアホール10によって接続されている。電気配線基板41と半導体素子21、22とは、半導体素子接着剤8で固定されている。
A circuit board to which the present invention is applied will be described below with reference to the drawings. The circuit board is obtained by connecting a semiconductor device to a main board. FIG. 1 is a side sectional view showing a configuration of a
図2は電気配線基板4のA面の配線パターン51を示し、図3は電気配線基板のB面の配線パターン52を示している。ユニット3は、A面とB面の◎印が一致するように紙面表面を外側に向けて重ね合わせた状態になる。A面の配線パターン51には、半導体素子21の端子91−1〜91−20と層間接続子71−2〜71−39とが並んでいる。また、B面の配線パターン52には、半導体素子22の端子92−1〜92−20と層間接続子72−2〜72−39とが並んでいる。
2 shows a
図4は、回路基板1の構成を示す側断面図である。回路基板1は、上下に積層した4つのユニット31、32、33、34と、主要基板12とから構成される。1つの半導体装置6には、8枚の半導体素子21、22、23、24、25、26、27、28が含まれる。半導体素子21、22、23、24、25、26、27、28は、例えば、フラッシュメモリのような記録素子である。半導体素子を複数積層することにより、半導体装置6の記録容量を増加させている。
FIG. 4 is a side sectional view showing a configuration of the
層間接続端子71、72は電気配線基板41〜44を接続する端子である。層間接続端子71、72は1層目の電気配線基板41と2層目の電気配線基板42とを接続し、層間接続端子75、76は3層目の電気配線基板43と4層目の電気配線基板44とを接続し、層間接続端子77は電気配線基板44と主要基板12とを接続する。層間接続子71、72、73、74、75、76、77と主要基板12とはリフローにより接合される。この接合により半導体素子21、22、23、24、25、26、27、28を通って主要基板12に到達する信号路が形成される。層間接続子71〜77及びバイアホール10をから成る電気配線基板41、42、43、44と主要基板12をつなぐ部分を接続部11と記す。接続部11は、配線パターン51に配設された層間接続子71と同じ個数、すなわち、38個形成される。
The
ユニット31〜34を積層するとき、2層目のユニット32と4層目のユニット34とを上面視、すなわち、基板を上面から見たときに、基板に垂直な軸を中心に180度ずつ回転して積層する。これにより、ユニット31〜34を2つの群に分けることができる。最上層のユニット31と同じ方向のユニット31、33を1群と記し、1群のユニット31、33を180度回転させたユニット32、34を2群と記す。
When the
図2は1群のA面の配線パターン51、図3は1群のB面の配線パターン52、図は5群のA面の配線パターン51R、図6は2群のB面の配線パターン52Rを示す。なお、上面視180度回転させた配線パターンの指示符号には、回転を意味する「R」を付加する。図2、図3、図5、図6には、接続部11の番号(以下、接続部番号と記す)を付している。接続部11は、層間接続子71〜77を接合したときに形成される部分であり、ユニット間を伝達される信号は、同一の接続子番号が付加された層間接続子71〜77を経由して伝達される。
2 shows a group of
図7は1群のA面に取り付けられる半導体素子21、25の端子91−1〜91−20の名称と接続部番号の対応関係、図8は1群のB面に取り付けられる半導体素子22、26の端子92−1〜92−20の名称と接続部番号の対応関係を示す。また、図9は、図7と図8とをまとめた表である。
FIG. 7 shows the correspondence between the names of the terminals 91-1 to 91-20 of the
1群のA面の配線パターン51では、図2及び図7に示すように、半導体素子21の端子WP(ライトプロテクト)が2番の接続部、WE(ライトイネーブル)が4番の接続部、ALE(アドレスラッチイネーブル)が6番の接続部、CLE(コマンドラッチイネーブル)が8番の接続部、10番の接続部がVss、11番の接続部がVcc、12番の接続部がIO3、14番の接続部がCE(チップイネーブル)、15番の接続部がIO2、17番の接続部がIO1、19番の接続部がIO0、23番の接続部がIO7、25番の接続部がIO6、27番の接続部がIO5、29番の接続部がIO4、30番の接続部がVss、31番の接続部がVcc、32番の接続部がIO3、36番の接続部がRE(ラッチイネーブル)、38番の接続部がR/B(レディー/ビジー出力)と接続されている。半導体素子21は、36個ある接続部11のうち19個、すなわち、略半分を使用する。
In the group
1群のB面の配線パターン52では、図3及び図8に示すように、半導体素子22の端子IO7が3番の接続部、IO6が5番の接続部、IO5が7番の接続部、IO4が9番の接続部、Vssが10番の接続部、Vccが11番の接続部、CEが14番の接続部、REが16番の接続部、R/Bが18番の接続部、WPが22番の接続部、WEが24番の接続部、ALEが26番の接続部、CLEが28番の接続部、Vssが30番の接続部、Vccが31番の接続部、IO3が32番の接続部、IO2が35番の接続部、IO1が37番の接続部、IO0が39番の接続部と接続される。
In the group
図9は、1群のユニット3に取り付けられた2個の半導体素子21、22の端子91、92の名称と接続部番号の対応関係を示す。この図では、A面の半導体素子21の端子91とB面の半導体素子22の端子92とを区別するために:(セミコロン)の後に面の名称を加えている。この図によると、2番の接続部がA面の半導体素子21の端子WP、3番の接続部がB面の半導体素子22の端子IO7、4番の接続部がA面の端子WE、5番の接続部がB面の端子IO5、6番の接続部A面の端子ALE、7番の接続部がB面の端子IO5、8番の接続部がA面の端子CLEというように、A面とB面の端子が交互に接続されている。
FIG. 9 shows the correspondence between the names of the
次いで、2群の配線パターン52について説明する。図10は2群のユニット3に取り付けられた2個の半導体素子21、22の端子91、92の名称と接続部番号の対応関係を示す。この図によると、2番の接続部がB面の半導体素子22の端子WP、3番の接続部がA面のIO7、4番の接続部がB面のWE、5番の接続部がA面のIO6、6番の接続部がB面のALE、7番の接続部がA面のIO5、8番の接続部がB面のCLE、9番の接続部がA面のIO4、10番の接続部がVss、11番の接続部がVcc、12番の接続部がB面のIO3、13番の接続部がCE2、14番の接続部がCE0、15番の接続部がB面のIO2、16番の接続部がA面のRE、17番の接続部がB面のIO1、18番の接続部がA面のR/B、19番の接続部がB面のIO0、22番の接続部がA面のWP、23番の接続部がB面のIO7、24番の接続部がA面のWE、25番の接続部がB面のIO6、26番の接続部がA面のALE、27番の接続部がB面のIO5、28番の接続部がA面のCLE、29番の接続部がB面のIO4、30番の接続部がVss、31番の接続部がVcc、32番の接続部がA面のIO3、33番の接続部がCE3、34番の接続部がCE1、35番の接続部がA面のIO2、36番の接続部がB面のRE、37番の接続部がA面のIO1、38番の接続部がB面のR/B、39番の接続部がA面のIO0に接続されている。
Next, the second group of
図9と図10を比較すると、IO1〜IO7のようなデータ端子、WP、WE、ALE、CLE、RE、R/Bのような制御用端子は、群によってある接続部11に接続される半導体素子2の取り付け面が異なる。また、Vss、Vccなどの電源端子は、群や取り付け面に関係なく同じ接続部11に接続される。CE0、CE1、CE2、CE3は、対応するユニット3にのみ接続される。図11は、この様子を模式的に示したものである。VccやVssなどの電源端子は全ての半導体素子と接続されており、CE0〜CE3などのチップイネーブル端子は対応するユニットの端子にのみ接続される。また、データ端子や制御用端子は群ごとに接続される端子が異なる。これにより、本発明を適用した回路基板1は、半導体素子単位でのアクセス、群単位でのアクセス、ユニット単位でのアクセスを可能にしている。
Comparing FIG. 9 and FIG. 10, the data terminals such as IO1 to IO7 and the control terminals such as WP, WE, ALE, CLE, RE, and R / B are semiconductors connected to a
以上、本発明を適用した回路基板1は、2枚の半導体素子21、22を取り付けたユニット31〜34を上下に積層しこの電気配線基板41を層間接続子71〜77で接続する。層間接続子71〜77は、リフローにより一体化され接続部11を形成する。接続部11の数は、A面の半導体素子21の端子数とB面の半導体素子22の端子数の和に相当する。ユニット32、34は、上面視180度回転させて上下に積層されている。ユニット32、34を回転させることにより、ユニット31〜34を1群と2群に分けることができる。ユニット31〜34を2つの群に分けることにより、半導体素子21〜28のデュアルアクセス(2つ同時動作)が可能となり、処理速度と処理能力を向上させることができる。
As described above, in the
次いで、本発明を適用した半導体装置6の製造方法について説明する。図12は、半導体装置6の製造手順を示すフローチャートである。工程1では、電気配線基板4の表裏面に、上述した配線パターン51、52がプリントされる。工程2では、電気配線基板4のA面に半導体素子21を取り付ける。半導体素子21の端子は、熱圧着によって配線パターン51に接続される。工程3では、電気配線基板4のB面に半導体素子22を取り付ける。半導体素子22の端子は、熱圧着によって配線パターン52に接続される。ここで、ユニット3が完成する。工程1〜3を繰り返し、4つのユニット、すなわち、ユニット31〜34を作成する。
Next, a method for manufacturing the
工程4では、ユニット31〜34に接合剤を塗布し、このユニット31〜34を主要基板12の上に積層する。そして、層間接続端子71〜77が結合され、接続部11が形成される。ここで、回路基板1に接合された半導体装置6が完成する。
In
以下、上述した回路基板の変形例について説明する。図13は、上述の半導体装置6において接続部11がA面とB面とのどちらの端子に接続されているかを示している。この図では、A面の半導体素子21と接続された接続部11を黒丸、B面の半導体素子22と接続された接続部11を白丸で表現している。上述した回路基板1では、A面、B面、A面、B面…というように、A面に接続された接続部11を先頭として交互に並んでいる。図14(b)は、図14(a)を上面視180度回転させたものである。図14(b)の接続部11−1〜接続部11−40は、B面、A面、B面、A面…というように、B面を先頭にして交互に並んでいる。図14(a)に示す配線パターン5のユニット3と図14(b)に示す配線パターン5のユニット3とを上下に重ねてもA面の端子91とB面の端子92とは重ならない。半導体素子2は、自身の属する群に対応する接続部11を経由して図14(c)に示す最下部に到達する。
Hereinafter, modifications of the above-described circuit board will be described. FIG. 13 shows which terminal of the A surface and the B surface the
図14は、第1の変形例を示している。図14(a)では、接続部11−1〜接続部11−10及び接続部11−21〜接続部11−30がA面の半導体素子21と接続し、接続部11−11〜接続部11−20及び接続部11−31〜接続部11−40がB面の半導体素子2−2と接続する。図14(b)は、図14(a)を上面視180度回転させたものである。図14(b)では、接続部11−11〜接続部11−20及び接続部11−31〜接続部11−40をA面の半導体素子2−1と接続し、接続部11−1〜接続部11−10及び接続部11−20〜接続部11−30がB面の半導体素子22と接続する。図14(a)に示す配線パターン5のユニット3と図14(b)に示す配線パターン5のユニット3とを上下に重ねてもA面に接続された端子91とB面に接続された端子92とは重ならない。1群に属する半導体素子2と2群に属する半導体素子2とは、それぞれ自身の属する群に対応する接続部11を経由して図14(c)に示す最下部に到達する。
FIG. 14 shows a first modification. In FIG. 14A, the connection part 11-1 to the connection part 11-10 and the connection part 11-21 to the connection part 11-30 are connected to the
図15は、第2の変形例を示している。図15(a)では、接続部11−21〜接続部11−40がA面の半導体素子21と接続し、接続部11−1〜接続部11−20がB面の半導体素子22と接続している。図15(b)は、図12(a)を上面視180度回転させたものである。図15(b)では、接続部11−1〜接続部11−20がA面の半導体素子21と接続され、接続部11−21〜接続部11−40がB面の半導体素子22と接続される。図15(a)に示す配線パターン5のユニット3と図15(b)に示す配線パターン5のユニット3とを上下に重ねてもA面に接続された端子91とB面に接続された端子92とは重ならない。1群に属する半導体素子2と2群に属する半導体素子2とは、それぞれ自身の属する群に対応する接続子11を経由して図15(c)に示す最下部に到達する。
FIG. 15 shows a second modification. In FIG. 15A, the connecting portions 11-21 to 11-40 are connected to the
半導体装置6の変形例には、図16に示すような構成のものもある。この回路基板50のユニット53は、電気配線基板54の片方の面(ここでは、上面)にのみ半導体素子52が取り付けられている。そして、このユニット53−1〜53−4を主要基板54に積層した構成をしている。
A modification of the
また、ユニット3の積層方法は、図17のようにしてもよい。図17(a)は、1層目ユニット31と2層目のユニット32との上位層に2群のユニットを配置し、3層目のユニット33と4層目のユニット34との下位層に1群のユニットを配置する。この積層方法を上下分別タイプと呼ぶ。図17(b)は、1層目のユニット31に1群のユニット、2層目のユニット32に2群のユニット、3層目のユニット33に2群のユニット、4層目のユニット34に1群のユニットと積層する順序をランダムに選択している。この積層方法をランダムタイプと呼ぶ。
The
以上説明したように、本発明を適用した半導体装置6は、2枚の半導体素子から1組のユニット3を作成し、上面視で180度回転してユニット3−1〜3−4を積層する。この構成により電気配線基板4が略同じ配線パターンであっても、ユニット3の属する群ごとやユニット3ごとにアクセスすることができる。
As described above, in the
また、ユニット3を2つの群に分けることにより、半導体素子2のデュアルアクセス(2つ同時動作)が可能になり、処理速度と処理能力を向上させることができる。
Further, by dividing the
さらに、半導体素子2を搭載した電気配線基板4が1つとなることで、1種類で多段の積層した回路基板1を達成することができ、回路基板1を生産する上での品種分別作業を不要とした。半導体素子2を偶数個積層した半導体装置1は、水平に180度回転を行っても同一の動作を可能とし、回路基板1を他の電気配線基板に搭載し接続する上で方向性を不要としその際の誤搭載の発生しない。
Furthermore, since there is only one
なお、本発明は、上記実施の形態に記載された限定されるものではなく、半導体素子を表裏面に接続したユニットを上面視で180度回転させて積層するという本発明の要旨を含む発明は、本発明に含むものとする。例えば、上記実施の形態では、積層するユニットの個数は特に限定せず、2つのユニットや3つのユニットを積層してもよい。 The present invention is not limited to that described in the above embodiment, and the invention including the gist of the present invention in which a unit in which a semiconductor element is connected to the front and back surfaces is rotated 180 degrees in a top view and stacked. To be included in the present invention. For example, in the above embodiment, the number of units to be stacked is not particularly limited, and two units or three units may be stacked.
1 回路基板、21〜28 半導体素子、31〜34 ユニット、41〜44 電気配線基板、51、52 配線パターン、6 半導体装置、71〜77 層間接続子、91、91 端子、10 バイアホール、11 接続部、12 主要基板
DESCRIPTION OF
Claims (5)
上記電気配線基板の一面に接続された第1の半導体素子と、
上記電気配線基板の他面に接続された第2の半導体素子と
を備えた複数の半導体ユニットが主基板に積層された回路基板であって、
上記主基板と上記複数の半導体ユニットの電気配線基板にプリントされた配線パターンとは複数の接続部により接続されており、
上記積層された複数の半導体ユニットの一部は、他の半導体ユニットに対して上面視で半回転しており、
上記複数の接続部のうちの一部と第1の半導体素子の端子とが接続され、残りの接続部と第2の半導体素子の端子とが接続され、
上記配線パターンは、上記第1の半導体素子の端子に接続される上記接続部と、上記第2の半導体素子の端子に接続される上記接続部とが交互に並ぶように形成され、
電源端子はすべての上記半導体素子と接続され、チップイネーブル端子は対応する上記半導体ユニットの端子にのみ接続され、データ端子及び制御用端子は上記半導体ユニット毎に、接続される端子が異なる回路基板。 An electrical wiring board having a predetermined wiring pattern printed on both one side and the other side;
A first semiconductor element connected to one surface of the electrical wiring board;
A circuit board in which a plurality of semiconductor units including a second semiconductor element connected to the other surface of the electrical wiring board are stacked on a main board,
The main board and the wiring pattern printed on the electric wiring board of the plurality of semiconductor units are connected by a plurality of connecting portions,
Some of the stacked semiconductor units are half-rotated in top view with respect to other semiconductor units,
A part of the plurality of connecting portions and a terminal of the first semiconductor element are connected, and the remaining connecting portion and a terminal of the second semiconductor element are connected,
The wiring pattern is formed so that the connection portion connected to the terminal of the first semiconductor element and the connection portion connected to the terminal of the second semiconductor element are alternately arranged,
A power supply terminal is connected to all of the semiconductor elements, a chip enable terminal is connected only to a corresponding terminal of the semiconductor unit, and a data terminal and a control terminal are connected to different terminals for each semiconductor unit .
上記半導体ユニット作成工程において作成された複数の半導体ユニットの一部を上面視で半回転させる工程と、
上記半導体ユニットを主基板に積層する工程と、
上下に隣接する半導体ユニットの電気配線基板を電気的に接続する接続工程と
を有し、
上記半導体ユニットの上記配線パターンは、上記第1の半導体素子の端子に接続される上記接続部と、上記第2の半導体素子の端子に接続される上記接続部とが交互に並ぶように形成され、
電源端子はすべての上記半導体素子と接続され、チップイネーブル端子は対応する上記半導体ユニットの端子にのみ接続され、データ端子及び制御用端子は上記半導体ユニット毎に、接続される端子が異なる回路基板を製造する回路基板の製造方法。 A printing step of printing a wiring pattern on one side and the other side of the electrical wiring board; a step of connecting a first semiconductor element to the one side of the electrical wiring board; and a second semiconductor element on the other side of the electrical wiring board. A semiconductor unit creating step for creating a semiconductor unit having a connecting step ;
A step of partially rotating a part of the plurality of semiconductor units created in the semiconductor unit creating step in a top view;
Laminating the semiconductor unit on the main substrate;
A connection step of electrically connecting the electrical wiring boards of adjacent semiconductor units in the upper and lower sides,
The wiring pattern of the semiconductor unit is formed so that the connection portion connected to the terminal of the first semiconductor element and the connection portion connected to the terminal of the second semiconductor element are alternately arranged. ,
The power supply terminal is connected to all the semiconductor elements, the chip enable terminal is connected only to the corresponding terminal of the semiconductor unit, and the data terminal and the control terminal are connected to different circuit boards for each semiconductor unit. A method of manufacturing a circuit board to be manufactured.
上記電気配線基板の一面に接続された第1の半導体素子と、
上記電気配線基板の他面に接続された第2の半導体素子と
を備えた複数の半導体ユニットが積層された半導体装置であって、
上下に隣接する上記半導体ユニットの上記電気配線基板の上記配線パターンは接続部で接続されており、
上記積層された複数の半導体ユニットの一部は、他の上記半導体ユニットに対して上面視で半回転しており、
上記複数の接続部のうちの一部と上記第1の半導体素子の端子とが接続され、残りの上記接続部と上記第2の半導体素子の端子とが接続され、
上記配線パターンは、上記第1の半導体素子の端子に接続される上記接続部と、上記第2の半導体素子の端子に接続される上記接続部とが交互に並ぶように形成され、
電源端子はすべての上記半導体素子と接続され、チップイネーブル端子は対応する上記半導体ユニットの端子にのみ接続され、データ端子及び制御用端子は上記半導体ユニット毎に、接続される端子が異なる半導体装置。 An electrical wiring board having a predetermined wiring pattern printed on both one side and the other side;
A first semiconductor element connected to one surface of the electrical wiring board;
A semiconductor device in which a plurality of semiconductor units each including a second semiconductor element connected to the other surface of the electrical wiring board are stacked,
The wiring pattern of the electrical wiring board of the semiconductor units vertically adjacent are connected by the connecting portion,
Some of the plurality of semiconductor units that are the laminated, and a half turn when viewed with respect to the other of said semiconductor units,
The plurality of the terminal part and the first semiconductor element of the connecting portion are connected, and the terminal of the remaining of the connecting portion and the second semiconductor element are connected,
The wiring pattern is formed so that the connection portion connected to the terminal of the first semiconductor element and the connection portion connected to the terminal of the second semiconductor element are alternately arranged,
Power supply terminal is connected to all of the above semiconductor device, the chip enable terminal corresponding only connected to the terminals of the semiconductor unit, the data terminal and the control terminal for each of the semiconductor units, terminals to be connected are different semiconductors devices .
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03291960A (en) * | 1990-04-09 | 1991-12-24 | Hitachi Ltd | Substrate for semiconductor-device lamination and laminated semiconductor device |
JPH08181275A (en) * | 1994-11-15 | 1996-07-12 | Lg Semicon Co Ltd | Packaging method for semiconductor device and package therefor |
JPH118347A (en) * | 1997-06-16 | 1999-01-12 | Nec Corp | Semiconductor device |
JP2001053219A (en) * | 1999-07-30 | 2001-02-23 | Meito Chin | Stack memory module and multilayer type stack memory module structure |
JP2001358285A (en) * | 2000-06-12 | 2001-12-26 | Hitachi Ltd | Resin sealed semiconductor device |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03291960A (en) * | 1990-04-09 | 1991-12-24 | Hitachi Ltd | Substrate for semiconductor-device lamination and laminated semiconductor device |
JPH08181275A (en) * | 1994-11-15 | 1996-07-12 | Lg Semicon Co Ltd | Packaging method for semiconductor device and package therefor |
JPH118347A (en) * | 1997-06-16 | 1999-01-12 | Nec Corp | Semiconductor device |
JP2001053219A (en) * | 1999-07-30 | 2001-02-23 | Meito Chin | Stack memory module and multilayer type stack memory module structure |
JP2001358285A (en) * | 2000-06-12 | 2001-12-26 | Hitachi Ltd | Resin sealed semiconductor device |
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