JP4620553B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4620553B2
JP4620553B2 JP2005249029A JP2005249029A JP4620553B2 JP 4620553 B2 JP4620553 B2 JP 4620553B2 JP 2005249029 A JP2005249029 A JP 2005249029A JP 2005249029 A JP2005249029 A JP 2005249029A JP 4620553 B2 JP4620553 B2 JP 4620553B2
Authority
JP
Japan
Prior art keywords
chip
resin
filler
underfill resin
mold resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005249029A
Other languages
English (en)
Other versions
JP2007067047A (ja
Inventor
直世 安田
俊寛 岩崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2005249029A priority Critical patent/JP4620553B2/ja
Publication of JP2007067047A publication Critical patent/JP2007067047A/ja
Application granted granted Critical
Publication of JP4620553B2 publication Critical patent/JP4620553B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/4501Shape
    • H01L2224/45012Cross-sectional shape
    • H01L2224/45015Cross-sectional shape being circular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、配線基板上にチップをフリップチップ接続し、両者の隙間を樹脂で充填した半導体装置及びその製造方法に関するものである。
フリップチップタイプStacked Chip Scale Package(SCSP)では、配線基板上に表面を下にしてチップがフリップチップ接続される。そして、配線基板とチップとの隙間にアンダーフィル樹脂が充填される(例えば、特許文献1、特許文献2、特許文献3参照)。さらに、チップの裏面上に別のチップが搭載される。その後、チップ全体がモールド樹脂で封止される。このモールド樹脂には、収縮量を小さくして成形後のパッケージの反りを抑えるために、モールド樹脂の樹脂成分よりも熱膨張係数の小さいフィラー、例えばシリカからなるフィラーが大量に含有されている。また、フリップチップ接続する工程において、治具を用いてチップ裏面に加重を印可する場合があるが、この場合、チップ裏面にはい上がろうとする接着剤による治具の汚染を防ぐために、治具とチップ裏面との間に、フッ素樹脂フィルムを介在させる場合がある。(特許文献2参照)また、フリップチップ接続する工程において、治具によってチップ裏面に超音波を印可する場合がある。(例えば、特許文献4、特許文献5参照)
特開2004−6721号公報 特開2005−19150号公報 特開平9−266221号公報 特開2003−100799 特開平11−26511
フリップチップ接続の際に治具によって、熱や加重を印可するとともに、超音波振動を印可する超音波熱圧着法を用いることによって、チップ突起電極と、配線基板上電極との接合性を更に向上させることができる。超音波熱圧着を行う場合、超音波振動の伝達効率確保などの点から、チップを上から押える治具とチップとの間にフッ素フィルムを挟むことが難しい。フッ素樹脂フィルムを用いずに超音波熱圧着を行う場合、接着剤による治具の汚染を防ぐために、治具のチップとの接触面の大きさを、チップ裏面の大きさよりも小さくすることが有効である。しかし、治具をチップ裏面よりも小さくすると、アンダーフィル樹脂がチップの裏面に這い上がり、チップの裏面上に段差ができて、別のチップを積層して搭載することが難しくなる。これを防止するためには、アンダーフィル樹脂の量を減らして、治具が小さい場合でも、接着剤がチップ裏面上にはい上がらないようにすることが有効である。。
また、アンダーフィル樹脂とモールド樹脂の熱膨張係数の違いにより、両者の界面に内部応力が発生する。この内部応力を起因として、両者の界面に剥離が発生する場合がある。そして、この剥離を起点としてリフロー時にクラックが進行し、封止樹脂内部のボンディングワイヤの断線に発展する可能性がある。これを防止するためには、アンダーフィル樹脂の量を減らすことが有効である。
しかし、アンダーフィル樹脂の量を減らすと、チップのコーナー部分においてアンダーフィル樹脂が充填されない部分が発生する場合がある。フリップチップ接続後に、モールド樹脂によって封止する工程を有する場合、アンダーフィル樹脂が充填されないチップ主面と配線基板との間隙は、モールド樹脂によって充填されることになる。モールド樹脂の注入圧力は大きいため、この部分にモールド樹脂中のフィラーが噛み込む場合がある。モールド樹脂充填時には、加熱することによってモールド樹脂を熱硬化させ、その後室温まで冷却される。この際、モールド樹脂やアンダーフィル樹脂は比較的熱膨張係数が大きいため、冷却に従ってその体積が収縮するが、フィラーはアンダーフィル樹脂やAuバンプよりも熱膨張率が小さいので、冷却時の体積の収縮が、モールド樹脂やアンダーフィル樹脂に比べて小さく、チップと配線基板との間隙にはまり込んだフィラーが、チップに食い込む可能性がある。これにより、チップにダメージが入るという問題があった。
これを防ぐために、配線基板とチップとの隙間より小さいフィラー、例えば直径が5μm以下のフィラーのみを含有するモールド樹脂を用いる手段が考えられる。しかし、直径の小さいフィラーのみを含有するモールド樹脂を用いると、フィラーの表面積が大きくなって粘度が上がるため、金線の変形や未充填の発生などによって成形が困難になるという問題があった。そして、粘度を下げるためにフィラーの含有量を減らすと、モールド樹脂の熱膨張係数が大きくなり、パッケージの反りが発生するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、モールド樹脂の粘度を上げることなく、パッケージの反りを防ぎ、かつチップのダメージを抑えることができる半導体装置及びその製造方法を得るものである。
本発明に係る半導体装置の製造方法は、(a)配線基板上に、複数のバンプを介して、チップをフリップチップ接続し、前記配線基板と前記チップの隙間を前記チップの角部を残してアンダーフィル樹脂で充填する工程と、(b)前記工程(a)の後、前記チップと、前記アンダーフィル樹脂から露出する前記チップの角部における前記隙間を、前記アンダーフィル樹脂と異なるモールド樹脂で封止する工程とを有し、前記モールド樹脂は、前記隙間以上の直径のフィラーを含有し、前記モールド樹脂中の前記隙間以上の直径のフィラーの割合は、2wt%以下である。本発明のその他の特徴は以下に明らかにする。
本発明により、モールド樹脂の粘度を上げることなく、パッケージの反りを防ぎ、かつチップのダメージを抑えることができる。
以下、図面を参照しながら、本発明の実施の形態に係る半導体装置の製造方法について説明する。
まず、図1に示すように、配線基板1上にAuめっきランド2を形成し、チップ3の表面にAuスタッドバンプ4を形成する。なお、Auめっきランド2及びAuスタッドバンプ4の個数は、それぞれ100ピン程度である。
次に、図2に示すように、配線基板1上に、フィルム状のエポキシ樹脂からなるアンダーフィル樹脂5を載せる。ただし、アンダーフィル樹脂5には、50wt%程度のシリカフィラーが含有されている。アンダーフィル樹脂に、樹脂成分よりも熱膨張係数の小さなフィラーが含有されていることにより、アンダーフィル樹脂5の熱膨張率は45ppm/℃程度になる。
次に、図3に示すように、50〜140℃に保たれたステージ6の上に配線基板1を載せる。また、150〜200℃に保たれた治具7に表面を下にしてチップ3を真空吸着させる。ステージ6の温度や、治具7の温度は適宜選択可能であるが、ステージの温度は、アンダーフィル樹脂5の硬化温度よりも低い温度に設定することが好ましい。そして、治具7によりチップ3に超音波振動を与えながら、1バンプあたり50〜100g、すなわちチップ全体で5〜10Kgの荷重をかけて、図4に示すように、配線基板1上に表面を下にしてチップ3をフリップチップ接続する。この際、配線基板1のAuめっきランド2とチップ3のAuスタッドバンプ4とが超音波熱圧着される。これに伴い、配線基板1とチップ3との隙間の一部がアンダーフィル樹脂5で充填される。印可する振動の周波数としては、超音波振動に限る物ではないが、特に超音波の周波数を持つ振動を印可することによって、音波又はそれ以下の周波数を持つ振動を印可する場合に比較して、短時間でより確実な接合を行うことができる。その後、150℃で3時間程度のキュアを行うことにより、アンダーフィル樹脂5を硬化させる。
このように、超音波熱圧着を行う場合、治具7とチップ3との間にフッ素フィルムを介在させると、超音波の伝達を妨げるため好ましくない。また、アンダーフィル樹脂5は、フリップチップ接続工程時の加熱によって、流動性が増し、チップ3の裏面に這い上がる可能性がある。そこで、治具とチップ裏面との接続面が、チップ裏面よりも小さな治具を用いるのが好ましい。更に好ましくは、図5に示すように、Auスタッドバンプ4を形成した領域よりも小さな治具7を用いる。例えば、Auスタッドバンプ4がチップ3の外周から0.1mm内側に形成されている場合、治具7がチップ3の外周から0.25mm内側を押えるように治具7の大きさを設定する。これにより、チップと治具との間にフッ素樹脂フィルムを介在させない場合でも、チップ3の裏面に這い上がったアンダーフィル樹脂5が治具7に付着するのを防ぐことができる。
また、配線基板1とチップ3との隙間は20μm程度になる。そこで、アンダーフィル樹脂5が含有するフィラーの直径を、この隙間よりも小さくする。これにより、アンダーフィル樹脂5のフィラーによってチップ3がダメージを受けるのを防ぐことができる。
また、チップ3の裏面にアンダーフィル樹脂5が這い上がるのを抑えるために、アンダーフィル樹脂5の量を少なくする。アンダーフィル樹脂5の量を少なくすると、アンダーフィル樹脂5の濡れ広がり具合によって、図6に示すように、チップ3のコーナー部分においてアンダーフィル樹脂5が充填されない部分が発生する場合がある。
次に、図7に示すように、チップ3の裏面上に別のチップ8を搭載する。そして、チップ3と配線基板1をワイヤ9によりボンディングする。その後、チップ3,8,およびワイヤ9をエポキシ樹脂からなるモールド樹脂10で封止することで図8に示すような半導体装置が製造される。この際、配線基板1とチップ3との隙間にもモールド樹脂10が充填される。
ここで、モールド樹脂10には、少なくともアンダーフィルよりも多く、例えば78wt%のシリカフィラーが含有されている。モールド樹脂の樹脂成分よりも熱膨張係数の小さなフィラーが大量に含有されることにより、モールド樹脂10の熱膨張率は10ppm/℃程度になる。従って、モールド樹脂10の収縮量を小さくし、成形後のパッケージの反りを抑えることができる。特に、一つの半導体装置を構成するモールド樹脂10の体積は、アンダーフィル樹脂5の体積よりも大きいため、パッケージの反りを低減するためには、モールド樹脂10の熱膨張係数が、アンダーフィル樹脂5の熱膨張係数よりも小さくなるように、より大量のフィラーを含有させることが好ましい。
また、モールド樹脂10のフィラーは、平均の直径が4μm、最大の直径が25μmとする。即ち、配線基板1とチップ3との隙間20μmよりも大きな直径のフィラーをモールド樹脂10に含有させる。これにより、パッケージの反りを防ぐのに必要な量だけフィラーをモールド樹脂10に含有させても、直径の大きなフィラーが混在するため、モールド樹脂10の粘度の上昇を抑えることができ、ワイヤの変形や、未充填などによる不具合の発生を防ぐことができる。
ただし、配線基板1とチップ3との隙間よりも大きな直径のフィラーの割合が2wt%以下となるようにするのが好ましい。このように配線基板1とチップ3との隙間に噛み込むフィラーの割合を制限することで、チップ3にダメージが発生する可能性を低減することができる。従って、半導体装置の信頼性を十分に確保することができる。
また、アンダーフィル樹脂5の量を少なくして、図9に示すように、アンダーフィル樹脂5のフィレットはチップ3の裏面よりも低くする。これにより、アンダーフィル樹脂5がチップ3の裏面へはい上がるのを防ぐことができるため、チップ3上に別のチップ8を搭載する際に、アンダーフィル樹脂によって別のチップ8が傾くのを防止することができる。また、モールド樹脂10とアンダーフィル樹脂5の熱膨張率の違いにより両者の界面に剥離が発生する場合があるが、フィレットがチップ3の裏面よりも低い場合は、剥離を起点としたクラックは伝搬し難いという利点がある。一方、図10に示すように、アンダーフィル樹脂5のフィレットがチップ3の裏面まで達しているとこの剥離を起点としてクラックが進行し、モールド樹脂10内に封止されるワイヤ9の断線が発生する可能性が高まる。
本発明の実施の形態に係る半導体装置の製造工程を示す断面図(その1)である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図(その2)である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図(その3)である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図(その4)である。 チップを押える治具を示す上面図である。 配線基板とチップの間にアンダーフィル樹脂を充填した状態を示す上面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図(その5)である。 本発明の実施の形態に係る半導体装置を示す断面図である。 アンダーフィル樹脂のフィレットがチップの裏面よりも低い場合の半導体装置の腰部断面図である。 アンダーフィル樹脂のフィレットがチップの裏面まで達している場合の半導体装置の腰部断面図である。
符号の説明
1 配線基板
2 Auめっきランド
3,8 チップ
4 Auスタッドバンプ
5 アンダーフィル樹脂
6 ステージ
7 治具
9 ワイヤ
10 モールド樹脂

Claims (4)

  1. (a)配線基板上に、複数のバンプを介して、チップをフリップチップ接続し、前記配線基板と前記チップの隙間を前記チップの角部を残してアンダーフィル樹脂で充填する工程と、
    (b)前記工程(a)の後、前記チップと、前記アンダーフィル樹脂から露出する前記チップの角部における前記隙間を、前記アンダーフィル樹脂と異なるモールド樹脂で封止する工程とを有し、
    前記モールド樹脂は、前記隙間以上の直径のフィラーを含有し、
    前記モールド樹脂中の前記隙間以上の直径のフィラーの割合は、2wt%以下であることを特徴とする半導体装置の製造方法。
  2. 前記アンダーフィル樹脂は、フィラーを含有し、
    前記モールド樹脂における全体のフィラーの含有率は、前記アンダーフィル樹脂における全体のフィラーの含有率より高いことを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記モールド樹脂のフィラー及び前記アンダーフィル樹脂のフィラーは、シリカであることを特徴とする請求項2に記載の半導体装置の製造方法。
  4. 前記アンダーフィル樹脂のフィラーの直径は、前記隙間よりも小さいことを特徴とする請求項3に記載の半導体装置の製造方法。
JP2005249029A 2005-08-30 2005-08-30 半導体装置の製造方法 Expired - Fee Related JP4620553B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005249029A JP4620553B2 (ja) 2005-08-30 2005-08-30 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005249029A JP4620553B2 (ja) 2005-08-30 2005-08-30 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2007067047A JP2007067047A (ja) 2007-03-15
JP4620553B2 true JP4620553B2 (ja) 2011-01-26

Family

ID=37928914

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005249029A Expired - Fee Related JP4620553B2 (ja) 2005-08-30 2005-08-30 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4620553B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009188392A (ja) * 2008-01-08 2009-08-20 Toppan Printing Co Ltd 半導体装置及び半導体装置の製造方法
JP5250524B2 (ja) * 2009-10-14 2013-07-31 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2011210759A (ja) * 2010-03-29 2011-10-20 Casio Computer Co Ltd 半導体装置及び半導体装置の製造方法
US8742603B2 (en) * 2010-05-20 2014-06-03 Qualcomm Incorporated Process for improving package warpage and connection reliability through use of a backside mold configuration (BSMC)
JP5453678B2 (ja) * 2010-06-29 2014-03-26 新光電気工業株式会社 半導体パッケージおよびその製造方法
JP2012109437A (ja) 2010-11-18 2012-06-07 Elpida Memory Inc 半導体装置及びその製造方法
CN104247012B (zh) 2012-10-01 2017-08-25 富士电机株式会社 半导体装置及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0745754A (ja) * 1993-07-30 1995-02-14 Kyocera Corp Ic封止樹脂
JP2003124402A (ja) * 2001-10-17 2003-04-25 New Japan Radio Co Ltd 半導体パッケージおよびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0745754A (ja) * 1993-07-30 1995-02-14 Kyocera Corp Ic封止樹脂
JP2003124402A (ja) * 2001-10-17 2003-04-25 New Japan Radio Co Ltd 半導体パッケージおよびその製造方法

Also Published As

Publication number Publication date
JP2007067047A (ja) 2007-03-15

Similar Documents

Publication Publication Date Title
JP5570799B2 (ja) 半導体装置及びその製造方法
JP4705748B2 (ja) 半導体装置の製造方法
JP5387685B2 (ja) 半導体装置の製造方法
JP4620553B2 (ja) 半導体装置の製造方法
KR101661442B1 (ko) 반도체 패키지 조립체를 위한 스터드 범프 구조
JP5066529B2 (ja) 半導体素子の実装構造体及び半導体素子の実装方法
JP5250524B2 (ja) 半導体装置及びその製造方法
JP5543086B2 (ja) 半導体装置及びその製造方法
US20100261311A1 (en) Method of manufacturing a semiconductor device
JPWO2009001564A1 (ja) 半導体素子の実装構造体及びその製造方法、半導体素子の実装方法、並びに加圧ツール
US10121774B2 (en) Method of manufacturing a semiconductor package
JP2007035688A (ja) 半導体装置およびその製造方法
JP2012109437A (ja) 半導体装置及びその製造方法
JP5673423B2 (ja) 半導体装置および半導体装置の製造方法
JP2007005707A (ja) 部品接合方法および部品接合用治具
US20110316150A1 (en) Semiconductor package and method for manufacturing semiconductor package
JP6495692B2 (ja) 半導体装置及びその製造方法
JP2007242684A (ja) 積層型半導体装置及びデバイスの積層方法
US20100133722A1 (en) Semiconductor device manufacturing method
JP2006222470A (ja) 半導体装置および半導体装置の製造方法
KR20080002501A (ko) 플립 칩 타입 반도체 패키지
JP2010251547A (ja) 半導体装置及びその製造方法
JP5812123B2 (ja) 電子機器の製造方法
KR20080044518A (ko) 반도체 패키지 및 이의 제조 방법
KR20100020771A (ko) 반도체 패키지의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080728

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100521

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100812

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100824

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100929

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101026

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101028

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131105

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees