JP4601250B2

JP4601250B2 - デュアルビットメモリ消去検証のための方法およびシステム

Info

Publication number: JP4601250B2
Application number: JP2002544726A
Authority: JP
Inventors: バティスタ，エドワード・ブィ; ハミルトン，ダーリーン; リー，ウォン・フック; チェン，パウ−リン; ウォン，キース・エイチ
Original assignee: スパンションエルエルシー
Priority date: 2000-11-21
Filing date: 2001-08-07
Publication date: 2010-12-22
Anticipated expiration: 2021-08-07
Also published as: DE60143125D1; TW519652B; AU2001283185A1; EP1350253A1; KR20030048159A; WO2002043073A1; CN1478281A; KR100788491B1; JP2004515024A; US6331951B1; EP1350253B1; CN1322515C

Description

【０００１】
【技術分野】
この発明は一般にメモリシステムに関し、特に、電子メモリデバイスにおけるビットのセクタの消去を検証するためのシステムおよび方法に関する。
【０００２】
【背景技術】
フラッシュメモリは、再書込可能であり、その内容を電力なしで保持できる電子メモリ媒体の一種である。フラッシュメモリデバイスは一般に、書込サイクルが１００Ｋ〜３００Ｋの寿命範囲を有する。単一のバイトが消去可能なダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびスタティックランダムアクセスメモリ（ＳＲＡＭ）メモリチップとは異なり、フラッシュメモリは通常、一定のマルチビットブロックまたはセクタ単位で消去および書込がされる。適所で消去可能な電気的消去可能読出専用メモリ（ＥＥＰＲＯＭ）チップ技術から進化したため、フラッシュメモリはより費用がかからず、より高密度である。この新しい範疇のＥＥＰＲＯＭは、ＥＰＲＯＭの密度の利点をＥＥＰＲＯＭの電気消去性と組合せる重要な不揮発性メモリとして出現してきた。
【０００３】
従来のフラッシュメモリは、シングルビットの情報が各セルに記憶されるセル構造で構成されている。そのようなシングルビットメモリアーキテクチャでは、各セルは通常、基板またはＰウェル内のソース、ドレインおよびチャネルと、チャネルの上に横たわるスタック型ゲート構造とを有する金属酸化膜半導体（ＭＯＳ）トランジスタ構造を含む。スタック型ゲートは、Ｐウェルの表面上に形成された薄いゲート誘電体層（時折トンネル酸化物として言及される）をさらに含んでいてもよい。スタック型ゲートはまた、トンネル酸化物の上に横たわるポリシリコンフローティングゲートと、フローティングゲートの上に横たわるインターポリ誘電体層とをも含む。インターポリ誘電体層はしばしば、２つの酸化物層が窒化物層を挟んでいる酸化物−窒化物−酸化物（ＯＮＯ）層などの多層絶縁体である。最後に、ポリシリコンコントロールゲートがインターポリ誘電体層の上に横たわる。
【０００４】
コントロールゲートは、そのようなセルの行に関連するワード線に接続され、典型的なＮＯＲ構成におけるそのようなセルのセクタを形成する。加えて、セルのドレイン領域は導電性ビット線によってともに接続される。セルのチャネルは、スタック型ゲート構造によってチャネル内に生じた電界に従って、ソースとドレイン間に電流を伝導する。ＮＯＲ構成では、単一の列内のトランジスタの各ドレイン端子は同じビット線に接続されている。加えて、各フラッシュセルはそのスタック型ゲート端子を異なるワード線に結合させ、一方、アレイ内のすべてのフラッシュセルはそれらのソース端子を共通のソース端子へ結合させている。動作中、個々のフラッシュセルは、それぞれのビット線およびワード線を介して、プログラミング（書込）、読出または消去機能のために周辺デコーダおよび制御回路を用いてアドレス指定される。
【０００５】
そのようなシングルビットのスタック型ゲートのフラッシュメモリセルは、比較的高い電圧をコントロールゲートに印加し、ソースを接地へ、ドレインをソースより上の予め定められた電位へ接続することによってプログラムされる。結果として生じるトンネル酸化物の高い電界が、「ファウラー・ノルドハイム」トンネリングと呼ばれる現象をまねく。このプロセス中、コアセルチャネル領域における電子はゲート酸化物を経てフローティングゲートへと通り抜け、フローティングゲートがインターポリ誘電体層およびトンネル酸化物に囲まれているために、フローティングゲートにトラップされる。トラップされた電子の結果、セルのしきい値電圧は増加する。トラップされた電子によってもたらされるセルのしきい値電圧のこの変化（およびそれによるチャネル導電性）により、セルはプログラムされるようになる。
【０００６】
典型的なシングルビットのスタック型ゲートのフラッシュメモリセルを消去するため、比較的高い電圧がソースに印加され、コントロールゲートは負の電位に保たれ、一方ドレインは浮くことができる。これらの条件下で、強い電界がフローティングゲートとソース間のトンネル酸化物にわたって生じる。フローティングゲートにトラップされている電子は、ソース領域の上に横たわるフローティングゲートの部分に向かって流れて群がり、トンネル酸化物を通るファウラー・ノルドハイムトンネリングを経て、フローティングゲートからソース領域へ抽出される。電子がフローティングゲートから除去されると、セルは消去される。
【０００７】
従来のシングルビットフラッシュメモリデバイスでは、１ブロックまたは１組のそのようなセルにおける各セルが正しく消去されたかどうかを判断するために、消去検証が行なわれる。現在のシングルビット消去検証方法論は、ビットまたはセル消去の検証と、初めの検証で不合格となった個々のセルへの補助消去パルスの印加とを提供する。その後、セルの消去状況が再度検証され、セルまたはビットが首尾よく消去されるまで、またはセルが使用不能と標示されるまで、そのプロセスは続く。
【０００８】
近年、単一のメモリセル内に２ビットの情報の記憶を可能とするデュアルビットフラッシュメモリセルが導入されてきた。シングルビットスタック型ゲートアーキテクチャで採用された従来の消去検証方法を、或る状況では、そのようなデュアルビットデバイスに適用してもよい。しかしながら、デュアルビットメモリアーキテクチャにおけるデータビットの正しい消去を確実にし、その構造的特徴を勘案する、新しく改良された消去検証方法およびシステムに対する要望が存在する。
【０００９】
【発明の開示】
従来のメモリセル消去検証方式およびシステムの問題および欠点を克服する、または最小限に抑えるシステムおよび方法論が提供される。この発明は、フラッシュメモリなどのメモリデバイスにおける１つ以上のデュアルビットセルの消去を検証するための方法およびシステムを含む。この発明は、デュアルビットセルアーキテクチャに特有のデータ保持および過消去問題を最小限に抑える、効率よく完全な消去検証を可能にする。この発明は、その１ビットのみがデータ記憶用にアクティブに使用されるデュアルビットメモリセルに関連して採用される場合に、著しい利点を提供する。しかしながら、この発明はデュアルビットメモリセルアーキテクチャ一般に関連して有用性を見つけること、および、この発明はそのためどの特定のデュアルビットセル使用実現化例または構成にも限定されないことが認識されるであろう。
【００１０】
この発明の一局面によれば、第１のビットと第２のビットとを含むデュアルビットメモリセルの消去を検証する方法が提供される。消去検証方法は、デュアルビットメモリセルの第１のビットが正しく消去されているかどうかの判断を行なうステップと、第１のビットが正しく消去されている場合、デュアルビットメモリセルの第２のビットが正しく消去されているかどうかの第１の検証を行なうステップと、第１のビットが正しく消去され、かつ第２のビットが第１の検証に従って正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップとを備える。
【００１１】
この発明の方法に従ってデュアルビットメモリセル構成における双方のビットの正しい消去を検証することは、セルのビットの一方に関連するデータ保持および／またはビット過消去問題が、他方のビットの動作（たとえば正しい消去、読出／書込機能性）に悪影響を及ぼさないということを確実にする。このように、この発明は、シングルビット（たとえばスタック型ゲート）メモリセルタイプの消去において典型的に利用される従来の方法を凌ぐ著しい性能利点を提供する。この方法は、別のデュアルビットメモリセルに対してこの方法を繰返すステップをさらに備えていてもよく、それにより、たとえばチップ消去またはセクタ消去動作に関連してセルごとの消去検証を達成してもよい。ビット消去の検証は、検証されているメモリセルへの電圧の印加とセルにおける電流の測定とを介して行なわれてもよい。
【００１２】
上述に加え、この方法はまた、第１のビットが正しく消去されていない場合、第１のビットを消去するステップと、第１のビットを消去した後に第２のビットが正しく消去されているかどうかの第２の検証を行なうステップとをも含んでいてもよく、第１のビットを消去するステップはセルへ電圧を印加するステップを備える。このように、この方法は、（たとえば、この発明に従ったセルごとの消去検証の前の、そのようなメモリセルのブロックまたはセクタに加えられた初めの消去動作を介して）前に正しく消去されなかった個々のセルビットを再消去しようと試みている。このため、セルのビットは、最初のまたは前の試みが不充分であった場合でも、そのようなセルを再消去しようという試みを介して、再度使用可能となり得る。
【００１３】
この方法は、いくつかのそのような選択的再消去、および選択的消去再検証を含んでいてもよい。たとえば、この方法は、第２のビットが第２の検証に従って正しく消去されている場合、デュアルビットメモリセルの第１のビットが正しく消去されているかどうかの判断を繰返すステップと、第１のビットが正しく消去されている場合、デュアルビットメモリセルの第２のビットが正しく消去されているかどうかの第１の検証を繰返すステップと、第１のビットが正しく消去され、かつ第２のビットが繰返された第１の検証に従って正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップとを含んでいてもよい。加えて、第２のビットは、第２の消去検証に従って前に正しく消去されていない場合、消去されてもよく、その後、第２のビットが第２の検証に従って正しく消去されている場合、第１のビットが正しく消去されているかどうかの判断が繰返されてもよい。さらに、第１のビットが正しく消去されている場合、第２のビットが正しく消去されているかどうかの第１の検証を次に繰返してもよい。この方法はこうして、ビットの一方または双方の正しい消去の選択的再消去および再検証を、双方のそのようなビットが正しく消去されていると連続して検証されるまで、または最大数のそのような試みがなされたものの無益に終わるまで、進める。
【００１４】
この発明の別の局面によれば、複数のデュアルビットフラッシュメモリセルを消去するための方法が提供され、それは、複数のデュアルビットフラッシュメモリセルを消去するステップと、複数のデュアルビットフラッシュメモリセルの少なくとも１つにおける第１のビットの正しい消去を検証するステップと、複数のデュアルビットフラッシュメモリセルの少なくとも１つにおける第２のビットの正しい消去を検証するステップと、第１および第２のビットが正しく消去されている場合、そのセルは正しく消去されていると判断するステップとを含む。この方法は、第１および第２のビットのうちの１つが正しく消去されていない場合に第１および第２のビットの少なくとも１つを選択的に消去するステップだけでなく、第１および第２のビットの少なくとも１つの正しい消去を選択的に再検証するステップも、さらに備えていてもよい。
【００１５】
加えて、この方法はまた、第１のビットが正しく消去されていなかった場合、第１のビットを消去するステップと、第１のビットを消去した後に第２のビットの正しい消去を再検証するステップと、第２のビットが正しく消去されている場合、第２のビットの正しい消去を再検証した後で第１のビットの正しい消去を再検証するステップと、第１のビットが正しく消去されている場合、第１のビットの正しい消去を再検証した後で第２のビットの正しい消去を再度再検証するステップと、第１および第２のビットが正しく消去されている場合、複数のデュアルビットメモリセルの少なくとも１つが正しく消去されていると判断するステップとをも含んでいてもよい。
【００１６】
この発明のさらに別の局面によれば、デュアルビットメモリセルの消去を検証する方法が提供され、それは、セルの第１のビットおよびセルの第２のビットのうちの１つの正しい消去を選択的に検証するステップと、セルの第１および第２のビットが正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップと、第１および第２のビットのうちの１つが正しく消去されていない場合、セルの第１および第２のビットの少なくとも１つを選択的に消去するステップとを備える。この方法はまた、第１および第２のビットの少なくとも１つを選択的に消去した後で第１および第２のビットのうちの１つの正しい消去を選択的に再検証するステップも備えていてもよい。
【００１７】
この発明のさらに別の局面によれば、デュアルビットメモリセルの正しい消去を検証するためのシステムが提供される。このシステムは、セルの第１のビットおよびセルの第２のビットのうちの１つの正しい消去を選択的に検証するための手段と、セルの第１および第２のビットが正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するための手段と、第１および第２のビットのうちの１つが正しく消去されていない場合、セルの第１および第２のビットの少なくとも１つを選択的に消去するための手段とを備える。
【００１８】
前述のおよび関連する目的の達成のため、この発明は、以下に十分に説明され、特に特許請求の範囲において指摘される特徴を備える。以下の説明および添付図面は、この発明の或る例示的な局面および実現化例を詳細に述べている。しかしながら、これらは、この発明の原理が採用され得るさまざまな方法のほんの数例を示しているだけである。この発明の他の目的、利点および新規の特徴は、この発明の以下の詳細な説明を図面とともに考察することから明らかとなるであろう。
【００１９】
【発明を実施するための形態】
以下は、添付図面とともになされたこの発明の詳細な説明であり、同じ参照符号は全体を通して同じ要素に言及する。この発明は、１つ以上のデュアルビットメモリセルの正しい消去を検証するための方法論およびシステムを提供しており、フラッシュメモリデバイスにおけるチップ消去またはセクタ消去動作とともに用いられてもよい。たとえば、フラッシュメモリデバイスにおけるそのような各セルに消去パルスを印加するために、セクタ消去またはプリプログラミング動作を行なってもよい。その後、デバイスのどのセルが正しく消去されたかを検証するためにこの発明を採用してもよい。
【００２０】
加えて、この発明は、プリプログラミング動作で正しく消去されなかったセルを（たとえばデュアルビットメモリセルの一方または双方の個々のビットに消去電圧パルスを選択的に印加することを介して）再消去しようとする。この発明はまた、デュアルビットセルの一方または双方のビットの正しい消去の選択的な再検証も提供する。この発明を、各セルの１ビットのみがデータ記憶用に用いられるデュアルビットメモリセルアーキテクチャに関連して以下に例示し、説明するが、この発明が他の種類のアーキテクチャおよび他のデュアルビットアーキテクチャ使用方式に適用可能であることが理解されるであろう。
【００２１】
ここで図面を参照すると、図１は、この発明のさまざまな局面の１つ以上が実施され得る例示的なデュアルビットメモリセル２を示す。メモリセル２は、その中に埋込まれたポリシリコンのアイランド（数値的には指定されず）を有する二酸化シリコン層３を備える。Ｐ型基板４は、埋込まれたＮ＋ソース５およびＮ＋ドレイン６領域を有する。二酸化シリコン３は、二酸化シリコンの２つの層７および８の間に挟まれている。また、これに代えて、層３は窒化シリコンまたは他の形態の電荷トラッピング層を備えていてもよい。
【００２２】
酸化物層７の上に横たわるのはポリシリコンゲート９である。このゲート９はＮ型不純物（たとえばリン）でドープされている。メモリセル２は２つのデータビットを記憶可能であり、左のビットは破線の円Ａによって表わされ、右のビットは破線の円Ｂによって表わされている。デュアルビットメモリセル２は一般に対称形であり、このため、ドレイン６とソース５とは交換可能である。このため、右のビットＢに対し、左接合部５はソース端子として、右接合部６はドレイン端子として役割を果たしてもよい。同様に、左のビットＡに対し、右接合部６はソース端子として、左接合部５はドレイン端子として役割を果たしてもよい。
【００２３】
デュアルビットメモリセルアーキテクチャのさまざまな実現化例は、この発明の１つ以上の局面に従って検証され得る。特に、この発明は、デュアルビットセルの双方のビット（たとえばセル２のビットＡおよびＢ）がデータまたは情報記憶用に用いられているメモリデバイスに、および、デュアルビットセルの１ビットのみ（たとえばセル２のビットＡ）がそのように用いられているメモリデバイスに適用可能である。この発明の発明者たちは、そのようなセルの一方のビット（たとえばセル２のビットＢ）がデータ記憶用に用いられていない場合でも、データ記憶ビット（たとえばビットＡ）のプログラミングおよび／または消去が、さまざまな物理的現象を未使用のビット（たとえばビットＢ）に引起こす場合があるということを発見した。
【００２４】
たとえば、セル２のビットＡの度重なるプログラミングは、ビットＢにおいてデータ保持を引起す場合があり、逆もまた同様である。また、ビットＡへの消去電圧パルスの度重なる印加は、ビットＢの過消去を引起す場合がある。未使用のビットＢにおけるこれらの現象は次に、データ記憶用に用いられるビットの動作（たとえばビットＡを有効に読出、書込／プログラム、および／または消去する能力）に関して劣化を引起こす場合がある。この発明は、たとえばフラッシュメモリデバイスのブロックまたはセクタ消去動作においてメモリセルの正しい消去をさらに確実にするために、デュアルビットメモリセル技術に関するこれらの問題に、そのようなメモリセルの個々のビットを選択的に検証、消去、および再検証することによって対処する。
【００２５】
図２を参照すると、例示的な方法２２がメモリ消去用に示されており、それは、１つ以上のデュアルビットフラッシュメモリセル（たとえば図１のセル２）に関連して、たとえばセクタ消去動作の一部として有利に採用されてもよい。たとえば、プリプログラミング動作が一旦行なわれてメモリのセクタのデータビットを（たとえば１の値をそこに書込むことによって）消去すると、方法２２はステップ２４で始まり、その後ステップ２６で、デュアルビットメモリセルの第１の、つまり“Ａ”ビット（たとえばセル２のビットＡ）が検証される。決定ステップ２８で、ビットＡが正しく消去されたかどうかについての判断がなされる。図６に関して以下により詳細に示され説明されるように、方法２２のステップ２６、３０および４２で行なわれる消去検証動作は、セルへの電圧の印加およびセル内の電流の感知を介して実施されてもよい。たとえば、メモリセル内の正しく消去されたビットがプログラムされたビットのものよりも低いしきい値電圧を有する場合、プログラムされたビットのしきい値電圧と消去されたビットのそれとの間の適切な電圧が、３端子メモリ構造（たとえば図１のデュアルビットメモリセル２）の２つの端子に印加されてもよく、結果として生じる電流を感知してビットが正しく消去されたかどうかを判断してもよい。
【００２６】
ステップ２８でビットＡが正しく消去されていた場合、方法２２はステップ３０へ進み、そこで検証が行なわれて、デュアルビットアーキテクチャメモリセルの第２のビット“Ｂ”の正しい消去が検証される。以下の説明では、デュアルビットメモリセルの１ビットのみ（たとえばビット“Ａ”）がデータ記憶用に用いられている。しかしながら、この方法は双方のビットがデータ記憶用に用いられるデュアルビットメモリセルに関連して有利に採用されてもよいということが理解されるであろう。加えて、そのようなデュアルビットセルの双方のビットの選択的検証は、一方のそのようなビットにおけるデータ保持および過消去状態が他方のそのようなビットの動作に影響を与える可能性を勘案しており、したがって、そのような現象の交差効果を排除または最小化するために、そのようなビットの選択的検証および再消去を提供するということが理解されるであろう。
【００２７】
決定ステップ３２で第２のビットＢも正しく消去されたことがわかった場合、方法はステップ３４へ進み、そこで（たとえば多数セルメモリブロックまたはセクタにおける）まだ他にあるセルを検証する必要があるかどうかが判断される。たとえば、この方法はＮＯＲ構成において接続されている或る数（たとえば８または１６）のセルの消去を検証するために選択的に採用されてもよいが、任意の数のそのようなセルがこの発明に従って連続して検証され得る他の実現化例も可能である。
【００２８】
決定ステップ３４で検証されるべき他のセルがある場合、方法はステップ３６へ進み、そこでセルカウンタ（図示せず）がステップ２６に戻る前にインクリメントされてもよい。そうでない場合（たとえばそのようなセルすべてが検証されていた場合）、方法はステップ３８で終了する。この点で、方法２２は、デュアルビットメモリセルの一方のビットのデータ保持および／または過消去の、他方のそのようなビットに対する有害な交差効果に対し、ステップ３６で次のセルへ移る前に、またはステップ３８でプロセスを終了する前に、各セルの双方のビットの正しい消去を検証することによって確実に対抗することに気付くであろう。
【００２９】
再度ステップ２８を参照すると、セルのビットＡが（たとえばステップ２６でのビットＡの検証を介して判断されたように）正しく消去されていなかった場合、方法２２はステップ４０へ進み、そこでビットＡは消去される（たとえば以下により詳細に示され説明されるような、セルの２つの端子への消去パルスの印加を介して）。この点で、ビットＡの正しい消去が再度検証され得る。しかしながら、この発明の発明者たちは、ビットＡの潜在的な度重なる消去および検証から有害な結果がもたらされる場合があるということを発見している。たとえば、ビットＡへの度重なる消去パルスの印加はビットＢの過消去を引起す場合がある。ビットＢにおけるそのような過消去状態に確実に対抗するため、方法２２は、ステップ４２でのビットＡへの消去パルスの印加に続き、ステップ４２でビットＢの正しい消去を検証する。
【００３０】
このように、ビットＢは、ビットＡへの消去パルスの各印加の後にそれ自体が検証されることなく、ビットＡへの度重なる消去パルス（およびビットＢへのその残留効果）に影響されないであろう。したがって、ステップ４４で、ビットＢ（たとえばデュアルビットメモリセルの第２のビット）が正しく消去されたかどうかについて決定がなされる。そうである場合、方法２２は、上述のようなビットＡの正しい消去の再検証のために、ステップ２６へ戻る。その他の場合（ビットＢが正しく消去されていない場合）、方法２２はステップ４６へ進み、そこでビットＢは再度（たとえばセルへの消去パルスの印加を介して）消去されてから、ステップ２６へ戻る。この点に関し、ステップ４６でのビットＢへの消去パルスの印加に続き、ビットＡがその直後にステップ２６で検証されることに気付くであろう。この方法論はこうして、ビットＢへの消去パルスの各印加の後にビットＡが検証されることなく、ビットＢへの消去パルスの度重なる印加（およびビットＡへのその残留効果）を防止する。方法２２はそれにより、消去検証中に起こるビットＡおよびＢの過消去の可能性を低減させる。
【００３１】
方法２２にさらに従って、ステップ３２で（たとえば、ビットＡが正しく消去されているというステップ２８での判断に続いてステップ３０で検証されるように）ビットＢが正しく消去されていなかったと判断された場合、ステップ４６でビットＢは消去され、その後、方法２２はステップ２６へ戻る。こうして、方法２２は、デュアルビットメモリセルの一方または双方のビット（たとえばビット“Ａ”およびビット“Ｂ”）を選択的に検証、再検証、消去、および再消去して、ステップ３８で終了する前に、またはステップ３６で別のそのようなセルへ進む前に（たとえばステップ３２で）双方のビットが正しく消去されていることを確実にする。
【００３２】
この点に関し、方法２２は、数々の不成功に終わった消去／検証の試みの後でセルが使用不能（たとえば正しく消去できない）であると判断し得る内部カウンタまたは他のステップを含んでいてもよく、それによりセル（またはたとえばバイトまたはワードなどの数々の関連するセル）が不良と標示されてもよく、またはその部分自体が不良のセクタ消去動作の一部として異常停止してもよい。さらにこの点に関し、方法２２が（たとえば実装の前または後、しかしながら顧客への出荷の前の）製造プロセスで採用されている場合、セルまたは数々のセルを不良と標示するため、および、代替的なまたは冗長の記憶セルを交換品として提供するために冗長性を採用してもよく、それにより受容可能な製造歩留まりが達成されてもよい。方法２２はまた、エンドユーザによって起動されるセクタまたはチップ消去動作に関連しても採用されてもよく、セルの不良は、結果としてのメモリデバイス異常停止を介してユーザに示されてもよい。
【００３３】
図３を参照すると、別の例示的な方法５０が、この発明の別の局面に従って正しいメモリ消去を検証するために示されている。ステップ５２に始まり、デュアルビットメモリセルの第１および第２のビットの正しい消去が検証される。決定ステップ５４で双方のビット（たとえばビット“Ａ”およびビット“Ｂ”）が正しく消去されている場合、方法はステップ５６で（たとえば１つのセルに対して）終了する。この点で、方法５０は、ステップ５６を介する方法５０からの退出後に別のメモリセルが検証され得る多数セル消去検証手順または方法に含まれ得ることが理解されるであろう。
【００３４】
ステップ５４でデュアルビットセルの一方または双方のビットが正しく消去されていない場合、決定ステップ５８で第１のビットが正しく消去されているかどうかの判断がなされる。そうである場合、方法はステップ６０へ進み、そこで第２のビットが消去され（たとえば、第１のビットは正しく消去されているため、第２のビットは消去されていないに違いない）、それから方法５０はステップ５２へ戻り、そこで双方のビットの消去が再検証される。しかしながら、ステップ５８で第１のビットが正しく消去されていない場合、第１のビットは次にステップ６２で消去され、その後、方法５０はステップ５２へ戻る。方法５０はこうしてデュアルビットメモリセルの一方または双方のビットの選択的な消去および検証を提供し、それによりその正しい消去が確実となる。このように、デュアルビットメモリセルの２つのビット間の交差効果（たとえば過消去および／またはデータ保持）は、たとえばその中の双方のビットが正しく消去されるまでセルが消去検証を通らないことを確実にすることによって、勘案され、最小限に抑えられ得る。
【００３５】
図４を参照すると、例示的な４段階のセクタまたはブロック消去動作７０が、ステップ７２に始まって示されている。ステップ７４での第１のプリプログラミング段階では、アレイまたはメモリセクタの各ビットがプリプログラミングされる。ステップ７６での第２段階では、第１の消去検証動作が行なわれ、メモリセクタの各セルの正しい消去を検証する。その後、ステップ７８での第３段階では、ソフトプログラミング動作が行なわれ、セクタ内のセルの過消去に確実に対抗する。ステップ８０での第４段階では、メモリセクタの各セルに対して第２の消去検証が行なわれ、ステップ７８での第３段階でのソフトプログラミングパルスの印加の起こり得る有害な効果に確実に対抗する。
【００３６】
図５Ａ−５Ｄを参照すると、メモリ消去の別の例示的な方法１００が示されており、それは多段階アレイまたはセクタ消去動作（たとえば図４の動作７０）の一部として実施されてもよい。方法１００の詳細を、その消去段階（たとえば図４の動作７０のステップ７６での段階２、および／またはステップ８０での段階４）に関してここに説明するが、プリプログラミングおよびソフトプログラミング段階（たとえば動作７０のステップ７４および７８）の詳細は、簡潔にするために省略する。
【００３７】
方法１００はステップ１０２で始まり、その後、ステップ１０４でパルスカウンタがリセットされる。パルスカウンタは消去される各セクタについてリセットされ、例示的な方法１００では、消去パルスがセルに印加され、その後セルが使用不能として処理され得る回数（たとえば６０００）を制限するために用いられる。決定ステップ１０６でドゥーセクタフラグＤＯＳＥＣＴがテストされ、セットされている（真である）場合、以下により詳細に説明されるように、メモリデバイスのラッチされたセクタが消去され検証される。初めに、消去されるべき任意なセクタがラッチされてもよく、ＤＯＳＥＣＴフラグがセットされるようにする。ステップ１０８で任意の消去フラグＡＥＲＳがテストされ、それは、チップ消去またはセクタ消去動作が行なわれることになっている場合真であり、バイトプログラミング動作が行なわれることになっている場合偽である。ＡＥＲＳが偽である場合、方法１００はステップ１１０で終了する。
【００３８】
ＡＥＲＳが真である場合、ステップ１１２でセクタアドレスカウンタがインクリメントされ、それは次に決定ステップ１１４で最大セクタアドレスと比較される。消去されるべき指定されたセクタは、方法１００の第１の段階でプリプログラミングされるが、その詳細な説明は簡潔のため省略する。プリプログラミングは図５Ａ−５Ｄに示されるような方法１００のさまざまなステップを通って進み、その後、ステップ１１４で最大セクタアドレスが到達される。プリプログラミングがこうして完了したため、方法１００は、決定ステップ１１６に進み、そこでfirst＿VERIFY（第１の検証）フラグがテストされる。first＿VERIFYフラグは、プリプログラミング段階中は初め偽（論理０）であり、その完了次第ステップ１１８でセットされ、その後、方法１００はステップ１０２へ戻る。ステップ１１４で最大セクタアドレスが到達されていなかった場合、ステップ１１９でsecond＿VERIFY（第２の検証）フラグが０にセットされる。
【００３９】
一旦第２段階に入ると（first＿VERIFY=1）、ステップ１０４でパルスカウンタが再度リセットされ、ステップ１０６でＤＯＳＥＣＴフラグがテストされる。真である（少なくとも１つのメモリセクタの消去が検証されることになっている）場合、方法１００は図５Ｃのステップ１２０へ進み、そこで消去検証パルスまたは電圧がメモリセルに印加される。検証パルスはウェイトステップ１２２を介して最小時間の間印加され、その後、ステップ１２４でセルビットの正しい消去がテストされる。たとえば、ビットの消去は、以下により詳細に説明されるように、ステップ１２０および１２２でのメモリセルへの電圧の印加によって、ステップ１２４で電流が感知される状態でテストされてもよい。
【００４０】
ステップ１２６でＭＡＴＣＨ（整合）が真である（セルビットが正しく消去されていた）場合、ステップ１２８でＡＥＲＳがテストされ、偽である（たとえばバイトプログラミング動作が行なわれている）場合、方法は図５Ａのステップ１１０で終了する。ＡＥＲＳが真である（たとえばセクタ消去またはチップ消去がイネーブルになっている）場合、ステップ１３０でfirst＿VERIFYフラグがテストされ（それは第１の消去検証段階について真である）、方法は図５Ｂのステップ１３２へ進む。ステップ１３２でSIDE＿B（側Ｂ）フラグがテストされ、それは初め偽（論理０）であり、デュアルビットメモリセルの側“Ａ”（たとえば図１のセル２のビットＡ）が検証されていることを示す。この点で、図５Ｃの決定ステップ１３０でfirst＿VERIFYフラグが偽である場合（たとえばプリプログラミング中）、方法はステップ１３２へ進まない。むしろ、ステップ１３３でバイトアドレスがインクリメントされてパルスカウンタがリセットされ、その後、以下により詳細に説明するように、決定ステップ１７４は最大コラムアドレスが到達されたかどうかをテストする。
【００４１】
図５Ｂのステップ１３２を再度参照すると、SIDE＿Ｂフラグが偽である場合、方法１００は図５Ｂのステップ１３４へ進み、そこでＩＮＣＡ０動作が行なわれ（それによりフラグがインクリメントされ、それは側“Ａ”または側“Ｂ”のどちらが動作されているかを示す）、デュアルビットセルの“Ｂ”側へ検証を変更する。加えて、ステップ１３４ではパルスカウンタがリセットされ、その後、ステップ１３６でフラグSIDE＿Bは１にセットされ、フラグPASS＿ONCE（１回パス）は１にセットされる。PASS＿ONCEフラグは、セルの“Ａ”側が正しく消去されていると検証された場合に１にセットされ、セルの“Ａ”または“Ｂ”側のうちの１つに消去パルスが印加される場合はいつでも０にリセットされる。
【００４２】
図５Ｃのステップ１２０に進み、方法１００は、デュアルビットメモリセルの“Ｂ”側に関して、上述のようにステップ１２０、１２２、１２４および１２６を通って再度進む。“Ｂ”側が正しく消去されている（ステップ１２６でＭＡＴＣＨ＝真である）場合、方法１００はステップ１２８および１３０を介して図５Ｂのステップ１３２へ戻り、そこでSIDE＿Bフラグが真（ステップ１３６で前にセットされているため論理１）であることが判断される。ステップ１４０で、フラグinto＿SFPGM（第３のソフトプログラミング段階に入ることを示すために用いられる）がテストされ、偽であることがわかり、それによりステップ１４２でPASS＿ONCEフラグがテストされる。これは前にステップ１３６でセットされていたため、方法はステップ１４４へ進み、そこでＩＮＣＡ０動作が行なわれ（側“Ａ”が目下動作されていることを示す）、パルスカウンタは再度リセットされる。
【００４３】
こうして、デュアルビットメモリセルの“Ａ”側および“Ｂ”側のビット双方が正しく消去されたと連続して検証される場合、方法１００はステップ１４６でバイトアドレスカウンタをインクリメントし（ＩＮＣＢＡ動作）、SIDE＿Bフラグを０に等しくセットする。このように、セルの双方のビットが正しく消去されているときのみ、セルの消去は正しいと考えられ、このため、デュアルビットセルの一方のビットに関する過消去および／またはデータ保持がセルの他方のビットの動作に有害な影響を及ぼす場合があるという可能性を勘案し、次のアドレスに進む前に双方のビットの正しい消去を連続して確実にする。側“Ｂ”のみが消去されたと正しく検証された場合、決定ステップ１４２でフラグPASS＿ONCEは偽（論理０）となり、その後、方法１００はステップ１４８へ進み、そこでフラグSIDE＿Bは０にセットされ、ＩＮＣＡ０動作が行なわれ、こうしてデュアルビットメモリセルの他方（たとえば“Ａ”）の側へスイッチバックする。
【００４４】
図５Ｃのステップ１２６を再度参照すると、ステップ１２６でデュアルビットメモリセルの一方の側またはビットが消去検証で不合格となった場合、ステップ１５０でＭａｘＰＣフラグがテストされ、パルスカウンタが最大値に到達したかどうかを判断する。たとえば、方法１００が消去パルスをセルまたはその中のビットに印加した場合、パルスカウンタが採用されて、方法が検証で不合格となったセルを再消去しようとしてそのようなパルスを或る特定の数のみ（たとえば６０００）印加することを確実にし、それからセルは使用不能であると判断され、ステップ１５２で動作は異常停止する（またはたとえば使用不能なセルの存在をその他の方法で示す）。そのような最大値が到達されていなかったと仮定すると、ステップ１５４でPASS＿ONCEフラグが０にセットされ、決定ステップ１５６は、first＿VERIFYが真であるかどうかを判断する（方法１００が目下第１の検証段階にあり、プリプログラミング段階が前に完了していることを示す）。そうである場合、ステップ１５８でinto＿SFPGMフラグがテストされる。第１の消去検証段階にある間、このフラグは偽（論理０）であり、方法１００はステップ１６０へ進み、そこでneed＿reverify（再検証必要）フラグがセットされ、セルビットが再検証されるべきであることを示す。
【００４５】
次に図５Ｃのステップ１６４および１６６へ進み、或る持続時間の消去パルスがセルの側またはビットに関してセルに印加され、その後、ステップ１６８でneed＿reverifyフラグがテストされる。偽である（たとえば、動作がプリプログラミング段階またはソフトプログラミング段階のいずれかであることを示す）場合、方法１００はステップ１２０へ再度戻り、そこで適切なプリプログラミングまたはソフトプログラミング検証が、上述のようにステップ１２０、１２２、１２４および１２６を介して行なわれる。その他の場合（たとえばneed＿reverifyが真である場合）、方法１００は図５Ａのステップ１７０へ進み、そこでneed＿reverifyフラグは０にリセットされる。その後、ステップ１７２で、パルスカウンタがリセットされ、ＩＮＣＡ０動作が行なわれて、メモリセルの他方の側に焦点を当てる。このように、セルの一方の側が（たとえばステップ１２０−１２６で）消去検証で不合格となった場合、（たとえばステップ１６４および１６６で）消去パルスがそれに印加される。方法１００は次にステップ１０２へ戻り、セルの双方の側またはビットが正しく検証されるまで、または、ビットの一方または双方を正しく消去しようとして最大数のパルスが印加され、方法がステップ１５２で異常停止するまで、プロセスが繰返される。
【００４６】
図５Ｂに戻ると、ステップ１４２でPASS＿ONCEフラグが真である（たとえば、“Ａ”および“Ｂ”側のビット双方が連続して首尾よく検証されたことを示す）場合、ステップ１４４でＩＮＣＡ０動作が行なわれ（たとえば“Ａ”側に向け直すため）、パルスカウンタがリセットされ、その後、ステップ１４６でバイトアドレスがインクリメントされ、SIDE＿Bフラグが０にセットされる。それから、方法１００は図５Ｃのステップ１７４へ進み、そこで、最大コラムアドレス（たとえばワード線の端）が到達されたかどうかが判断される。到達されていない場合、ワードの残りの列が上述のように検証される。到達されていた場合、図５Ｄの決定ステップ１８０は、最大バイトアドレス（たとえば現在のセクタの最後のバイト）が完了されたかどうかを判断する。完了されていない場合、セクタの残りのバイトが上述のように検証される。
【００４７】
ステップ１８２ですべてのセクタバイトが第２段階（たとえば第１の消去検証段階）で検証されており、ステップ１８４でsecond＿VERIFYフラグが偽である場合、決定ステップ１８６はinto＿SFPGMフラグをテストする。この点で、第１の消去検証段階は完了しており、方法は進んで、ステップ１８８でinto＿SFPGMフラグをセットし、それによりソフトプログラミング段階が実施されるが、その詳細な説明は簡潔のため省略する。これに関し、ソフトプログラミング段階はセルビットのしきい値電圧を有利に検証し、選択的に調節して、第１の消去検証段階中の（たとえばステップ１６４および１６６での）消去パルスの印加によって引起こされたかもしれないその起こり得る過消去に確実に対抗することに気付くであろう。加えて、プリプログラミング段階中、first＿VERIFYフラグは偽であること、このため、図５Ｃの決定ステップ１３０はしたがって方法１００を図５Ｂのステップ１３２へというよりもむしろステップ１３３へ移送し、それによりプリプログラミング段階はセルの側またはビット間の交替を含まず、消去検証段階も同様であることが理解されるであろう。この点に関し、first＿VERIFYフラグがソフトプログラミング段階中にセットされ、それによりセルのビットまたは側間の交替が達成されることにさらに気付くであろう。
【００４８】
ソフトプログラミング段階が一旦完了されると、決定ステップ１８６でinto＿SFPGMフラグは真であることがわかり、それによりステップ１９０でsecond＿VERIFYフラグは１にセットされ（たとえば動作段階４の第２の消去検証が次に行なわれることになっていることを示す）、ステップ１９２でinto＿SFPGMフラグは０にリセットされる（たとえばソフトプログラミングが完了したことを示す）。それから、方法１００は上述のステップを介して、指定されたセクタセルの正しい消去を再度検証する。この点で、（たとえばフラグsecond＿VERIFYが真である）第２の検証合格を採用して、ソフトプログラミング段階中に印加されたどのソフトプログラミングパルスもセルビットを偶発的に消去検証で不合格としなかったことを確実にしてもよいことに気付くであろう。実際には、第２の消去検証段階は、検証不合格がほとんどまたは全くない状態で進み、検証ステップ１２０−１２６に従って、或るビットを必要が生じるのに応じて選択的に再消去する。
【００４９】
図６を参照すると、この発明の別の局面に従って、例示的なデュアルビットメモリセル２００の断面が、その消去を検証するためのシステム２０２とともに示されている。上述の図２、３および５Ａ−５Ｄの方法２２、５０および／または１００はそれぞれ、例示的なシステム２０２とともに採用されてもよいことが認識されるであろう。加えて、当業者であれば、前述の方法論がシステム２０２以外の多くのシステムに関連して実現され得ることを理解するであろう。メモリセル２００は、その中に埋込まれたポリシリコンのアイランド（数値的には指定せず）を有する二酸化シリコン層２０４を備える。Ｐ型基板２０６は埋込まれたＮ＋ソース２０８およびＮ＋ドレイン２１０領域を有する。二酸化シリコン２０４は、二酸化シリコンの２つの層２１２および２１４の間に挟まれている。また、これに代えて、層２０４は窒化シリコンまたは他の形態の電荷トラッピング層を備えていてもよい。
【００５０】
酸化物層２１２の上に横たわるのは、ポリシリコンゲート２１６である。このゲート２１６はＮ型不純物（たとえばリン）でドープされている。メモリセル２００は２つのデータビットを記憶可能であり、右のビットは破線の円２２０によって表わされ、左のビットは破線の円２２２によって表わされている。デュアルビットメモリセル２００は一般に対称形であり、このため、ドレイン２１０とソース２０８とは交換可能である。このため、右のビット２２０に対して、左接合部２０８はソース端子として、右接合部２１０はドレイン端子として役割を果たしてもよい。同様に、左のビット２２２に対しては、右接合部２１０はソース端子として、左接合部２０８はドレイン端子として役割を果たしてもよい。
【００５１】
システム２０２は、第１の端子２３２と第２の端子２３４とを有し、第１の端子２３２および第２の端子２３４にそれぞれ接続されたスイッチングデバイス２３６および２３８を介して、ソース２０８、ドレイン２１０およびゲート２１６のうちの２つの間に電圧を選択的に印加するようにされているＤＣ電圧源２３０を含む。さらに、源２３０は、端子２３２および２３４の一方または双方に正または負の電圧を選択的に印加してもよい。スイッチングデバイス２３６および２３８は、制御線２４２および２４４をそれぞれ介して、論理デバイス２４０によって制御される。システム２０２は、第１の端子２５２を有し、第１の端子２５２はソース２０８、ドレイン２１０、およびゲート２１６のうちの１つと端子２５２との選択的接続を提供するスイッチングデバイス２５４に接続されているＤＣ電流センサ２５０をさらに備える。論理デバイス２４０は制御線２５６を介してスイッチングデバイス２５４の位置を制御する。電流センサ２５０は、コモンまたは接地に接続された第２の端子２５８をさらに含む。電流センサ２５０はまた、テスト中のセルに対して「オンチップ」であるセンスアンプ回路（図示せず）も含んでいてもよい。
【００５２】
論理デバイスまたは回路２４０はこうして、源２３０とスイッチングデバイス２３６および２３８とを介してデュアルビットメモリセル２００へ電圧の印加を選択的に提供し、センサ２５０およびスイッチングデバイス２５４を用いて、それに関連する電流を選択的に測定または感知するようになっており、セル２００の一方または双方のビット２２０および２２２を選択的にプログラム、消去、読出、および／または消去検証する。論理回路２４０はまた、テスト中のメモリセルに対して「オンチップ」にあってもよい。さらに、セル２００はＮＯＲタイプの構成において他のそのようなセル（図示せず）と接続されていてもよい（たとえば、そのそれぞれのゲート２１６がそのようなセルの行に関連する共通のワード線によってともに接続されている）。システム２０２はしたがって、個々に電圧を印加するための、および／またはそれに関連する電流を測定するための回路（図示せず）をさらに含んでいてもよい。
【００５３】
動作中、個々のフラッシュセル（たとえばセル２００）は、プログラミング（書込）、読出または消去機能のため、論理デバイス２４０を介して個々にアドレス指定されてもよい。たとえば、ビット２２０は、ソース２０８を接地したままでゲート２１６およびドレイン２１０にプログラミング電圧を印加することによってプログラムされてもよい。ホットエレクトロンが十分に加速されて、ドレイン２１０近傍のトラッピング誘電体層２０４の円形の領域２２０に注入される。セル２００のビット２２０は、ドレイン２１０を接地したままゲート２１６およびソース２０８に電圧を印加することによって反対方向に読出されてもよい。ビット２２２は、ドレイン２１０を接地したままゲート２１６およびソース２０８にプログラミング電圧を印加することによってプログラムされてもよい。ホットエレクトロンがそれにより、ソース２０８近傍のトラッピング誘電体層２０４の円形の領域２２２に注入される。ビット２２２は、ソース２０８を接地したままゲート２１６およびドレイン２１０に電圧を印加することによって反対方向に読出されてもよい。セル２００の双方のビット２２０および２２２は、ビット２２０を消去するにはゲート２１６およびドレイン２１０に、ビット２２２を消去するにはゲート２１６およびソース２０８に消去電圧またはパルスを印加することによって消去されてもよく、それにより電子は窒化物層２０４の電荷トラッピング領域から除去される。電子は窒化物から底部酸化物層２１４を通り、ビット２２０および２２２についてそれぞれドレイン２１０またはソース２０８へ移動する。
【００５４】
メモリセルビット２２０の消去を検証するため、プログラムされていない、または消去されたセルビットのしきい値電圧よりは大きいものの、プログラムされたビットのしきい値電圧よりも小さい、予め定められた電圧が、ソース２０８とドレイン２１０との間に電圧が印加された状態で、ゲート２１６に印加される。ビット２２０が（たとえばセンサ２５０によって感知されたように）導通する場合、ビット２２０は消去されている。また、これに代えて、セルビット２２０が導通しない（またはほんの少量の漏洩電流がセンサ２５０によって測定される）場合、ビット２２０は正しく消去されていない。ビット２２０を消去するため、ドレイン２１０を浮かせたまま、消去電圧パルスがゲート２１６に印加され、一方、ソース２０８は正の電位に保たれる。システム２０２はこうして、デュアルビットセル２００のビット２２０および２２２の一方または双方の正しい消去を選択的に検証し、これらのビットのうちの１つについて消去検証が不合格である場合にビット２２０および２２２の一方または双方を選択的に消去するようになっている。たとえば、論理デバイス２４０は、デュアルビットセル２００の正しい消去を、図２、３および５Ａ−５Ｄの方法２２、５０および／または１００にそれぞれ従って、その一方または双方のビット２２０および２２２を選択的に検証、再検証、および／または再消去することによって、検証するようになっていてもよい。
【００５５】
この発明を１つ以上の実現化例に関して示し、説明してきたが、この明細書および添付図面を読んで理解すれば、当業者の脳裏に均等な代替および修正が浮かぶのは明らかである。特に上述の構成要素（アセンブリ、デバイス、回路など）によって行なわれるさまざまな機能に関し、そのような構成要素を説明するために用いられる用語（「手段」についての言及を含む）は、特に指示がない限り、この発明のここに示された例示的な実現化例における機能を行なう開示された構造とたとえ構造的には均等でなくても、説明された構成要素の特定された機能を行なう（つまり機能的に均等な）いかなる構成要素にも対応するよう意図されている。加えて、この発明の特定の特徴をいくつかの実現化例のうちの１つのみに関して開示してきたが、そのような特徴を他の実現化例の１つ以上の他の特徴と組合せて、任意な所与のまたは特定の用途に対して所望され有利となるようにしてもよい。さらに、用語「含む」が詳細な説明および特許請求の範囲のどちらにも用いられている範囲において、そのような用語は用語「備える」と同様の態様で包括的であることが意図されている。
【００５６】
【産業上の利用可能性】
この発明の方法は、デュアルビットフラッシュメモリセルの正しい消去を検証するフラッシュメモリデバイス試験の分野において用いられてもよい。
【図面の簡単な説明】
【図１】この発明のさまざまな局面が実現され得る例示的なデュアルビットメモリセルの断面における概略的な側面図である。
【図２】この発明の一局面に従ってメモリセル消去を検証するための例示的な方法を示すフロー図である。
【図３】この発明に従ってメモリセル消去を検証するための別の例示的な方法を示すフロー図である。
【図４】この発明のさまざまな局面が実行され得る例示的な４段階のセクタ消去動作を示すフロー図である。
【図５Ａ】この発明の別の局面に従ってメモリセル消去を検証するための別の例示的な方法を示すフロー図である。
【図５Ｂ】図５Ａの方法をさらに示すフロー図である。
【図５Ｃ】図５Ａ−５Ｂの方法をさらに示すフロー図である。
【図５Ｄ】図５Ａ−５Ｃの方法をさらに示すフロー図である。
【図６】例示的なデュアルビットメモリセルとその消去を検証するためのシステムとの断面における概略的な側面図である。

Claims

デュアルビットメモリセルの消去を検証する方法（２２）であって、
デュアルビットメモリセルの第１のビットが正しく消去されているかどうかの判断（２６、２８）を行なうステップと、
第１のビットが正しく消去されている場合、デュアルビットメモリセルの第２のビットが正しく消去されているかどうかの第１の検証（３０、３２）を行なうステップと、
第１のビットが正しく消去され、かつ第２のビットが第１の検証に従って正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップとを備える、方法。
第１のビットが正しく消去されていない場合、第１のビットを消去する（４０）ステップと、
第１のビットを消去した後で第２のビットが正しく消去されているかどうかの第２の検証（４２、４４）を行なうステップとをさらに備える、請求項１に記載の方法（２２）。
第２のビットが正しく消去されているかどうかの第２の検証（４２、４４）を行なうステップは、
電圧信号をセルに印加するステップと、
セル中の電流を感知するステップと、
感知された電流に従って第２のビットが正しく消去されているかどうかを検証するステップとを備える、請求項２に記載の方法（２２）。
第２のビットが第２の検証（４２、４４）に従って正しく消去されている場合、デュアルビットメモリセルの第１のビットが正しく消去されているかどうかの判断（２６、２８）を繰返すステップと、
第１のビットが正しく消去されている場合、デュアルビットメモリセルの第２のビットが正しく消去されているかどうかの第１の検証（３０、３２）を繰返すステップと、
第１のビットが正しく消去され、かつ第２のビットが繰返された第１の検証に従って正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップとをさらに備える、請求項２に記載の方法（２２）。
第２のビットが第２の検証（４２、４４）に従って正しく消去されていない場合、第２のビットを消去する（４６）ステップと、
デュアルビットメモリセルの第１のビットが正しく消去されているかどうかの判断（２６、２８）を繰返すステップと、
第１のビットが正しく消去されている場合、デュアルビットメモリセルの第２のビットが正しく消去されているかどうかの第１の検証（３０、３２）を繰返すステップと、
第１のビットが正しく消去され、かつ第２のビットが第１の検証に従って正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップとをさらに備える、請求項２に記載の方法（２２）。
繰返された第１の検証（３０、３２）に従って第２のビットが正しく消去されていない場合、再度第２のビットを消去する（４６）ステップと、
デュアルビットメモリセルの第１のビットが正しく消去されているかどうかの判断（２６、２８）を再度繰返すステップと、
第１のビットが正しく消去されている場合、デュアルビットメモリセルの第２のビットが正しく消去されているかどうかの第１の検証（３０、３２）を再度繰返すステップと、
第１のビットが正しく消去され、かつ第２のビットが繰返された第１の検証に従って正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップとをさらに備える、請求項５に記載の方法（２２）。
第２のビットが第１の検証（３０、３２）に従って正しく消去されていない場合、第２のビットを消去する（４６）ステップと、
デュアルビットメモリセルの第１のビットが正しく消去されているかどうかの判断（２６、２８）を繰返すステップと、
第１のビットが正しく消去されている場合、デュアルビットメモリセルの第２のビットが正しく消去されているかどうかの第１の検証（３０、３２）を繰返すステップと、
第１のビットが正しく消去され、かつ第２のビットが繰返された第１の検証に従って正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップとをさらに備える、請求項１に記載の方法（２２）。
第１のビットが正しく消去されていない場合、第１のビットを消去する（４０）ステップと、
第１のビットを消去した後で第２のビットが正しく消去されているかどうかの第２の検証（４２、４４）を行なうステップと、
第２のビットが第２の検証（４２、４４）に従って正しく消去されている場合、デュアルビットメモリセルの第１のビットが正しく消去されているかどうかの判断（２６、２８）を繰返すステップと、
第１のビットが正しく消去されている場合、デュアルビットメモリセルの第２のビットが正しく消去されているかどうかの第１の検証（３０、３２）を繰返すステップと、
第１のビットが正しく消去され、かつ第２のビットが繰返された第１の検証に従って正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップとをさらに備える、請求項７に記載の方法（２２）。
複数のデュアルビットフラッシュメモリセルを消去するための方法（２２）であって、
複数のデュアルビットフラッシュメモリセルを消去するステップと、
複数のデュアルビットフラッシュメモリセルの少なくとも１つにおける第１のビットの正しい消去を検証する（２６、２８）ステップと、
複数デュアルビットフラッシュメモリセルの少なくとも１つの第２におけるビットの正しい消去を検証する（３０、３２）ステップと、
第１のビットが正しく消去され、かつ第２のビットが正しく消去されている場合、複数のデュアルビットメモリセルの少なくとも１つが正しく消去されていると判断するステップとを備える、方法。
第１のビットが正しく消去されていない場合、第１のビットを消去する（４０）ステップと、
第１のビットを消去した後で第２のビットの正しい消去を再検証する（４２、４４）ステップと、
第２のビットが正しく消去されている場合、第２のビットの正しい消去を再検証した後で第１のビットの正しい消去を再検証する（２６、２８）ステップと、
第１のビットが正しく消去されている場合、第１のビットの正しい消去を再検証した後で第２のビットの正しい消去を再度再検証する（３０、３２）ステップと、
第１のビットが正しく消去され、かつ第２のビットが正しく消去されている場合、複数のデュアルビットメモリセルの少なくとも１つが正しく消去されていると判断するステップとをさらに備える、請求項９に記載の方法（２２）。