JP4601250B2 - デュアルビットメモリ消去検証のための方法およびシステム - Google Patents
デュアルビットメモリ消去検証のための方法およびシステム Download PDFInfo
- Publication number
- JP4601250B2 JP4601250B2 JP2002544726A JP2002544726A JP4601250B2 JP 4601250 B2 JP4601250 B2 JP 4601250B2 JP 2002544726 A JP2002544726 A JP 2002544726A JP 2002544726 A JP2002544726 A JP 2002544726A JP 4601250 B2 JP4601250 B2 JP 4601250B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- erased
- cell
- dual
- correctly
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
【技術分野】
この発明は一般にメモリシステムに関し、特に、電子メモリデバイスにおけるビットのセクタの消去を検証するためのシステムおよび方法に関する。
【0002】
【背景技術】
フラッシュメモリは、再書込可能であり、その内容を電力なしで保持できる電子メモリ媒体の一種である。フラッシュメモリデバイスは一般に、書込サイクルが100K〜300Kの寿命範囲を有する。単一のバイトが消去可能なダイナミックランダムアクセスメモリ(DRAM)およびスタティックランダムアクセスメモリ(SRAM)メモリチップとは異なり、フラッシュメモリは通常、一定のマルチビットブロックまたはセクタ単位で消去および書込がされる。適所で消去可能な電気的消去可能読出専用メモリ(EEPROM)チップ技術から進化したため、フラッシュメモリはより費用がかからず、より高密度である。この新しい範疇のEEPROMは、EPROMの密度の利点をEEPROMの電気消去性と組合せる重要な不揮発性メモリとして出現してきた。
【0003】
従来のフラッシュメモリは、シングルビットの情報が各セルに記憶されるセル構造で構成されている。そのようなシングルビットメモリアーキテクチャでは、各セルは通常、基板またはPウェル内のソース、ドレインおよびチャネルと、チャネルの上に横たわるスタック型ゲート構造とを有する金属酸化膜半導体(MOS)トランジスタ構造を含む。スタック型ゲートは、Pウェルの表面上に形成された薄いゲート誘電体層(時折トンネル酸化物として言及される)をさらに含んでいてもよい。スタック型ゲートはまた、トンネル酸化物の上に横たわるポリシリコンフローティングゲートと、フローティングゲートの上に横たわるインターポリ誘電体層とをも含む。インターポリ誘電体層はしばしば、2つの酸化物層が窒化物層を挟んでいる酸化物−窒化物−酸化物(ONO)層などの多層絶縁体である。最後に、ポリシリコンコントロールゲートがインターポリ誘電体層の上に横たわる。
【0004】
コントロールゲートは、そのようなセルの行に関連するワード線に接続され、典型的なNOR構成におけるそのようなセルのセクタを形成する。加えて、セルのドレイン領域は導電性ビット線によってともに接続される。セルのチャネルは、スタック型ゲート構造によってチャネル内に生じた電界に従って、ソースとドレイン間に電流を伝導する。NOR構成では、単一の列内のトランジスタの各ドレイン端子は同じビット線に接続されている。加えて、各フラッシュセルはそのスタック型ゲート端子を異なるワード線に結合させ、一方、アレイ内のすべてのフラッシュセルはそれらのソース端子を共通のソース端子へ結合させている。動作中、個々のフラッシュセルは、それぞれのビット線およびワード線を介して、プログラミング(書込)、読出または消去機能のために周辺デコーダおよび制御回路を用いてアドレス指定される。
【0005】
そのようなシングルビットのスタック型ゲートのフラッシュメモリセルは、比較的高い電圧をコントロールゲートに印加し、ソースを接地へ、ドレインをソースより上の予め定められた電位へ接続することによってプログラムされる。結果として生じるトンネル酸化物の高い電界が、「ファウラー・ノルドハイム」トンネリングと呼ばれる現象をまねく。このプロセス中、コアセルチャネル領域における電子はゲート酸化物を経てフローティングゲートへと通り抜け、フローティングゲートがインターポリ誘電体層およびトンネル酸化物に囲まれているために、フローティングゲートにトラップされる。トラップされた電子の結果、セルのしきい値電圧は増加する。トラップされた電子によってもたらされるセルのしきい値電圧のこの変化(およびそれによるチャネル導電性)により、セルはプログラムされるようになる。
【0006】
典型的なシングルビットのスタック型ゲートのフラッシュメモリセルを消去するため、比較的高い電圧がソースに印加され、コントロールゲートは負の電位に保たれ、一方ドレインは浮くことができる。これらの条件下で、強い電界がフローティングゲートとソース間のトンネル酸化物にわたって生じる。フローティングゲートにトラップされている電子は、ソース領域の上に横たわるフローティングゲートの部分に向かって流れて群がり、トンネル酸化物を通るファウラー・ノルドハイムトンネリングを経て、フローティングゲートからソース領域へ抽出される。電子がフローティングゲートから除去されると、セルは消去される。
【0007】
従来のシングルビットフラッシュメモリデバイスでは、1ブロックまたは1組のそのようなセルにおける各セルが正しく消去されたかどうかを判断するために、消去検証が行なわれる。現在のシングルビット消去検証方法論は、ビットまたはセル消去の検証と、初めの検証で不合格となった個々のセルへの補助消去パルスの印加とを提供する。その後、セルの消去状況が再度検証され、セルまたはビットが首尾よく消去されるまで、またはセルが使用不能と標示されるまで、そのプロセスは続く。
【0008】
近年、単一のメモリセル内に2ビットの情報の記憶を可能とするデュアルビットフラッシュメモリセルが導入されてきた。シングルビットスタック型ゲートアーキテクチャで採用された従来の消去検証方法を、或る状況では、そのようなデュアルビットデバイスに適用してもよい。しかしながら、デュアルビットメモリアーキテクチャにおけるデータビットの正しい消去を確実にし、その構造的特徴を勘案する、新しく改良された消去検証方法およびシステムに対する要望が存在する。
【0009】
【発明の開示】
従来のメモリセル消去検証方式およびシステムの問題および欠点を克服する、または最小限に抑えるシステムおよび方法論が提供される。この発明は、フラッシュメモリなどのメモリデバイスにおける1つ以上のデュアルビットセルの消去を検証するための方法およびシステムを含む。この発明は、デュアルビットセルアーキテクチャに特有のデータ保持および過消去問題を最小限に抑える、効率よく完全な消去検証を可能にする。この発明は、その1ビットのみがデータ記憶用にアクティブに使用されるデュアルビットメモリセルに関連して採用される場合に、著しい利点を提供する。しかしながら、この発明はデュアルビットメモリセルアーキテクチャ一般に関連して有用性を見つけること、および、この発明はそのためどの特定のデュアルビットセル使用実現化例または構成にも限定されないことが認識されるであろう。
【0010】
この発明の一局面によれば、第1のビットと第2のビットとを含むデュアルビットメモリセルの消去を検証する方法が提供される。消去検証方法は、デュアルビットメモリセルの第1のビットが正しく消去されているかどうかの判断を行なうステップと、第1のビットが正しく消去されている場合、デュアルビットメモリセルの第2のビットが正しく消去されているかどうかの第1の検証を行なうステップと、第1のビットが正しく消去され、かつ第2のビットが第1の検証に従って正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップとを備える。
【0011】
この発明の方法に従ってデュアルビットメモリセル構成における双方のビットの正しい消去を検証することは、セルのビットの一方に関連するデータ保持および/またはビット過消去問題が、他方のビットの動作(たとえば正しい消去、読出/書込機能性)に悪影響を及ぼさないということを確実にする。このように、この発明は、シングルビット(たとえばスタック型ゲート)メモリセルタイプの消去において典型的に利用される従来の方法を凌ぐ著しい性能利点を提供する。この方法は、別のデュアルビットメモリセルに対してこの方法を繰返すステップをさらに備えていてもよく、それにより、たとえばチップ消去またはセクタ消去動作に関連してセルごとの消去検証を達成してもよい。ビット消去の検証は、検証されているメモリセルへの電圧の印加とセルにおける電流の測定とを介して行なわれてもよい。
【0012】
上述に加え、この方法はまた、第1のビットが正しく消去されていない場合、第1のビットを消去するステップと、第1のビットを消去した後に第2のビットが正しく消去されているかどうかの第2の検証を行なうステップとをも含んでいてもよく、第1のビットを消去するステップはセルへ電圧を印加するステップを備える。このように、この方法は、(たとえば、この発明に従ったセルごとの消去検証の前の、そのようなメモリセルのブロックまたはセクタに加えられた初めの消去動作を介して)前に正しく消去されなかった個々のセルビットを再消去しようと試みている。このため、セルのビットは、最初のまたは前の試みが不充分であった場合でも、そのようなセルを再消去しようという試みを介して、再度使用可能となり得る。
【0013】
この方法は、いくつかのそのような選択的再消去、および選択的消去再検証を含んでいてもよい。たとえば、この方法は、第2のビットが第2の検証に従って正しく消去されている場合、デュアルビットメモリセルの第1のビットが正しく消去されているかどうかの判断を繰返すステップと、第1のビットが正しく消去されている場合、デュアルビットメモリセルの第2のビットが正しく消去されているかどうかの第1の検証を繰返すステップと、第1のビットが正しく消去され、かつ第2のビットが繰返された第1の検証に従って正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップとを含んでいてもよい。加えて、第2のビットは、第2の消去検証に従って前に正しく消去されていない場合、消去されてもよく、その後、第2のビットが第2の検証に従って正しく消去されている場合、第1のビットが正しく消去されているかどうかの判断が繰返されてもよい。さらに、第1のビットが正しく消去されている場合、第2のビットが正しく消去されているかどうかの第1の検証を次に繰返してもよい。この方法はこうして、ビットの一方または双方の正しい消去の選択的再消去および再検証を、双方のそのようなビットが正しく消去されていると連続して検証されるまで、または最大数のそのような試みがなされたものの無益に終わるまで、進める。
【0014】
この発明の別の局面によれば、複数のデュアルビットフラッシュメモリセルを消去するための方法が提供され、それは、複数のデュアルビットフラッシュメモリセルを消去するステップと、複数のデュアルビットフラッシュメモリセルの少なくとも1つにおける第1のビットの正しい消去を検証するステップと、複数のデュアルビットフラッシュメモリセルの少なくとも1つにおける第2のビットの正しい消去を検証するステップと、第1および第2のビットが正しく消去されている場合、そのセルは正しく消去されていると判断するステップとを含む。この方法は、第1および第2のビットのうちの1つが正しく消去されていない場合に第1および第2のビットの少なくとも1つを選択的に消去するステップだけでなく、第1および第2のビットの少なくとも1つの正しい消去を選択的に再検証するステップも、さらに備えていてもよい。
【0015】
加えて、この方法はまた、第1のビットが正しく消去されていなかった場合、第1のビットを消去するステップと、第1のビットを消去した後に第2のビットの正しい消去を再検証するステップと、第2のビットが正しく消去されている場合、第2のビットの正しい消去を再検証した後で第1のビットの正しい消去を再検証するステップと、第1のビットが正しく消去されている場合、第1のビットの正しい消去を再検証した後で第2のビットの正しい消去を再度再検証するステップと、第1および第2のビットが正しく消去されている場合、複数のデュアルビットメモリセルの少なくとも1つが正しく消去されていると判断するステップとをも含んでいてもよい。
【0016】
この発明のさらに別の局面によれば、デュアルビットメモリセルの消去を検証する方法が提供され、それは、セルの第1のビットおよびセルの第2のビットのうちの1つの正しい消去を選択的に検証するステップと、セルの第1および第2のビットが正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップと、第1および第2のビットのうちの1つが正しく消去されていない場合、セルの第1および第2のビットの少なくとも1つを選択的に消去するステップとを備える。この方法はまた、第1および第2のビットの少なくとも1つを選択的に消去した後で第1および第2のビットのうちの1つの正しい消去を選択的に再検証するステップも備えていてもよい。
【0017】
この発明のさらに別の局面によれば、デュアルビットメモリセルの正しい消去を検証するためのシステムが提供される。このシステムは、セルの第1のビットおよびセルの第2のビットのうちの1つの正しい消去を選択的に検証するための手段と、セルの第1および第2のビットが正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するための手段と、第1および第2のビットのうちの1つが正しく消去されていない場合、セルの第1および第2のビットの少なくとも1つを選択的に消去するための手段とを備える。
【0018】
前述のおよび関連する目的の達成のため、この発明は、以下に十分に説明され、特に特許請求の範囲において指摘される特徴を備える。以下の説明および添付図面は、この発明の或る例示的な局面および実現化例を詳細に述べている。しかしながら、これらは、この発明の原理が採用され得るさまざまな方法のほんの数例を示しているだけである。この発明の他の目的、利点および新規の特徴は、この発明の以下の詳細な説明を図面とともに考察することから明らかとなるであろう。
【0019】
【発明を実施するための形態】
以下は、添付図面とともになされたこの発明の詳細な説明であり、同じ参照符号は全体を通して同じ要素に言及する。この発明は、1つ以上のデュアルビットメモリセルの正しい消去を検証するための方法論およびシステムを提供しており、フラッシュメモリデバイスにおけるチップ消去またはセクタ消去動作とともに用いられてもよい。たとえば、フラッシュメモリデバイスにおけるそのような各セルに消去パルスを印加するために、セクタ消去またはプリプログラミング動作を行なってもよい。その後、デバイスのどのセルが正しく消去されたかを検証するためにこの発明を採用してもよい。
【0020】
加えて、この発明は、プリプログラミング動作で正しく消去されなかったセルを(たとえばデュアルビットメモリセルの一方または双方の個々のビットに消去電圧パルスを選択的に印加することを介して)再消去しようとする。この発明はまた、デュアルビットセルの一方または双方のビットの正しい消去の選択的な再検証も提供する。この発明を、各セルの1ビットのみがデータ記憶用に用いられるデュアルビットメモリセルアーキテクチャに関連して以下に例示し、説明するが、この発明が他の種類のアーキテクチャおよび他のデュアルビットアーキテクチャ使用方式に適用可能であることが理解されるであろう。
【0021】
ここで図面を参照すると、図1は、この発明のさまざまな局面の1つ以上が実施され得る例示的なデュアルビットメモリセル2を示す。メモリセル2は、その中に埋込まれたポリシリコンのアイランド(数値的には指定されず)を有する二酸化シリコン層3を備える。P型基板4は、埋込まれたN+ソース5およびN+ドレイン6領域を有する。二酸化シリコン3は、二酸化シリコンの2つの層7および8の間に挟まれている。また、これに代えて、層3は窒化シリコンまたは他の形態の電荷トラッピング層を備えていてもよい。
【0022】
酸化物層7の上に横たわるのはポリシリコンゲート9である。このゲート9はN型不純物(たとえばリン)でドープされている。メモリセル2は2つのデータビットを記憶可能であり、左のビットは破線の円Aによって表わされ、右のビットは破線の円Bによって表わされている。デュアルビットメモリセル2は一般に対称形であり、このため、ドレイン6とソース5とは交換可能である。このため、右のビットBに対し、左接合部5はソース端子として、右接合部6はドレイン端子として役割を果たしてもよい。同様に、左のビットAに対し、右接合部6はソース端子として、左接合部5はドレイン端子として役割を果たしてもよい。
【0023】
デュアルビットメモリセルアーキテクチャのさまざまな実現化例は、この発明の1つ以上の局面に従って検証され得る。特に、この発明は、デュアルビットセルの双方のビット(たとえばセル2のビットAおよびB)がデータまたは情報記憶用に用いられているメモリデバイスに、および、デュアルビットセルの1ビットのみ(たとえばセル2のビットA)がそのように用いられているメモリデバイスに適用可能である。この発明の発明者たちは、そのようなセルの一方のビット(たとえばセル2のビットB)がデータ記憶用に用いられていない場合でも、データ記憶ビット(たとえばビットA)のプログラミングおよび/または消去が、さまざまな物理的現象を未使用のビット(たとえばビットB)に引起こす場合があるということを発見した。
【0024】
たとえば、セル2のビットAの度重なるプログラミングは、ビットBにおいてデータ保持を引起す場合があり、逆もまた同様である。また、ビットAへの消去電圧パルスの度重なる印加は、ビットBの過消去を引起す場合がある。未使用のビットBにおけるこれらの現象は次に、データ記憶用に用いられるビットの動作(たとえばビットAを有効に読出、書込/プログラム、および/または消去する能力)に関して劣化を引起こす場合がある。この発明は、たとえばフラッシュメモリデバイスのブロックまたはセクタ消去動作においてメモリセルの正しい消去をさらに確実にするために、デュアルビットメモリセル技術に関するこれらの問題に、そのようなメモリセルの個々のビットを選択的に検証、消去、および再検証することによって対処する。
【0025】
図2を参照すると、例示的な方法22がメモリ消去用に示されており、それは、1つ以上のデュアルビットフラッシュメモリセル(たとえば図1のセル2)に関連して、たとえばセクタ消去動作の一部として有利に採用されてもよい。たとえば、プリプログラミング動作が一旦行なわれてメモリのセクタのデータビットを(たとえば1の値をそこに書込むことによって)消去すると、方法22はステップ24で始まり、その後ステップ26で、デュアルビットメモリセルの第1の、つまり“A”ビット(たとえばセル2のビットA)が検証される。決定ステップ28で、ビットAが正しく消去されたかどうかについての判断がなされる。図6に関して以下により詳細に示され説明されるように、方法22のステップ26、30および42で行なわれる消去検証動作は、セルへの電圧の印加およびセル内の電流の感知を介して実施されてもよい。たとえば、メモリセル内の正しく消去されたビットがプログラムされたビットのものよりも低いしきい値電圧を有する場合、プログラムされたビットのしきい値電圧と消去されたビットのそれとの間の適切な電圧が、3端子メモリ構造(たとえば図1のデュアルビットメモリセル2)の2つの端子に印加されてもよく、結果として生じる電流を感知してビットが正しく消去されたかどうかを判断してもよい。
【0026】
ステップ28でビットAが正しく消去されていた場合、方法22はステップ30へ進み、そこで検証が行なわれて、デュアルビットアーキテクチャメモリセルの第2のビット“B”の正しい消去が検証される。以下の説明では、デュアルビットメモリセルの1ビットのみ(たとえばビット“A”)がデータ記憶用に用いられている。しかしながら、この方法は双方のビットがデータ記憶用に用いられるデュアルビットメモリセルに関連して有利に採用されてもよいということが理解されるであろう。加えて、そのようなデュアルビットセルの双方のビットの選択的検証は、一方のそのようなビットにおけるデータ保持および過消去状態が他方のそのようなビットの動作に影響を与える可能性を勘案しており、したがって、そのような現象の交差効果を排除または最小化するために、そのようなビットの選択的検証および再消去を提供するということが理解されるであろう。
【0027】
決定ステップ32で第2のビットBも正しく消去されたことがわかった場合、方法はステップ34へ進み、そこで(たとえば多数セルメモリブロックまたはセクタにおける)まだ他にあるセルを検証する必要があるかどうかが判断される。たとえば、この方法はNOR構成において接続されている或る数(たとえば8または16)のセルの消去を検証するために選択的に採用されてもよいが、任意の数のそのようなセルがこの発明に従って連続して検証され得る他の実現化例も可能である。
【0028】
決定ステップ34で検証されるべき他のセルがある場合、方法はステップ36へ進み、そこでセルカウンタ(図示せず)がステップ26に戻る前にインクリメントされてもよい。そうでない場合(たとえばそのようなセルすべてが検証されていた場合)、方法はステップ38で終了する。この点で、方法22は、デュアルビットメモリセルの一方のビットのデータ保持および/または過消去の、他方のそのようなビットに対する有害な交差効果に対し、ステップ36で次のセルへ移る前に、またはステップ38でプロセスを終了する前に、各セルの双方のビットの正しい消去を検証することによって確実に対抗することに気付くであろう。
【0029】
再度ステップ28を参照すると、セルのビットAが(たとえばステップ26でのビットAの検証を介して判断されたように)正しく消去されていなかった場合、方法22はステップ40へ進み、そこでビットAは消去される(たとえば以下により詳細に示され説明されるような、セルの2つの端子への消去パルスの印加を介して)。この点で、ビットAの正しい消去が再度検証され得る。しかしながら、この発明の発明者たちは、ビットAの潜在的な度重なる消去および検証から有害な結果がもたらされる場合があるということを発見している。たとえば、ビットAへの度重なる消去パルスの印加はビットBの過消去を引起す場合がある。ビットBにおけるそのような過消去状態に確実に対抗するため、方法22は、ステップ42でのビットAへの消去パルスの印加に続き、ステップ42でビットBの正しい消去を検証する。
【0030】
このように、ビットBは、ビットAへの消去パルスの各印加の後にそれ自体が検証されることなく、ビットAへの度重なる消去パルス(およびビットBへのその残留効果)に影響されないであろう。したがって、ステップ44で、ビットB(たとえばデュアルビットメモリセルの第2のビット)が正しく消去されたかどうかについて決定がなされる。そうである場合、方法22は、上述のようなビットAの正しい消去の再検証のために、ステップ26へ戻る。その他の場合(ビットBが正しく消去されていない場合)、方法22はステップ46へ進み、そこでビットBは再度(たとえばセルへの消去パルスの印加を介して)消去されてから、ステップ26へ戻る。この点に関し、ステップ46でのビットBへの消去パルスの印加に続き、ビットAがその直後にステップ26で検証されることに気付くであろう。この方法論はこうして、ビットBへの消去パルスの各印加の後にビットAが検証されることなく、ビットBへの消去パルスの度重なる印加(およびビットAへのその残留効果)を防止する。方法22はそれにより、消去検証中に起こるビットAおよびBの過消去の可能性を低減させる。
【0031】
方法22にさらに従って、ステップ32で(たとえば、ビットAが正しく消去されているというステップ28での判断に続いてステップ30で検証されるように)ビットBが正しく消去されていなかったと判断された場合、ステップ46でビットBは消去され、その後、方法22はステップ26へ戻る。こうして、方法22は、デュアルビットメモリセルの一方または双方のビット(たとえばビット“A”およびビット“B”)を選択的に検証、再検証、消去、および再消去して、ステップ38で終了する前に、またはステップ36で別のそのようなセルへ進む前に(たとえばステップ32で)双方のビットが正しく消去されていることを確実にする。
【0032】
この点に関し、方法22は、数々の不成功に終わった消去/検証の試みの後でセルが使用不能(たとえば正しく消去できない)であると判断し得る内部カウンタまたは他のステップを含んでいてもよく、それによりセル(またはたとえばバイトまたはワードなどの数々の関連するセル)が不良と標示されてもよく、またはその部分自体が不良のセクタ消去動作の一部として異常停止してもよい。さらにこの点に関し、方法22が(たとえば実装の前または後、しかしながら顧客への出荷の前の)製造プロセスで採用されている場合、セルまたは数々のセルを不良と標示するため、および、代替的なまたは冗長の記憶セルを交換品として提供するために冗長性を採用してもよく、それにより受容可能な製造歩留まりが達成されてもよい。方法22はまた、エンドユーザによって起動されるセクタまたはチップ消去動作に関連しても採用されてもよく、セルの不良は、結果としてのメモリデバイス異常停止を介してユーザに示されてもよい。
【0033】
図3を参照すると、別の例示的な方法50が、この発明の別の局面に従って正しいメモリ消去を検証するために示されている。ステップ52に始まり、デュアルビットメモリセルの第1および第2のビットの正しい消去が検証される。決定ステップ54で双方のビット(たとえばビット“A”およびビット“B”)が正しく消去されている場合、方法はステップ56で(たとえば1つのセルに対して)終了する。この点で、方法50は、ステップ56を介する方法50からの退出後に別のメモリセルが検証され得る多数セル消去検証手順または方法に含まれ得ることが理解されるであろう。
【0034】
ステップ54でデュアルビットセルの一方または双方のビットが正しく消去されていない場合、決定ステップ58で第1のビットが正しく消去されているかどうかの判断がなされる。そうである場合、方法はステップ60へ進み、そこで第2のビットが消去され(たとえば、第1のビットは正しく消去されているため、第2のビットは消去されていないに違いない)、それから方法50はステップ52へ戻り、そこで双方のビットの消去が再検証される。しかしながら、ステップ58で第1のビットが正しく消去されていない場合、第1のビットは次にステップ62で消去され、その後、方法50はステップ52へ戻る。方法50はこうしてデュアルビットメモリセルの一方または双方のビットの選択的な消去および検証を提供し、それによりその正しい消去が確実となる。このように、デュアルビットメモリセルの2つのビット間の交差効果(たとえば過消去および/またはデータ保持)は、たとえばその中の双方のビットが正しく消去されるまでセルが消去検証を通らないことを確実にすることによって、勘案され、最小限に抑えられ得る。
【0035】
図4を参照すると、例示的な4段階のセクタまたはブロック消去動作70が、ステップ72に始まって示されている。ステップ74での第1のプリプログラミング段階では、アレイまたはメモリセクタの各ビットがプリプログラミングされる。ステップ76での第2段階では、第1の消去検証動作が行なわれ、メモリセクタの各セルの正しい消去を検証する。その後、ステップ78での第3段階では、ソフトプログラミング動作が行なわれ、セクタ内のセルの過消去に確実に対抗する。ステップ80での第4段階では、メモリセクタの各セルに対して第2の消去検証が行なわれ、ステップ78での第3段階でのソフトプログラミングパルスの印加の起こり得る有害な効果に確実に対抗する。
【0036】
図5A−5Dを参照すると、メモリ消去の別の例示的な方法100が示されており、それは多段階アレイまたはセクタ消去動作(たとえば図4の動作70)の一部として実施されてもよい。方法100の詳細を、その消去段階(たとえば図4の動作70のステップ76での段階2、および/またはステップ80での段階4)に関してここに説明するが、プリプログラミングおよびソフトプログラミング段階(たとえば動作70のステップ74および78)の詳細は、簡潔にするために省略する。
【0037】
方法100はステップ102で始まり、その後、ステップ104でパルスカウンタがリセットされる。パルスカウンタは消去される各セクタについてリセットされ、例示的な方法100では、消去パルスがセルに印加され、その後セルが使用不能として処理され得る回数(たとえば6000)を制限するために用いられる。決定ステップ106でドゥーセクタフラグDOSECTがテストされ、セットされている(真である)場合、以下により詳細に説明されるように、メモリデバイスのラッチされたセクタが消去され検証される。初めに、消去されるべき任意なセクタがラッチされてもよく、DOSECTフラグがセットされるようにする。ステップ108で任意の消去フラグAERSがテストされ、それは、チップ消去またはセクタ消去動作が行なわれることになっている場合真であり、バイトプログラミング動作が行なわれることになっている場合偽である。AERSが偽である場合、方法100はステップ110で終了する。
【0038】
AERSが真である場合、ステップ112でセクタアドレスカウンタがインクリメントされ、それは次に決定ステップ114で最大セクタアドレスと比較される。消去されるべき指定されたセクタは、方法100の第1の段階でプリプログラミングされるが、その詳細な説明は簡潔のため省略する。プリプログラミングは図5A−5Dに示されるような方法100のさまざまなステップを通って進み、その後、ステップ114で最大セクタアドレスが到達される。プリプログラミングがこうして完了したため、方法100は、決定ステップ116に進み、そこでfirst_VERIFY(第1の検証)フラグがテストされる。first_VERIFYフラグは、プリプログラミング段階中は初め偽(論理0)であり、その完了次第ステップ118でセットされ、その後、方法100はステップ102へ戻る。ステップ114で最大セクタアドレスが到達されていなかった場合、ステップ119でsecond_VERIFY(第2の検証)フラグが0にセットされる。
【0039】
一旦第2段階に入ると(first_VERIFY=1)、ステップ104でパルスカウンタが再度リセットされ、ステップ106でDOSECTフラグがテストされる。真である(少なくとも1つのメモリセクタの消去が検証されることになっている)場合、方法100は図5Cのステップ120へ進み、そこで消去検証パルスまたは電圧がメモリセルに印加される。検証パルスはウェイトステップ122を介して最小時間の間印加され、その後、ステップ124でセルビットの正しい消去がテストされる。たとえば、ビットの消去は、以下により詳細に説明されるように、ステップ120および122でのメモリセルへの電圧の印加によって、ステップ124で電流が感知される状態でテストされてもよい。
【0040】
ステップ126でMATCH(整合)が真である(セルビットが正しく消去されていた)場合、ステップ128でAERSがテストされ、偽である(たとえばバイトプログラミング動作が行なわれている)場合、方法は図5Aのステップ110で終了する。AERSが真である(たとえばセクタ消去またはチップ消去がイネーブルになっている)場合、ステップ130でfirst_VERIFYフラグがテストされ(それは第1の消去検証段階について真である)、方法は図5Bのステップ132へ進む。ステップ132でSIDE_B(側B)フラグがテストされ、それは初め偽(論理0)であり、デュアルビットメモリセルの側“A”(たとえば図1のセル2のビットA)が検証されていることを示す。この点で、図5Cの決定ステップ130でfirst_VERIFYフラグが偽である場合(たとえばプリプログラミング中)、方法はステップ132へ進まない。むしろ、ステップ133でバイトアドレスがインクリメントされてパルスカウンタがリセットされ、その後、以下により詳細に説明するように、決定ステップ174は最大コラムアドレスが到達されたかどうかをテストする。
【0041】
図5Bのステップ132を再度参照すると、SIDE_Bフラグが偽である場合、方法100は図5Bのステップ134へ進み、そこでINCA0動作が行なわれ(それによりフラグがインクリメントされ、それは側“A”または側“B”のどちらが動作されているかを示す)、デュアルビットセルの“B”側へ検証を変更する。加えて、ステップ134ではパルスカウンタがリセットされ、その後、ステップ136でフラグSIDE_Bは1にセットされ、フラグPASS_ONCE(1回パス)は1にセットされる。PASS_ONCEフラグは、セルの“A”側が正しく消去されていると検証された場合に1にセットされ、セルの“A”または“B”側のうちの1つに消去パルスが印加される場合はいつでも0にリセットされる。
【0042】
図5Cのステップ120に進み、方法100は、デュアルビットメモリセルの“B”側に関して、上述のようにステップ120、122、124および126を通って再度進む。“B”側が正しく消去されている(ステップ126でMATCH=真である)場合、方法100はステップ128および130を介して図5Bのステップ132へ戻り、そこでSIDE_Bフラグが真(ステップ136で前にセットされているため論理1)であることが判断される。ステップ140で、フラグinto_SFPGM(第3のソフトプログラミング段階に入ることを示すために用いられる)がテストされ、偽であることがわかり、それによりステップ142でPASS_ONCEフラグがテストされる。これは前にステップ136でセットされていたため、方法はステップ144へ進み、そこでINCA0動作が行なわれ(側“A”が目下動作されていることを示す)、パルスカウンタは再度リセットされる。
【0043】
こうして、デュアルビットメモリセルの“A”側および“B”側のビット双方が正しく消去されたと連続して検証される場合、方法100はステップ146でバイトアドレスカウンタをインクリメントし(INCBA動作)、SIDE_Bフラグを0に等しくセットする。このように、セルの双方のビットが正しく消去されているときのみ、セルの消去は正しいと考えられ、このため、デュアルビットセルの一方のビットに関する過消去および/またはデータ保持がセルの他方のビットの動作に有害な影響を及ぼす場合があるという可能性を勘案し、次のアドレスに進む前に双方のビットの正しい消去を連続して確実にする。側“B”のみが消去されたと正しく検証された場合、決定ステップ142でフラグPASS_ONCEは偽(論理0)となり、その後、方法100はステップ148へ進み、そこでフラグSIDE_Bは0にセットされ、INCA0動作が行なわれ、こうしてデュアルビットメモリセルの他方(たとえば“A”)の側へスイッチバックする。
【0044】
図5Cのステップ126を再度参照すると、ステップ126でデュアルビットメモリセルの一方の側またはビットが消去検証で不合格となった場合、ステップ150でMaxPCフラグがテストされ、パルスカウンタが最大値に到達したかどうかを判断する。たとえば、方法100が消去パルスをセルまたはその中のビットに印加した場合、パルスカウンタが採用されて、方法が検証で不合格となったセルを再消去しようとしてそのようなパルスを或る特定の数のみ(たとえば6000)印加することを確実にし、それからセルは使用不能であると判断され、ステップ152で動作は異常停止する(またはたとえば使用不能なセルの存在をその他の方法で示す)。そのような最大値が到達されていなかったと仮定すると、ステップ154でPASS_ONCEフラグが0にセットされ、決定ステップ156は、first_VERIFYが真であるかどうかを判断する(方法100が目下第1の検証段階にあり、プリプログラミング段階が前に完了していることを示す)。そうである場合、ステップ158でinto_SFPGMフラグがテストされる。第1の消去検証段階にある間、このフラグは偽(論理0)であり、方法100はステップ160へ進み、そこでneed_reverify(再検証必要)フラグがセットされ、セルビットが再検証されるべきであることを示す。
【0045】
次に図5Cのステップ164および166へ進み、或る持続時間の消去パルスがセルの側またはビットに関してセルに印加され、その後、ステップ168でneed_reverifyフラグがテストされる。偽である(たとえば、動作がプリプログラミング段階またはソフトプログラミング段階のいずれかであることを示す)場合、方法100はステップ120へ再度戻り、そこで適切なプリプログラミングまたはソフトプログラミング検証が、上述のようにステップ120、122、124および126を介して行なわれる。その他の場合(たとえばneed_reverifyが真である場合)、方法100は図5Aのステップ170へ進み、そこでneed_reverifyフラグは0にリセットされる。その後、ステップ172で、パルスカウンタがリセットされ、INCA0動作が行なわれて、メモリセルの他方の側に焦点を当てる。このように、セルの一方の側が(たとえばステップ120−126で)消去検証で不合格となった場合、(たとえばステップ164および166で)消去パルスがそれに印加される。方法100は次にステップ102へ戻り、セルの双方の側またはビットが正しく検証されるまで、または、ビットの一方または双方を正しく消去しようとして最大数のパルスが印加され、方法がステップ152で異常停止するまで、プロセスが繰返される。
【0046】
図5Bに戻ると、ステップ142でPASS_ONCEフラグが真である(たとえば、“A”および“B”側のビット双方が連続して首尾よく検証されたことを示す)場合、ステップ144でINCA0動作が行なわれ(たとえば“A”側に向け直すため)、パルスカウンタがリセットされ、その後、ステップ146でバイトアドレスがインクリメントされ、SIDE_Bフラグが0にセットされる。それから、方法100は図5Cのステップ174へ進み、そこで、最大コラムアドレス(たとえばワード線の端)が到達されたかどうかが判断される。到達されていない場合、ワードの残りの列が上述のように検証される。到達されていた場合、図5Dの決定ステップ180は、最大バイトアドレス(たとえば現在のセクタの最後のバイト)が完了されたかどうかを判断する。完了されていない場合、セクタの残りのバイトが上述のように検証される。
【0047】
ステップ182ですべてのセクタバイトが第2段階(たとえば第1の消去検証段階)で検証されており、ステップ184でsecond_VERIFYフラグが偽である場合、決定ステップ186はinto_SFPGMフラグをテストする。この点で、第1の消去検証段階は完了しており、方法は進んで、ステップ188でinto_SFPGMフラグをセットし、それによりソフトプログラミング段階が実施されるが、その詳細な説明は簡潔のため省略する。これに関し、ソフトプログラミング段階はセルビットのしきい値電圧を有利に検証し、選択的に調節して、第1の消去検証段階中の(たとえばステップ164および166での)消去パルスの印加によって引起こされたかもしれないその起こり得る過消去に確実に対抗することに気付くであろう。加えて、プリプログラミング段階中、first_VERIFYフラグは偽であること、このため、図5Cの決定ステップ130はしたがって方法100を図5Bのステップ132へというよりもむしろステップ133へ移送し、それによりプリプログラミング段階はセルの側またはビット間の交替を含まず、消去検証段階も同様であることが理解されるであろう。この点に関し、first_VERIFYフラグがソフトプログラミング段階中にセットされ、それによりセルのビットまたは側間の交替が達成されることにさらに気付くであろう。
【0048】
ソフトプログラミング段階が一旦完了されると、決定ステップ186でinto_SFPGMフラグは真であることがわかり、それによりステップ190でsecond_VERIFYフラグは1にセットされ(たとえば動作段階4の第2の消去検証が次に行なわれることになっていることを示す)、ステップ192でinto_SFPGMフラグは0にリセットされる(たとえばソフトプログラミングが完了したことを示す)。それから、方法100は上述のステップを介して、指定されたセクタセルの正しい消去を再度検証する。この点で、(たとえばフラグsecond_VERIFYが真である)第2の検証合格を採用して、ソフトプログラミング段階中に印加されたどのソフトプログラミングパルスもセルビットを偶発的に消去検証で不合格としなかったことを確実にしてもよいことに気付くであろう。実際には、第2の消去検証段階は、検証不合格がほとんどまたは全くない状態で進み、検証ステップ120−126に従って、或るビットを必要が生じるのに応じて選択的に再消去する。
【0049】
図6を参照すると、この発明の別の局面に従って、例示的なデュアルビットメモリセル200の断面が、その消去を検証するためのシステム202とともに示されている。上述の図2、3および5A−5Dの方法22、50および/または100はそれぞれ、例示的なシステム202とともに採用されてもよいことが認識されるであろう。加えて、当業者であれば、前述の方法論がシステム202以外の多くのシステムに関連して実現され得ることを理解するであろう。メモリセル200は、その中に埋込まれたポリシリコンのアイランド(数値的には指定せず)を有する二酸化シリコン層204を備える。P型基板206は埋込まれたN+ソース208およびN+ドレイン210領域を有する。二酸化シリコン204は、二酸化シリコンの2つの層212および214の間に挟まれている。また、これに代えて、層204は窒化シリコンまたは他の形態の電荷トラッピング層を備えていてもよい。
【0050】
酸化物層212の上に横たわるのは、ポリシリコンゲート216である。このゲート216はN型不純物(たとえばリン)でドープされている。メモリセル200は2つのデータビットを記憶可能であり、右のビットは破線の円220によって表わされ、左のビットは破線の円222によって表わされている。デュアルビットメモリセル200は一般に対称形であり、このため、ドレイン210とソース208とは交換可能である。このため、右のビット220に対して、左接合部208はソース端子として、右接合部210はドレイン端子として役割を果たしてもよい。同様に、左のビット222に対しては、右接合部210はソース端子として、左接合部208はドレイン端子として役割を果たしてもよい。
【0051】
システム202は、第1の端子232と第2の端子234とを有し、第1の端子232および第2の端子234にそれぞれ接続されたスイッチングデバイス236および238を介して、ソース208、ドレイン210およびゲート216のうちの2つの間に電圧を選択的に印加するようにされているDC電圧源230を含む。さらに、源230は、端子232および234の一方または双方に正または負の電圧を選択的に印加してもよい。スイッチングデバイス236および238は、制御線242および244をそれぞれ介して、論理デバイス240によって制御される。システム202は、第1の端子252を有し、第1の端子252はソース208、ドレイン210、およびゲート216のうちの1つと端子252との選択的接続を提供するスイッチングデバイス254に接続されているDC電流センサ250をさらに備える。論理デバイス240は制御線256を介してスイッチングデバイス254の位置を制御する。電流センサ250は、コモンまたは接地に接続された第2の端子258をさらに含む。電流センサ250はまた、テスト中のセルに対して「オンチップ」であるセンスアンプ回路(図示せず)も含んでいてもよい。
【0052】
論理デバイスまたは回路240はこうして、源230とスイッチングデバイス236および238とを介してデュアルビットメモリセル200へ電圧の印加を選択的に提供し、センサ250およびスイッチングデバイス254を用いて、それに関連する電流を選択的に測定または感知するようになっており、セル200の一方または双方のビット220および222を選択的にプログラム、消去、読出、および/または消去検証する。論理回路240はまた、テスト中のメモリセルに対して「オンチップ」にあってもよい。さらに、セル200はNORタイプの構成において他のそのようなセル(図示せず)と接続されていてもよい(たとえば、そのそれぞれのゲート216がそのようなセルの行に関連する共通のワード線によってともに接続されている)。システム202はしたがって、個々に電圧を印加するための、および/またはそれに関連する電流を測定するための回路(図示せず)をさらに含んでいてもよい。
【0053】
動作中、個々のフラッシュセル(たとえばセル200)は、プログラミング(書込)、読出または消去機能のため、論理デバイス240を介して個々にアドレス指定されてもよい。たとえば、ビット220は、ソース208を接地したままでゲート216およびドレイン210にプログラミング電圧を印加することによってプログラムされてもよい。ホットエレクトロンが十分に加速されて、ドレイン210近傍のトラッピング誘電体層204の円形の領域220に注入される。セル200のビット220は、ドレイン210を接地したままゲート216およびソース208に電圧を印加することによって反対方向に読出されてもよい。ビット222は、ドレイン210を接地したままゲート216およびソース208にプログラミング電圧を印加することによってプログラムされてもよい。ホットエレクトロンがそれにより、ソース208近傍のトラッピング誘電体層204の円形の領域222に注入される。ビット222は、ソース208を接地したままゲート216およびドレイン210に電圧を印加することによって反対方向に読出されてもよい。セル200の双方のビット220および222は、ビット220を消去するにはゲート216およびドレイン210に、ビット222を消去するにはゲート216およびソース208に消去電圧またはパルスを印加することによって消去されてもよく、それにより電子は窒化物層204の電荷トラッピング領域から除去される。電子は窒化物から底部酸化物層214を通り、ビット220および222についてそれぞれドレイン210またはソース208へ移動する。
【0054】
メモリセルビット220の消去を検証するため、プログラムされていない、または消去されたセルビットのしきい値電圧よりは大きいものの、プログラムされたビットのしきい値電圧よりも小さい、予め定められた電圧が、ソース208とドレイン210との間に電圧が印加された状態で、ゲート216に印加される。ビット220が(たとえばセンサ250によって感知されたように)導通する場合、ビット220は消去されている。また、これに代えて、セルビット220が導通しない(またはほんの少量の漏洩電流がセンサ250によって測定される)場合、ビット220は正しく消去されていない。ビット220を消去するため、ドレイン210を浮かせたまま、消去電圧パルスがゲート216に印加され、一方、ソース208は正の電位に保たれる。システム202はこうして、デュアルビットセル200のビット220および222の一方または双方の正しい消去を選択的に検証し、これらのビットのうちの1つについて消去検証が不合格である場合にビット220および222の一方または双方を選択的に消去するようになっている。たとえば、論理デバイス240は、デュアルビットセル200の正しい消去を、図2、3および5A−5Dの方法22、50および/または100にそれぞれ従って、その一方または双方のビット220および222を選択的に検証、再検証、および/または再消去することによって、検証するようになっていてもよい。
【0055】
この発明を1つ以上の実現化例に関して示し、説明してきたが、この明細書および添付図面を読んで理解すれば、当業者の脳裏に均等な代替および修正が浮かぶのは明らかである。特に上述の構成要素(アセンブリ、デバイス、回路など)によって行なわれるさまざまな機能に関し、そのような構成要素を説明するために用いられる用語(「手段」についての言及を含む)は、特に指示がない限り、この発明のここに示された例示的な実現化例における機能を行なう開示された構造とたとえ構造的には均等でなくても、説明された構成要素の特定された機能を行なう(つまり機能的に均等な)いかなる構成要素にも対応するよう意図されている。加えて、この発明の特定の特徴をいくつかの実現化例のうちの1つのみに関して開示してきたが、そのような特徴を他の実現化例の1つ以上の他の特徴と組合せて、任意な所与のまたは特定の用途に対して所望され有利となるようにしてもよい。さらに、用語「含む」が詳細な説明および特許請求の範囲のどちらにも用いられている範囲において、そのような用語は用語「備える」と同様の態様で包括的であることが意図されている。
【0056】
【産業上の利用可能性】
この発明の方法は、デュアルビットフラッシュメモリセルの正しい消去を検証するフラッシュメモリデバイス試験の分野において用いられてもよい。
【図面の簡単な説明】
【図1】 この発明のさまざまな局面が実現され得る例示的なデュアルビットメモリセルの断面における概略的な側面図である。
【図2】 この発明の一局面に従ってメモリセル消去を検証するための例示的な方法を示すフロー図である。
【図3】 この発明に従ってメモリセル消去を検証するための別の例示的な方法を示すフロー図である。
【図4】 この発明のさまざまな局面が実行され得る例示的な4段階のセクタ消去動作を示すフロー図である。
【図5A】 この発明の別の局面に従ってメモリセル消去を検証するための別の例示的な方法を示すフロー図である。
【図5B】 図5Aの方法をさらに示すフロー図である。
【図5C】 図5A−5Bの方法をさらに示すフロー図である。
【図5D】 図5A−5Cの方法をさらに示すフロー図である。
【図6】 例示的なデュアルビットメモリセルとその消去を検証するためのシステムとの断面における概略的な側面図である。
Claims (10)
- デュアルビットメモリセルの消去を検証する方法(22)であって、
デュアルビットメモリセルの第1のビットが正しく消去されているかどうかの判断(26、28)を行なうステップと、
第1のビットが正しく消去されている場合、デュアルビットメモリセルの第2のビットが正しく消去されているかどうかの第1の検証(30、32)を行なうステップと、
第1のビットが正しく消去され、かつ第2のビットが第1の検証に従って正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップとを備える、方法。 - 第1のビットが正しく消去されていない場合、第1のビットを消去する(40)ステップと、
第1のビットを消去した後で第2のビットが正しく消去されているかどうかの第2の検証(42、44)を行なうステップとをさらに備える、請求項1に記載の方法(22)。 - 第2のビットが正しく消去されているかどうかの第2の検証(42、44)を行なうステップは、
電圧信号をセルに印加するステップと、
セル中の電流を感知するステップと、
感知された電流に従って第2のビットが正しく消去されているかどうかを検証するステップとを備える、請求項2に記載の方法(22)。 - 第2のビットが第2の検証(42、44)に従って正しく消去されている場合、デュアルビットメモリセルの第1のビットが正しく消去されているかどうかの判断(26、28)を繰返すステップと、
第1のビットが正しく消去されている場合、デュアルビットメモリセルの第2のビットが正しく消去されているかどうかの第1の検証(30、32)を繰返すステップと、
第1のビットが正しく消去され、かつ第2のビットが繰返された第1の検証に従って正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップとをさらに備える、請求項2に記載の方法(22)。 - 第2のビットが第2の検証(42、44)に従って正しく消去されていない場合、第2のビットを消去する(46)ステップと、
デュアルビットメモリセルの第1のビットが正しく消去されているかどうかの判断(26、28)を繰返すステップと、
第1のビットが正しく消去されている場合、デュアルビットメモリセルの第2のビットが正しく消去されているかどうかの第1の検証(30、32)を繰返すステップと、
第1のビットが正しく消去され、かつ第2のビットが第1の検証に従って正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップとをさらに備える、請求項2に記載の方法(22)。 - 繰返された第1の検証(30、32)に従って第2のビットが正しく消去されていない場合、再度第2のビットを消去する(46)ステップと、
デュアルビットメモリセルの第1のビットが正しく消去されているかどうかの判断(26、28)を再度繰返すステップと、
第1のビットが正しく消去されている場合、デュアルビットメモリセルの第2のビットが正しく消去されているかどうかの第1の検証(30、32)を再度繰返すステップと、
第1のビットが正しく消去され、かつ第2のビットが繰返された第1の検証に従って正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップとをさらに備える、請求項5に記載の方法(22)。 - 第2のビットが第1の検証(30、32)に従って正しく消去されていない場合、第2のビットを消去する(46)ステップと、
デュアルビットメモリセルの第1のビットが正しく消去されているかどうかの判断(26、28)を繰返すステップと、
第1のビットが正しく消去されている場合、デュアルビットメモリセルの第2のビットが正しく消去されているかどうかの第1の検証(30、32)を繰返すステップと、
第1のビットが正しく消去され、かつ第2のビットが繰返された第1の検証に従って正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップとをさらに備える、請求項1に記載の方法(22)。 - 第1のビットが正しく消去されていない場合、第1のビットを消去する(40)ステップと、
第1のビットを消去した後で第2のビットが正しく消去されているかどうかの第2の検証(42、44)を行なうステップと、
第2のビットが第2の検証(42、44)に従って正しく消去されている場合、デュアルビットメモリセルの第1のビットが正しく消去されているかどうかの判断(26、28)を繰返すステップと、
第1のビットが正しく消去されている場合、デュアルビットメモリセルの第2のビットが正しく消去されているかどうかの第1の検証(30、32)を繰返すステップと、
第1のビットが正しく消去され、かつ第2のビットが繰返された第1の検証に従って正しく消去されている場合、デュアルビットメモリセルが正しく消去されていると判断するステップとをさらに備える、請求項7に記載の方法(22)。 - 複数のデュアルビットフラッシュメモリセルを消去するための方法(22)であって、
複数のデュアルビットフラッシュメモリセルを消去するステップと、
複数のデュアルビットフラッシュメモリセルの少なくとも1つにおける第1のビットの正しい消去を検証する(26、28)ステップと、
複数デュアルビットフラッシュメモリセルの少なくとも1つの第2におけるビットの正しい消去を検証する(30、32)ステップと、
第1のビットが正しく消去され、かつ第2のビットが正しく消去されている場合、複数のデュアルビットメモリセルの少なくとも1つが正しく消去されていると判断するステップとを備える、方法。 - 第1のビットが正しく消去されていない場合、第1のビットを消去する(40)ステップと、
第1のビットを消去した後で第2のビットの正しい消去を再検証する(42、44)ステップと、
第2のビットが正しく消去されている場合、第2のビットの正しい消去を再検証した後で第1のビットの正しい消去を再検証する(26、28)ステップと、
第1のビットが正しく消去されている場合、第1のビットの正しい消去を再検証した後で第2のビットの正しい消去を再度再検証する(30、32)ステップと、
第1のビットが正しく消去され、かつ第2のビットが正しく消去されている場合、複数のデュアルビットメモリセルの少なくとも1つが正しく消去されていると判断するステップとをさらに備える、請求項9に記載の方法(22)。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/717,550 US6331951B1 (en) | 2000-11-21 | 2000-11-21 | Method and system for embedded chip erase verification |
PCT/US2001/024828 WO2002043073A1 (en) | 2000-11-21 | 2001-08-07 | Method and system for dual bit memory erase verification |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004515024A JP2004515024A (ja) | 2004-05-20 |
JP4601250B2 true JP4601250B2 (ja) | 2010-12-22 |
Family
ID=24882474
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002544726A Expired - Fee Related JP4601250B2 (ja) | 2000-11-21 | 2001-08-07 | デュアルビットメモリ消去検証のための方法およびシステム |
Country Status (9)
Country | Link |
---|---|
US (1) | US6331951B1 (ja) |
EP (1) | EP1350253B1 (ja) |
JP (1) | JP4601250B2 (ja) |
KR (1) | KR100788491B1 (ja) |
CN (1) | CN1322515C (ja) |
AU (1) | AU2001283185A1 (ja) |
DE (1) | DE60143125D1 (ja) |
TW (1) | TW519652B (ja) |
WO (1) | WO2002043073A1 (ja) |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6788574B1 (en) | 2001-12-06 | 2004-09-07 | Virage Logic Corporation | Electrically-alterable non-volatile memory cell |
US7130213B1 (en) * | 2001-12-06 | 2006-10-31 | Virage Logic Corporation | Methods and apparatuses for a dual-polarity non-volatile memory cell |
US6842375B1 (en) | 2001-12-06 | 2005-01-11 | Virage Logic Corporation | Methods and apparatuses for maintaining information stored in a non-volatile memory cell |
US6992938B1 (en) * | 2001-12-06 | 2006-01-31 | Virage Logic Corporation | Methods and apparatuses for test circuitry for a dual-polarity non-volatile memory cell |
US6639271B1 (en) * | 2001-12-20 | 2003-10-28 | Advanced Micro Devices, Inc. | Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same |
US7001807B1 (en) | 2001-12-20 | 2006-02-21 | Advanced Micro Devices, Inc. | Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same |
US6532175B1 (en) * | 2002-01-16 | 2003-03-11 | Advanced Micro Devices, In. | Method and apparatus for soft program verification in a memory device |
TWI259952B (en) * | 2002-01-31 | 2006-08-11 | Macronix Int Co Ltd | Data erase method of flash memory |
US6639844B1 (en) * | 2002-03-13 | 2003-10-28 | Advanced Micro Devices, Inc. | Overerase correction method |
US6901010B1 (en) * | 2002-04-08 | 2005-05-31 | Advanced Micro Devices, Inc. | Erase method for a dual bit memory cell |
US6700822B1 (en) * | 2002-05-15 | 2004-03-02 | Taiwan Semiconductor Manufacturing Company | Pre-decoder for glitch free word line addressing in a memory device |
JP2003346484A (ja) * | 2002-05-23 | 2003-12-05 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
DE60230129D1 (de) * | 2002-07-10 | 2009-01-15 | St Microelectronics Srl | Zeilenauswahlschaltung für Speicherzellenarray |
JP2004079602A (ja) * | 2002-08-12 | 2004-03-11 | Fujitsu Ltd | トラップ層を有する不揮発性メモリ |
US6735114B1 (en) | 2003-02-04 | 2004-05-11 | Advanced Micro Devices, Inc. | Method of improving dynamic reference tracking for flash memory unit |
US6975541B2 (en) * | 2003-03-24 | 2005-12-13 | Saifun Semiconductors Ltd | Alternating application of pulses on two sides of a cell |
US6956768B2 (en) * | 2003-04-15 | 2005-10-18 | Advanced Micro Devices, Inc. | Method of programming dual cell memory device to store multiple data states per cell |
US6775187B1 (en) | 2003-04-24 | 2004-08-10 | Advanced Micro Devices, Inc. | Method of programming a dual cell memory device |
US6768673B1 (en) | 2003-04-24 | 2004-07-27 | Advanced Micro Devices, Inc. | Method of programming and reading a dual cell memory device |
US6778442B1 (en) | 2003-04-24 | 2004-08-17 | Advanced Micro Devices, Inc. | Method of dual cell memory device operation for improved end-of-life read margin |
US6822909B1 (en) | 2003-04-24 | 2004-11-23 | Advanced Micro Devices, Inc. | Method of controlling program threshold voltage distribution of a dual cell memory device |
WO2005017911A1 (en) * | 2003-08-13 | 2005-02-24 | Koninklijke Philips Electronics N.V. | Improved erase and read schemes for charge trapping non-volatile memories |
US7206224B1 (en) * | 2004-04-16 | 2007-04-17 | Spansion Llc | Methods and systems for high write performance in multi-bit flash memory devices |
US6834012B1 (en) * | 2004-06-08 | 2004-12-21 | Advanced Micro Devices, Inc. | Memory device and methods of using negative gate stress to correct over-erased memory cells |
US6987696B1 (en) * | 2004-07-06 | 2006-01-17 | Advanced Micro Devices, Inc. | Method of improving erase voltage distribution for a flash memory array having dummy wordlines |
US7042766B1 (en) | 2004-07-22 | 2006-05-09 | Spansion, Llc | Method of programming a flash memory device using multilevel charge storage |
US7042767B2 (en) * | 2004-08-02 | 2006-05-09 | Spansion, Llc | Flash memory unit and method of programming a flash memory device |
US7180775B2 (en) * | 2004-08-05 | 2007-02-20 | Msystems Ltd. | Different numbers of bits per cell in non-volatile memory devices |
US7167398B1 (en) * | 2005-02-23 | 2007-01-23 | Spansion L.L.C. | System and method for erasing a memory cell |
US7158416B2 (en) * | 2005-03-15 | 2007-01-02 | Infineon Technologies Flash Gmbh & Co. Kg | Method for operating a flash memory device |
US7113431B1 (en) * | 2005-03-29 | 2006-09-26 | Spansion Llc | Quad bit using hot-hole erase for CBD control |
US8116142B2 (en) | 2005-09-06 | 2012-02-14 | Infineon Technologies Ag | Method and circuit for erasing a non-volatile memory cell |
JP4672024B2 (ja) | 2005-12-15 | 2011-04-20 | スパンション エルエルシー | 不揮発性記憶装置、および不揮発性記憶装置の制御方法 |
US7319615B1 (en) | 2006-08-02 | 2008-01-15 | Spansion Llc | Ramp gate erase for dual bit flash memory |
US7672159B2 (en) * | 2007-01-05 | 2010-03-02 | Macronix International Co., Ltd. | Method of operating multi-level cell |
US7548462B2 (en) * | 2007-06-29 | 2009-06-16 | Macronix International Co., Ltd. | Double programming methods of a multi-level-cell nonvolatile memory |
CN101923900B (zh) * | 2009-06-09 | 2014-06-11 | 北京兆易创新科技股份有限公司 | 一种非易失存储器的擦除方法及装置 |
KR200458048Y1 (ko) * | 2009-09-14 | 2012-01-18 | 배승관 | 와이어 길이가 조절되는 록킹장치 |
CN102890617B (zh) * | 2011-07-18 | 2015-06-10 | 群联电子股份有限公司 | 存储器控制方法、存储器控制器与存储器储存装置 |
KR102569820B1 (ko) * | 2018-10-25 | 2023-08-24 | 에스케이하이닉스 주식회사 | 메모리 컨트롤러 및 그 동작 방법 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US517338A (en) * | 1894-03-27 | Coupling for cable-conveyers | ||
US5163021A (en) * | 1989-04-13 | 1992-11-10 | Sundisk Corporation | Multi-state EEprom read and write circuits and techniques |
US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
KR0172401B1 (ko) * | 1995-12-07 | 1999-03-30 | 김광호 | 다수상태 불휘발성 반도체 메모리 장치 |
EP0904587B1 (en) * | 1996-06-14 | 2003-10-08 | Macronix International Co., Ltd. | Page mode floating gate memory device storing multiple bits per cell |
US5862074A (en) * | 1996-10-04 | 1999-01-19 | Samsung Electronics Co., Ltd. | Integrated circuit memory devices having reconfigurable nonvolatile multi-bit memory cells therein and methods of operating same |
KR100227638B1 (ko) | 1996-11-22 | 1999-11-01 | 김영환 | 플래쉬 메모리 소자의 소거회로 |
JP3409986B2 (ja) * | 1997-01-31 | 2003-05-26 | 株式会社東芝 | 多値メモリ |
US5928370A (en) | 1997-02-05 | 1999-07-27 | Lexar Media, Inc. | Method and apparatus for verifying erasure of memory blocks within a non-volatile memory structure |
US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
KR100257854B1 (ko) | 1997-12-10 | 2000-06-01 | 김영환 | 플래쉬 메모리의 소거 방법 |
JP3672435B2 (ja) * | 1998-04-22 | 2005-07-20 | 富士通株式会社 | 不揮発性メモリ装置 |
KR20000030974A (ko) | 1998-10-29 | 2000-06-05 | 김영환 | 시리얼 플래쉬 메모리의 소거검증장치 및 방법 |
-
2000
- 2000-11-21 US US09/717,550 patent/US6331951B1/en not_active Expired - Lifetime
-
2001
- 2001-08-07 JP JP2002544726A patent/JP4601250B2/ja not_active Expired - Fee Related
- 2001-08-07 KR KR1020037006839A patent/KR100788491B1/ko not_active IP Right Cessation
- 2001-08-07 DE DE60143125T patent/DE60143125D1/de not_active Expired - Lifetime
- 2001-08-07 CN CNB018192920A patent/CN1322515C/zh not_active Expired - Fee Related
- 2001-08-07 EP EP01961964A patent/EP1350253B1/en not_active Expired - Lifetime
- 2001-08-07 WO PCT/US2001/024828 patent/WO2002043073A1/en active Application Filing
- 2001-08-07 AU AU2001283185A patent/AU2001283185A1/en not_active Abandoned
- 2001-11-06 TW TW090127469A patent/TW519652B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
DE60143125D1 (de) | 2010-11-04 |
TW519652B (en) | 2003-02-01 |
AU2001283185A1 (en) | 2002-06-03 |
EP1350253A1 (en) | 2003-10-08 |
KR20030048159A (ko) | 2003-06-18 |
WO2002043073A1 (en) | 2002-05-30 |
CN1478281A (zh) | 2004-02-25 |
KR100788491B1 (ko) | 2007-12-24 |
JP2004515024A (ja) | 2004-05-20 |
US6331951B1 (en) | 2001-12-18 |
EP1350253B1 (en) | 2010-09-22 |
CN1322515C (zh) | 2007-06-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4601250B2 (ja) | デュアルビットメモリ消去検証のための方法およびシステム | |
EP1415302B1 (en) | Soft program and soft program verify of the core cells in flash memory array | |
US6690602B1 (en) | Algorithm dynamic reference programming | |
US6834012B1 (en) | Memory device and methods of using negative gate stress to correct over-erased memory cells | |
US6512701B1 (en) | Erase method for dual bit virtual ground flash | |
US6639844B1 (en) | Overerase correction method | |
US6567303B1 (en) | Charge injection | |
US7319615B1 (en) | Ramp gate erase for dual bit flash memory | |
US20020159293A1 (en) | Higher program vt and faster programming rates based on improved erase methods | |
JP2005526341A (ja) | 相補的な二つのプログラムされたデュアルビット基準セルの電圧の平均化に基づく基準電圧発生システム及び方法 | |
JP2008506217A (ja) | ダミーワード線を備えたフラッシュメモリアレイの消去電圧分布の改良方法 | |
JP4106028B2 (ja) | メモリ装置におけるソフトプログラム検証のための方法および装置 | |
JP4252464B2 (ja) | 動的ページプログラムのためのリフレッシュ方法 | |
US6901010B1 (en) | Erase method for a dual bit memory cell | |
US6934190B1 (en) | Ramp source hot-hole programming for trap based non-volatile memory devices | |
JP2005516330A (ja) | 電荷注入 | |
KR100606531B1 (ko) | 플래쉬 메모리 소자의 구동 방법 | |
JP2000174146A (ja) | 不揮発性半導体メモリの書換ストレス試験方法 | |
JPH11273389A (ja) | 非揮発性半導体メモリ装置の冗長メモリセルの過消去保護方法 | |
JPH10275488A (ja) | 不揮発性記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071015 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20071115 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20071115 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100430 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100518 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100713 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100907 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100928 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131008 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131008 Year of fee payment: 3 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |