CN102890617B - 存储器控制方法、存储器控制器与存储器储存装置 - Google Patents

Abstract

本发明提供一种存储器控制方法、存储器控制器与存储器储存装置。本方法包括识别存储器储存装置与主机***之间的传输模式是属于第一或第二传输模式，并且将存储器储存装置的存储器芯片分组为多个存储器芯片组。本方法也包括，当传输模式是属于第一传输模式时，使用第一抹除模式来抹除储存于存储器芯片中的数据；以及当传输模式是属于第二传输模式时，使用第二抹除模式来抹除储存于此些存储器芯片中的数据，其中在第一抹除模式中至少部分存储器芯片组会同时被使能并且在第二抹除模式中任两个存储器芯片组不会同时被使能。

Description

存储器控制方法、存储器控制器与存储器储存装置

技术领域

本发明涉及一种用于可复写式非易失性存储器模组的存储器控制方法及实作此方法的存储器控制器与存储器储存装置。

背景技术

数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非易失性存储器(rewritablenon-volatile memory)具有数据非易失性、省电、体积小与无机械结构等的特性，适合可携式应用，最适合使用于这类可携式由电池供电的产品上。随身碟就是一种以可复写式非易失性存储器作为储存媒体的储存装置。由于可复写式非易失性存储器体积小容量大，所以已广泛用于个人重要数据的储存。因此，近年可复写式非易失性存储器产业成为电子产业中相当热门的一环。

存储器储存装置中的存储器芯片具有多个实体区块(physicalblock)，且每一实体区块具有多个实体页面(physical page)，其中在实体区块中写入数据时必须依据实体页面的顺序依序地写入数据。一般来说，写入数据至实体页面的程序可区分为指令与数据传输(transfer)以及数据编程(program)两个部分。具体来说，当欲在存储器芯片的实体页面中储存数据时，存储器储存装置的控制电路首先会将指令与数据传输至存储器芯片内的缓冲区中。之后，存储器芯片会将缓冲区内的数据编程(即，写入)至页面中。在存储器储存装置的控制电路传输数据至存储器芯片的期间，存储器芯片是处于一传输状态。并且，当数据被编程至实体页面的期间，存储器芯片是处于一忙碌(busy)状态。

为了提升存储器储存装置的写入速度，存储器储存装置会配置多个存储器芯片并且以交错方式或平行方式来写入数据。例如，以配置有经由一条数据输入输出总线与控制电路耦接的第一与第二存储器芯片的存储器储存装置为例，当主机***欲在存储器储存装置中储存多笔页数据(即，数据长度为大于1个页面的数据)时，控制电路可将其中一个页数据传输至第一存储器芯片。之后，在第一存储器芯片处于忙碌状态期间，控制电路可将另一个页数据传输至第二存储器芯片。接着，在第二存储器芯片处于忙碌状态时，控制电路可将另一个页数据传输至第一存储器芯片，由此交错地将欲写入的页数据传输至第一存储器芯片与第二存储器芯片，以缩短写入数据的时间。

特别是，当存储器芯片处于传输状态或忙碌状态时，存储器芯片会需要电源以执行传输或编程。然而，对于使用数据传输接口所提供的电力作为主要电源的记忆卡或随身碟来说，当多颗存储器芯片一起使能(即，处于忙碌状态或传输状态)时，数据传输接口所提供的电力可能会不足而造成写入失败。

类似地，抹除实体页区块内的数据的程序亦可区分为指令传输以及数据抹除两个部分。然而，存储器芯片执行数据抹除所需的电力远大于执行数据写入所需的电力。因此，发展一种存储器控制方法，以致于在使用交错方式或平行方式来写入数据下，能够避免当执行抹除指令时因电力不足所造成的不稳定，是有其必要。

发明内容

本发明提供一种存储器控制方法、存储器控制器与存储器储存装置，其能够在兼顾写入效能下，避免执行抹除指令时因电力不足所造成的不稳定。

本发明范例实施例提出一种存储器控制方法，用于存储器储存装置，其中此存储器储存装置具有可复写式非易失性存储器模组并且此可复写式非易失性存储器模组具有多个存储器芯片。本存储器控制方法包括识别存储器储存装置与主机***之间的传输模式为属于第一传输模式或第二传输模式，并且将存储器芯片分组为多个存储器芯片组。本存储器控制方法也包括，当传输模式为属于第一传输模式时，使用第一抹除模式来抹除储存于此些存储器芯片中的多个数据，其中在第一抹除模式中此些存储器芯片组之中的至少部分存储器芯片组会同时被使能。本存储器控制方法还包括，当传输模式为属于第二传输模式时，使用第二抹除模式来抹除储存于此些存储器芯片中的数据，其中在第二抹除模式中此些存储器芯片组之中的任两个存储器芯片组不会同时被使能。

在本发明的一范例实施例中，上述的存储器芯片包括第零存储器芯片、第一存储器芯片、第二存储器芯片、第三存储器芯片、第四存储器芯片、第五存储器芯片、第六存储器芯片与第七存储器芯片，其中第零存储器芯片与第一存储器芯片经由第零数据输入输出总线耦接至存储器储存装置的存储器控制器，第二存储器芯片与第三存储器芯片经由第一数据输入输出总线耦接至存储器控制器，第四存储器芯片与第五存储器芯片经由第二数据输入输出总线耦接至存储器控制器，第六存储器芯片与第七存储器芯片经由第三数据输入输出总线耦接至存储器控制器。此外，上述的将存储器芯片分组为存储器芯片组的步骤包括：将第零存储器芯片、第二存储器芯片、第四存储器芯片与第六存储器芯片分组为第零存储器芯片组；以及将第一存储器芯片、第三存储器芯片、第五存储器芯片与第七存储器芯片分组为第一存储器芯片组。

在本发明的一范例实施例中，上述的使用第一抹除模式来抹除储存于存储器芯片中的数据的步骤包括：对第零存储器芯片组的第零存储器芯片、第二存储器芯片、第四存储器芯片与第六存储器芯片同步下达一抹除指令；以及在第零存储器芯片、第二存储器芯片、第四存储器芯片与第六存储器芯片执行此抹除指令期间，对第一存储器芯片组的第四存储器芯片、第五存储器芯片、第六存储器芯片与第七存储器芯片同步下达抹除指令。

在本发明的一范例实施例中，上述的使用第二抹除模式来抹除储存于存储器芯片中的数据的步骤包括：对第零存储器芯片组的第零存储器芯片、第二存储器芯片、第四存储器芯片与第六存储器芯片同步下达抹除指令；以及在第零存储器芯片、第二存储器芯片、第四存储器芯片与第六存储器芯片完成此抹除指令之后，对第一存储器芯片组的第四存储器芯片、第五存储器芯片、第六存储器芯片与第七存储器芯片同步下达抹除指令。

在本发明的一范例实施例中，上述的存储器控制方法还包括：同时使能上述存储器芯片组之中的至少部分存储器芯片组来写入来自于主机***的写入数据。

在本发明的一范例实施例中，上述的存储器控制方法还包括，当存储器储存装置与主机***之间的传输模式为超直接存储器存取(UltraDirect Memory Access，UDMA)模式0、超直接存储器存取模式1、超直接存储器存取模式2、超直接存储器存取模式3、超直接存储器存取模式4或程序输入输出(programmed input/output，PIO)模式时，识别存储器储存装置与主机***之间的传输模式为属于第二传输模式。

在本发明的一范例实施例中，上述的存储器控制方法还包括，当存储器储存装置与主机***之间的传输模式为超直接存储器存取模式5或超直接存储器存取模式6时，识别存储器储存装置与主机***该传输模式为属于第一传输模式。

本发明范例实施例提出一种存储器控制器，用于控制可复写式非易失性存储器模组，其中此可复写式非易失性存储器模组具有多个存储器芯片。本存储器控制器包括主机接口、存储器接口、微控制器、存储器管理单元、数据传输模式识别单元与存储器抹除单元。主机接口用以耦接至主机***。存储器接口用以耦接至可复写式非易失性存储器模组。微控制器耦接至主机接口与存储器接口。存储器管理单元耦接至微控制器，并且用以将此些存储器芯片分组为多个存储器芯片组。数据传输模式识别单元耦接至微控制器，并且用以识别主机接口与主机***之间的传输模式为属于第一传输模式或第二传输模式。存储器抹除单元耦接至微控制器。在此，其中当传输模式为属于第一传输模式时，存储器抹除单元使用第一抹除模式来抹除储存于此些存储器芯片中的多个数据，其中在第一抹除模式中此些存储器芯片组之中的至少部分存储器芯片组会同时被使能。此外，当传输模式为属于第二传输模式时，存储器抹除单元使用第二抹除模式来抹除储存于些存储器芯片中的数据，其中在第二抹除模式中此些存储器芯片组之中的任两个存储器芯片组不会同时被使能。

在本发明的一范例实施例中，上述的存储器芯片包括第零存储器芯片、第一存储器芯片、第二存储器芯片、第三存储器芯片、第四存储器芯片、第五存储器芯片、第六存储器芯片与第七存储器芯片，其中第零存储器芯片与第一存储器芯片经由第零数据输入输出总线耦接至主机接口，第二存储器芯片与第三存储器芯片经由第一数据输入输出总线耦接至主机接口，第四存储器芯片与第五存储器芯片经由第二数据输入输出总线耦接至主机接口，第六存储器芯片与第七存储器芯片经由第三数据输入输出总线耦接至主机接口。在此，上述的存储器管理单元将第零存储器芯片、第二存储器芯片、第四存储器芯片与第六存储器芯片分组为第零存储器芯片组并且将第一存储器芯片、第三存储器芯片、第五存储器芯片与第七存储器芯片分组为第一存储器芯片组。

在本发明的一范例实施例中，当传输模式为属于第一传输模式时，上述的存储器抹除单元对第零存储器芯片组的第零存储器芯片、第二存储器芯片、第四存储器芯片与第六存储器芯片同步下达抹除指令，并且在第零存储器芯片、第二存储器芯片、第四存储器芯片与第六存储器芯片执行抹除指令期间，存储器抹除单元对第一存储器芯片组的第四存储器芯片、第五存储器芯片、第六存储器芯片与第七存储器芯片同步下达抹除指令。

在本发明的一范例实施例中，当传输模式为属于第二传输模式时，上述的存储器抹除单元对第零存储器芯片组的第零存储器芯片、第二存储器芯片、第四存储器芯片与第六存储器芯片同步下达一抹除指令，并且在第零存储器芯片、第二存储器芯片、第四存储器芯片与第六存储器芯片完成该抹除指令之后，存储器抹除单元对第一存储器芯片组的该第四存储器芯片、第五存储器芯片、第六存储器芯片与该第七存储器芯片同步下达抹除指令。

在本发明的一范例实施例中，上述的存储器控制器还包括一存储器写入单元，其中此存储器写入单元同时使能上述存储器芯片组之中的至少部分存储器芯片组来写入来自于主机***的多个写入数据。

在本发明的一范例实施例中，当主机接口与主机***之间的传输模式为超直接存储器存取模式0、超直接存储器存取模式1、超直接存储器存取模式2、超直接存储器存取模式3、超直接存储器存取模式4或程序输入输出模式时，数据传输模式识别单元识别主机接口与主机***之间的传输模式为属于第二传输模式。此外。当主机接口与主机***之间的传输模式为超直接存储器存取模式5或超直接存储器存取模式6时，数据传输模式识别单元识别主机接口与主机***该传输模式为属于第一传输模式。

本发明范例实施例提出一种存储器储存装置，其包括连接器、可复写式非易失性存储器模组与存储器控制器。连接器用以耦接至主机***。可复写式非易失性存储器模组具有多个存储器芯片。存储器控制器耦接至可复写式非易失性存储器模组。在此，存储器控制器用以将此些存储器芯片分组为多个存储器芯片组并且识别连接器与主机***之间的传输模式为属于第一传输模式或第二传输模式。并且，当传输模式为属于第一传输模式时，存储器控制器使用第一抹除模式来抹除储存于此些存储器芯片中的数据，其中在第一抹除模式中此些存储器芯片组之中的至少部分存储器芯片组会同时被使能。此外，当传输模式为属于第二传输模式时，存储器控制器使用第二抹除模式来抹除储存于此些存储器芯片中的数据，其中在第二抹除模式中此些存储器芯片组之中的任两个存储器芯片组不会同时被使能。

在本发明的一范例实施例中，上述的存储器芯片包括第零存储器芯片、第一存储器芯片、第二存储器芯片、第三存储器芯片、第四存储器芯片、第五存储器芯片、第六存储器芯片与第七存储器芯片，其中第零存储器芯片与第一存储器芯片经由第零数据输入输出总线耦接至主机接口，第二存储器芯片与第三存储器芯片经由第一数据输入输出总线耦接至主机接口，第四存储器芯片与第五存储器芯片经由第二数据输入输出总线耦接至主机接口，第六存储器芯片与第七存储器芯片经由第三数据输入输出总线耦接至主机接口。在此，上述的存储器控制器将第零存储器芯片、第二存储器芯片、第四存储器芯片与第六存储器芯片分组为第零存储器芯片组并且将第一存储器芯片、第三存储器芯片、第五存储器芯片与第七存储器芯片分组为第一存储器芯片组。

在本发明的一范例实施例中，当传输模式为属于第一传输模式时，上述的存储器控制器对第零存储器芯片组的第零存储器芯片、第二存储器芯片、第四存储器芯片与第六存储器芯片同步下达抹除指令，并且在第零存储器芯片、第二存储器芯片、第四存储器芯片与第六存储器芯片执行抹除指令期间，存储器控制器对第一存储器芯片组的第四存储器芯片、第五存储器芯片、第六存储器芯片与第七存储器芯片同步下达抹除指令。

在本发明的一范例实施例中，当传输模式为属于第二传输模式时，上述的存储器控制器对第零存储器芯片组的第零存储器芯片、第二存储器芯片、第四存储器芯片与第六存储器芯片同步下达一抹除指令，并且在第零存储器芯片、第二存储器芯片、第四存储器芯片与第六存储器芯片完成该抹除指令之后，存储器控制器对第一存储器芯片组的该第四存储器芯片、第五存储器芯片、第六存储器芯片与该第七存储器芯片同步下达抹除指令。

在本发明的一范例实施例中，上述的存储器控制器同时使能上述存储器芯片组之中的至少部分存储器芯片组来写入来自于主机***的多个写入数据。

在本发明的一范例实施例中，当连接器与主机***之间的传输模式为超直接存储器存取模式0、超直接存储器存取模式1、超直接存储器存取模式2、超直接存储器存取模式3、超直接存储器存取模式4或程序输入输出模式时，存储器控制器识别主机接口与主机***之间的传输模式为属于第二传输模式。此外。当连接器与主机***之间的传输模式为超直接存储器存取模式5或超直接存储器存取模式6时，存储器控制器识别主机接口与主机***该传输模式为属于第一传输模式。

本发明范例实施例提出一种存储器控制方法，用于存储器储存装置，其中存储器储存装置具有可复写式非易失性存储器模组并且可复写式非易失性存储器模组具有多个存储器芯片与耦接至此些存储器芯片的多个数据输入输出总线。本存储器控制方法包括识别存储器储存装置与主机***之间的传输模式为属于第一传输模式或第二传输模式。本存储器控制方法也包括，当传输模式为属于第一传输模式时，使用第一抹除模式来抹除储存于此些存储器芯片中的多个数据；以及当传输模式为属于第二传输模式时，使用第二抹除模式来抹除储存于此些存储器芯片中的数据，其中第一抹除模式运作时的操作电流大于第二抹除模式运作时的操作电流。

在本发明的一范例实施例中，在第一抹除模式运作时同时被动作的存储器芯片的数目大于在第二抹除模式运作时同时被动作的存储器芯片的数目。

在本发明的一范例实施例中，在第一抹除模式运作时同时被动作的数据输入输出总线的数目大于在第二抹除模式运作时同时被动作的数据输入输出总线的数目。

基于上述，本发明范例实施例的存储器控制方法、存储器控制器与存储器储存装置能够根据不同的传输模式使用不同的抹除模式来执行数据抹除运作，由此避免因电力供应不足所造成的不稳定。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本范例实施例所示的存储器控制方法的概要流程图。

图2A是根据本发明第一范例实施例所示的主机***与耦接至主机***的存储器储存装置的概要方框图。

图2B是根据本发明范例实施例所示的计算机、输入/输出装置与存储器储存装置的示意图。

图2C是根据本发明另一范例实施例所示的主机***与存储器储存装置的示意图。

图3是图2A所示的存储器储存装置的概要方框图。

图4是根据本范例实施例所示的将实体区块分组为实体单元的范例。

图5是根据本范例实施例所示的存储器控制器的概要方框图。

图6是根据本范例实施例所示的同时使能多个存储器芯片组来执行数据抹除运作的示意图。

图7是根据本范例实施例所示的同一时间仅使能一个存储器芯片组来执行数据抹除运作的示意图。

图8是根据另一范例实施例所示的存储器控制器的概要方框图。

图9是根据本范例实施例所示的存储器控制方法的流程图。

附图标记：

S101、S103、S105、S107：存储器控制方法的概要步骤

1000：主机***

1100：计算机

1102：微处理器

1104：随机存取存储器

1106：输入/输出装置

1108：***总线

1110：数据传输接口

1202：鼠标

1204：键盘

1206：显示器

1208：打印机

1212：随身碟

1214：记忆卡

1216：固态硬盘

1310：数码相机

1312：SD卡

1314：MMC卡

1316：记忆棒

1318：CF卡

1320：嵌入式储存装置

100：存储器储存装置

102：连接器

104：存储器控制器

106：可复写式非易失性存储器模组

200-0：第零存储器单元

200-1：第一存储器单元

200-2：第二存储器单元

200-3：第三存储器单元

210-0：第零存储器芯片

210-1：第一存储器芯片

210-2：第二存储器芯片

210-3：第三存储器芯片

210-4：第四存储器芯片

210-5：第五存储器芯片

210-6：第六存储器芯片

210-7：第七存储器芯片

220-0、220-1、220-2、220-3：数据输入输出总线

300(0)～300(N)、301(0)～301(N)、302(0)～302(N)、303(0)～303(N)、304(0)～304(N)、305(0)～305(N)、306(0)～306(N)、307(0)～307(N)：实体区块

410(0)～410(N)：实体单元

502：微控制器

504：主机接口

506：存储器接口

552：存储器管理单元

554：数据传输模式识别单元

556：存储器抹除单元

508：缓冲存储器

510：电源管理电路

512：错误检查与校正电路

558：存储器写入单元

560：存储器读取单元

S901、S903、S905、S907、S909、S911、S913：存储器控制方法的步骤

具体实施方式

为了能够避免上述因数据传输接口的供电不足而造成的***的不稳定，本发明提出能够根据不同的数据传输模式使用不同的数据抹除模式的存储器控制方法。如图1的范例实施例所示，在此存储器控制方法中，会将存储器储存装置的存储器芯片分组为多个存储器芯片组(S101)，并且识别存储器储存装置与主机***之间的传输模式为属于第一传输模式或第二传输模式(S103)。当此传输模式为属于第一传输模式时，使用第一抹除模式来抹除储存于此些存储器芯片中的多个数据(S105)并且当传输模式为属于第二传输模式时，使用第二抹除模式来抹除储存于此些存储器芯片中的数据(S107)，其中，在第一抹除模式运作时的操作电流是大于第二抹除模式运作的操作电流。具体来说，例如，在第一抹除模式运作时同时被动作的存储器芯片的数目是大于第二抹除模式运作时在存储器芯片之中同时被动作的存储器芯片的数目，由此在第一抹除模式运作时的操作电流是大于第二抹除模式运作的操作电流。再例如，在第一抹除模式运作时同时被动作的数据输入输出总线的数目是大于在第二抹除模式运作时同时被动作的数据输入输出总线的数目，由此使得在第一抹除模式运作时的操作电流是大于第二抹除模式运作的操作电流。也就是说，在使用供电较不足的第二传输模式时，耗电较低的第二抹除模式会被使用，以避免***的不稳定。为了能够更清楚地了解本发明，以下以数个范例实施例来进行说明。

一般而言，存储器储存装置(亦称，可复写式非易失性存储器储存***)包括存储器模组与控制器(亦称，控制电路)。通常存储器储存装置会与主机***一起使用，以使主机***可将数据写入至存储器储存装置或从存储器储存装置中读取数据。另外，亦有存储器储存装置是包括嵌入式可复写式非易失性存储器与可执行于主机***上以实质地作为此嵌入式可复写式非易失性存储器的控制器的软件。

图2A是根据本发明第一范例实施例所示的主机***与耦接至主机***的存储器储存装置的概要方框图。

请参照图2A，主机***1000一般包括计算机1100与输入/输出(input/output，I/O)装置1106。计算机1100包括微处理器1102、随机存取存储器(random access memory，RAM)1104、***总线1108以及数据传输接口1110。输入/输出装置1106包括如图2B的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图2B所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。

在本发明实施例中，存储器储存装置100是通过数据传输接口1110与主机***1000的其他元件耦接。藉由微处理器1102、随机存取存储器1104与输入/输出装置1106的处理可将数据写入至存储器储存装置100或从存储器储存装置100中读取数据。例如，存储器储存装置100可以是如图2B所示的随身碟1212、记忆卡1214或固态硬盘(Solid StateDrive，SSD)1216。

一般而言，主机***1000可实质地为可储存数据的任意***。虽然在本范例实施例中，主机***1000是以计算机***来作说明，然而，在本发明另一范例实施例中主机***1000可以是数码相机、摄像机、通信装置、音频播放器或视频播放器等***。例如，在主机***为数码相机(摄像机)1310时，存储器储存装置则为其所使用的SD卡1312、MMC卡1314、记忆棒(memory stick)1316、CF卡1318或嵌入式储存装置1320(如图2C所示)。嵌入式储存装置1320包括嵌入式多媒体卡(Embedded MMC，eMMC)。

图3是图2A所示的存储器储存装置的概要方框图。

请参照图3，存储器储存装置100包括连接器102、存储器控制器104与可复写式非易失性存储器模组106。

连接器102是耦接至存储器控制器104并且用以耦接至主机***1000。在本范例实施例中，连接器102是相容于小型闪速(Compact Flash，CF)接口标准。然而，必须了解的是，本发明不限于此，连接器102亦可以是符合电气和电子工程师协会(Institute of Electrical and ElectronicEngineers，IEEE)1394标准、高速周边零件连接接口(PeripheralComponent Interconnect Express，PCI Express)标准、串行高级技术附件(Serial Advanced Technology Attachment，SATA)标准、通用串行总线(Universal Serial Bus，USB)标准、记忆棒(Memory Stick，MS)接口标准、多媒体储存卡(Multi Media Card，MMC)接口标准、安全数码(SecureDigital，SD)接口标准、集成式驱动电子接口(Integrated Device Electronics，IDE)标准或其他适合的标准。

存储器控制器104会执行以硬件型式或固件型式实作的多个逻辑门或控制指令，并且根据主机***1000的指令在可复写式非易失性存储器模组106中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模组106是耦接至存储器控制器104，并且用以储存主机***1000所写入的数据。在本范例实施例中，可复写式非易失性可复写式非易失性存储器模组106为多阶存储单元(MultiLevel Cell，MLC)NAND闪速存储器模组。然而，本发明不限于此，可复写式非易失性可复写式非易失性存储器模组106亦可是单阶存储单元(Single Level Cell，SLC)NAND闪速存储器模组、其他闪速存储器模组或其他具有相同特性的存储器模组。

在本范例实施例中，可复写式非易失性存储器模组106具有第零存储器单元200-0、第一存储器单元200-1、第二存储器单元200-2、第三存储器单元200-3。在本范例实施例中，第零存储器单元200-0具有第零存储器芯片210-0与第一存储器芯片210-1，第一存储器单元200-1具有第二存储器芯片210-2与第三存储器芯片210-3，第二存储器单元200-2具有第四存储器芯片210-4与第五存储器芯片210-5并且第三存储器单元200-3具有第六存储器芯片210-6与第七存储器芯片210-7。

每一存储器芯片(即，第零存储器芯片210-0、第一存储器芯片210-1、第二存储器芯片210-2、第三存储器芯片210-3、第四存储器芯片210-4、第五存储器芯片210-5、第六存储器芯片210-6与第七存储器芯片210-7)具有多个存储单元来储存数据。特别是，已储存数据的存储单元必须先被执行数据抹除运作之后才能再被用来储存新的数据。在可复写式非易失性存储器模组106的设计中，此些存储单元会根据其电路布设(layout)被区分为多个实体区块。实体区块为抹除的最小单位。亦即，每一实体区块含有最小数目的一并被抹除的存储单元。每一实体区块具有数个实体页面，并且实体页面为编程的最小单元。然而，必须了解的是，在本发明另一范例实施例中，写入数据的最小单位亦可以是扇区(Sector)或其他大小。换言之，实体页面为写入数据或读取数据的最小单元。每一实体页面包括使用者数据位元区与冗余位元区。使用者数据位元区用以储存使用者的数据，而冗余位元区用以储存***的数据(例如，错误检查与校正码)。

在本范例实施例中，存储器控制器104通过多个数据输入输出总线(Data input/output(I/O)bus)传送数据给存储器单元200-0～200-3或从存储器单元200-0～200-3中接收数据。具体来说，存储器控制器104经由第零数据输入输出总线220-0将指令与数据传输至第零存储器芯片210-0与第一存储器芯片210-1；经由第一数据输入输出总线220-1将指令与数据传输至第二存储器芯片210-2与第三存储器芯片210-3；经由第二数据输入输出总线220-2将指令与数据传输至第四存储器芯片210-4与第五存储器芯片210-5；并且经由第三数据输入输出总线220-3将指令与数据传输至第六存储器芯片210-6与第七存储器芯片210-7。

在本范例实施例中，每一存储器芯片中的实体区块会被存储器控制器104群组为多个实体单元并且以实体单元为单位来进行管理。

图4是根据本范例实施例所示的将实体区块分组为实体单元的范例。

请参照图4，存储器控制器104会将第零存储器芯片的实体区块300(0)～300(N)、第一存储器芯片的实体区块301(0)～301(N)、第二存储器芯片的实体区块302(0)～302(N)、第三存储器芯片的实体区块303(0)～303(N)、第四存储器芯片的实体区块304(0)～304(N)、第五存储器芯片的实体区块305(0)～305(N)、第六存储器芯片的实体区块306(0)～306(N)与第七存储器芯片的实体区块307(0)～307(N)分别地分组为实体单元410(0)～410(N)。

特别是每一实体单元是由每一存储器芯片中的一个实体区块所组成，因此存储器控制器104会使用平行模式(parallel mode)与交错模式(interleave mode)来提升存取数据的速度。具体来说，由于在可复写式非易失性存储器模组106中每一存储器单元是通过独立的数据输入输出总线与存储器控制器104耦接，因此在平行写入模式(parallel write mode)中存储器控制器104会同时经由多条数据输入输出总线来传送写入数据至对应的存储器模组，以提升写入速度。也就是说，当欲对一个实体单元进行写入时，由于实体单元是由属于不同存储器单元的实体区块所组成，因此在平行模式中存储器控制器104会将对应不同实体区块的实体页面的数据分别地通过多条数据输入输出总线来同时传送与写入。

再者，由于每一存储器模组包括两个存储器芯片，因此存储器控制器104可将数据交错地传送至同一存储器模组内的两个存储器芯片，以更提升写入速度。具体来说，如上所述，在存储器芯片中写入数据的过程包括指令与数据传输(transfer)以及数据编程(program)两个部分。交错写入模式(interleave write mode)就是在使用同一条数据输入输出总线传输数据的两个存储器芯片中，利用其中一个存储器芯片正执行数据编程的期间传送指令与数据给另一个存储器芯片。

在本发明范例实施例中，存储器控制器104会配置逻辑单元以映射实体单元。具体来说，存储器控制器104会将部分的实体单元分组为数据区与闲置区。数据区的实体单元(亦称为数据实体单元)是被视为已储存数据的实体单元，而闲置区的实体单元(亦称为闲置实体单元)是用以写入新数据的实体单元。例如，当从主机***1000接收到写入指令与欲储存至某一逻辑单元的数据时，存储器控制器104会从闲置区中提取实体单元作为日志(log)实体单元，并且将数据写入至此日志实体单元中。之后，当对某一逻辑单元执行数据合并程序时，存储器控制器104会从闲置区中提取实体单元作为对应此逻辑区块的新数据实体单元来写入属于此逻辑单元的有效数据，并且替换原先映射此逻辑单元的数据实体单元。

在本范例实施例中，存储器控制器102会维护逻辑单元-实体单元映射表(logical unit-physical unit mapping table)以记录逻辑单元与数据区的实体单元之间的映射关系。此外，由于主机***1000是以逻辑存取地址(例如，扇区(Sector))为单位来存取数据，当主机***1000存取数据时，存储器控制器104会将对应存储器储存装置100的逻辑存取地址转换成对应的逻辑页面。例如，当主机***1000欲存取某一逻辑存取地址时，存储器控制器104会将主机***1000所存取的逻辑存取地址转换为以对应的逻辑单元与逻辑页面所构成的多维地址，并且通过逻辑单元-实体单元映射表于对应的实体页面中存取数据。

图5是根据本范例实施例所示的存储器控制器的概要方框图。

请参照图5，存储器控制器104包括微控制器502、主机接口504、存储器接口506、存储器管理单元552、数据传输模式识别单元554与存储器抹除单元556。

微控制器502用以控制存储器控制器104的整体运作。

主机接口504是耦接至微控制器502并且用以接收与识别主机***1000所传送的指令与数据。在本范例实施例中，主机接口504是相容于CF标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SATA标准、MS标准、MMC标准、SD标准、IDE标准或其他适合的数据传输标准。

存储器接口506是耦接至微控制器502并且用以存取可复写式非易失性存储器模组106。也就是说，欲写入至可复写式非易失性存储器模组106的数据会经由存储器接口506转换为可复写式非易失性存储器模组106所能接受的格式。

存储器管理单元552是耦接至该微控制器502并且用以管理可复写式非易失性存储器模组106。

例如，存储器管理单元552会将实体区块分组为多个实体单元来进行存取。另外，存储器管理单元552会记录主机***1000所存取的逻辑存取地址与实体区块内的实体地址之间的映射关系。更详细来说，一个实体单元是由属于不同存储器芯片的多个实体区块所组成并且可复写式非易失性存储器模组106的实体区块是以轮替方式来储存数据。在本范例实施例中，存储器管理单元552会配置对应的逻辑单元，来映射实体单元，以利主机***1000进行数据存取。基此，存储器管理单元552必须记录逻辑单元与实体单元之间不断更动的映射关系(即，维护逻辑单元-实体单元映射表)。

值得一提的是，由于在本范例实施例中，存储器控制器104是以实体单元为单位来对可复写式非易失性存储器模组106进行数据写入运作，因此，当对一个实体单元进行数据写入运作时，必须对多个存储器芯片中的多个实体区块下达写入指令。也就是说，属于同一个逻辑单元的数据会被分散地写入至多个存储器芯片中。同样地，当对一个实体单元进行数据抹除运作时，必须对多个存储器芯片中的多个实体区块下达抹除指令。

数据传输模式识别单元554是耦接至微控制器502，并且用以识别主机接口与主机***之间的传输模式为属于第一传输模式或第二传输模式。具体来说，当存储器储存装置100被耦接至主机***1000时，主机***1000会先发送指令给存储器储存装置100，以询问存储器储存装置100的基本信息。之后，存储器控制器104会将基本信息传送给主机***1000，其中此基本信息会包含连接器102可支持的传输模式。接着，主机***1000会下指令给存储器储存装置100，以指示使用哪种传输模式来运作。然后，存储器控制器104的主机接口504会将关于所采用的传输模式的信息传送给微控制器502。特别是，数据传输模式识别单元554会根据主机接口504传送的信息识别目前所采用的传输模式是属于第一传输模式或第二传输模式。

例如，以CF记忆卡为例，存储器储存装置与主机***之间可能的传输模式为超直接存储器存取(Ultra Direct Memory Access，UDMA)模式0～6或程序输入输出(programmed input/output，PIO)模式。当存储器储存装置100与主机***1000之间所采用的传输模式为UDMA模式0～4或PIO模式时，数据传输模式识别单元554会识别存储器储存装置100与主机***1000之间的传输模式是属于第二传输模式。另外，当存储器储存装置100与主机***1000之间的传输模式为UDMA模式5或UDMA模式6时，数据传输模式识别单元554会识别存储器储存装置100与主机***1000之间的传输模式是属于第一传输模式。也就是说，传输速率较高且供应较大电源的传输模式会被识别为属于第一传输模式并且传输速率较低且供应较小电源的传输模式会被识别为属于第二传输模式。

存储器抹除单元556是耦接至微控制器502并且用以对可复写式非易失性存储器模组106执行数据抹除运作。特别是，存储器抹除单元556会根据存储器储存装置100与主机***1000之间的传输模式是属于第一传输模式或第二传输模式而采用不同的方式来执行数据抹除。

具体来说，存储器管理单元552会根据数据输入输出总线的配置将存储器芯片分组为多个存储器芯片组。例如，存储器管理单元552会将第零存储器芯片210-0、第二存储器芯片210-2、第四存储器芯片210-4与第六存储器芯片210-6分组为第零存储器芯片组并且将第一存储器芯片210-1、第三存储器芯片210-3、第五存储器芯片210-5与第七存储器芯片210-7分组为第一存储器芯片组。由于第零存储器芯片210-0、第二存储器芯片210-2、第四存储器芯片210-4与第六存储器芯片210-6分别通过不同的数据输入输出总线与存储器控制器连接，因此第零存储器芯片组内的存储器芯片可以平行方式同时执行存储器控制器104所下达的指令。类似地，第一存储器芯片210-1、第三存储器芯片210-3、第五存储器芯片210-5与第七存储器芯片210-7分别通过不同的数据输入输出总线与存储器控制器连接，因此第一存储器芯片组内的存储器芯片可以平行方式同时执行存储器控制器104所下达的指令。

当需对实体单元进行数据抹除运作并且存储器储存装置100与主机***1000之间的传输模式是属于第一传输模式时，存储器抹除单元556会对第零存储器芯片组的所有存储器芯片同步下达抹除指令并且在第零存储器芯片组的存储器芯片执行此抹除指令期间，存储器抹除单元556会对第一存储器芯片组的存储器芯片同步下达抹除指令(如图6所示)，在此交错于存储器芯片组之间来下达抹除指令亦称为交错抹除模式。具体来说，由于在第一传输模式下，存储器储存装置100能从主机***1000接收较大电流，因此，存储器抹除单元556会同时使能多个存储器芯片组来执行抹除运作，由此提升抹除的速度。在此，对应第一传输模式所采用的抹除模式亦称为第一抹除模式。

此外，当需对实体单元进行数据抹除运作并且存储器储存装置100与主机***1000之间的传输模式是属于第二传输模式时，存储器抹除单元556会对第零存储器芯片组的所有存储器芯片同步下达抹除指令并且在第零存储器芯片组的存储器芯片完成此抹除指令之后，存储器抹除单元556才会对第一存储器芯片组的存储器芯片同步下达抹除指令(如图7所示)。具体来说，由于在第二传输模式下，存储器储存装置100从主机***1000接收的电流较小，因此，为避免不稳定，存储器抹除单元556同时仅会使能一个存储器芯片组来执行抹除运作。在此，对应第二传输模式所采用的抹除模式亦称为第二抹除模式。

图8是根据另一范例实施例所示的存储器控制器的概要方框图。

请参照图8，除了上述微控制器502、主机接504、存储器接口506、存储器管理单元552、数据传输模式识别单元554与存储器抹除单元556，存储器控制器804还包括存储器写入单元558。

存储器写入单元558是耦接至微控制器502并且用以将数据写入至可复写式非易失性存储器模组106中。特别是，在本范例实施例中，存储器写入单元558会同时使能多个存储器芯片组来写入来自于主机***的写入数据。也就是说，存储器写入单元558会使用平行写入模式或交错写入模式来写入数据。

此外，存储器控制器804亦可还包括存储器读取单元560。存储器读取单元560用以从可复写式非易失性存储器模组106中读取数据。类似地，在本范例实施例中，数据读取单元560会同时使能多个存储器芯片组来读取数据。也就是说，存储器写入单元558会使用平行读取模式或交错读取模式来读取数据。

此外，存储器控制器804亦可还包括缓冲存储器508、电源管理电路510与错误检查与校正电路512。

缓冲存储器508是耦接至微控制器502并且用以暂存来自于主机***1000的数据与指令或来自于可复写式非易失性存储器模组106的数据。

电源管理电路510是耦接至微控制器502并且用以控制存储器储存装置100的电源。

错误检查与校正电路512是耦接至微控制器502并且用以执行一错误校正程序以确保数据的正确性。具体来说，当主机接口504从主机***1000中接收到主机写入指令时，错误检查与校正电路512会为对应此主机写入指令的写入数据产生对应的错误检查与校正码(ErrorChecking and Correcting Code，ECC Code)，并且存储器写入单元558会将此写入数据与对应的错误校正码写入至可复写式非易失性存储器模组106中。之后，当存储器读取单元560从可复写式非易失性存储器模组106中读取数据时会同时读取此数据对应的错误校正码，并且错误检查与校正电路512会依据此错误校正码对所读取的数据执行错误校正程序。

必须了解的是，在本范例实施例中，存储器管理单元552、数据传输模式识别单元554、存储器抹除单元556、存储器写入单元558与存储器读取单元560是以硬件架构来实作，但本发明不限于此。在本发明另一范例实施例中，存储器管理单元552、数据传输模式识别单元554、存储器抹除单元556、存储器写入单元558与存储器读取单元560亦可以固件型式来实作。例如，实作存储器管理单元552、数据传输模式识别单元554、存储器抹除单元556、存储器写入单元558与存储器读取单元560的控制指令可被烧录至配置于存储器控制器的只读存储器中。当存储器储存装置100运作时，此些控制指令会由微控制器来执行以完成根据本发明实施例的数据抹除、写入与抹除运作及存储器管理运作。

此外，在本发明另一范例实施例中，实作存储器管理单元552、数据传输模式识别单元554、存储器抹除单元556、存储器写入单元558与存储器读取单元560的控制指令亦可以程序码型式储存于可复写式非易失性存储器模组的特定区域(例如，可复写式非易失性存储器模组中专用于存放***数据的***区)中。例如，只读存储器(未示出)及随机存取存储器(未示出)会被配置在存储器控制器中，并且此只读存储器具有一驱动码段。当存储器控制器被使能时，微控制器会先执行此驱动码段来将储存于可复写式非易失性存储器模组中的控制指令载入至此随机存取存储器中，之后再运转此些控制指令以执行本发明范例实施例的数据抹除、写入与抹除运作及存储器管理运作。

值得一提的是，在本范例实施例中，在第一抹除模式中，每2个数据输入输出总线(亦称为通道(channel))会被分为一组并且2组双通道会交替地被使用来下达抹除指令，以进行交错抹除(如图6所示)，由此使得至少部分存储器芯片组会同时执行抹除运作而提升抹除的速度；并且，在第二抹除模式中，每2个通道会被分为一组，但在2组双通道之间不使用交错抹除方式来使得同时运作的存储器芯片受到限制，以降低耗电。

然而，在本发明另一范例实施例中，第一抹除模式亦可被实施为：4个通道同时被用来下达抹除指令，以使得所有存储器芯片组同时执行抹除运作，由此提升抹除的速度；并且，第二抹除模式亦可被实施为：每2个通道会被分为一组，在2组双通道之间不使用交错抹除方式，并且在1组双通道内的2个通道会交替地被使用来下达抹除指令，由此限制同时作动的存储器芯片的数目。

此外，在本发明另一范例实施例中，第一抹除模式亦可被实施为：4个通道交替地被使用来下达抹除指令，以使得所有存储器芯片组同时执行抹除运作，由此提升抹除的速度；并且，第二抹除模式亦可被实施为：每2个通道会被分为一组，在2组双通道之间使用交错抹除方式，并且在1组双通道内的2个通道不会交替地被使用来下达抹除指令，由此限制同时作动的存储器芯片的数目。

再者，在本发明另一范例实施例中，第一抹除模式亦可被实施为：4个通道同时被用来下达抹除指令，以使得所有存储器芯片组同时执行抹除运作，由此提升抹除的速度；并且，第二抹除模式亦可被实施为：每2个通道会被分为一组，在2组双通道之间不使用交错抹除方式，并且在1组双通道内的2个通道会同时被使用来下达抹除指令，由此限制同时作动的存储器芯片的数目。

图9是根据本范例实施例所示的存储器控制方法的流程图，其示出执行数据抹除运作的存储器控制步骤。

请参照图9，在步骤S901中，第零存储器芯片210-0、第二存储器芯片210-2、第四存储器芯片210-4与第六存储器芯片210-6会被分组为第零存储器芯片组，并且第一存储器芯片210-1、第三存储器芯片210-3、第五存储器芯片210-5与第七存储器芯片210-7会被分组为第一存储器芯片组。

之后，在步骤S903中，存储器储存装置与主机***之间的传输模式会被识别是否属于第一传输模式。

倘若存储器储存装置与主机***之间的传输模式是属于第一传输模式时，在步骤S905中，抹除指令会被同步下达至第零存储器芯片组的存储器芯片并且在步骤S907中，抹除指令会被同步下达至第一存储器芯片组的存储器芯片。也就是说，在对应第一传输模式的第一抹除模式中，至少部分存储器芯片组会同时被使能。

倘若存储器储存装置与主机***之间的传输模式非属于第一传输模式(即，属于第二传输模式)时，在步骤S909中，抹除指令会被同步下达至第零存储器芯片组的存储器芯片，并且在步骤S911中，第零存储器芯片组的存储器芯片会被判断是否完成此抹除指令。

倘若第零存储器芯片组的存储器芯片完成此抹除指令时，则在步骤S913中，抹除指令会被同步下达至第一存储器芯片组的存储器芯片。反之，若第零存储器芯片组的存储器芯片未完成此抹除指令时，则步骤S911会再次被执行。也就是说，在对应第二传输模式的第二抹除模式中，此些存储器芯片组之中的任两个存储器芯片组不会同时被使能。相较于第一抹除模式，在第二抹除模式中，较少的存储器芯片会被同时动作且较少的数据输入输出总线，因此，对应供应较少电流的第二传输模式，存储器储存装置100仍可稳定的运作。

综上所述，本发明范例实施例的存储器控制方法、存储器控制器与存储器储存装置会根据数据输入输出总线的配置将多个存储器芯片分组为多个存储器芯片组。此外，当执行数据抹除运作时，存储器储存装置与主机***之间所采用的传输模式会被识别，其中当传输模式为属于可提供较大电流的第一传输模式时，多个存储器芯片会被同时使能来执行数据抹除并且当传输模式为属于无法提供较大电流的第二传输模式时，仅一个存储器芯片会被使能来执行数据抹除。基此，本发明范例实施例的存储器控制方法、存储器控制器与存储器储存装置能够有效地避免执行抹除指令时因电力不足所造成的不稳定。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域的普通技术人员，当可作些许更动与润饰，而不脱离本发明的精神和范围。

Claims (21)

1.一种存储器控制方法，用于一存储器储存装置，其中该存储器储存装置具有一可复写式非易失性存储器模组并且该可复写式非易失性存储器模组具有多个存储器芯片，该存储器控制方法包括：

识别该存储器储存装置与一主机***之间的一传输模式为属于一第一传输模式或一第二传输模式；

将该些存储器芯片分组为多个存储器芯片组；

当该传输模式为属于该第一传输模式时，使用一第一抹除模式来抹除储存于该些存储器芯片中的多个数据，其中在该第一抹除模式中该些存储器芯片组之中的至少部分存储器芯片组会同时被使能；以及

当该传输模式为属于该第二传输模式时，使用一第二抹除模式来抹除储存于该些存储器芯片中的该些数据，其中在该第二抹除模式中该些存储器芯片组之中的任两个存储器芯片组不会同时被使能。

2.根据权利要求1所述的存储器控制方法，其中该些存储器芯片包括一第零存储器芯片、一第一存储器芯片、一第二存储器芯片、一第三存储器芯片、一第四存储器芯片、一第五存储器芯片、一第六存储器芯片与一第七存储器芯片，

其中该第零存储器芯片与该第一存储器芯片经由一第零数据输入输出总线耦接至该存储器储存装置的一存储器控制器，该第二存储器芯片与该第三存储器芯片经由一第一数据输入输出总线耦接至该存储器控制器，该第四存储器芯片与该第五存储器芯片经由一第二数据输入输出总线耦接至该存储器控制器，该第六存储器芯片与该第七存储器芯片经由一第三数据输入输出总线耦接至该存储器控制器，

其中将该些存储器芯片分组为该些存储器芯片组的步骤包括：

将该第零存储器芯片、该第二存储器芯片、该第四存储器芯片与该第六存储器芯片分组为一第零存储器芯片组；以及

将该第一存储器芯片、该第三存储器芯片、该第五存储器芯片与该第七存储器芯片分组为一第一存储器芯片组。

3.根据权利要求2所述的存储器控制方法，其中使用该第一抹除模式来抹除储存于该些存储器芯片中的该些数据的步骤包括：

对该第零存储器芯片组的该第零存储器芯片、该第二存储器芯片、该第四存储器芯片与该第六存储器芯片同步下达一抹除指令；以及

在该第零存储器芯片、该第二存储器芯片、该第四存储器芯片与该第六存储器芯片执行该抹除指令期间，对该第一存储器芯片组的该第四存储器芯片、该第五存储器芯片、该第六存储器芯片与该第七存储器芯片同步下达该抹除指令。

4.根据权利要求2所述的存储器控制方法，其中使用该第二抹除模式来抹除储存于该些存储器芯片中的该些数据的步骤包括：

对该第零存储器芯片组的该第零存储器芯片、该第二存储器芯片、该第四存储器芯片与该第六存储器芯片同步下达一抹除指令；以及

在该第零存储器芯片、该第二存储器芯片、该第四存储器芯片与该第六存储器芯片完成该抹除指令之后，对该第一存储器芯片组的该第四存储器芯片、该第五存储器芯片、该第六存储器芯片与该第七存储器芯片同步下达该抹除指令。

5.根据权利要求1所述的存储器控制方法，其中还包括：

同时使能该些存储器芯片组之中的至少部分存储器芯片组来写入来自于该主机***的多个写入数据。

6.根据权利要求1所述的存储器控制方法，其中还包括：

当该存储器储存装置与该主机***之间的该传输模式为一超直接存储器存取(Ultra Direct Memory Access，UDMA)模式0、一超直接存储器存取模式1、一超直接存储器存取模式2、一超直接存储器存取模式3、一超直接存储器存取模式4或程序输入输出(programmed input/output，PIO)模式时，识别该存储器储存装置与该主机***之间的该传输模式为属于该第二传输模式；以及

当该存储器储存装置与该主机***之间的该传输模式为一超直接存储器存取模式5或一超直接存储器存取模式6时，识别该存储器储存装置与该主机***该传输模式为属于该第一传输模式。

7.一种存储器控制器，用于控制一可复写式非易失性存储器模组，其中该可复写式非易失性存储器模组具有多个存储器芯片，该存储器控制器包括：

一主机接口，用以耦接至一主机***；

一存储器接口，用以耦接至该可复写式非易失性存储器模组；

一微控制器，耦接至该主机接口与该存储器接口；

一存储器管理单元，耦接至该微控制器，并且用以将该些存储器芯片分组为多个存储器芯片组；

一数据传输模式识别单元，耦接至该微控制器，并且用以识别该主机接口与该主机***之间的一传输模式为属于一第一传输模式或一第二传输模式；以及

一存储器抹除单元，耦接至该微控制器，

其中当该传输模式为属于该第一传输模式时，该存储器抹除单元使用一第一抹除模式来抹除储存于该些存储器芯片中的多个数据，其中在该第一抹除模式中该些存储器芯片组之中的至少部分存储器芯片组会同时被使能，

其中当该传输模式为属于该第二传输模式时，该存储器抹除单元使用一第二抹除模式来抹除储存于该些存储器芯片中的该些数据，其中在该第二抹除模式中该些存储器芯片组之中的任两个存储器芯片组不会同时被使能。

8.根据权利要求7所述的存储器控制器，

其中该些存储器芯片包括一第零存储器芯片、一第一存储器芯片、一第二存储器芯片、一第三存储器芯片、一第四存储器芯片、一第五存储器芯片、一第六存储器芯片与一第七存储器芯片，

其中该第零存储器芯片与该第一存储器芯片经由一第零数据输入输出总线耦接至该主机接口，该第二存储器芯片与该第三存储器芯片经由一第一数据输入输出总线耦接至该主机接口，该第四存储器芯片与该第五存储器芯片经由一第二数据输入输出总线耦接至该主机接口，该第六存储器芯片与该第七存储器芯片经由一第三数据输入输出总线耦接至该主机接口，

其中该存储器管理单元将该第零存储器芯片、该第二存储器芯片、该第四存储器芯片与该第六存储器芯片分组为一第零存储器芯片组并且将该第一存储器芯片、该第三存储器芯片、该第五存储器芯片与该第七存储器芯片分组为一第一存储器芯片组。

9.根据权利要求8所述的存储器控制器，其中当该传输模式为属于该第一传输模式时，该存储器抹除单元对该第零存储器芯片组的该第零存储器芯片、该第二存储器芯片、该第四存储器芯片与该第六存储器芯片同步下达一抹除指令，并且在该第零存储器芯片、该第二存储器芯片、该第四存储器芯片与该第六存储器芯片执行该抹除指令期间，该存储器抹除单元对该第一存储器芯片组的该第四存储器芯片、该第五存储器芯片、该第六存储器芯片与该第七存储器芯片同步下达该抹除指令。

10.根据权利要求8所述的存储器控制器，其中当该传输模式为属于该第二传输模式时，该存储器抹除单元对该第零存储器芯片组的该第零存储器芯片、该第二存储器芯片、该第四存储器芯片与该第六存储器芯片同步下达一抹除指令，并且在该第零存储器芯片、该第二存储器芯片、该第四存储器芯片与该第六存储器芯片完成该抹除指令之后，该存储器抹除单元对该第一存储器芯片组的该第四存储器芯片、该第五存储器芯片、该第六存储器芯片与该第七存储器芯片同步下达该抹除指令。

11.根据权利要求7所述的存储器控制器，其中还包括一存储器写入单元，

其中该存储器写入单元同时使能该些存储器芯片组之中的至少部分存储器芯片组来写入来自于该主机***的多个写入数据。

12.根据权利要求7所述的存储器控制器，

其中当该主机接口与该主机***之间的该传输模式为一超直接存储器存取(Ultra Direct Memory Access，UDMA)模式0、一超直接存储器存取模式1、一超直接存储器存取模式2、一超直接存储器存取模式3、一超直接存储器存取模式4或程序输入输出(programmed input/output，PIO)模式时，该数据传输模式识别单元识别该主机接口与该主机***之间的该传输模式为属于该第二传输模式，

其中当该主机接口与该主机***之间的该传输模式为一超直接存储器存取模式5或一超直接存储器存取模式6时，该数据传输模式识别单元识别该主机接口与该主机***该传输模式为属于该第一传输模式。

13.一种存储器储存装置，包括：

一连接器，用以耦接至一主机***；

一可复写式非易失性存储器模组，具有多个存储器芯片；以及

一存储器控制器，耦接至该可复写式非易失性存储器模组，

其中该存储器控制器用以将该些存储器芯片分组为多个存储器芯片组并且识别该连接器与该主机***之间的一传输模式为属于一第一传输模式或一第二传输模式，

其中当该传输模式为属于该第一传输模式时，该存储器控制器使用一第一抹除模式来抹除储存于该些存储器芯片中的多个数据，其中在该第一抹除模式中该些存储器芯片组之中的至少部分存储器芯片组会同时被使能，

其中当该传输模式为属于该第二传输模式时，该存储器控制器使用一第二抹除模式来抹除储存于该些存储器芯片中的该些数据，其中在该第二抹除模式中该些存储器芯片组之中的任两个存储器芯片组不会同时被使能。

14.根据权利要求13所述的存储器储存装置，

其中该些存储器芯片包括一第零存储器芯片、一第一存储器芯片、一第二存储器芯片、一第三存储器芯片、一第四存储器芯片、一第五存储器芯片、一第六存储器芯片、一第七存储器芯片，

其中该第零存储器芯片与该第一存储器芯片经由一第零数据输入输出总线耦接至该主机接口，该第二存储器芯片与该第三存储器芯片经由一第一数据输入输出总线耦接至该主机接口，该第四存储器芯片与该第五存储器芯片经由一第二数据输入输出总线耦接至该主机接口，并且该第六存储器芯片与该第七存储器芯片经由一第三数据输入输出总线耦接至该主机接口，

其中该存储器控制器将该第零存储器芯片、该第二存储器芯片、该第四存储器芯片与该第六存储器芯片分组为一第零存储器芯片组并且将该第一存储器芯片、该第三存储器芯片、该第五存储器芯片与该第七存储器芯片分组为一第一存储器芯片组。

15.根据权利要求14所述的存储器储存装置，

其中当该传输模式为属于该第一传输模式时，该存储器控制器对该第零存储器芯片组的该第零存储器芯片、该第二存储器芯片、该第四存储器芯片与该第六存储器芯片同步下达一抹除指令，并且在该第零存储器芯片、该第二存储器芯片、该第四存储器芯片与该第六存储器芯片执行该抹除指令期间，该存储器控制器对该第一存储器芯片组的该第四存储器芯片、该第五存储器芯片、该第六存储器芯片与该第七存储器芯片同步下达该抹除指令。

16.根据权利要求14所述的存储器储存装置，

其中当该传输模式为属于该第二传输模式时，该存储器控制器对该第零存储器芯片组的该第零存储器芯片、该第二存储器芯片、该第四存储器芯片与该第六存储器芯片同步下达一抹除指令，并且在该第零存储器芯片、该第二存储器芯片、该第四存储器芯片与该第六存储器芯片完成该抹除指令之后，该存储器控制器对该第一存储器芯片组的该第四存储器芯片、该第五存储器芯片、该第六存储器芯片与该第七存储器芯片同步下达该抹除指令。

17.根据权利要求13所述的存储器储存装置，其中该存储器控制器同时使能该些存储器芯片组之中的至少部分存储器芯片组来写入来自于该主机***的多个写入数据。

18.根据权利要求13所述的存储器储存装置，

其中当该连接器与该主机***之间的该传输模式为一超直接存储器存取(Ultra Direct Memory Access，UDMA)模式0、一超直接存储器存取模式1、一超直接存储器存取模式2、一超直接存储器存取模式3、一超直接存储器存取模式4或程序输入输出(programmed input/output，PIO)模式时，该存储器控制器识别该连接器与该主机***之间的该传输模式为属于该第二传输模式，

其中当该连接器与该主机***之间的该传输模式为一超直接存储器存取模式5或一超直接存储器存取模式6时，该存储器控制器识别单元识别该连接器与该主机***该传输模式为属于该第一传输模式。

19.一种存储器控制方法，用于一存储器储存装置，其中该存储器储存装置具有一可复写式非易失性存储器模组并且该可复写式非易失性存储器模组具有多个存储器芯片与耦接至该些存储器芯片的多个数据输入输出总线，该存储器控制方法包括：

识别该存储器储存装置与一主机***之间的一传输模式为属于一第一传输模式或一第二传输模式；

当该传输模式为属于该第一传输模式时，使用一第一抹除模式来抹除储存于该些存储器芯片中的多个数据；以及

当该传输模式为属于该第二传输模式时，使用一第二抹除模式来抹除储存于该些存储器芯片中的该些数据，

其中该第一抹除模式运作时的操作电流大于该第二抹除模式运作时的操作电流。

20.根据权利要求19所述的存储器控制方法，其中在该第一抹除模式运作时在该些存储器芯片之中同时被动作的存储器芯片的一数目大于在该第二抹除模式运作时在该些存储器芯片之中同时被动作的存储器芯片的一数目。

21.根据权利要求19所述的存储器控制方法，其中在该第一抹除模式运作时在该些数据输入输出总线之中同时被动作的数据输入输出总线的一数目大于在该第二抹除模式运作时在该些数据输入输出总线之中同时被动作的数据输入输出总线的一数目。