JP4598639B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に係わり、特に、基板としてＳＯＩ（Silicon On Insulator）基板、ゲート絶縁膜に高比誘電率ゲート絶縁膜（以下、「High-k膜」と言う）を有する半導体装置およびその製造方法に関する。
例えば、情報通信の分野においては、ブロードバンドの普及に伴い、情報機器の頭脳となるシステムＬＳＩには一層の高速化・低消費電力化が求められている。これまで、システムＬＳＩの高速・低消費電力化は、トランジスタのゲート長の微細化と、ゲート絶縁膜（シリコン酸化膜）の薄膜化によって進められてきた。しかしながら、ゲート絶縁膜の薄膜化はすでに限界にきており、ゲート絶縁膜を流れるトンネル・リーク電流の増大によって消費電力の低減は困難なものになっている。
そこで、酸化膜に換わる絶縁膜材料として、比誘電率の高い所謂「High-k膜」が注目されている。High-k膜は、比誘電率が大きいために、シリコン酸化膜と比べて、厚膜化が可能であり、低消費電力化および高駆動力化が期待されている。
特開２００４−３２７６７１号公報には、ＳＯＩ基板及びhigh-k 膜を使用したゲート電極の形成方法が示されている。ＳＯＩ基板上に high-k 膜を形成し、その上にレジストパターンを用いてゲート電極を形成する。その後、レジストパターンを除去している。
特開２００４−３２７６７１号公報
更に具体的には、素子分離法（ＳＴＩ、ＬＯＣＯＳ法等）によってＳＯＩ基板に活性領域と絶縁領域を形成した後、High-k膜、ゲート電極用Poly-Si膜を成膜する。High-k材料としては、例えば、ハフニウム（Hf）、ジルコニウム（Zr）等の金属酸化物がある。これらの材料は、一般には、スパッタ法、有機金属気相堆積（ＭＯＣＶＤ）法、原子層ＣＶＤ（ＡＬＣＶＤ）法、または、電子線エピタキシ（ＭＢＥ）法等によって成膜される。
次に、リソグラフィ技術によりゲートパターンを形成し、ゲートパターンをマスクとして、Poly-Siをドライエッチング法により除去する。このとき、下地High-k膜にてエッチングを一旦停止する。ゲート電極材料であるPoly-Siのエッチングは、一般的には塩素または臭素系のハロゲンガスを主に使用される。サイドエッチング抑制やゲート絶縁膜との十分な選択比を得るため、ハロゲンガスに酸素（Ｏ２）を添加したＣｌ２／Ｏ２、ＨＢｒ／Ｏ２などのガス系が用いられる。次に、レジストをＯ２プラズマ処理にてアッシング除去し、その後、High-k膜をウェットエッチング法にて除去する。ここで、High-k膜の除去は、市販のフッ化酸水溶液を純水で希釈したものを使用することができる（５％ＨＦ等）。High-k膜除去以降は、各種インプラ処理を行い、サイドウォール形成、シリコン選択エピタキシャル、サリサイド処理の工程を順次経て配線工程へと移る。
しかしながら、上述の工程を経てHigh-k膜を成膜、ゲート電極を形成した場合、ゲートエッチング、或いはその後のアッシング工程中のＯ２ラジカルがHigh-k下部のシリコンまで到達し、シリコン層の最表面の一部を酸化膜へと改質することが懸念される。ＳＯＩ層の一部が酸化膜に改質された状態でHigh-k膜をフッ酸によりウェットエッチング処理を行った場合、High-k膜とともに酸化膜に改質されたシリコン層の一部も一緒に除去されてしまう。ＳＯＩ膜厚はデバイスの高性能化とともに世代を追う毎に薄膜化が進んでいる。例えば、International Technology Roadmap for Semiconductors 2001 Edition （ITRS2001）によると、１３０ｎｍノード世代のＳＯＩ膜厚の目標は２０ｎｍ（@high-performance）、９０ｎｍノードでは１０ｎｍ前後まで薄膜化が進む。このため、改質されたＳｉ層がフッ酸処理等によって削れてしまう恐れがある。
一般に、シリサイド化反応は、Ｓｉの拡散により進行するため、シリサイド化に十分なシリコン層が無い場合には、シリサイド化できないという問題が発生する。
更に、ＳＯＩ層の表面の一部が除去されてしまうと、ＳＯＩ基板表面に段差が生じ、ゲート電極と不純物拡散領域（ソース、ドレイン電極）との間でリーク電流が発生する可能性がある。
本発明は、上記のような状況に鑑みて成されたものであり、ゲート絶縁膜として使用されるHigh-k絶縁膜下部に存在するシリコンの改質を抑制可能な半導体装置の製造方法を提供することを目的とする。
また、ゲート絶縁膜として使用されるHigh-k絶縁膜下部に存在するシリコンの改質を抑制することによって良好な特性を有する半導体装置を提供することを目的とする。
更に、ゲート電極と不純物拡散領域（ソース、ドレイン電極）との間でリーク電流の発生を効果的に抑制可能な半導体装置の製造方法を提供することを目的とする。
また、ゲート電極と不純物拡散領域（ソース、ドレイン電極）との間でリーク電流の発生を効果的に抑制可能な半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の第１の態様に係る半導体装置の製造方法は、ＳＯＩ基板上に、高比誘電率絶縁層を形成する工程と；前記高比誘電率絶縁層上に、ゲート電極層を形成する工程と；前記ゲート電極層上に、レジスト層を形成する工程と；前記レジスト層をマスクとして前記ゲート電極層を選択的に除去する工程と；酸素を含まないガスを用いたアッシング処理によって前記レジスト層を除去する工程とを含んでいる。
ここで、前記アッシング処理に使用されるガスとしては、窒素（Ｎ２），水素（Ｈ２），アンモニア（ＮＨ３）の単独ガス又は、これらの混合ガスを使用することができる。また、前記アッシング処理に使用されるガスに、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、キセノン（Ｘｅ）等の所定の希ガスを添加することができる。
前記ゲート電極層を除去して前記高比誘電率絶縁層が露出した後、前記アッシング処理の前に行われるエッチング処理において、酸素を含まないガスを使用することが好ましい。ここで、前記エッチング処理は、ＨＢｒとＨｅとの混合ガスを使用して行うことができる。
前記高比誘電率絶縁層は、例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、ＨｆＡｌＯｘ又は、ＨｆＳｉＯＮｘによって形成することができる。また、前記高比誘電率絶縁層の除去は、フッ化酸水溶液を用いたウェットエッチング処理によって行うことができる。
本発明の第２の態様に係る半導体装置は、上記第１の態様に係る製造方法によって製造されることを特徴とする。
以下、本発明を実施するための最良の形態について、実施例を用いて詳細に説明する。図１〜図４は、本発明の第１の実施例に係る半導体装置製造方法の工程を示す断面図である。図１（Ａ）に示すように、Ｓｉ支持基板１１０，酸化膜埋め込み層（ＳｉＯ２層）１１２，Ｓｉ層１１４からなるＳＯＩ（Silicon on Insulator）基板を用意する。次に、公知の素子分離法（ＳＴＩ法、ＬＯＣＯＳ法等）を用いて活性領域と絶縁領域に分離する。
次に、図１（Ｂ）に示すように、Ｓｉ層１１４上にHigh-k膜１１６を成膜する。High-k材料としては、例えば、ハフニウム（Hf）、ジルコニウム（Zr）の金属酸化物であるＨｆＯ２、ＺｒＯ２の他に、ＨｆＡｌＯｘやＨｆＳｉＯＮｘ等を使用することができる。本実施例のHigh-k 膜１１６は、一般的なスパッタ法、有機金属気相堆積（ＭＯＣＶＤ）法、原子層ＣＶＤ（ＡＬＣＶＤ）法、または、電子線エピタキシ（ＭＢＥ）法等によって成膜することができる。
その後、図１（Ｃ）に示すように、High-k膜１１６上にゲート電極用Poly-Si膜１１８を成膜する。次に、図２（Ａ）に示すように、リソグラフィによりゲートパターン（レジストパターン）１２０を形成する。次に、図２（Ｂ）に示すように、ゲートパターン１２０をマスクとして、Poly-Si層１１８をドライエッチング法により除去し、下地のHigh-k膜１１６にてエッチングを一旦停止する。ゲート電極材料であるPoly-Siのエッチングには、一般的な塩素または臭素系のハロゲンガスを使用することができる。サイドエッチング抑制やゲート絶縁膜との十分な選択比を得るため、ハロゲンガスに酸素（Ｏ２）を添加したＣｌ２／Ｏ２、ＨＢｒ／Ｏ２などのガス系が用いることができる。
次に、図２（Ｃ）に示すように、酸素（Ｏ２）を含まない窒素（Ｎ２）、水素（Ｈ２）、アンモニア（ＮＨ３）等の単ガス、或いは、Ｎ２／Ｈ２等の混合ガスを用いたアッシング処理により、ゲート電極加工用に使用したレジスト１２０を除去する。
以下には、一例として、ＮＨ３ガスによるアッシング処理を行う時の条件を示す。下記アッシング条件でのレジストエッチングレート及び均一性は、それぞれ約４００ｎｍ／ｍｉｎ、±８．３％である。
装置：ＵＨＦ−ＥＣＲ（プラズマ処理装置）
使用ガス：ＮＨ３＝２００（ｓｃｃｍ）
圧力：４Ｐａ
ＲＦパワー：５００Ｗ（ソース）／１００Ｗ（アンテナ）／５０Ｗ（バイアス）
基板温度：２０℃
次に、図３（Ａ）に示すように、High-k膜１１６をウェットエッチング法にて除去する。ここで、High-k膜１１６の除去は、市販のフッ化酸水溶液を純水で希釈したものを使用することができる（５％ＨＦ等）。
次に、ＬＤＤ（Lightly Doped
Drain ）インプラ処理を行った後、サイドウォール用絶縁膜の形成を行う。その後、エッチバック処理により、図３（Ｂ）に示すように、サイドウォール１２４を形成する。続いて、ＢＦ２（Ｂ）、Ｐ（Ａｓ）等のイオン注入を行い、ソース・ドレイン領域を形成し、不純物活性化のために１０００℃での急速加熱処理（RTA：Rapid Thermal
Annealing）を行う。
次に、ゲート電極１１８と上記拡散層（ソース・ドレイン領域）の低抵抗化を目的として、図３（Ｃ）に示すように、自己整合的に高融点金属シリサイド膜１２６を形成する。本実施例においては、コバルトサリサイド（Salicide: Self-Aligned Silicide）を用いる。シリサイド膜１２６の成膜には、スパッタリング法やＣＶＤ（Chemical Vapor Deposition）法が用いられ、Ｃｏ／ＴｉＮの積層膜の膜厚は、例えば５０Å／２００Åとすることができる。
次に、シリサイド化するための熱処理、選択エッチングを行い、図４に示すように、拡散層上（ゲート電極１１８，ソース・ドレイン領域）のみにシリサイド層を残す。以降は、層間絶縁膜の成膜、コンタクト形成を行い、多層配線工程へと移る。
以上説明したように、本発明の第１の実施例によれば、High-kゲート絶縁膜１１６上に形成されたゲート電極１１８のレジスト除去工程を、酸素を含まないプラズマ処理によって行うため、High-k膜１１６下部に存在するSi層１１４の酸化を抑制することが可能となる。このため、その後のフッ酸によるHigh-k膜１１６除去時においても下層のシリコン層１１４を削ること無く、High-kゲート絶縁膜１１６のみを除去することが可能となる。その結果、その後のソース・ドレイン領域におけるシリコン層のエピタキシャル成長、及び、シリサイド化に必要なシリコン層を残すことができ、安定したプロセス構築が可能となる。すなわち、シリサイド化に十分なシリコンが残るため、安定したシリサイド化が可能となる。更に、ＳＯＩ層の表面の一部が除去されず、ＳＯＩ基板表面をフラットに保つことが可能となり、ゲート電極と不純物拡散領域（ソース、ドレイン電極）との間でリーク電流発生の抑制が期待される。
上記第１の実施例においては、レジストパターン１２０の除去工程において、アッシングガスとしてＮ２，Ｈ２等の単ガス、あるいは、Ｎ２／Ｈ２などの混合ガスが用いられているが、これにＡｒを添加することができる。混合ガスは、(Ａｒ／（Ｎ２＋Ｈ２＋Ａｒ）)で流量比が調整され、その流量比は０．１〜０．９の範囲で設定することが好ましい。
以上のように、レジスト１２０のアッシングによる除去工程において、希釈ガスとしてＡｒを添加することで、Ｎ２，Ｈ２の解離効率が高まることが期待され、より高速にレジスト１２０をアッシングすることが可能となる。尚、本ガス系においても酸素ガスが添加されていないため、High-k膜１１６下部のシリコン層１１４を改質することなく、レジスト１２０のみを除去することが可能となる。
図５及び図６は、本発明の第２の実施例に係る半導体装置製造方法の要部の工程を示す断面図である。図５（Ａ）までは、上述した第１実施例と同様（図２Ａに対応）であり、そこまでの説明を省略する。図５（Ａ）の状態から、フォトリソグラフィーにより形成されたゲートパターン（レジスト）１２０をマスクとして、Poly-Si層１１８のエッチングを行う。ゲート電極のエッチングは、図５（Ｂ）に示す自然酸化膜２０２の除去（ステップ１）、図６（Ａ）に示すPoly-Si層１１８メインエッチング（ステップ２）、図６（Ｂ）に示す対ゲート絶縁膜高選択比条件（ステップ３）の３ステップ構成にて処理される。
図６（Ｂ）に示す処理は、図６（Ａ）におけるPoly-Si層１１８メインエッチング（ステップ２）において、除去しきれなかった残存ポリシリコンを、除去するものであり、High-k膜１１６が露出した状態での処理となる。
本実施例の特徴は、High-k膜１１６が露出した状態でのステップ３を、酸素を含まない条件で行うことである。対ゲート絶縁膜高選択比条件としては、ＨＢｒ／Ｈ２ガス系を採用することができ、以下に条件の一例を示す。
装置：誘導結合プラズマ（ＴＣＰ）
使用ガス：ＨＢｒ／Ｈｅ＝１００／１００ｓｃｃｍ
圧力：６０ｍＴｏｒｒ
ＲＦパワー：ＴＣＰ／Ｂｏｔ＝２５０／５０Ｗ
基板温度：６０℃
図６（Ｂ）以降の工程は、上述した第１実施例と同様であるため、説明を省略する。
以上のように、本発明の第２の実施例によれば、Poly-Si層１１８のメインエッチング後、High-k膜１１６露出後のエッチング処理を、酸素を含まない条件で行うため、High-k膜１１６を通して下地Si層１１４まで到達した酸素ラジカルによる改質を抑制することができる。これにより、従来法に比べHigh-k膜除去時のシリコンの削れを抑制することが可能となる。なお、上述した第１の実施例と同様の効果が得られることは言うまでもない。
図１は、本発明の第１の実施例に係る半導体装置製造方法の工程を示す断面図である。 図２は、第１の実施例に係る半導体装置製造方法の工程を示す断面図であり、図１から続く。 図３は、第１の実施例に係る半導体装置製造方法の工程を示す断面図であり、図２から続く。 図４は、第１の実施例に係る半導体装置製造方法の工程を示す断面図であり、図３から続く。 図５は、本発明の第２の実施例に係る半導体装置製造方法の要部の工程を示す断面図である。 図６は、第２の実施例に係る半導体装置製造方法の要部の工程を示す断面図であり、図５から続く。
符号の説明
１１０ Ｓｉ支持基板
１１２ 酸化膜埋め込み層
１１４ Ｓｉ層
１１６ 高比誘電率絶縁膜
１１８ ポリシリコン層
１２０ レジスト層
１２４ サイドウォール
１２６ コバルト層
１２８ シリサイド領域
２０２ 自然酸化膜
２０４ 残存ポリシリコン

Claims (19)

  1. ＳＯＩ基板上に、高比誘電率絶縁層を形成する工程と；
    前記高比誘電率絶縁層上に、ゲート電極層を形成する工程と；
    前記ゲート電極層上に、レジスト層を形成する工程と；
    前記レジスト層をマスクとして前記ゲート電極層を選択的に除去する工程と；
    酸素を含まないガスを用いたアッシング処理によって前記レジスト層を除去する工程とを含むことを特徴とする半導体装置の製造方法。
  2. 前記アッシング処理に使用されるガスは、窒素（Ｎ２），水素（Ｈ２），アンモニア（ＮＨ３）の単独ガス又は、これらの混合ガスであることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記アッシング処理に使用されるガスに、所定の希ガスを添加することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記希ガスは、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、キセノン（Ｘｅ）から選択される１以上のガスであることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記ゲート電極層を除去して前記高比誘電率絶縁層が露出した後、前記アッシング処理の前に、酸素を含まないガスによりエッチング処理を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記エッチング処理は、ＨＢｒとＨｅとの混合ガスを使用して行うことを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記エッチング処理により、前記高比誘電率絶縁層上に残存したゲート電極層を除去することを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記高比誘電率絶縁層を除去する工程の後に、シリサイド処理工程を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 前記ゲート電極層は、ポリシリコン層であることを特徴とする請求項１に記載の半導体装置の製造方法。
  10. 前記高比誘電率絶縁層の除去は、フッ化酸水溶液を用いたウェットエッチング処理によって行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  11. 前記高比誘電率絶縁層は、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、ＨｆＡｌＯｘ又は、ＨｆＳｉＯＮｘから成ることを特徴とする請求項１に記載の半導体装置の製造方法。
  12. ＳＯＩ基板上に、高比誘電率絶縁層を形成する工程と；
    前記高比誘電率絶縁層上に、ゲート電極層となるポリシリコン層を形成する工程と；
    前記ポリシリコン層上に、レジスト層を形成する工程と；
    前記レジスト層をマスクとして前記ポリシリコン層を選択的に除去する工程と；
    酸素を含まないガスを用いたアッシング処理によって前記レジスト層を除去する工程と；
    フッ化酸水溶液を用いたウェットエッチング処理により、前記高比誘電率絶縁層を選択的に除去して、ゲート絶縁膜を成形する工程と；
    ソース、ドレイン領域を形成する工程と；
    前記ゲート電極、ソース、ドレイン領域の上にシリサイド領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  13. 前記アッシング処理に使用されるガスは、窒素（Ｎ２），水素（Ｈ２），アンモニア（ＮＨ３）の単独ガス又は、これらの混合ガスであることを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記アッシング処理に使用されるガスに、所定の希ガスを添加することを特徴とする請求項１２に記載の半導体装置の製造方法。
  15. 前記希ガスは、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、キセノン（Ｘｅ）から選択される１以上のガスであることを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記ポリシリコン層を除去して前記高比誘電率絶縁層が露出した後、前記アッシング処理の前に、酸素を含まないガスによりエッチング処理を行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
  17. 前記エッチング処理は、ＨＢｒとＨｅとの混合ガスを使用して行うことを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記エッチング処理により、前記高比誘電率絶縁層上に残存したゲート電極層を除去することを特徴とする請求項１６に記載の半導体装置の製造方法。
  19. 前記高比誘電率絶縁層は、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、ＨｆＡｌＯｘ又は、ＨｆＳｉＯＮｘから成ることを特徴とする請求項１２に記載の半導体装置の製造方法。
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