JP4283017B2

JP4283017B2 - 半導体装置の製造方法

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Publication number: JP4283017B2
Application number: JP2003082767A
Authority: JP
Inventors: 毅前田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2003-03-25
Filing date: 2003-03-25
Publication date: 2009-06-24
Anticipated expiration: 2023-03-25
Also published as: JP2004296477A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳細には、高誘電率の絶縁膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置では高集積化に対応するためのトランジスタ等の素子の微細化、高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。
【０００３】
ゲート絶縁膜を構成する材料としては、従来よりシリコン酸化膜（ＳｉＯ_２膜）が用いられてきた。一方、ゲート電極の微細化に伴いゲート絶縁膜の薄膜化が進むと、キャリア（電子および正孔）がゲート絶縁膜を直接トンネリングすることによって生じるトンネル電流、すなわちゲートリーク電流が増大するようになる。例えば、１３０ｎｍノードのデバイスで要求されるゲート絶縁膜の膜厚はＳｉＯ_２膜で２ｎｍ程度であるが、この領域はトンネル電流が流れ始める領域である。したがって、ゲート絶縁膜としてＳｉＯ_２膜を用いた場合には、ゲートリーク電流を抑制することができずに消費電力の増大を招くことになる。
【０００４】
そこで、ＳｉＯ_２膜に代えて、より誘電率の高い材料をゲート絶縁膜として使用する研究が行われている。高誘電率の絶縁膜（以下、Ｈｉｇｈ−ｋ膜という。）としては、従来、ＴｉＯ_２膜やＴａ_２Ｏ_５膜などが検討されてきたが、最近では、Ａｌ_２Ｏ_５膜、ＨｆＯ_２膜、ＨｆＡｌＯ_ｘ膜およびＨｆＳｉＯ_ｘ膜などがシリコン上での安定性に優れていることから注目されている。
【０００５】
【発明が解決しようとする課題】
図６は、ゲート絶縁膜としてＨｉｇｈ−ｋ膜を用いた場合の従来法による電界効果トランジスタ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）の製造工程を示す断面図である。
【０００６】
シリコン基板６０１上に公知の方法を用いて素子分離領域６０２，６０３を形成した後、熱酸化法によってＳｉＯ_２膜６０４を形成する。次に、Ｈｉｇｈ−ｋ膜６０５、ゲート電極としての多結晶シリコン膜６０６およびマスク材としてのＳｉＯ_２膜６０７を順に成長させる。その後、ゲート電極の寸法均一性向上を目的として反射防止膜６０８を形成してから、フォトリソグラフィ法を用いてレジストパターン６０９を形成する（図６（ａ））。
【０００７】
次に、レジストパターン６０９をマスクとして反射防止膜６０８、ＳｉＯ_２膜６０７をドライエッチングし、ＳｉＯ_２膜パターン６１０を形成する（図６（ｂ））。
【０００８】
次に、ＳｉＯ_２膜パターン６１０をマスクとして多結晶シリコン膜６０６をドライエッチングし、多結晶シリコン膜パターン６１１を形成する（図６（ｃ））。
【０００９】
最後に、Ｈｉｇｈ−ｋ膜６０５をエッチングすることによってゲート電極が完成するが、この際に次のような問題があった。
【００１０】
図６（ｃ）の構造において、Ｈｉｇｈ−ｋ膜６０５が存在しない場合には、多結晶シリコン膜６１１と下地のＳｉＯ_２膜６０４との間の選択比が大きいために、ＳｉＯ_２膜６０４が露出したところでエッチングが停止する。そして、希フッ酸などを用いたウェットエッチングによってＳｉＯ_２膜６０４を除去することによりゲート電極を形成することができる。
【００１１】
一方、Ｈｉｇｈ−ｋ膜６０５がある場合には、上記のようにして多結晶シリコン膜パターン６１１を形成した後、ＢＣｌ_３、ＨＢｒ、Ｏ_２若しくはフルオロカーボンなどのエッチングガスを用いたドライエッチング法または適当なエッチング液を用いたウェットエッチング法によって、Ｈｉｇｈ−ｋ膜パターンを形成する。
【００１２】
しかしながら、Ｈｉｇｈ−ｋ膜パターンを形成する際に、Ｈｉｇｈ−ｋ膜６０５と下地のＳｉＯ_２膜６０４との選択比が０．５以下の値でしか得られないために、ＳｉＯ_２膜６０４、さらにはその下のシリコン基板６０１までエッチングされてしまうという問題があった（図６（ｄ））。このことは、所望のエクステンションおよびソース・ドレイン領域の形成を阻害することになる。
【００１３】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、下地のＳｉＯ_２膜に対して選択的にＨｉｇｈ−ｋ膜をエッチングすることのできる半導体装置の製造方法を提供することにある。
【００１４】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【００１５】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上にＳｉＯ_２膜を介して形成されたＨｆＯ_２又はＡｌ_２Ｏ_３又はこれらにＳｉＯ_２を含む膜をドライエッチングする半導体装置の製造方法において、該ＨｆＯ_２又はＡｌ_２Ｏ_３又はこれらにＳｉＯ_２を含む膜の上にゲート電極である多結晶シリコン膜又はアモルファスシリコン膜を設ける。そしてＣＦ_４ガス、ＣＦ_４ガスにＣｌ_２、ＨＢｒ、Ｏ_２を加えた混合ガス、又は、ＨＢｒ及びＯ_２の混合ガスによって、該ＨｆＯ_２又はＡｌ_２Ｏ_３又はこれらにＳｉＯ_２を含む膜をエッチングする際に該多結晶シリコン膜又はアモルファスシリコン膜もエッチングすることによってエッチング雰囲気中にシリコン種を供給することを特徴とする。
【００１６】
本発明の半導体装置の製造方法は、半導体基板上に素子分離領域を形成する工程と、該半導体基板上で該素子分離領域に挟まれた領域にＳｉＯ _２膜を形成する工程と、該素子分離領域および該ＳｉＯ _２膜の上にＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜を形成する工程と、該ＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜上に多結晶シリコン膜又はアモルファスシリコン膜を形成する工程と、該多結晶シリコン膜又はアモルファスシリコン膜の上にシリコンを含む酸化膜からなるゲートマスクを形成する工程と、該素子分離領域上の該多結晶シリコン膜又はアモルファスシリコン膜の上にレジストパターンを形成する工程と、該ゲートマスクおよび該レジストパターンをマスクとした該多結晶シリコン膜又はアモルファスシリコン膜のドライエッチングによって、ゲート電極およびダミーゲート電極を形成する工程を有する。そして、該ダミーゲート電極上の該レジストパターンを除去した後に該ゲートマスクを用いて該ＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜をＣＦ _４ガス、ＣＦ _４ガスにＣｌ _２、ＨＢｒ、Ｏ _２を加えた混合ガス、又は、ＨＢｒ及びＯ _２の混合ガスによって、ドライエッチングするとともに、該ダミーゲート電極をドライエッチングする工程を有することを特徴とする。
【００１７】
本発明の半導体装置の製造方法は、半導体基板上に素子分離領域を形成する工程と、該半導体基板上で該素子分離領域に挟まれた領域にＳｉＯ_２膜を形成する工程と、該素子分離領域および該ＳｉＯ_２膜の上にＨｆＯ_２又はＡｌ_２Ｏ_３又はこれらにＳｉＯ_２を含む膜を形成する工程と、該ＨｆＯ_２又はＡｌ_２Ｏ_３又はこれらにＳｉＯ_２を含む膜上に多結晶シリコン膜又はアモルファスシリコン膜を形成する工程と、該多結晶シリコン膜又はアモルファスシリコン膜の上にシリコンを含む酸化膜からなるゲートマスクを形成する工程と、該素子分離領域上の該多結晶シリコン膜又はアモルファスシリコン膜の上にレジストパターンを形成する工程と、該ゲートマスクおよび該レジストパターンをマスクとした該多結晶シリコン膜又はアモルファスシリコン膜のドライエッチングによって、ゲート電極およびダミーゲート電極を形成する工程と、該ゲートマスクを用いて該ＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜をＣＦ _４ガス、ＣＦ _４ガスにＣｌ _２、ＨＢｒ、Ｏ _２を加えた混合ガス、又は、ＨＢｒ及びＯ _２の混合ガスによって、ドライエッチングするとともに、該ダミーゲート電極をドライエッチングする工程とを有する。そして、該ゲート電極およびダミーゲート電極を形成する工程において、該ドライエッチングの途中で該レジストパターンを除去し、該除去されたレジストパターンの下の該多結晶シリコン膜又はアモルファスシリコン膜も同時にドライエッチングして、該ゲート電極の膜厚よりも小さい膜厚を有する該ダミーゲート電極を形成することを特徴とする半導体装置の製造方法。
【００１８】
本発明の半導体装置の製造方法は、半導体基板上に素子分離領域を形成する工程と、該半導体基板上で該素子分離領域に挟まれた領域にＳｉＯ _２膜を形成する工程と、該素子分離領域および該ＳｉＯ _２膜の上にＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜を形成する工程と、該ＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜上に多結晶シリコン膜又はアモルファスシリコン膜を形成する工程と、該多結晶シリコン膜又はアモルファスシリコン膜の上にシリコンを含む酸化膜からなるゲートマスクを形成する工程と、該ゲートマスクを用いたドライエッチングによってゲート電極を形成する工程と、
該ゲートマスクを除去する工程とを有する。そして、該ゲート電極をマスクとして該ＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜をＣＦ _４ガス、ＣＦ _４ガスにＣｌ _２、ＨＢｒ、Ｏ _２を加えた混合ガス、又は、ＨＢｒ及びＯ _２の混合ガスによって、ドライエッチングするとともに、該ゲート電極の一部もドライエッチングする工程を有することを特徴とする。
本発明の半導体装置の製造方法は、半導体基板上に素子分離領域を形成する工程と、該半導体基板上で該素子分離領域に挟まれた領域にＳｉＯ_２膜を形成する工程と、該素子分離領域および該ＳｉＯ_２膜の上にＨｆＯ_２又はＡｌ_２Ｏ_３又はこれらにＳｉＯ_２を含む膜を形成する工程と、該ＨｆＯ_２又はＡｌ_２Ｏ_３又はこれらにＳｉＯ_２を含む膜上に多結晶シリコン膜又はアモルファスシリコン膜を形成する工程と、該多結晶シリコン膜又はアモルファスシリコン膜の上に、シリコンを含む酸化膜からなるゲートマスクおよびダミーゲートマスクを形成する工程と、該ゲートマスクおよび該ダミーゲートマスクを用いたドライエッチングによって、ゲート電極およびダミーゲート電極を形成する工程と、該ゲートマスクおよび該ダミーゲートマスクを除去する工程とを有する。そして該ゲート電極および該ダミーゲート電極をマスクとして、該ＨｆＯ_２又はＡｌ_２Ｏ_３又はこれらにＳｉＯ_２を含む膜をＣＦ_４ガス、ＣＦ_４ガスにＣｌ_２、ＨＢｒ、Ｏ_２を加えた混合ガス、又は、ＨＢｒ及びＯ_２の混合ガスによって、ドライエッチングするとともに、該ゲート電極および該ダミーゲート電極の一部もドライエッチングする工程を有することを特徴とする。
【００２４】
【発明の実施の形態】
発明者らは、鋭意研究を行った結果、エッチング雰囲気中にシリコン原子および／またはシリコンを含む分子（以下、シリコン種という。）が存在することによって、Ｈｉｇｈ−ｋ膜のエッチング速度が上昇し、シリコン酸化膜（ＳｉＯ_２膜）との選択比が１より大きくなることを見出した。
【００２５】
表１は、シリコン種の有無によるＨｉｇｈ−ｋ膜のエッチング速度およびＳｉＯ_２膜に対する選択比を比較した結果である。エッチング雰囲気中にシリコン種が存在すると、Ａｌ_２Ｏ_３膜およびＨｆＯ_２膜のいずれのＨｉｇｈ−ｋ膜についても、エッチング速度およびＳｉＯ_２膜に対する選択比が大きくなることがわかる。一方、ＳｉＯ_２膜では、エッチング雰囲気中にシリコン種が存在することによるエッチング速度の変化は見られない。
【００２６】
【表１】

【００２７】
上記の知見から、本発明者は、半導体基板上で素子動作や回路動作に影響のない箇所にシリコン種供給源を形成し、Ｈｉｇｈ−ｋ膜をエッチングする際にシリコン種供給源もエッチングすることによって、エッチング雰囲気中にシリコン種を供給することを考え、本発明に至った。
【００２８】
図１（ａ）は、図６（ｃ）における多結晶シリコン膜パターン６１１が素子分離領域６０２，６０３の上にも形成された構造に対応する。図１（ａ）で、半導体基板１００上の素子分離領域１０１，１０２に形成された多結晶シリコン膜パターン１０３，１０４は、ダミーゲート電極である。一方、素子分離領域１０３，１０４に挟まれた領域に形成された多結晶シリコン膜パターン１０５が本来のゲート電極に相当する。ここで、多結晶シリコン膜パターン１０５上にはマスク材であるＳｉＯ_２膜１０６が形成されているが、多結晶シリコン膜パターン１０３，１０４上にはＳｉＯ_２膜が形成されていない。したがって、この構成によれば、Ｈｉｇｈ−ｋ膜１０７をエッチングする際に、多結晶シリコン膜パターン１０３，１０４も一緒にエッチングされることになる。これにより、多結晶シリコン膜パターン１０３，１０４がシリコン種供給源となって、エッチング雰囲気中にシリコン種Ｓ_１を供給することができる。尚、図中のシリコン種Ｓ_１は、説明のために拡大して示したものである。また、矢印ａ_１，ａ_２は、多結晶シリコン膜パターン１０３，１０４からシリコン種Ｓ_１が供給される様子を示している。
【００２９】
図１（ｂ）は、図６（ｃ）における多結晶シリコン膜パターン６１１上にＳｉＯ_２膜６１０がない構造に対応するものである。マスク材としての役割を有するＳｉＯ_２膜がないことによって、Ｈｉｇｈ−ｋ膜１０８をエッチングする際に多結晶シリコン膜パターン１０９も一緒にエッチングされる。したがって、この場合には、ゲート電極である多結晶シリコン膜パターン１０９がシリコン種供給源となって、エッチング雰囲気中にシリコン種Ｓ_２を供給することができる。尚、図中のシリコン種Ｓ_２は、説明のために拡大して示したものである。また、矢印ａ_３，ａ_４は、多結晶シリコン膜パターン１０９からシリコン種Ｓ_２が供給される様子を示している。
【００３０】
ここで、図１（ａ）において、マスク材であるＳｉＯ_２膜１０６にもシリコンが含まれることから、ＳｉＯ_２膜１０６をシリコン種供給源とすることも考えられる。しかしながら、Ｈｉｇｈ−ｋ膜１０７のエッチングは、Ｈｉｇｈ−ｋ膜１０７の下地膜であるＳｉＯ_２膜１１０との選択比を大きくする条件、すなわち、ＳｉＯ_２膜１１０のエッチング速度が小さくなる条件で行なわれる。これにより、ＳｉＯ_２膜１０６のエッチング量も小さくなることから、ＳｉＯ_２膜１０６がエッチング雰囲気中に有効な量のシリコン種を供給することは期待できない。したがって、ＳｉＯ_２膜１０６をシリコン種供給源として利用することは難しい。
【００３１】
また、図１（ａ）および（ｂ）において、Ｈｉｇｈ−ｋ膜１０７，１０８をエッチングする際に、多結晶シリコン膜パターン１０３，１０４，１０５，１０９の側壁もエッチングされることから、多結晶シリコン膜パターンを全てシリコン種供給源として利用することも考えられる。しかしながら、断面が矩形状のゲート電極を形成するために、エッチングは側壁保護膜１１１，１１２が形成される条件で行われる。すなわち、側壁保護膜１１１，１１２の存在によって多結晶シリコン膜パターン１０３，１０４，１０５，１０９の側壁がエッチングされなくなるので、多結晶シリコン膜パターンの全てをシリコン種供給源として利用することはできない。
【００３２】
以下、本発明の実施の形態について、図面を参照しながら具体的に説明する。
【００３３】
実施の形態１
本実施の形態では、素子分離領域上にシリコンを含む膜からなるダミーゲート電極を形成し、これをシリコン種供給源として用いることを特徴としている。
【００３４】
図２は、本実施の形態による半導体装置の製造工程を示す断面図である。まず、シリコン基板２０１上に公知の方法を用いて素子分離領域２０２，２０３を形成した後、素子分離領域２０２と素子分離領域２０３によって挟まれた領域に熱酸化法によってＳｉＯ_２膜２０４を形成する。ＳｉＯ_２膜２０４の膜厚は、例えば１ｎｍ程度とすることができる。ここで、ＳｉＯ_２膜２０４は、熱酸化法に限らず他の方法によって形成されてもよい。
【００３５】
次に、素子分離領域２０２，２０３およびＳｉＯ_２膜２０４の上にＨｉｇｈ−ｋ膜２０５を形成する。Ｈｉｇｈ−ｋ膜２０５としては、例えば、ＨｆＯ_２、ＺｒＯ_２、Ｌａ_２Ｏ_３、Ｙ_２Ｏ_３およびＡｌ_２Ｏ_３よりなる群から選ばれる少なくとも１種の材料からなる膜を用いることができる。また、Ｈｉｇｈ−ｋ膜２０５は、ＨｆＯ_２、ＺｒＯ_２、Ｌａ_２Ｏ_３、Ｙ_２Ｏ_３およびＡｌ_２Ｏ_３よりなる群から選ばれる少なくとも１種の材料にＳｉＯ_２または窒素を混合した材料からなる膜であってもよい。さらに、Ｈｉｇｈ−ｋ膜２０５は、ＨｆＯ_２、ＺｒＯ_２、Ｌａ_２Ｏ_３、Ｙ_２Ｏ_３およびＡｌ_２Ｏ_３よりなる群から選ばれる少なくとも１種の材料にＳｉＯ_２および窒素を混合した材料からなる膜であってもよい。尚、Ｈｉｇｈ−ｋ膜２０５の膜厚は、例えば３ｎｍ〜７ｎｍ程度とすることができる。
【００３６】
Ｈｉｇｈ−ｋ膜２０５を形成した後は、この上に、ゲート電極およびダミーゲート電極となる多結晶シリコン膜２０６、マスク材となるＳｉＯ_２膜２０７を順に形成する。多結晶シリコン膜２０６の膜厚は、例えば１５０ｎｍ程度とすることができる。また、ＳｉＯ_２膜２０７の膜厚は、例えば１００ｎｍ程度とすることができる。
【００３７】
ＳｉＯ_２膜２０７を形成した後は、この上に反射防止膜２０８を形成する。反射防止膜２０８は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜２０８としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。尚、本発明においては、反射防止膜はなくてもよい。
【００３８】
次に、反射防止膜２０８の上にレジスト膜（図示せず）を形成し、フォトリソグラフィ法によって所望の線幅を有するレジストパターン２０９を形成する。以上の工程によって、図２（ａ）の構造が得られる。
【００３９】
次に、図２（ｂ）に示すように、ゲートマスクとなるＳｉＯ_２膜パターン２１０およびダミーゲート電極形成のためのレジストパターン２１１，２１２を形成する。
【００４０】
まず、図２（ａ）のレジストパターン２０９をマスクとして反射防止膜２０８，ＳｉＯ_２膜２０７をエッチングする。その後、不要となったレジストパターン２０９を除去する。尚、反射防止膜２０８のエッチングが進行してＳｉＯ_２膜２０７が露出すると略同時に、レジストパターン２０９がエッチングによって消失するようにエッチング条件を設定してもよい。この場合、ＳｉＯ_２膜２０７のエッチングは、反射防止膜パターン（図示せず）をマスクとして行う。ＳｉＯ_２膜パターン２１０が形成された後は、例えば、酸素ガスを用いたプラズマ処理を行うことによって反射防止膜パターンを除去することができる。
【００４１】
ＳｉＯ_２膜パターン２１０を形成した後は、シリコン種供給源となるダミーゲート電極を形成するために、フォトリソグラフィ法によって、多結晶シリコン膜２０６上で素子分離領域２０２，２０３の上に相当する部分にレジストパターン２１１，２１２を形成する。ここで、素子分離領域上に相当する部分にシリコン種供給源を形成するのは、かかる領域が、シリコン基板上において素子動作や回路動作に影響のない場所であることによる。また、ダミーゲート電極と称するのは、シリコン種供給源がゲート電極と同じ構成を有するが、実際にはゲート電極として動作することはないためである。
【００４２】
次に、ＳｉＯ_２膜パターン２１０およびレジストパターン２１１，２１２をマスクとして、多結晶シリコン膜２０６のエッチングを行う。エッチング後、不要となったレジストパターン２１１，２１２を除去することによって、図２（ｃ）に示す構造が得られる。図において、多結晶シリコン膜パターン２１３はゲート電極であり、多結晶シリコン膜パターン２１４，２１５はダミーゲート電極である。
【００４３】
次に、ＳｉＯ_２膜パターン２１０をマスクとしてＨｉｇｈ−ｋ膜２０５のエッチングを行う。エッチングは、ＢＣｌ_３、Ｃｌ_２、ＨＢｒ、ＣＦ_４、Ｏ_２、Ａｒ、Ｎ_２およびＨｅよりなる群から選ばれる少なくとも１種のガスを用いて行うことができる。
【００４４】
本実施の形態においては、まず、Ｈｉｇｈ−ｋ膜２０５のエッチング速度が大きくなる条件で行った後、ＳｉＯ_２膜２０４との選択比が大きくなる条件に変えて行うことが好ましい。例えば、最初に、比較的大きいエッチング速度の得られるＣＦ_４ガスを用いて、Ｈｉｇｈ−ｋ膜２０５の膜厚の９０％程度までエッチングする。ＣＦ_４ガスにＣｌ_２、ＨＢｒおよびＯ_２を加えた混合ガスを用いてエッチングを行ってもよい。次に、比較的高い選択比の得られるＨＢｒおよびＯ_２の混合ガスにエッチングガスを変え、残りの１０％程度の膜厚のＨｉｇｈ−ｋ膜２０５をエッチングする。エッチングは、例えば、誘導結合による低圧高密度プラズマによって行うことができる。
【００４５】
図２（ｃ）に示すように、多結晶シリコン膜パターン２１３と異なり、多結晶シリコン膜パターン２１４，２１５の上にはＳｉＯ_２膜は形成されていない。したがって、Ｈｉｇｈ−ｋ膜２０５をエッチングする際、多結晶シリコン膜パターン２１４，２１５もＨｉｇｈ−ｋ膜と一緒にエッチングされる。これにより、エッチング雰囲気中にシリコン種を供給することが可能となる。表１で説明したように、エッチング雰囲気中にシリコン種が存在することによって、Ｈｉｇｈ−ｋ膜２０５のエッチング速度およびＳｉＯ_２膜２０４に対する選択比をともに大きくすることができるので、ＳｉＯ_２膜２０４を残して選択的にＨｉｇｈ−ｋ膜２０５をエッチングすることが可能となる。
【００４６】
以上の工程によって、図２（ｄ）に示す構造を得ることができる。
【００４７】
尚、本実施の形態において、ダミーゲート電極を構成する多結晶シリコン膜パターンの膜厚は、Ｈｉｇｈ−ｋ膜のエッチング終了とともに消滅する膜厚であることが好ましい。但し、シリコン基板上において、素子動作および回路動作に支障のない箇所にのみダミーゲート電極を形成する場合には、Ｈｉｇｈ−ｋ膜のエッチング終了後にこの多結晶シリコン膜パターンが残っていても問題はない。
【００４８】
また、レジストパターンを消滅させるタイミングによって、下地の多結晶シリコン膜パターンを消滅させるタイミングを調整することもできる。
【００４９】
Ｈｉｇｈ−ｋ膜のエッチング終了とともに、ダミーゲート電極を構成する多結晶シリコン膜パターンが消滅する場合には、多結晶シリコン膜パターンの膜厚は適当であるといえる。したがって、レジストパターンは、多結晶シリコン膜のエッチング終了後であって、Ｈｉｇｈ−ｋ膜のエッチング開始前に除去すればよい。
【００５０】
しかしながら、図２（ｄ）において、Ｈｉｇｈ−ｋ膜２０５をエッチングした後に多結晶シリコン膜パターン２１４，２１５が残存する場合には、多結晶シリコン膜パターン２１４，２１５の膜厚が所望の値よりも大きいことになる。そこで、この場合には、図２（ｂ）の多結晶シリコン膜２０６をエッチングする工程の途中で、レジストパターン２１１，２１２の除去を行い、レジストパターン２１１，２１２の下の多結晶シリコン膜２０６もエッチングされるようにする。このようにすることによって、図２（ｃ）の多結晶シリコン膜パターン２１３が形成された時点で、多結晶シリコン膜パターン２１３よりも小さい膜厚を有する多結晶シリコン膜パターン２１４，２１５を得ることができる。したがって、レジストパターン２１１，２１２を除去するタイミングを調整すれば、多結晶シリコン膜パターン２１４，２１５の膜厚を調整することができるので、Ｈｉｇｈ−ｋ膜２０５のエッチング終了とともに多結晶シリコン膜パターン２１４，２１５を消滅させることができるようになる。
【００５１】
一方、多結晶シリコン膜パターン２１４，２１５のエッチング速度が速く、Ｈｉｇｈ−ｋ膜２０５のエッチングが終了する前にこれらが消滅してしまう場合には、レジストパターン２１１，２１２を除去するタイミングを遅らせることが好ましい。具体的には、Ｈｉｇｈ−ｋ膜２０５のエッチング工程の途中でレジストパターン２１１，２１２の除去を行う。このようにすることによって、多結晶シリコン膜パターン２１４，２１５が消滅するタイミングを遅くすることができる。したがって、上記の例と同様に、この場合においてもレジストパターン２１１，２１２を除去するタイミングを調整することによって、Ｈｉｇｈ−ｋ膜２０５のエッチング終了とともに多結晶シリコン膜パターン２１４，２１５を消滅させることができるようになる。
【００５２】
本実施の形態によれば、素子分離領域上にダミーゲート電極を形成し、これをシリコン種供給源として利用することによって、Ｈｉｇｈ−ｋ膜のエッチング雰囲気中にシリコン種を供給することができるようになる。したがって、Ｈｉｇｈ−ｋ膜のエッチング速度およびＳｉＯ_２膜に対する選択比を大きくすることができ、Ｈｉｇｈ−ｋ膜を選択的にエッチングすることが可能となる。
【００５３】
尚、本実施の形態においては、レジストパターンをＳｉＯ_２膜へ転写し、得られたＳｉＯ_２膜パターンをマスクとして多結晶シリコン膜をエッチングする例について示したが、本発明はこれに限られるものではない。レジストパターンをマスクとしたエッチングによって、直接多結晶シリコン膜にレジストパターンを転写してもよい。
【００５４】
実施の形態２．
本実施の形態は、ゲート電極を構成する多結晶シリコン膜パターンをシリコン種供給源として用いることを特徴とする。
【００５５】
図３は、本実施の形態による半導体装置の製造工程を示す断面図である。まず、シリコン基板３０１上に公知の方法を用いて素子分離領域３０２，３０３を形成した後、素子分離領域３０２と素子分離領域３０３によって挟まれた領域に熱酸化法によってＳｉＯ_２膜３０４を形成する。ＳｉＯ_２膜３０４の膜厚は、例えば１ｎｍ程度とすることができる。ここで、ＳｉＯ_２膜３０４は、熱酸化法に限らず他の方法によって形成されてもよい。
【００５６】
次に、素子分離領域３０２，３０３およびＳｉＯ_２膜３０４の上に、Ｈｉｇｈ−ｋ膜３０５を形成する。Ｈｉｇｈ−ｋ膜３０５は、実施の形態１と同様の材料を用いて形成することができる。すなわち、Ｈｉｇｈ−ｋ膜３０５として、例えば、ＨｆＯ_２膜、ＺｒＯ_２膜、Ｌａ_２Ｏ_３膜、Ｙ_２Ｏ_３膜またはＡｌ_２Ｏ_３膜などを用いることができる。また、Ｈｉｇｈ−ｋ膜３０５は、ＨｆＯ_２、ＺｒＯ_２、Ｌａ_２Ｏ_３、Ｙ_２Ｏ_３およびＡｌ_２Ｏ_３の内で任意の材料を混合することによって得られる膜であってもよいし、これらの材料とＳｉＯ_２とを混合することによって得られる膜であってもよい。さらに、上記いずれかの材料に窒素が添加された材料であってもよい。尚、Ｈｉｇｈ−ｋ膜３０５の膜厚は、例えば３ｎｍ〜７ｎｍ程度とすることができる。
【００５７】
Ｈｉｇｈ−ｋ膜３０５を形成した後は、この上に、ゲート電極となる多結晶シリコン膜３０６を形成する。本実施の形態においては、多結晶シリコン膜３０６がパターニングされた膜を用いてシリコン種供給源とするので、多結晶シリコン膜３０６の膜厚は通常よりも厚い膜厚とする。具体的には、ゲート電極として必要な膜厚に、Ｈｉｇｈ−ｋ膜をエッチングする際に一緒にエッチングされることによって消失する分の膜厚を加えた値とする。例えば、ゲート電極として必要な膜厚が１５０ｎｍ程度であり、Ｈｉｇｈ−ｋ膜をエッチングする際に消失する膜厚が１５０ｎｍ程度である場合には、３００ｎｍ程度の膜厚の多結晶シリコン膜３０６を形成する。
【００５８】
次に、マスク材となるＳｉＯ_２膜３０７を多結晶シリコン膜３０６の上に形成する。ＳｉＯ_２膜３０７の膜厚は、例えば１００ｎｍ程度とすることができる。
【００５９】
ＳｉＯ_２膜３０７を形成した後は、実施の形態１と同様に、ＳｉＯ_２膜３０７の上に反射防止膜３０８を形成する。但し、本発明においては、反射防止膜３０８はなくてもよい。
【００６０】
次に、反射防止膜３０８の上にレジスト膜（図示せず）を形成し、フォトリソグラフィ法によって所望の線幅を有するレジストパターン３０９を形成する。以上の工程によって、図３（ａ）の構造が得られる。
【００６１】
次に、レジストパターン３０９をマスクとして反射防止膜３０８、ＳｉＯ_２膜３０７をエッチングする。その後、不要となったレジストパターン３０９を除去することによって、図３（ｂ）の構造が得られる。尚、反射防止膜３０８のエッチングが進行してＳｉＯ_２膜３０７が露出すると略同時に、レジストパターン３０９がエッチングによって消失するようにエッチング条件を設定してもよい。この場合、ＳｉＯ_２膜３０７のエッチングは、反射防止膜パターン（図示せず）をマスクとして行う。ＳｉＯ_２膜パターン３０７が形成された後は、例えば、酸素ガスを用いたプラズマ処理を行うことによって反射防止膜パターンを除去することができる。
【００６２】
次に、ＳｉＯ_２膜パターン３１０をマスクとして、多結晶シリコン膜３０６のエッチングを行う。エッチングが終了した後は、マスクであるＳｉＯ_２膜パターン３１０を除去する。これにより、図３（ｃ）に示すようなゲート電極としての多結晶シリコン膜パターン３１１が得られる。
【００６３】
次に、多結晶シリコン膜パターン３１１をマスクとしてＨｉｇｈ−ｋ膜３０５のエッチングを行う。エッチングは、実施の形態１と同様に、ＢＣｌ_３、Ｃｌ_２、ＨＢｒ、ＣＦ_４、Ｏ_２、Ａｒ、Ｎ_２およびＨｅよりなる群から選ばれる少なくとも１種のガスを用いて行うことができる。
【００６４】
また、実施の形態１と同様に、エッチングは２段階に分けて行うことが好ましい。すなわち、最初に、比較的大きいエッチング速度の得られるＣＦ_４ガスを用いて、Ｈｉｇｈ−ｋ膜３０５の膜厚の９０％程度までエッチングする。ＣＦ_４ガスにＣｌ_２、ＨＢｒおよびＯ_２を加えた混合ガスを用いてエッチングを行ってもよい。次に、比較的高い選択比の得られるＨＢｒおよびＯ_２の混合ガスにエッチングガスを変え、残りの１０％程度の膜厚のＨｉｇｈ−ｋ膜３０５をエッチングする。エッチングは、例えば、誘導結合による低圧高密度プラズマによって行うことができる。
【００６５】
多結晶シリコン膜パターン３１１の上にはＳｉＯ_２膜は形成されていないので、Ｈｉｇｈ−ｋ膜３０５をエッチングする際に多結晶シリコン膜パターン３１１も一緒にエッチングされる。これにより、エッチング雰囲気中にシリコン種を供給することが可能となる。したがって、Ｈｉｇｈ−ｋ膜３０５のエッチング速度およびＳｉＯ_２膜３０４に対する選択比をともに大きくすることができるので、ＳｉＯ_２膜３０４を残して選択的にＨｉｇｈ−ｋ膜３０５をエッチングすることができるようになる。
【００６６】
以上の工程によって、図３（ｄ）に示す構造を得ることができる。図において、多結晶シリコン膜パターン３１１の膜厚は、Ｈｉｇｈ−ｋ膜３０５のエッチング時に一部消失することによって、図３（ｃ）よりも小さい膜厚となっている。前述したように、図３（ｄ）の構造において多結晶シリコン膜パターン３１１の膜厚がゲート電極として適当な膜厚となるように、初期膜厚（すなわち、図３（ａ）の多結晶シリコン膜３０６の膜厚）を設定する。
【００６７】
本実施の形態によれば、ゲート電極を構成する多結晶シリコン膜パターンをシリコン種供給源とすることによって、Ｈｉｇｈ−ｋ膜のエッチング雰囲気中にシリコン種を供給することができるようになる。したがって、Ｈｉｇｈ−ｋ膜のエッチング速度およびＳｉＯ_２膜に対する選択比を大きくすることができ、Ｈｉｇｈ−ｋ膜を選択的にエッチングすることが可能となる。
【００６８】
また、本実施の形態によれば、既存の多結晶シリコン膜パターンをシリコン種供給源とするので、従来と異なるパターンを形成する必要がない。したがって、簡便且つ安価に本発明の目的を達成することができる。
【００６９】
尚、本実施の形態においては、レジストパターンをＳｉＯ_２膜へ転写し、得られたＳｉＯ_２膜パターンをマスクとして多結晶シリコン膜をエッチングする例について示したが、本発明はこれに限られるものではない。レジストパターンをマスクとしたエッチングによって、直接多結晶シリコン膜にレジストパターンを転写してもよい。
【００７０】
実施の形態３．
本実施の形態では、素子分離領域上にダミーゲート電極を設けるとともに、ゲート電極をマスクとしてＨｉｇｈ−ｋ膜のエッチングを行うことを特徴としている。このようにすることによって、ダミーゲート電極とゲート電極の両方をシリコン種供給源とすることができる。
【００７１】
図４および図５は、本実施の形態による半導体装置の製造工程を示す断面図である。まず、シリコン基板４０１上に公知の方法を用いて素子分離領域４０２，４０３を形成した後、素子分離領域４０２と素子分離領域４０３によって挟まれた領域に熱酸化法によってＳｉＯ_２膜４０４を形成する。ＳｉＯ_２膜４０４の膜厚は、例えば１ｎｍ程度とすることができる。ここで、ＳｉＯ_２膜４０４は、熱酸化法に限らず他の方法によって形成されてもよい。
【００７２】
次に、素子分離領域４０２，４０３およびＳｉＯ_２膜４０４の上に、Ｈｉｇｈ−ｋ膜４０５を形成する。Ｈｉｇｈ−ｋ膜４０５は、実施の形態１と同様の材料によって形成することができる。すなわち、Ｈｉｇｈ−ｋ膜４０５として、例えば、ＨｆＯ_２膜、ＺｒＯ_２膜、Ｌａ_２Ｏ_３膜、Ｙ_２Ｏ_３膜またはＡｌ_２Ｏ_３膜などを用いることができる。また、Ｈｉｇｈ−ｋ膜４０５は、ＨｆＯ_２、ＺｒＯ_２、Ｌａ_２Ｏ_３、Ｙ_２Ｏ_３およびＡｌ_２Ｏ_３の内で任意の材料を混合することによって得られる膜であってもよいし、これらの材料とＳｉＯ_２とを混合することによって得られる膜であってもよい。さらに、上記いずれかの材料に窒素が添加された材料であってもよい。尚、Ｈｉｇｈ−ｋ膜４０５の膜厚は、例えば３ｎｍ〜７ｎｍ程度とすることができる。
【００７３】
Ｈｉｇｈ−ｋ膜４０５を形成した後は、この上に、ゲート電極およびダミーゲート電極となる多結晶シリコン膜４０６を形成する。本実施の形態においては、多結晶シリコン膜４０６がパターニングされた膜を用いてシリコン種供給源とするので、多結晶シリコン膜４０６の膜厚は通常よりも厚い膜厚とする。この際、多結晶シリコン膜４０６をパターニングすることによって形成されるゲート電極およびダミーゲート電極の内で、ダミーゲート電極ではなくゲート電極を基準として膜厚を決定する。すなわち、ゲート電極として必要な膜厚に、Ｈｉｇｈ−ｋ膜をエッチングする際に一緒にエッチングされることによって消失する分の膜厚を加えた値とする。例えば、ゲート電極として必要な膜厚が１５０ｎｍ程度であり、Ｈｉｇｈ−ｋ膜をエッチングする際に消失する膜厚が１５０ｎｍ程度である場合には、３００ｎｍ程度の膜厚の多結晶シリコン膜４０６を形成する。
【００７４】
次に、マスク材となるＳｉＯ_２膜４０７を多結晶シリコン膜４０６の上に形成する。ここで、ＳｉＯ_２膜４０７は、実施の形態１および２と同様にゲートマスクとして形成されるだけでなく、ダミーゲートマスクとしても形成される。尚、ＳｉＯ_２膜４０７の膜厚は、例えば１００ｎｍ程度とすることができる。
【００７５】
ＳｉＯ_２膜４０７を形成した後は、実施の形態１と同様に、ＳｉＯ_２膜４０７の上に反射防止膜４０８を形成する。但し、本発明においては、反射防止膜４０８はなくてもよい。
【００７６】
次に、フォトリソグラフィ法を用いて、反射防止膜４０８の上にレジストパターン４０９，４１０，４１１を形成し、図４（ａ）の構造とする。
【００７７】
次に、レジストパターン４０９，４１０，４１１をマスクとして反射防止膜４０８、ＳｉＯ_２膜４０７をエッチングする。その後、不要となったレジストパターン４０９，４１０，４１１を除去することによって、図４（ｂ）の構造が得られる。図において、ＳｉＯ_２膜パターン４１２は、ゲート電極形成用のゲートマスクである。一方、ＳｉＯ_２膜パターン４１３，４１４は、ダミーゲート電極形成用のダミーゲートマスクである。
【００７８】
次に、ＳｉＯ_２膜パターン４１２，４１３，４１４をマスクとして、多結晶シリコン膜４０６のエッチングを行う。エッチングを終えた後にＳｉＯ_２膜パターン４１２，４１３，４１４を除去することによって、図４（ｃ）に示す構造が得られる。図に示すように、本実施の形態では、ゲート電極を構成する多結晶シリコン膜パターン４１５の上にはマスクであるＳｉＯ_２膜が形成されていない。また、素子分離領域４０２，４０３上には、ダミーゲート電極である多結晶シリコン膜パターン４１６，４１７が形成されている。
【００７９】
次に、多結晶シリコン膜パターン４１５，４１６，４１７をマスクとして、Ｈｉｇｈ−ｋ膜４０５のエッチングを行う。エッチングは、実施の形態１と同様に、ＢＣｌ_３、Ｃｌ_２、ＨＢｒ、ＣＦ_４、Ｏ_２、Ａｒ、Ｎ_２およびＨｅよりなる群から選ばれる少なくとも１種のガスを用いて行うことができる。
【００８０】
また、実施の形態１と同様に、エッチングは２段階に分けて行うことが好ましい。すなわち、エッチングは、最初に、Ｈｉｇｈ−ｋ膜４０５のエッチング速度が大きくなる条件で行った後、ＳｉＯ_２膜４０４との選択比が大きくなる条件に変えて行うことが好ましい。例えば、まず、比較的大きいエッチング速度の得られるＣＦ_４ガスを用いて、Ｈｉｇｈ−ｋ膜４０５の膜厚の９０％程度までエッチングする。ＣＦ_４ガスにＣｌ_２、ＨＢｒおよびＯ_２を加えた混合ガスを用いてエッチングを行ってもよい。次に、比較的高い選択比の得られるＨＢｒおよびＯ_２の混合ガスにエッチングガスを変え、残りの１０％程度の膜厚のＨｉｇｈ−ｋ膜４０５をエッチングする。エッチングは、例えば、誘導結合による低圧高密度プラズマによって行うことができる。
【００８１】
図４（ｃ）に示すように、多結晶シリコン膜パターン４１５，４１６，４１７のいずれの上にもＳｉＯ_２膜は形成されていない。したがって、Ｈｉｇｈ−ｋ膜４０５をエッチングする際、多結晶シリコン膜パターン４１５，４１６，４１７もＨｉｇｈ−ｋ膜４０５と一緒にエッチングされる。これにより、エッチング雰囲気中に多量のシリコン種を供給することが可能となる。したがって、Ｈｉｇｈ−ｋ膜４０５のエッチング速度およびＳｉＯ_２膜４０４に対する選択比をともに大きくし、ＳｉＯ_２膜４０４を残して選択的にＨｉｇｈ−ｋ膜４０５をエッチングすることが可能となる。
【００８２】
以上の工程によって、図４（ｄ）に示す構造を得ることができる。
【００８３】
尚、本実施の形態においては、レジストパターンをＳｉＯ_２膜へ転写し、得られたＳｉＯ_２膜パターンをマスクとして多結晶シリコン膜をエッチングする例について示したが、本発明はこれに限られるものではない。レジストパターンをマスクとしたエッチングによって、直接多結晶シリコン膜にレジストパターンを転写してもよい。
【００８４】
本実施の形態によれば、図４（ｄ）に示すように、Ｈｉｇｈ−ｋ膜のエッチング終了後の構造は、ゲート電極（多結晶シリコンパターン４１５）とともにダミーゲート電極（多結晶シリコンパターン４１６，４１７）が残存した構造となる。このことから、本実施の形態においては、シリコン基板上で素子動作および回路動作に支障のない箇所にのみダミーゲート電極を形成する必要がある。尚、ダミーゲート電極が残ることによって、本実施の形態では次のような副次的効果を得ることができる。
【００８５】
図４（ｄ）に示すゲート電極構造を形成した後は、エクステンション注入、サイドウォールの成膜、サイドウォールのエッチバック、ソース・ドレイン注入およびコンタクト層／バリア層の形成が順に行われる。図５（ａ）において、５０１はエクステンション注入領域であり、５０２はサイドウォールであり、５０３はソース・ドレイン領域である。また、５０４は、コンタクト層およびバリア層である。ここで、サイドウォールとしては、例えばシリコン窒化膜などを用いることができる。また、コンタクト層として例えば珪化チタンなどを用いることができ、バリア層として例えば窒化チタンなどを用いることができる。
【００８６】
通常の工程では、この後にＳｉＯ_２膜などの層間絶縁膜を成膜した後、コンタクトホールの形成が行われる。しかしながら、本実施の形態によれば、ダミーゲート電極としての多結晶シリコン膜パターン４１６，４１７を残すことによって、図５（ａ）に示すように、ソース・ドレイン領域５０３が開口した構造を得ることができる。したがって、層間絶縁膜およびコンタクトホールの形成工程を省略することができる。
【００８７】
本実施の形態では、図５（ａ）の構造を得た後に、全面にタングステン膜を成膜する。次に、化学的機械研磨法（ＣＭＰ法）によって、開口部５０５，５０６を残してタングステン膜５０７を除去する。これにより、図５（ｂ）に示す構造を得ることができる。
【００８８】
また、図５（ｃ）に示すように、層間絶縁膜５０８およびコンタクトホール５０９を形成する場合には、ゲート電極およびダミーゲート電極に形成されたサイドウォール５０２をエッチング停止層とすることによって、自己整合的にコンタクトホールを形成することが可能となる。
【００８９】
さらに、ダミーゲート電極を残すことによって、ゲート電極以外の部分にもゲート電極と同程度の膜厚を有する構造物が存在することになる。したがって、全体的な平坦度を向上させることができるとともに、化学的機械研磨法工程における異常研磨（ディッシング）を抑制する効果を得ることもできる。
【００９０】
本実施の形態によれば、ダミーゲート電極を設けるとともに、ゲート電極を構成する多結晶シリコン膜パターン上のＳｉＯ_２膜を除去することによって、これらをシリコン種供給源として利用することができる。したがって、Ｈｉｇｈ−ｋ膜のエッチングの際に、多量のシリコン種をエッチング雰囲気中に供給することが可能となる。
【００９１】
実施の形態１〜３においては、Ｈｉｇｈ−ｋ膜の下地膜としてＳｉＯ_２膜を用いた例について示したが、本発明はこれに限られるものではない。Ｈｉｇｈ−ｋ膜の下地膜はシリコンを含む酸化膜であればよく、例えばシリコン酸窒化膜やシリケート膜などを用いてもよい。尚、ゲートマスクおよびダミーゲートマスクについても同様である。
【００９２】
また、実施の形態１〜３においては、ゲート電極材料として多結晶シリコン膜を用いた例について述べたが、本発明はこれに限られるものではない。アモルファスシリコンまたはシリコンゲルマニウムなどのシリコンを含む膜であれば、ゲート電極材料として用いることができる。
【００９３】
さらに、実施の形態１〜３においては、トランジスタのゲート絶縁膜にＨｉｇｈ−ｋ膜を用いた例について述べたが、本発明はこれに限られるものではない。例えば、受動素子としてのキャパシタ膜にＨｉｇｈ−ｋ膜を用いた例にも適用することが可能である。
【００９４】
【発明の効果】
本発明によれば、シリコン基板上にシリコン種供給源を設け、Ｈｉｇｈ−ｋ膜のエッチング時にエッチング雰囲気中にシリコン種を供給することによって、Ｈｉｇｈ−ｋ膜のエッチング速度を向上させることができるとともに、ＳｉＯ_２膜に対する選択比を大きくすることが可能となる。したがって、Ｈｉｇｈ−ｋ膜を選択的にエッチングして、半導体装置を安定的に製造することができるようになる。
【図面の簡単な説明】
【図１】（ａ）および（ｂ）は、本発明によるＨｉｇｈ−ｋ膜のエッチング工程を示す断面図である。
【図２】（ａ）〜（ｄ）は、実施の形態１による半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｄ）は、実施の形態２による半導体装置の製造工程を示す断面図である。
【図４】（ａ）〜（ｄ）は、実施の形態３による半導体装置の製造工程を示す断面図である。
【図５】（ａ）〜（ｃ）は、実施の形態３による半導体装置の製造工程を示す断面図である。
【図６】（ａ）〜（ｄ）は、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
１００，２０１，３０１，４０１，６０１半導体基板、
１０１，１０２，２０２，２０３，３０２，３０３，４０２，４０３，６０２，６０３素子分離領域、
１０３，１０４，１０５，１０９，２１３，２１４，２１５，３１１，４１５，４１６，４１７，６１１多結晶シリコン膜パターン、
１０６，１１０，２０４，２０７，３０４，３０７，４０４，４０７，６０４，６０７ＳｉＯ_２膜、
１０７，１０８，２０５，３０５，４０５，６０５Ｈｉｇｈ−ｋ膜、
１１１，１１２側壁保護膜、
２０６，３０６，４０６，６０６多結晶シリコン膜、
２０８，３０８，４０８，６０８反射防止膜、
２０９，２１１，２１２，３０９，４０９，４１０，４１１，６０９レジストパターン、
２１０，３１０，４１２，４１３，４１４，６１０ＳｉＯ_２膜パターン、
５０１エクステンション注入領域、
５０２サイドウォール、
５０３ソース・ドレイン領域、
５０４コンタクト層／バリア層、
５０５，５０６開口部、
５０７タングステン膜、
５０８層間絶縁膜、
５０９コンタクトホール、
Ｓ_１，Ｓ_２シリコン種。

Claims

半導体基板上にＳｉＯ_２膜を介して形成されたＨｆＯ_２又はＡｌ_２Ｏ_３又はこれらにＳｉＯ_２を含む膜をドライエッチングする半導体装置の製造方法において、
前記ＨｆＯ_２又はＡｌ_２Ｏ_３又はこれらにＳｉＯ_２を含む膜の上にゲート電極である多結晶シリコン膜又はアモルファスシリコン膜を設け、ＣＦ_４ガス、ＣＦ_４ガスにＣｌ_２、ＨＢｒ、Ｏ_２を加えた混合ガス、又は、ＨＢｒ及びＯ_２の混合ガスによって、前記ＨｆＯ_２又はＡｌ_２Ｏ_３又はこれらにＳｉＯ_２を含む膜をエッチングする際に前記多結晶シリコン膜又はアモルファスシリコン膜もエッチングすることによってエッチング雰囲気中にシリコン種を供給することを特徴とする半導体装置の製造方法。
半導体基板上に素子分離領域を形成する工程と、
前記半導体基板上で前記素子分離領域に挟まれた領域にＳｉＯ _２膜を形成する工程と、
前記素子分離領域および前記ＳｉＯ _２膜の上にＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜を形成する工程と、
前記ＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜上に多結晶シリコン膜又はアモルファスシリコン膜を形成する工程と、
前記多結晶シリコン膜又はアモルファスシリコン膜の上にシリコンを含む酸化膜からなるゲートマスクを形成する工程と、
前記素子分離領域上の前記多結晶シリコン膜又はアモルファスシリコン膜の上にレジストパターンを形成する工程と、
前記ゲートマスクおよび前記レジストパターンをマスクとした前記多結晶シリコン膜又はアモルファスシリコン膜のドライエッチングによって、ゲート電極およびダミーゲート電極を形成する工程と、
前記ダミーゲート電極上の前記レジストパターンを除去した後に前記ゲートマスクを用いて前記ＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜をＣＦ _４ガス、ＣＦ _４ガスにＣｌ _２、ＨＢｒ、Ｏ _２を加えた混合ガス、又は、ＨＢｒ及びＯ _２の混合ガスによって、ドライエッチングするとともに、前記ダミーゲート電極をドライエッチングする工程とを有することを特徴とする半導体装置の製造方法。
前記ダミーゲート電極は、前記ＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜のエッチングの終了とともに消失する請求項２に記載の半導体装置の製造方法。
半導体基板上に素子分離領域を形成する工程と、
前記半導体基板上で前記素子分離領域に挟まれた領域にＳｉＯ _２膜を形成する工程と、
前記素子分離領域および前記ＳｉＯ _２膜の上にＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜を形成する工程と、
前記ＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜上に多結晶シリコン膜又はアモルファスシリコン膜を形成する工程と、
前記多結晶シリコン膜又はアモルファスシリコン膜の上にシリコンを含む酸化膜からなるゲートマスクを形成する工程と、
前記素子分離領域上の前記多結晶シリコン膜又はアモルファスシリコン膜の上にレジストパターンを形成する工程と、
前記ゲートマスクおよび前記レジストパターンをマスクとした前記多結晶シリコン膜又はアモルファスシリコン膜のドライエッチングによって、ゲート電極およびダミーゲート電極を形成する工程と、
前記ゲートマスクを用いて前記ＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜をＣＦ _４ガス、ＣＦ _４ガスにＣｌ _２、ＨＢｒ、Ｏ _２を加えた混合ガス、又は、ＨＢｒ及びＯ _２の混合ガスによって、ドライエッチングするとともに、前記ダミーゲート電極をドライエッチングする工程とを有し、
前記ゲート電極およびダミーゲート電極を形成する工程において、前記ドライエッチングの途中で前記レジストパターンを除去し、前記除去されたレジストパターンの下の前記多結晶シリコン膜又はアモルファスシリコン膜も同時にドライエッチングして、前記ゲート電極の膜厚よりも小さい膜厚を有する前記ダミーゲート電極を形成することを特徴とする半導体装置の製造方法。
半導体基板上に素子分離領域を形成する工程と、
前記半導体基板上で前記素子分離領域に挟まれた領域にＳｉＯ _２膜を形成する工程と、
前記素子分離領域および前記ＳｉＯ _２膜の上にＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜を形成する工程と、
前記ＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜上に多結晶シリコン膜又はアモルファスシリコン膜を形成する工程と、
前記多結晶シリコン膜又はアモルファスシリコン膜の上にシリコンを含む酸化膜からなるゲートマスクを形成する工程と、
前記ゲートマスクを用いたドライエッチングによってゲート電極を形成する工程と、
前記ゲートマスクを除去する工程と、
前記ゲート電極をマスクとして前記ＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜をＣＦ _４ガス、ＣＦ _４ガスにＣｌ _２、ＨＢｒ、Ｏ _２を加えた混合ガス、又は、ＨＢｒ及びＯ _２の混合ガスによって、ドライエッチングするとともに、前記ゲート電極の一部もドライエッチングする工程とを有することを特徴とする半導体装置の製造方法。
半導体基板上に素子分離領域を形成する工程と、
前記半導体基板上で前記素子分離領域に挟まれた領域にＳｉＯ _２膜を形成する工程と、
前記素子分離領域および前記ＳｉＯ _２膜の上にＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜を形成する工程と、
前記ＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜上に多結晶シリコン膜又はアモルファスシリコン膜を形成する工程と、
前記多結晶シリコン膜又はアモルファスシリコン膜の上に、シリコンを含む酸化膜からなるゲートマスクおよびダミーゲートマスクを形成する工程と、
前記ゲートマスクおよび前記ダミーゲートマスクを用いたドライエッチングによって、ゲート電極およびダミーゲート電極を形成する工程と、
前記ゲートマスクおよび前記ダミーゲートマスクを除去する工程と、
前記ゲート電極および前記ダミーゲート電極をマスクとして、前記ＨｆＯ _２又はＡｌ _２Ｏ _３又はこれらにＳｉＯ _２を含む膜をＣＦ _４ガス、ＣＦ _４ガスにＣｌ _２、ＨＢｒ、Ｏ _２を加えた混合ガス、又は、ＨＢｒ及びＯ _２の混合ガスによって、ドライエッチングするとともに、前記ゲート電極および前記ダミーゲート電極の一部もドライエッチングする工程とを有することを特徴とする半導体装置の製造方法。