KR100268871B1 - 반도체소자의제조방법 - Google Patents
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Abstract
본 발명은 MOS 채널에 로우 스레스홀드(Low Threshold) 전압 영역의 발생을 방지하여 MOS의 턴-오프(Turn-off) 특성을 향상시키기 위한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 반도체 소자의 제조 방법은 기판에 게이트 전극과 불순물 영역을 구비한 트랜지스터를 형성하는 단계, 상기 게이트 전극과 불순물 영역 표면에 제 1 중이온을 주입하여 채널방지막 역할을 하는 제 1 비정질화 영역을 형성하는 단계, 상기 게이트 전극과 불순물 영역 표면에 상기 제 1 중이온의 주입 에너지보다 높은 에너지로 제 2 중이온을 주입하여 제 2 비정질화 영역을 형성하는 단계, 상기 게이트 전극과 불순물 영역 표면에 살리사이드층을 형성하는 단계를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 MOS의 턴-오프(Turn-off) 특성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
종래 기술에 따른 트랜지스터의 제조 방법은 도 1a에서와 같이, p형인 반도체 기판(11)상에 열산화 공정으로 제 1 산화막(12a)을 성장시킨 다음, 상기 제 1 산화막(12a)상에 다결정 실리콘(13a)과 제 1 감광막(14)을 차례로 형성한다.
도 1b에서와 같이, 상기 제 1 감광막(14)을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(14)을 마스크로 상기 다결정 실리콘(13a)과 제 1 산화막(12a)을 선택적으로 식각하여 게이트 산화막(12) 및 게이트 전극(13)을 형성한다.
도 1c에서와 같이, 상기 제 1 감광막(14)을 제거한 후, 상기 게이트 전극(13)을 마스크로 전면에 저농도 n형 불순물 이온주입 공정을 실시하고, 드라이브-인(Drive-in) 확산함으로써 상기 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 제 1 불순물 영역(15)을 형성한다.
그리고 상기 게이트 전극(13)을 포함한 전면에 산화막을 형성하고, 상기 산화막을 에치백하여 상기 게이트 전극(13) 양측에 산화막 측벽(16)을 형성한다.
도 1d에서와 같이, 상기 게이트 전극(13)과 산화막 측벽(16)을 마스크로 고농도 n형 불순물 이온주입 공정을 실시하고, 드라이브 인 확산하므로써 상기 반도체 기판(11)내의 제 1 불순물 영역(15)밑에 제 2 불순물 영역(17)을 형성한다.
여기서, 상기 제 1, 제 2 불순물 영역(15,17)으로 상기 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain) 구조의 소오스/드레인 불순물 영역을 형성하며, 상기 LDD 구조의 소오스/드레인 불순물 영역의 형성시에 상기 게이트 전극(13)의 구성 물질인 다결정 실리콘(13a)에 그레인(Grain) 경계 부위(18)가 발생된다.
도 1e에서와 같이, 상기 게이트 전극(13)을 포함한 전면에 비소(As) 이온과 같은 중(重)이온을 고에너지로 주입하는 아모르피제이션(Amorphization) 공정을 통해 상기 게이트 전극(13)과 소오스/드레인 불순물 영역의 표면내에 비정질화 영역(19)을 형성한다.
여기서, 상기 아모르피제이션 공정을 실시하는 것은 샐로우 정션(Shallow Junction) 또는 살리사이드(Salicide)층을 효과적으로 형성하기 위한 것이다.
이때 상기 아모르피제이션 공정의 고에너지로 상기 게이트 전극(13)의 구성 물질인 다결정 실리콘(13a)의 그레인 경계 부위(18)를 통과한 비소 이온(20)이 발생된다.
도 1f에서와 같이, 상기 아모르피제이션된 게이트 전극(13)과 제 1 불순물 영역(15)을 포함한 전면에 금속층을 형성하고, 전면을 열처리하여 상기 게이트 전극(13)과 소오스/드레인 불순물 영역의 표면에 살리사이드층(21)을 형성한다.
여기서, 상기 아모르피제이션된 게이트 전극(13)과 제 1 불순물 영역(15) 표면내의 영역은 상기 살리사이드층(21) 형성 공정시 금속과 쉽게 반응하여 상기 살리사이드층(21)이 균일하게 형성된다.
그러나 종래의 반도체 소자의 제조 방법은 비소 이온을 사용한 아모르피제이션 공정의 고에너지로 상기 비소 이온이 게이트 전극의 구성 물질인 다결정 실리콘의 그레인 경계 부위를 통과하여 예상되는 이온주입 범위보다 훨씬 더 깊이 주입되므로 채널이 형성되어, MOS 채널에 로우 스레스홀드(Low Threshold) 전압 영역이 램덤(Random)하게 발생되므로 MOS의 턴-오프 특성이 램덤하다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 MOS 채널에 로우 스레스홀드 전압 영역의 발생을 방지하여 MOS의 턴-오프 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2g는 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도
도면의 주요부분에 대한 부호의 설명
31: 반도체 기판 32a: 제 1 산화막
32: 게이트 산화막 33a: 다결정 실리콘
33: 게이트 전극 34: 제 1 감광막
35: 제 1 불순물 영역 36: 산화막 측벽
37: 제 2 불순물 영역 38: 그레인 경계 부위
39: 제 1 비정질화 영역 40: 제 2 비정질화 영역
41: 살리사이드층
본 발명의 반도체 소자의 제조 방법은 기판에 게이트 전극과 불순물 영역을 구비한 트랜지스터를 형성하는 단계, 상기 게이트 전극과 불순물 영역 표면에 제 1 중이온을 주입하여 채널방지막 역할을 하는 제 1 비정질화 영역을 형성하는 단계, 상기 게이트 전극과 불순물 영역 표면에 상기 제 1 중이온의 주입 에너지보다 높은 에너지로 제 2 중이온을 주입하여 제 2 비정질화 영역을 형성하는 단계, 상기 게이트 전극과 불순물 영역 표면에 살리사이드층을 형성하는 단계를 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 실시예에 따른 트랜지스터의 제조 방법은 도 2a에서와 같이, p형인 반도체 기판(31)상에 열산화 공정으로 제 1 산화막(32a)을 성장시킨 다음, 상기 제 1 산화막(32a)상에 다결정 실리콘(33a)과 제 1 감광막(34)을 차례로 형성한다.
도 2b에서와 같이, 상기 제 1 감광막(34)을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(34)을 마스크로 상기 다결정 실리콘(33a)과 제 1 산화막(32a)을 선택적으로 식각하여 게이트 산화막(32) 및 게이트 전극(33)을 형성한다.
도 2c에서와 같이, 상기 제 1 감광막(34)을 제거한 후, 상기 게이트 전극(33)을 마스크로 전면에 저농도 n형 불순물 이온주입 공정을 실시하고, 드라이브-인 확산함으로써 상기 게이트 전극(33) 양측의 반도체 기판(31) 표면내에 제 1 불순물 영역(35)을 형성한다.
이어, 상기 게이트 전극(33)을 포함한 전면에 산화막을 형성하고, 상기 산화막을 에치백하여 상기 게이트 전극(33) 양측에 산화막 측벽(36)을 형성한다.
도 2d에서와 같이, 상기 게이트 전극(33)과 산화막 측벽(36)을 마스크로 전면에 고농도 n형 불순물 이온주입 공정을 실시한 후, 드라이브-인 확산함으로써 상기 산화막 측벽(36)을 포함한 게이트 전극(33) 양측의 반도체 기판(31)내에 제 2 불순물 영역(37)을 형성한다.
여기서 상기 형성된 제 1, 제 2 불순물 영역(35,37)으로 상기 게이트 전극(33) 양측의 반도체 기판(31) 표면내에 LDD 구조의 소오스/드레인 불순물 영역을 형성하며, 상기 LDD 구조의 소오스/드레인 불순물 영역의 형성시에 상기 게이트 전극(33)의 구성 물질인 다결정 실리콘(33a)에 그레인 경계 부위(38)가 발생된다.
도 2e에서와 같이, 상기 게이트 전극(33)을 포함한 전면에 제 1 아모르피제이션 공정으로 비소 이온과 같은 중(重)이온을 15 ~ 20KeV 에너지로 주입하여 상기 게이트 전극(33)과 제 1 불순물 영역(35) 표면내에 채널 방지막역할을 하는 제 1 비정질화 영역(39)을 50 ~ 300Å 두께를 갖도록 형성한다.
여기서, 상기 15 ~ 20KeV의 에너지를 사용하는 제 1 아모르피제이션 공정으로 상기 비소 이온이 상기 게이트 전극(33) 구성 물질인 다결정 실리콘(33a)의 그레인 경계 부위(38)를 통과하지 못한다.
도 2f에서와 같이, 상기 제 1 비정질화 영역(39)을 포함한 전면에 제 2 아모르피제이션 공정으로 비소 이온과 같은 중이온을 제 1 비정질화 영역(39) 형성을 위한 제 1 아모르피제이션의 에너지보다 큰에너지(대략 40KeV)로 주입하여 상기 제 1 비정질화 영역(39)밑에 제 2 비정질화 영역(40)을 형성한다.
여기서, 상기 대략 40KeV의 에너지를 사용하는 제 2 아모르피제이션 공정을 하여도 상기 제 1 비정질화 영역(39)의 마스킹(Masking) 작용으로 상기 비소 이온이 상기 게이트 전극(33) 구성 물질인 다결정 실리콘(33a)의 그레인 경계 부위(38)를 통과하지 못한다.
그 이유는 상기 게이트 전극(33) 구성 물질인 다결정 실리콘(33a)보다 상기 제 1 비정질화 영역(39)의 그레인 경계 부위가 램덤하게 존재하여 상기 주입된 비소 이온이 상기 게이트 전극(33) 구성 물질인 다결정 실리콘(33a)의 그레인 경계 부위(38)에 도달하기 전에 더 빨리 에너지를 잃기 때문이다.
도 2g에서와 같이, 상기 아모르피제이션된 게이트 전극(33)과 제 1 불순물 영역(35)을 포함한 전면에 금속층을 형성하고, 전면을 열처리하여 상기 게이트 전극(33)과 소오스/드레인 불순물 영역의 표면에 살리사이드층(41)을 형성한다.
여기서, 상기 아모르피제이션된 게이트 전극(33)과 제 1 불순물 영역(35) 표면내의 영역은 상기 살리사이드층(41) 형성 공정시 금속과 쉽게 반응하여 상기 살리사이드층(41)이 균일하게 형성된다.
본 발명의 반도체 소자의 제조 방법은 비소 이온을 이용한 아모르피제이션 공정을 15 ~ 20KeV의 에너지를 사용하는 제 1 아모르피제이션 공정과, 대략 40KeV의 에너지를 사용하는 제 2 아모르피제이션 공정의 두 단계로 실시하여 상기 비소 이온이 게이트 전극의 구성 물질인 다결정 실리콘의 그레인 경계 부위를 통과하는 현상을 방지하므로 상기 게이트 전극에 채널이 형성되지 않아, 상기 게이트 전극의 두께를 줄일 수 있으며, MOS 채널에 로우 스레스홀드 전압 영역의 발생을 방지하므로 MOS의 턴-오프 특성을 향상시키는 효과가 있다.
Claims (3)
- 기판에 게이트 전극과 불순물 영역을 구비한 트랜지스터를 형성하는 단계;상기 게이트 전극과 불순물 영역 표면에 제 1 중이온을 주입하여 채널방지막 역할을 하는 제 1 비정질화 영역을 형성하는 단계;상기 게이트 전극과 불순물 영역 표면에 상기 제 1 중이온의 주입 에너지보다 높은 에너지로 제 2 중이온을 주입하여 제 2 비정질화 영역을 형성하는 단계;상기 게이트 전극과 불순물 영역 표면에 살리사이드층을 형성하는 단계를 포함하여 구성됨을 특징으로 하는 반도체 소자의 제조 방법.
- 상기 제 1 항에 있어서,상기 제 1 중이온을 15 ~ 20KeV의 에너지로 주입하여 상기 제 1 비정질화 영역을 50 ~ 300Å의 두께로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 상기 제 1 항에 있어서,상기 제 2 중이온은 약 40KeV의 에너지로 주입함을 특징으로 하는 반도체 소자의 제조 방법.
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