JP4595300B2 - 電気光学装置および電子機器 - Google Patents

Description

本発明は、電気光学装置、電気光学装置の駆動方法および電子機器に係り、特に、データ電流の供給に先立ち行われる電流プリチャージに関する。

近年、有機ＥＬ（Electronic Luminescence）素子を用いたディスプレイが注目されている。有機ＥＬ素子は、自己を流れる駆動電流に応じた輝度で発光する電流駆動型素子である。このような有機ＥＬ素子の駆動方式の一つとして、例えば、特許文献１や特許文献２に開示されているように、データ線へのデータの供給を電流ベースで行う電流プログラム方式がある。電流プログラム方式は、ＴＦＴ（薄膜トランジスタ）の特性のばらつきをある程度補償できるという利点がある反面、データ電流が微少になる低階調時に、データ線の配線容量等に起因したデータの書き込み不足が生じ易いという不都合がある。

かかる不都合を解消すべく、特許文献３には、１フレームを複数のサブフレームに分割し、各サブフレームにおける有機ＥＬ素子の輝度の平均によって、画素の階調を設定するサブフレーム駆動について開示されている。このサブフレーム駆動によれば、高階調と同程度の電流値によってデータの書き込みが行われるため、低階調時に微少電流を用いる必要がなくなるという利点がある。

なお、データの書き込み不足の改善に関連する本出願人の先願としては、特願２００３−３３３１号、特願２００３−３６８３９９号および特願２００１−３７９７１４号がある。
特開２００３−２２０４９号公報 特開２００３−２２０５０号公報 特開２００３−１５６０５号公報

本発明の目的は、電流プログラム方式におけるデータの書き込み不足を改善する新規な構成を提供することである。

かかる課題を解決するために、第１の発明は、データ線に対する信号の供給が電流ベースで行われる電気光学装置を提供する。この電気光学装置は、複数の走査線と、複数のデータ線と、これらの交差に対応して設けられた複数の画素とを有する。画素のそれぞれは、データを保持するキャパシタと、キャパシタに保持されたデータに応じた駆動電流が流れることによって、輝度が設定される電気光学素子と、データ線を介して供給された電流に応じて発生する電圧によって、キャパシタへのデータの書き込みを行うとともに、電流が流れる経路中の抵抗値が可変に設定されるプログラム部とを有する。画素の階調を規定するデータ電流がデータ線に供給されるデータ書込期間に先立つプリチャージ期間において、データ電流よりも大きなプリチャージ電流がデータ線に供給される。また、プリチャージ期間に設定されるプログラム部の第１の抵抗値は、データ書込期間に設定されるプログラム部の第２の抵抗値よりも小さい。

ここで、第１の発明において、第１の抵抗値は、データ電流に対するプリチャージ電流の大きさに応じて設定されることが好ましく、データ電流に対してプリチャージ電流を増大させた割合に反比例して設定されることが望ましい。

また、第１の発明において、シフトレジスタ機能を有するラッチ回路を含むデータ線駆動回路をさらに設けてもよい。この場合、プリチャージ電流は、ラッチ回路に保持されたデータをシフトさせることにより、プリチャージ電流はデータ電流の２のべき乗倍に設定される。それとともに、第１の抵抗値は第２の抵抗値の１／２のべき乗倍に設定される。

第１の発明において、プリチャージ電流は、データ電流よりも大きな電流値からデータ電流の電流値に向かって減少し、第１の抵抗値は、第２の抵抗値よりも小さな抵抗値から第２の抵抗値に向かって増大することが好ましい。この場合、プリチャージ電流は、変化量が経時的に小さくなるように段階的に減少し、第１の抵抗値は、変化量が経時的に大きくなるように段階的に増大することが望ましい。

第２の発明は、データ線に対する信号の供給が電流ベースで行われる電気光学装置を提供する。この電気光学装置は、複数の走査線と、複数のデータ線と、これらの交差に対応して設けられた複数の画素とを有する。画素のそれぞれは、データを保持するキャパシタと、キャパシタに保持されたデータに応じた駆動電流が流れることによって、輝度が設定される電気光学素子と、キャパシタへのデータの書き込みを行う第１のトランジスタと、第１のトランジスタと並列に設けられ、キャパシタへのデータの書き込みを行う少なくとも一つの第２のトランジスタとを有する。プリチャージ期間では、画素の階調を規定するデータ電流よりも大きなプリチャージ電流がデータ線に供給されるとともに、プリチャージ電流に応じたデータの書き込みが第１のトランジスタと第２のトランジスタとを用いて行われる。プリチャージ期間に続くデータ書込期間では、データ電流がデータ線に供給されるとともに、データ電流に応じたデータの書き込みが第１のトランジスタを用いて行われる。

ここで、第２の発明において、シフトレジスタ機能を有するラッチ回路を含むデータ線駆動回路をさらに設けてもよい。この場合、プリチャージ電流は、ラッチ回路に保持されたデータをシフトさせることにより、データ電流の２のべき乗倍に設定される。それとともに、プリチャージ期間において、第１のトランジスタと第２のトランジスタとの並列接続によって設定される抵抗値は、第１のトランジスタの抵抗値の１／２のべき乗倍に設定される。

また、第２の発明において、プリチャージ期間では、第１のトランジスタに並列接続する第２のトランジスタの個数を経時的に減らしていくことが好ましい。この場合、プリチャージ電流は、第１のトランジスタに並列接続される第２のトランジスタの個数に応じて、可変に設定されることが望ましい。例えば、プリチャージ電流は、第１のトランジスタに並列接続される第２のトランジスタの個数に応じて、データ電流よりも大きな電流値からデータ電流の電流値に向かって段階的に減少することが好ましい。

第３の発明は、上述した第１または第２の発明に係る電気光学装置を実装した電子機器を提供する。

第４の発明は、複数の走査線と複数のデータ線との交差に対応して設けられた複数の画素を有し、データ線に対する信号の供給が電流ベースで行われる電気光学装置の駆動方法を提供する。この駆動方法において、第１のステップでは、画素の階調を規定するデータ電流よりも大きなプリチャージ電流をデータ線に供給するとともに、プリチャージ電流が流れる経路中の抵抗値を第１の抵抗値に設定した上で、プリチャージ電流に応じて発生する電圧によって、キャパシタへのデータの書き込みを行う。第２のステップでは、データ電流をデータ線に供給するとともに、データ電流が流れる経路中の抵抗値を第１の抵抗値よりも大きな第２の抵抗値に設定した上で、データ電流に応じて発生する電圧によって、キャパシタへのデータの書き込みを行う。第３のステップでは、キャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、画素の階調を設定する。

ここで、第４の発明に係る第１のステップにおいて、データ電流に対するプリチャージ電流の大きさに応じて、第１の抵抗値を設定することが好ましく、データ電流に対してプリチャージ電流を増大させた割合に反比例して、第１の抵抗値を設定することが望ましい。例えば、第１のステップにおいて、データ電流の２のべき乗倍にプリチャージ電流を設定するとともに、第２の抵抗値の１／２のべき乗倍に第１の抵抗値を設定してもよい。

また、第４の発明に係る第１のステップにおいて、データ電流よりも大きな電流値からデータ電流の電流値に向かってプリチャージ電流を減少させるとともに、第２の抵抗値よりも小さな抵抗値から第２の抵抗値に向かって第１の抵抗値を増大させてもよい。この場合、第１のステップにおいて、変化量が経時的に小さくなるように段階的にプリチャージ電流を減少させるとともに、変化量が経時的に大きくなるように段階的に第１の抵抗値を増大させることが好ましい。

第５の発明は、複数の走査線と複数のデータ線との交差に対応して設けられた複数の画素を有し、データ線に対する信号の供給が電流ベースで行われる電気光学装置の駆動方法を提供する。この駆動方法において、第１のステップでは、画素の階調を規定するデータ電流よりも大きなプリチャージ電流をデータ線に供給するとともに、プリチャージ電流に応じたキャパシタへのデータの書き込みを、並列接続された第１のトランジスタと、少なくとも一つの第２のトランジスタとを用いて行う。第２のステップでは、データ電流をデータ線に供給するとともに、データ電流に応じたキャパシタへのデータの書き込みを、第１のトランジスタを用いて行う。第３のステップでは、キャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、画素の階調を設定する。

ここで、第５の発明に係る第１のステップにおいて、データ電流の２のべき乗倍にプリチャージ電流を設定するとともに、第１のトランジスタと第２のトランジスタとの並列接続によって設定される抵抗値を第１のトランジスタの抵抗値の１／２のべき乗倍に設定することが好ましい。

また、第５の発明に係る第１のステップにおいて、第１のトランジスタに並列接続する第２のトランジスタの個数を経時的に減らしていくことが好ましい。この場合、第１のトランジスタに並列接続される第２のトランジスタの個数に応じて、プリチャージ電流を可変に設定することが望ましい。さらに、第１のトランジスタに並列接続される第２のトランジスタの個数に応じて、データ電流よりも大きな電流値からデータ電流の電流値に向かって、プリチャージ電流を段階的に減少させることが望ましい。

本発明では、データ書込期間に先立つプリチャージ期間において、データ電流よりも大きなプリチャージ電流をデータ線に供給するとともに、データ書込期間よりもプリチャージ期間において、プログラム部の抵抗値を小さく設定する。これにより、電流プログラム方式におけるデータの書き込み不足を有効に改善することが可能になる。

図１は、本実施形態に係る電気光学装置のブロック構成図である。表示部１は、例えば、ＴＦＴ等のスイッチング素子によって電気光学素子を駆動するアクティブマトリクス型の表示パネルである。この表示部１には、ｍドット×ｎライン分の画素２がマトリクス状（二次元平面的）に並んでいる。また、表示部１には、それぞれが水平方向に延在している走査線群Ｙ1〜Ｙnと、それぞれが垂直方向に延在しているデータ線群Ｘ1〜Ｘmとが設けられており、これらの交差に対応して画素２が配置されている。本実施形態では、１つの画素２を画像の最小表示単位としているが、カラーパネルのように、１つの画素２をＲＧＢの３つのサブ画素で構成してもよい。また、図１には、それぞれの画素２に対して所定の電圧Ｖdd，Ｖssを供給する電源線等が省略されている。

図２は、一例としての画素２の回路図である。１つの画素２は、有機ＥＬ素子OLED、８つのトランジスタＴ1〜Ｔ4，Ｔｐ1，Ｔｐ2、ＳＷ1，ＳＷ2およびデータを保持するキャパシタＣによって構成されている。ダイオードとして表記された有機ＥＬ素子OLEDは、自己を流れる駆動電流Ｉoledによって輝度が設定される典型的な電流駆動型素子である。なお、この画素回路では、ｎチャネル型のトランジスタＴ1，Ｔ2，Ｔ4とｐチャネル型のトランジスタＴ3，Ｔｐ1，Ｔｐ2，ＳＷ1，ＳＷ2とが用いられているが、これは一例であって、本発明はこれに限定されるものではない。

トランジスタＴ1のゲートは、走査信号ＳＥＬが供給された１本の走査線Ｙに接続され、そのソースは、データ電流Ｉdataが供給された１本のデータ線Ｘに接続されている。このトランジスタＴ1のドレインは、トランジスタＴ2のソースと、トランジスタＴ3のドレインと、トランジスタＴ4のドレインとに共通接続されている。トランジスタＴ2のゲートは、トランジスタＴ1と同様に、走査信号ＳＥＬが供給された走査線Ｙに接続されている。トランジスタＴ2のドレインは、キャパシタＣの一方の電極と、トランジスタＴ3のゲートとに共通接続されている。キャパシタＣの他方の電極とトランジスタＴ3のソースとには、電源電圧Ｖddが印加されている。駆動信号ＧＥＬがゲートに供給されたトランジスタＴ4は、トランジスタＴ3のドレインと有機ＥＬ素子OLEDのアノード（陽極）との間に設けられている。この有機ＥＬ素子OLEDのカソード（陰極）には、電源電圧Ｖddよりも低い基準電圧Ｖssが印加されている。

また、トランジスタＴ3と並列に、２つのプリチャージトランジスタＴｐ1，Ｔｐ2が設けられている。第１のプリチャージトランジスタＴｐ1のソースには、電源電圧Ｖddが印加されているとともに、そのドレインは、第１のスイッチングトランジスタＳＷ1を介して、トランジスタＴ3のドレインに接続されている。また、第２のプリチャージトランジスタＴｐ2のソースには、電源電圧Ｖddが印加されているとともに、そのドレインは、第２のスイッチングトランジスタＳＷ2を介して、トランジスタＴ3のドレインに接続されている。これらのプリチャージトランジスタＴｐ1，Ｔｐ2のゲートは、トランジスタＴ3のゲートに共通接続されている。

プログラム部２０は、３つのトランジスタＴ3，Ｔｐ1，Ｔｐ2を主体とし、これに２つのスイッチングトランジスタＳＷ1，ＳＷを付加した構成になっている。このプログラム部２０は、データ線Ｘを介して供給された電流に応じて発生する電圧によって、キャパシタＣへのデータの書き込みを行う。

ここで、トランジスタＴ3，Ｔｐ1，Ｔｐ2の抵抗比は、後述する電流プリチャージとの関係上、１：１：１／２に設定されている。この抵抗比の設定は、例えば、チャネル幅Ｗｐを変えることによって容易に実現でき、トランジスタＴ3のチャネル幅をＷｐ×1、第１のプリチャージトランジスタＴｐ1のそれをＷｐ×1、第２のプリチャージトランジスタＴｐ2のそれをＷｐ×2に設定すればよい（チャネル長は同一）。スイッチングトランジスタＳＷ1，ＳＷ2は、制御信号ＧＰＣＧ1，ＧＰＣＧ2によって導通制御され、これによって、トランジスタＴ3，Ｔｐ1，Ｔｐ2の接続形態が設定される。そして、この接続形態を変えることによって、プログラム部２０全体としての抵抗値Ｒtft、換言すれば、データ線Ｘから供給された電流が流れる経路中の抵抗値が可変に設定される。スイッチングトランジスタＳＷ1，ＳＷ2が共にオフ（非導通）の場合には、トランジスタＴ3自身の抵抗が抵抗値Ｒtftとなる。この場合の抵抗値Ｒtftを１とすると、第１のスイッチングトランジスタＳＷ1のみがオン（導通）の場合には、２つのトランジスタＴ3，Ｔｐ1の並列接続になって、抵抗値Ｒtftは１／２になる。また、第１および第２のスイッチングトランジスタＳＷ1，ＳＷ2が共にオンの場合には、３つのトランジスタＴ3，Ｔｐ1，Ｔｐ2の並列接続になって、抵抗値Ｒtftは１／４となる。

タイミング信号生成回路５は、図示しない上位装置より入力される垂直同期信号Ｖs、水平同期信号Ｈsおよびドットクロック信号ＤＣＬＫといった外部信号に基づいて、各種の内部信号を生成する。これらの内部信号による同期制御の下、走査線駆動回路３とデータ線駆動回路４とは、互いに協働して表示部１の表示制御を行う。内部信号としては、走査線駆動系の信号ＣＬＹ，ＤＹ、データ線駆動系の信号ＣＬＸ，ＤＸ、ＬＰ，ＣＬＫ，ＲＳＴ1，ＲＳＴ2、および、プリチャージ制御系の信号ＢＰＣＧ1，ＢＰＣＧ2等が挙げられる。

ここで、走査線駆動系の信号のうち、スタートパルスＤＹは、すべての走査線Ｙ1〜Ｙn１を選択する期間、すなわち、１垂直走査期間（１Ｆ）を規定する信号であり、１Ｆの開始時にパルス状に立ち上がる。クロック信号ＣＬＹは、１本の走査線Ｙの選択期間、すなわち、１水平走査期間（１Ｈ）を規定する信号であり、１Ｈのクロック周期に設定されている。また、データ線駆動系の信号のうち、ラッチパルスＬＰは、１Ｈの最初に出力されるパルス信号であって、クロック信号ＣＬＹのレベル遷移時、すなわち、立ち上がり時および立ち下がり時にパルス状に立ち上がる。クロック信号ＣＬＸは、画素２へのデータ書込用のドットクロック信号である。スタートパルスＤＸは、１水平ライン分の画素群（すなわち１画素行）分のデータの取り込みを開始するタイミングを規定している。クロックＣＬＫおよびリセット信号ＲＳＴ1，ＲＳＴ2は、後述するプリチャージ制御信号ＰＣＧを生成する際に用いられる信号である。さらに、プリチャージ制御系の信号であるＢＰＣＧ1，ＢＰＣＧ2は、後述するプリチャージ電流Ｉpcgを段階的に変化させる際の変化タイミングを規定するベース信号である。

走査線駆動回路３は、シフトレジスタ、出力回路等を主体に構成されており、走査線Ｙ1〜Ｙnに走査信号ＳＥＬを出力することによって、走査線Ｙ1〜Ｙnの線順次走査を行う。走査信号ＳＥＬは、高レベル（以下「Ｈレベル」という）または低レベル（以下「Ｌレベル」という）の２値的な信号レベルをとり、データの書込対象となる画素行に対応する走査線ＹはＨレベル、これ以外の走査線ＹはＬレベルにそれぞれ設定される。そして、１Ｆにおいて、所定の選択順序で（一般的には最上から最下に向かって）、それぞれの画素行が順番に選択されていく（線順次走査）。なお、走査線駆動回路３は、走査信号ＳＥＬ以外に、図２の画素回路におけるトランジスタＴ4を導通制御する駆動信号ＧＥＬを画素行単位で出力する。この駆動信号ＧＥＬによって、有機ＥＬ素子OLEDが発光する駆動期間が設定される。

データ線駆動回路４は、走査線駆動回路３と協働し、それぞれのデータ線Ｘ1〜Ｘmに対する信号の供給を電流ベースで行う。図３は、データ線駆動回路４の構成図である。このデータ線駆動回路４は、ｍビットのＸシフトレジスタ４０、データ線単位で設けられたｍ個の回路ユニット４１、記憶回路４２および判別回路４３で構成されている。Ｘシフトレジスタ４０は、１Ｈの最初に供給されるスタートパルスＤＸをクロック信号ＣＬＸにしたがって転送し、ラッチ信号Ｓ1，Ｓ2，Ｓ3，・・・，Ｓmのレベルを順次排他的にＨレベルに設定する。

記憶回路４２は、１画素行分のデータＤＡＴＡを比較対象として、その上位２ビットＤ5，Ｄ4の最小値Ｄminを記憶するとともに、この最小値Ｄminを後段の判別回路４３に出力する。具体的には、ある１Ｈにおいて、６４階調を規定する６ビットのシリアルデータＤＡＴＡの供給が開始されると、時系列的に入力された上位２ビットの値（Ｄ5Ｄ4）が記憶回路４２中の記憶値と随時比較される。そして、現在の記憶値よりも今回の入力値（Ｄ5Ｄ4）の方が小さい場合には、この入力値に記憶値が更新される。したがって、１画素行分のデータ供給が終了した時点における記憶値は、この画素行に関する上位２ビットの値（Ｄ5Ｄ4）の最小値Ｄminとなる。なお、ある１Ｈにおける記憶値は、次の１Ｈにおける新たな最小値Ｄminの記憶に備えるべく、次の１Ｈでのデータ供給に先立ち、リセット信号ＲＳＴ1によってリセットされる。

判別回路４３は、記憶回路４２から画素行毎に出力される最小値Ｄminに基づいて、データの書き込みをプリチャージ付で行うか否かを画素行単位で決定し、プリチャージの有無を指示するプリチャージ制御信号ＰＣＧを出力する。本実施形態では、最小値ＤminがＤ5Ｄ4＝「００」の場合、換言すれば、低階調側１／４の領域に属する階調（階調０〜１１）が画素行に一つでも存在する場合には、この画素行に対するプリチャージが指示される。図８に示すように、プリチャージを行うべき画素行に関しては、その１Ｈの前半のプリチャージ期間ｔ0〜ｔ2において、プリチャージ制御信号ＰＣＧがＨレベルに設定され、その後半の期間ｔ2〜ｔ3ではＬレベルに設定される。また、プリチャージを行わない画素行に関しては、プリチャージ期間ｔ0〜ｔ2を含む１Ｈにおいて、プリチャージ制御信号ＰＣＧがＬレベルのまま維持される。プリチャージ制御信号ＰＣＧは、データ線単位で設けられた回路ユニット４１のすべてに対して共通に出力されるとともに、図１に示すように、走査線単位で設けられたプリチャージ制御回路６のすべてに対しても共通に出力される。

なお、データＤＡＴＡに基づくプリチャージの有無の判別には、様々な手法が考えられ、上記手法はその一例にすぎない。例えば、上位２ビットの値（Ｄ5Ｄ4）が「００」になる画素が１画素中に所定の個数以上含まれている場合、この画素行に対するプリチャージを行うようにしてもよい。また、プリチャージを行う低階調領域は、データの書込特性を考慮した上で、例えば、低階調側１／８の領域、或いは、低階調側１／１６の領域といったように適宜設定すればよい。さらに、プリチャージの実行の有無を画素行単位で判別する以外に、１画素単位で判別することも可能である。

ｍ個の回路ユニット４１は、ある１Ｈでデータを書き込む画素行に対する電流ベースの信号の一斉出力と、次の１Ｈで書き込みを行う画素行に関するデータの点順次的なラッチとを同時に行う。それぞれの回路ユニット４１は、データＤＡＴＡのビット単位で設けられたスイッチの集合である４つのスイッチ群４１ａ，４１ｃ，４１ｄ，４１ｅ、第１のラッチ回路４１ｂ、シフトレジスタ機能を有する第２のラッチ回路４１ｆおよび電流ＤＡＣ４１ｇで構成されている。データ線Ｘ1〜Ｘmに対応する個々の回路ユニット４１の動作は、ラッチ信号Ｓ1，Ｓ2，Ｓ3，・・・，ＳmによるデータＤＡＴＡの取り込みタイミングが異なる点を除けば同様である。

具体的には、まず、最前段のスイッチ群４１ａは、対応するラッチ信号ＳがＨレベルになることによってオンする。これにより、ラッチ信号Ｓが規定する取り込みタイミングで、６ビットデータＤ5〜Ｄ0が第１のラッチ回路４１ｂに取り込まれる。第１のラッチ回路４１ｂにラッチされたデータＤ5〜Ｄ0は、ラッチパルスＬＰがＨレベルになってスイッチ群４１ｃがオンした時点で、第２のラッチ回路４１ｆに転送される。それとともに、第１のラッチ回路４１ｂには、スイッチ群４１ａを介して、次の１ＨにおけるデータＤ5〜Ｄ0が新たにラッチされる。

第１のラッチ回路４１ｂより出力されたデータＤ5〜Ｄ0は、８ビットで構成されたシフトレジスタ機能付の第２のラッチ回路４１ｆにラッチされるが、そのラッチ位置はプリチャージ制御信号ＰＣＧに応じて、２通りに設定される。そして、電流ＤＡＣ４１ｇは、第２のラッチ回路４１ｆにラッチされた下位６ビットのデータに基づいて、データ電流Ｉdataを生成し、これを対応するデータ線Ｘに供給する。

図４は、階調とデータ電流Ｉdataとの関係を示す概略的な特性図である。電流ＤＡＣ４１ｇは、この特性にしたがい、第２のラッチ回路４１ｆを構成する８ビット中の下位６ビットに基づいて、データ電流Ｉdataを設定する。なお、同図では、階調とデータ電流Ｉdataとの関係が線形的に示されているが、これは一例であって、有機ＥＬ素子OLEDの特性等を考慮した非線形な関係に設定してもよく、また、最小階調のデータ電流Ｉdataが０である必要もない。

図５は、プリチャージありのプログラム時における第２のラッチ回路４１ｆの保持状態の説明図である。このケースでは、その前半でプリチャージ制御信号ＰＣＧがＨレベルになるため、スイッチ群４１ｄがオンして、スイッチ群４１ｅがオフする。したがって、第１のラッチ回路４１ｂより出力されたデータＤ5〜Ｄ0は、スイッチ群４１ｃ，４１ｄを介して、８ビットで構成された第２のラッチ回路４１ｆの上位６ビット側に初期的にラッチされる。そして、下位側（ＬＳＢ）の２ビットは、リセット信号ＲＳＴ2による指示によって、Dummy2，Dummy1にリセットされる（Dummy2，Dummy1＝０）。つまり、６ビットデータＤ5〜Ｄ0は、上位（ＭＳＢ）側に２ビット分だけシフトさせた形態、換言すれば、データ電流Ｉdataの４倍を出力する保持状態で、第２のラッチ回路４１ｆにデータがラッチされる。そして、第２のラッチ回路４１ｆは、自己が備えるシフトレジスタ機能によって、クロックＣＬＫが立ち上がる毎に、ラッチしたデータを下位側に１ビットずつ順次シフトしていく。クロックＣＬＫの１回目の立ち上がりで（ＣＬＫ＝１）、データ電流Ｉdataの２倍を出力する保持状態になり、２回目の立ち上がりで（ＣＬＫ＝２）、本来のデータ電流Ｉdataを出力する保持状態になる。

一例として、第１のラッチ回路４１ｂにD5D4D3D2D1D0＝「000101」（階調５）がラッチされているケースについて説明する。このケースにおいて、ＣＬＫ＝０（初期状態）における第２のラッチ回路４１ｆの保持状態は、２ビット上位側にシフトさせた「00010100」（階調２０）となる。したがって、ＣＬＫ＝０では、階調２０に相当するプリチャージ電流Ｉpcgがデータ線Ｘに供給される。図４の特性図において、このプリチャージ電流Ｉpcgは、本来表示すべき階調５におけるデータ電流Ｉdataの４倍に相当する。したがって、ＣＬＫ＝０におけるプリチャージを、以下、「４倍プリチャージ」という。続くＣＬＫ＝１では、第２のラッチ回路４１ｆの保持状態が「00010100」から「-0001010」（階調１０）に変化する。したがって、ＣＬＫ＝１では、階調１０に相当するプリチャージ電流Ｉpcgがデータ線Ｘに供給される。このプリチャージ電流Ｉpcgは、データ電流Ｉdataの２倍に相当するため、ＣＬＫ＝１におけるプリチャージを、以下、「２倍プリチャージ」という。そして、ＣＬＫ＝２では、第２のラッチ回路４１ｆの保持状態は「-0001010」から「--000101」（階調５）に変化する。したがって、ＣＬＫ＝２では、本来の階調５に相当するデータ電流Ｉdataがデータ線Ｘに供給される。

なお、プリチャージを画素行単位で実行する関係上、本来的にデータの書込不足が生じない画素２についても、この画素行に低階調側１／４の領域に属する画素２が存在する限り、プリチャージが実行される。この場合、上位２ビット（Ｄ５Ｄ４）が「００」でない画素２に関しては、４倍プリチャージ、２倍プリチャージの関係が崩れることになる。例えば、「110001」（階調４９）を表示すべき画素２に関しては、ＣＬＫ＝０では「000100」（階調４）、ＣＬＫ＝１では「100010」（階調３４）のプリチャージ電流Ｉpcgが出力されることになる。しかしながら、続くデータ書込時（ＣＬＫ＝２）において、データの書き込みが大電流（本来の階調４９相当）によって短時間で行われるため、プリチャージ電流Ｉpcgの設定値をどのように設定しても問題は生じない。

図６は、プリチャージなしのプログラム時における第２のラッチ回路４１ｆの保持状態の説明図である。このケースでは、プリチャージ制御信号ＰＣＧがＬレベルのままであるから、スイッチ群４１ｄがオフして、スイッチ群４１ｅがオンする。したがって、第１のラッチ回路４１ｂより出力されたデータＤ5〜Ｄ0は、スイッチ群４１ｃ，４１ｅを介して、第２のラッチ回路４１ｆの下位６ビット側にラッチされる。この場合、第２のラッチ回路４１ｆは、クロックＣＬＫによるシフト動作を伴わない一般的なラッチ回路として機能する。例えば、第１のラッチ回路４１ｂにD5D4D3D2D1D0＝「100101」（階調３７）がラッチされているケースでは、「--100101」（階調３７）が第２のラッチ回路４１ｆにそのままラッチされる。これにより、プリチャージが行われることなく、階調３７に相当する本来のデータ電流Ｉdataがデータ線Ｘにそのまま供給される。

プリチャージ制御回路６は、走査信号ＳＥＬ、プリチャージ制御信号ＰＣＧ、およびベース信号ＢＰＣＧ1，ＢＰＣＧ2に基づいて、制御信号ＧＰＣＧ1，ＧＰＣＧ2を出力する。図７に示すように、プリチャージ制御回路６は、一例として、１つのＡＮＤ回路６ａと、２つのＮＡＮＤ回路６ｂ，６ｃとで構成することができる。図８は、プリチャージ制御回路６のタイミングチャートである。走査信号ＳＥＬがＨレベルになる期間ｔ0〜ｔ3が１Ｈである。また、タイミング信号生成回路５より供給されるベース信号ＢＰＣＧ1，ＢＰＣＧ2のうち、前者は１Ｈ相当の周期を有し、後者は0.5Ｈ相当の周期を有する。

プリチャージありの場合、１Ｈの前半におけるプリチャージ期間ｔ0〜ｔ2では、プリチャージ制御信号ＰＣＧがＨレベルになる。したがって、ＡＮＤ回路６１の出力がＨレベルになって、ＮＡＮＤ回路６１，６２は、ベース信号ＢＰＣＧ1，ＢＰＣＧ2の反転レベルを制御信号ＧＰＣＧ1，ＧＰＣＧ2として出力する。これにより、第１の制御信号ＧＰＣＧ1は、期間ｔ0〜ｔ2に亘ってＬレベルに設定されるとともに、第２の制御信号ＧＰＣＧ2は、期間ｔ0〜ｔ1ではＬレベル、期間ｔ1〜ｔ2ではＨレベルに設定される。また、プリチャージ期間ｔ0〜ｔ2に続くデータ書込期間ｔ2〜ｔ3では、プリチャージ制御信号ＰＣＧがＬレベルになる。したがって、ＡＮＤ回路６１の出力がＬレベルになって、ＮＡＮＤ回路６１，６２は、ベース信号ＢＰＣＧ1，ＢＰＣＧ2のレベルに関わりなく、制御信号ＧＰＣＧ1，ＧＰＣＧ2を共にＨレベルに設定する。

一方、プリチャージなしの場合、期間ｔ0〜ｔ3の全体に亘って、プリチャージ制御信号ＰＣＧがＬレベルのまま維持される。したがって、ＡＮＤ回路６１の出力がＬレベルになって、ＮＡＮＤ回路６１，６２は、ベース信号ＢＰＣＧ1，ＢＰＣＧ2のレベルに関わりなく、制御信号ＧＰＣＧ1，ＧＰＣＧ2をＨレベルのまま維持する。

図９は、プリチャージありのプログラム時における画素２の駆動タイミングチャートである。画素２の選択が開始されるタイミングをｔ0とし、この画素２の選択が次に開始されるタイミングをｔ4とする。この期間ｔ0〜ｔ4は、プログラム期間ｔ0〜ｔ3と駆動期間ｔ3〜ｔ4とに大別される。また、プログラム期間ｔ0〜ｔ3は、前半のプリチャージ期間ｔ0〜ｔ2と、後半のデータ書込期間ｔ2〜ｔ3とに分けられる。さらに、プリチャージ期間ｔ0〜ｔ2は、４倍プリチャージ期間ｔ0〜ｔ1と、２倍プリチャージ期間ｔ1〜ｔ2とに分けられる。

まず、４倍プリチャージ期間ｔ0〜ｔ1では、ＣＬＫ＝０となって、データ電流Ｉdataの４倍のプリチャージ電流Ｉpcgがデータ線Ｘに供給される。それとともに、図２に示したキャパシタＣに対するデータの書き込みは、並列接続された３つのトランジスタＴ3，Ｔｐ1，Ｔｐ2を用いて行われる。図１０は、４倍プリチャージ期間ｔ0〜ｔ1の動作説明図である。タイミングｔ0において、走査信号ＳＥＬがＨレベルに立ち上がって、トランジスタＴ1，Ｔ2が共にオンする。また、２つの制御信号ＧＰＣＧ1，ＧＰＣＧ2がＬレベルとなって、スイッチングトランジスタＳＷ1，ＳＷ2が共にオンするため、３つのトランジスタＴ3，Ｔｐ1，Ｔｐ2が並列接続される。これにより、データ線Ｘが３つのトランジスタＴ3，Ｔｐ1，Ｔｐ2のドレインに共通接続されるとともに、トランジスタＴ3，Ｔｐ1，Ｔｐ2のそれぞれは、自己のゲートと自己のドレインとが電気的に接続されたダイオード接続となる。

上述したように、３つのトランジスタＴ3，Ｔｐ1，Ｔｐ2の抵抗比は１：１：１／２に設定されているため、プログラム部２０全体の抵抗値Ｒtftは、データ書込時の１／４になる。データ線Ｘより供給されたプリチャージ電流Ipcg（Ｉdata×4）は、この抵抗比に応じて分流される。トランジスタＴ3のチャネルにはＩdata×1の電流が流れ、これに応じたゲート電圧が自己のゲートに発生する。また、第１のプリチャージトランジスタＴｐ1のチャネルにもＩdata×1の電流が流れ、これに応じたゲート電圧が自己のゲートに発生する。さらに、第２のプリチャージトランジスタＴｐ2のチャネルにはＩdata×2の電流が流れ、これに応じたゲート電圧が自己のゲートに発生する。３つのトランジスタＴ3，Ｔｐ1，Ｔｐ2のゲート電圧は同一になり、これらのゲートに共通接続されたキャパシタＣには、発生したゲート電圧に応じた電荷がデータとして蓄積されていく。

つぎに、２倍プリチャージ期間ｔ1〜ｔ2では、ＣＬＫ＝１になって、データ電流Ｉdataの２倍のプリチャージ電流Ｉpcgがデータ線Ｘに供給される。それとともに、キャパシタＣに対するデータの書き込みは、並列接続された２つのトランジスタＴ3，Ｔｐ1を用いて行われる。図１１は、２倍プリチャージ期間ｔ1〜ｔ2の動作説明図である。この期間ｔ1〜ｔ2では、第２の制御信号ＧＰＣＧ2がＬレベルからＨレベルに立ち上がるため、第２のスイッチングトランジスタＳＷ2がオフして、２つのトランジスタＴ3，Ｔｐ1が並列接続される。これにより、データ線Ｘが２つのトランジスタＴ3，Ｔｐ1のドレインに共通接続されるとともに、トランジスタＴ3，Ｔｐ1のそれぞれがダイオード接続となる。

２倍プリチャージ期間ｔ1〜ｔ2では、プログラム部２０の抵抗値Ｒtftは、データ書込時の１／２になり、データ線Ｘより供給されたプリチャージ電流Ipcg（Ｉdata×2）はトランジスタＴ3，Ｔｐ1の抵抗比（１：１）に応じて分流される。トランジスタＴ3のチャネルにはＩdata×1の電流が流れ、これに応じたゲート電圧が自己のゲートに発生する。また、第１のプリチャージトランジスタＴｐ1のチャネルにもＩdata×1の電流が流れ、これに応じたゲート電圧が自己のゲートに発生する。２つのトランジスタＴ3，Ｔｐ1のゲート電圧は同一であり、かつ、先の４倍プリチャージ期間ｔ0〜ｔ1のゲート電圧とも同一である。これらのゲートに共通接続されたキャパシタＣには、発生したゲート電圧に応じた電荷がデータとして蓄積されていく。

プリチャージ期間ｔ0〜ｔ2に続くデータ書込期間ｔ2〜ｔ3では、ＣＬＫ＝２になって、本来のデータ電流Ｉdataがデータ線Ｘに供給される。それとともに、キャパシタＣに対するデータの書き込みは、単一のトランジスタＴ3を用いて行われる。図１２は、データ書込期間ｔ2〜ｔ3の動作説明図である。この期間ｔ2〜ｔ3では、第１の制御信号ＧＰＣＧ1もＬレベルからＨレベルに立ち上がるため、第１のスイッチングトランジスタＳＷ1もオフする。これにより、データ線ＸがトランジスタＴ3のドレインのみに接続されるとともに、トランジスタＴ3のみがダイオード接続となる。データ線Ｘより供給されたデータ電流Ｉdataは、トランジスタＴ3のチャネルを流れ、これに応じたゲート電圧が自己のゲートに発生する。トランジスタＴ3のゲート電圧は、先のプリチャージ期間ｔ0〜ｔ2のゲート電圧と同一であり、このゲートに共通接続されたキャパシタＣには、発生したゲート電圧に応じた電荷がデータとして蓄積される。

なお、プログラム期間ｔ0〜ｔ3では、駆動信号ＧＥＬがＬレベルに維持されているため、トランジスタＴ4はオフのままである。したがって、有機ＥＬ素子OLEDに対する駆動電流Ｉoledの電流経路が遮断されるため、有機ＥＬ素子OLEDは発光しない。

プログラム期間ｔ0〜ｔ3に続く駆動期間ｔ3〜ｔ4では、キャパシタＣに蓄積された電荷量（データ）に応じた駆動電流Ｉoledが有機ＥＬ素子OLEDを流れ、有機ＥＬ素子OLEDの輝度が設定される。図１３は、駆動期間ｔ3〜ｔ4の動作説明図である。まず、タイミングｔ3において、走査信号ＳＥＬがＬレベルに立ち下がり、トランジスタＴ1，Ｔ2が共にオフする。これにより、データ電流Ｉdataが供給されるデータ線ＸとトランジスタＴ3のドレインとが電気的に分離され、トランジスタＴ3のゲートとドレインとの間も電気的に分離される。トランジスタＴ3のゲートには、キャパシタＣの蓄積電荷に応じたゲート電圧が印加され続ける。タイミングｔ3における走査信号ＳＥＬの立ち下がりと同期して、それ以前はＬレベルだった駆動信号ＧＥＬがＨレベルに立ち上がる。これにより、電源電圧Ｖddから基準電圧Ｖssに向かって、トランジスタＴ3，Ｔ4と有機ＥＬ素子OLEDとを介した駆動電流Ｉoledの電流経路が形成される。有機ＥＬ素子OLEDを流れる駆動電流Ｉoledは、トランジスタＴ3のチャネル電流に相当し、その電流レベルは、キャパシタＣの電荷量に起因したゲート電圧によって制御される。有機ＥＬ素子OLEDは駆動電流Ｉoledに応じた輝度で発光し、これによって、画素２の階調が設定される。

なお、トランジスタＴ3は、プログラミング期間ｔ0〜ｔ3では、キャパシタＣにデータを書き込むプログラミングトランジスタとして機能するが、駆動期間ｔ3〜ｔ4では、駆動電流Ｉoledを生成する駆動トランジスタとして機能する。

一方、プリチャージなしのプログラム時には、上述したプリチャージ期間ｔ0〜ｔ2は存在せず、プログラム期間ｔ0〜ｔ3の全体がデータ書込期間となる。この場合、プログラム期間ｔ0〜ｔ3の全体において、画素２の階調を規定するデータ電流Ｉdataがデータ線Ｘに供給され、キャパシタＣに対するデータの書き込みが、プログラミングトランジスタとして機能するトランジスタＴ3のみによって行われる。

このように、本実施形態によれば、データ書込期間ｔ2〜ｔ3に先立つプリチャージ期間ｔ0〜ｔ2において、画素２の階調を規定するデータ電流Ｉdataよりも大きいプリチャージ電流Ｉpcgをデータ線Ｘに供給する。そして、これに続くデータ書込期間ｔ2〜ｔ3では電流を増大させることなく、表示すべき階調通りのデータ電流Ｉdataをデータ線に供給する。このように、電流プリチャージを行う期間をプログラム期間ｔ0〜ｔ3の一部に限定することにより、プログラム期間ｔ0〜ｔ3の全体で電流を増大させる場合と比較して、消費電力の低減を図ることが可能になる。

また、本実施形態では、プリチャージ電流Ｉpcgをデータ電流Ｉdataよりも増大させたことに対応して、プリチャージ期間ｔ0〜ｔ2におけるプログラム部２０の抵抗値Ｒtftをデータ書込期間ｔ2〜ｔ3のそれよりも小さく設定している。これにより、電流値のみを増大させる場合と比較して、プリチャージ効果の向上を図ることができる。この点を、図１４に示すプログラム時における画素２の等価モデルを参照しつつ詳述する。同図において、Ｃstgは画素２中のキャパシタＣの容量、Ｃclmはデータ線Ｘの配線容量、Ｒtftはプログラム部２０の全体的な抵抗である。

まず、プリチャージに続くデータ書き込みによって、プログラム部２０のゲート印加電圧をＶpcgからＶdataに設定する場合、これに要する書込時間Δｔは数式１で表される。
（数１）
Δｔ＝（Ｃstg＋Ｃclm）（Ｖpcg−Ｖdata）／Ｉdata

ここで、プログラム部２０の抵抗値Ｒtftを一定とし、プリチャージ電流Ｉpcgをデータ電流Ｉdataのα倍に設定した場合、数式１は、数式２のように表すことができる。
（数２）
Δｔ＝（Ｃstg＋Ｃclm）（Ｉpcg・Ｒtft−Ｉdata・Ｒtft）／Ｉdata
＝（Ｃstg＋Ｃclm）（α−１）Ｉdata・Ｒtft／Ｉdata
＝（Ｃstg＋Ｃclm）（α−１）Ｒtft

数式１から分かるように、プリチャージ時とデータ書込時とでゲート印加電圧の差（Ｖpcg−Ｖdata）が大きくなると、キャパシタＣや配線容量の充放電に要する書込時間Δｔが長くなってしまう。また、数式２から分かるように、プログラム部２０の抵抗値Ｒtftを変えることなく、プリチャージ電流Ｉpcgのみを増大させた場合、αが大きくなるほど書込時間Δが長くなってしまう。そのため、単純にプリチャージ電流Ｉpcgのみを増大させても、書込時間Δｔに長時間を要するため、結果的に、十分なプリチャージ効果を得ることが困難になる。

そこで、本実施形態では、データ電流Ｉdataに対してプリチャージ電流Ｉpcgを大きくすることに加え、プリチャージ電流Ｉpcgの大きさに応じて、プログラム部２０の抵抗値Ｒtftを可変に設定する。本実施形態では、トランジスタＴ3に並列接続されるプリチャージトランジスタＴｐ1，Ｔｐ2の個数を減少させていくことによって、これらの合成抵抗としての抵抗値Ｒtftを変えている。そして、データ電流Ｉdataに対してプリチャージ電流Ｉpcgを大きくした割合に反比例させて、プリチャージ時にはデータ書込時よりも抵抗値Ｒtftを小さく設定する。具体的には、プリチャージ時の抵抗値Ｒtft’をデータ書込時の抵抗値Ｒtftの１／α倍に設定する。この場合、数式１は、数式３のように表すことができる。
（数３）
Δｔ＝(Ｃstg＋Ｃclm)(Ｉpcg・Ｒtft’−Ｉdata・Ｒtft)/Ｉdata
＝(Ｃstg＋Ｃclm)（Ｉdata・α・Ｒtft/α−Ｉdata・Ｒtft)／Ｉdata
＝０

このように、プリチャージ電流Ｉpcgをデータ電流Ｉdataのα倍に設定した場合、これに反比例させて、プリチャージ時の抵抗をデータ書込時の１／α倍に設定する。これにより、プリチャージ時のゲート印加電圧Ｖpcgとデータ書込時のゲート印加電圧Ｖdataとの差がなくなるので、書込時間Δｔを理論上０にすることができる。実際には、トランジスタや配線等の特性にばらつきがあるため、書込時間Δｔを完全に０にすることはできないが、書込時間Δｔの十分な短縮を図ることは可能である。なお、プリチャージ後に本来のデータの書き込みが控えており、その時点で、書き込まれるデータが微調整される関係上、プリチャージにおけるデータの書き込みはある程度ラフなものであっても構わない。

以上のような理由により、本実施形態によれば、電流プログラム方式において、特に低階調時に生じ易いデータの書き込み不足を有効に改善することが可能になる。また、低階調時あっても短時間でデータの書き込みを完了することができる。その結果、表示部１の高精細化への対応が容易になる他、表示制御の高速化を図ることも可能になる。

また、本実施形態では、データ電流Ｉdataよりも大きな電流値からデータ電流Ｉdataの電流値に向かって、プリチャージ電流Ｉpcgを減少させている。そして、これに対応して、データ書込時のよりも小さな抵抗値からデータ書込時の抵抗値に向かって、プログラム部２０の抵抗値Ｒtftを増大させている。これにより、電流プリチャージからデータの書き込みへの移行がスムースになり、上述したゲート印加電圧の変動が抑制されるため、データの書き込みをより短時間で行うことが可能になる。

また、本実施形態では、例えばＩdata×４，Ｉdata×２といった如く、プリチャージ電流Ｉpcgをデータ電流Idataの２のべき乗倍で段階的に設定している。そして、これに対応して、例えばＲ1×１／４，Ｒ1×１／２といった如く、プログラム部２０の抵抗値ＲtftをＲ1（Ｒ1はデータ書込時のＲtft）の１／２のべき乗倍で段階的に設定している。Ｉpcg＝Ｉdata×２ⁿ（n=0,1,2,・・・）の設定は、シフトレジスタ機能を備える第２のラッチ回路４１ｆにおけるデータシフトによって容易に実現できる。したがって、データ線駆動回路４の既存の回路構成を大きく変更することなく、プリチャージ電流Ｉpcgの段階的な設定が可能になるので、回路設計上有利になる。

なお、上述した実施形態では、プリチャージ電流Ｉpcgの設定を第２のラッチ回路４１ｆによるデータのシフト動作によって実現しているが、本発明はこれに限定されるものではない。例えば、シフトレジスタ機能を有さない通常のラッチ回路でデータＤＡＴＡを保持し、予め用意された変換テーブルを参照することで、プリチャージ電流Ｉpcgの設定を行うことことも可能である。この場合には、プリチャージ電流Ｉpcgをより高い自由度で設定することができ、例えば、Ｉdata×15，Idata×7，Ｉdata×2の如く、２の階調倍以外の電流値に設定することが可能になる。

また、上述した実施形態では、複数のトランジスタＴ3，Ｔｐ1，Ｔｐ2でプログラム部２０を構成しているが、その個数および抵抗値については任意であり、或いは、これとは異なる回路構成でプログラム部２０を構成してもよい。

図１５は、別の一例としての画素２の回路図である。なお、図２に示した回路要素と同一の要素については同一の符号を付してここでの説明を省略する。図１５の構成は、図２の構成に第３のプリチャージトランジスタＴｐ3を追加し、制御信号ＧＰＣＧ3によって制御される第３のスイッチングトランジスタＳＷ3によって、その接続関係を設定するものである。トランジスタＴ3，Ｔｐ1，Ｔｐ2，Ｔｐ3の抵抗比は、これらのチャネル幅の比を１：２：４：８にすることにより（チャネル長は同一）、１：１／２：１／４：１／８に設定されている。

このように構成した場合、電流プリチャージは、例えば、Ｉdata×１５、Ｉdata×７、Idata×３の順序で行うことができる。すなわち、Ｉdata×１５のプリチャージ電流Ｉpcgが供給される１５倍プリチャージ時には、３つのスイッチングトランジスタＳＷ1〜ＳＷ3のすべてをオンにして、４つのトランジスタＴ3，Ｔｐ1〜Ｔｐ3を並列接続する。これにより、プログラム部２０の抵抗値Ｒtftは、データ書込時の１／１５になる。Ｉdata×７のプリチャージ電流Ｉpcgが供給される７倍プリチャージ時には、スイッチングトランジスタＳＷ3をオンからオフに切り替えて、３つのトランジスタＴ3，Ｔｐ1，Ｔｐ2を並列接続する。これにより、抵抗値Ｒtftは、データ書込時の１／７になる。Ｉdata×３のプリチャージ電流Ｉpcgが供給される３倍プリチャージ時には、スイッチングトランジスタＳＷ2もオンからオフに切り替えて、２つのトランジスタＴ3，Ｔｐ1を並列接続する。これにより、抵抗値Ｒtftは、データ書込時の１／３になる。

なお、プリチャージ電流Ｉpcgを減少させる場合、上述したゲート印加電圧の変動抑制の観点より、その変化量が経時的に小さくなるように減少させることが好ましい。例えば、Ｉdata×15、Ｉdata×7、Idata×3の電流プリチャージを行う場合、この順序で減少させることにより、各ステップ間の変化量が経時的に減少していく。なぜなら、１５倍プリチャージと７倍プリチャージとの間の変化量ΔＩ1はＩdata×8、７倍プリチャージと３倍プリチャージとの間の変化量ΔＩ2はＩdata×4、３倍プリチャージとデータの書き込みとの間の変化量ΔＩ3はＩdata×2になり、ΔＩ1＞ΔＩ2＞ΔＩ3という関係になるからである。この場合、プリチャージ電流Ｉpcgの減少に対応させて、プログラム部２０の抵抗値Ｒtftに関しては、その変化量が経時的に大きくなるように増大させることが好ましい。

また、本発明が適用可能な画素回路は、図２または図１５の構成に限定されるものではなく、例えば、プログラミングトランジスタと駆動トランジスタとが別個のトランジスタで構成されている画素回路の構成に対しても、広く適用可能である。

また、上述した実施形態では、電気光学素子として有機ＥＬ素子OLEDを用いた例について説明した。しかしながら、本発明はこれに限定されるものではなく、駆動電流に応じて輝度が設定される電気光学素子（無機ＬＥＤ表示装置、フィールド・エミッション表示装置等）、或いは、駆動電流に応じた透過率・反射率を呈する電気光学装置（エレクトロクロミック表示装置、電気泳動表示装置等）に対しても、広く適用可能である。

さらに、上述した実施形態に係る電気光学装置は、例えば、テレビ、プロジェクタ、携帯電話機、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々な電子機器に実装可能である。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。

電気光学装置のブロック構成図 一例としての画素の回路図 データ線駆動回路の構成図 階調とデータ電流との関係を示す概略的な特性図 プリチャージありのプログラム時における第２のラッチ回路の保持状態の説明図 プリチャージなしのプログラム時における第２のラッチ回路の保持状態の説明図 プリチャージ制御回路の構成図 プリチャージ制御回路のタイミングチャート プリチャージありのプログラム時における画素の駆動タイミングチャート ４倍プリチャージ期間の動作説明図 ２倍プリチャージ期間の動作説明図 データ書込期間の動作説明図 駆動期間の動作説明図 プログラム時における画素の等価モデル 別の一例としての画素の回路図

符号の説明

１ 表示部
２ 画素
３ 走査線駆動回路
４ データ線駆動回路
５ タイミング信号生成回路
６ プリチャージ制御回路
６ａ ＡＮＤ回路
６ｂ、６ｃ ＮＡＮＤ回路
２０ プログラム部
４０ Ｘシフトレジスタ
４１ 回路ユニット
４１ａ，４１ｃ，４１ｄ，４１ｅ スイッチ群
４１ｂ 第１のラッチ回路
４１ｆ 第２のラッチ回路
４１ｇ 電流ＤＡＣ
４２ 記憶回路
４３ 判別回路
６１ ＡＮＤ回路
６２，６３ ＮＡＮＤ回路
Ｔ1〜Ｔ4 トランジスタ
Ｔｐ1，Ｔｐ2 プリチャージトランジスタ
ＳＷ1，ＳＷ2 スイッチングトランジスタ
OLED 有機ＥＬ素子
Ｃ キャパシタ

Claims (4)

1. データ線に対する信号の供給が電流ベースで行われる電気光学装置において、
   複数の走査線と、
   複数のデータ線と、
   前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素とシ
   フトレジスタ機能を有するラッチ回路を含むデータ線駆動回路と、を
   有し、
   前記複数の画素のそれぞれは、
   データを保持するキャパシタと、
   前記キャパシタに保持されたデータに応じた駆動電流が流れることによって、輝度が設
   定される電気光学素子と、
   前記データ線を介して供給された電流に応じて発生する電圧によって、前記キャパシタ
   へのデータの書き込みを行うとともに、前記電流が流れる経路中の抵抗値が可変に設定さ
   れるプログラム部と、
   を有し、
   前記画素の階調を規定するデータ電流が前記データ線に供給されるデータ書込期間に先
   立つプリチャージ期間において、前記データ電流よりも大きなプリチャージ電流が前記デ
   ータ線に供給され、
   前記プリチャージ期間に設定される前記プログラム部の第１の抵抗値は、前記データ書
   込期間に設定される前記プログラム部の第２の抵抗値よりも小さく、
   前記第１の抵抗値は、前記データ電流に対して前記プリチャージ電流を増大させた割合
   に反比例して設定され、
   前記プリチャージ電流は、前記ラッチ回路に保持されたデータをシフトさせることによ
   り、前記データ電流の２のべき乗倍に設定され、
   前記第１の抵抗値は、前記第２の抵抗値の１／２のべき乗倍に設定されることを特徴と
   する電気光学装置。
   
2. 前記プリチャージ電流は、前記データ電流よりも大きな電流値から前記データ電流の電
   流値に向かって減少し、
   前記第１の抵抗値は、前記第２の抵抗値よりも小さな抵抗値から前記第２の抵抗値に向
   かって増大することを特徴とする請求項１に記載された電気光学装置。
3. 前記プリチャージ電流は、変化量が経時的に小さくなるように減少し、
   前記第１の抵抗値は、変化量が経時的に大きくなるように増大することを特徴とする請
   求項２に記載された電気光学装置。
4. 請求項１から３のいずれかに記載された電気光学装置を実装したことを特徴とする電
   子機器。

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