JP2012049455A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】周辺回路領域の素子の寿命が劣化するのを抑制しつつ、浮遊ゲート電極と制御ゲート電極とのカップリング性を確保する。
【解決手段】シリコン基板１１は、セル領域および周辺回路領域が設けられている。トンネル絶縁膜１２は、セル領域および周辺回路領域のシリコン基板１１上に形成されている。浮遊ゲート電極膜１３は、セル領域および周辺回路領域のトンネル絶縁膜１２上に形成されている。電極間絶縁膜１６は、セル領域の浮遊ゲート電極膜１３上に形成されている。シリコン酸化膜１４および電極間絶縁膜１６は、周辺回路領域の浮遊ゲート電極膜１３上に形成されている。制御ゲート電極膜１７は、セル領域および周辺回路領域の電極間絶縁膜１６上に形成されている。
【選択図】 図１
【解決手段】シリコン基板１１は、セル領域および周辺回路領域が設けられている。トンネル絶縁膜１２は、セル領域および周辺回路領域のシリコン基板１１上に形成されている。浮遊ゲート電極膜１３は、セル領域および周辺回路領域のトンネル絶縁膜１２上に形成されている。電極間絶縁膜１６は、セル領域の浮遊ゲート電極膜１３上に形成されている。シリコン酸化膜１４および電極間絶縁膜１６は、周辺回路領域の浮遊ゲート電極膜１３上に形成されている。制御ゲート電極膜１７は、セル領域および周辺回路領域の電極間絶縁膜１６上に形成されている。
【選択図】 図１
Description
本発明の実施形態は半導体記憶装置および半導体記憶装置の製造方法に関する。
不揮発性半導体記憶装置の高集積化に伴い、浮遊ゲート電極幅および素子分離溝幅が縮小されている。素子分離溝幅が縮小されると、電極間絶縁膜の形成後の制御ゲート電極材料の埋め込み性が劣化する。
また、浮遊ゲート電極幅の減少は、加工の難易度を上げるとともに、加工バラツキによる書き込み特性のバラツキへの影響を大きくする。このような問題を回避するために電極間絶縁膜を薄膜化し、浮遊ゲート電極と制御ゲート電極とのカップリング性を向上させると、周辺回路領域の低電界で使用する素子の寿命が劣化する。
本発明の一つの実施形態の目的は、周辺回路領域の素子の寿命が劣化するのを抑制しつつ、浮遊ゲート電極と制御ゲート電極とのカップリング性を確保することが可能な半導体記憶装置および半導体記憶装置の製造方法を提供することである。
実施形態の半導体記憶装置によれば、半導体基板と、第１の絶縁膜と、第１の導電膜と、第１の導電膜間絶縁膜と、第２の導電膜間絶縁膜と、第２の導電膜とが設けられている。半導体基板は、セル領域および周辺回路領域が設けられている。第１の絶縁膜は、前記セル領域および前記周辺回路領域の半導体基板上に形成されている。第１の導電膜は、前記セル領域および前記周辺回路領域の第１の絶縁膜上に形成されている。第１の導電膜間絶縁膜は、前記セル領域の第１の導電膜上に形成されている。第２の導電膜間絶縁膜は、前記周辺回路領域の第１の導電膜上に形成され、前記第１の導電膜間絶縁膜よりも膜厚保が厚い。第２の導電膜は、前記セル領域の第１の導電膜間絶縁膜および前記周辺回路領域の第２の導電膜間絶縁膜上に形成されている。
以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体記憶装置のセル領域の概略構成を示す断面図、図１（ｂ）は、第１実施形態に係る半導体記憶装置の周辺回路領域の概略構成を示す断面図である。なお、図１（ａ）は、ワード線方向（チャネル幅方向）に切断した断面図である。
図１において、半導体記憶装置には、半導体基板としてシリコン基板１１が用いられている。なお、半導体基板の材料は、Ｓｉ以外にも、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。
図１（ａ）は、第１実施形態に係る半導体記憶装置のセル領域の概略構成を示す断面図、図１（ｂ）は、第１実施形態に係る半導体記憶装置の周辺回路領域の概略構成を示す断面図である。なお、図１（ａ）は、ワード線方向（チャネル幅方向）に切断した断面図である。
図１において、半導体記憶装置には、半導体基板としてシリコン基板１１が用いられている。なお、半導体基板の材料は、Ｓｉ以外にも、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。
ここで、シリコン基板１１には、セル領域および周辺回路領域が設けられている。セル領域には、ＮＡＮＤ型フラッシュメモリなどに用いられるメモリセルを配置することができる。周辺回路領域には、メモリセルを動作させる周辺回路を配置することができ、例えば、センスアンプ回路、カラムデコーダ回路およびロウデコーダ回路などを配置することができる。
セル領域および周辺回路領域のシリコン基板１１上にはトンネル絶縁膜１２が形成されている。なお、トンネル絶縁膜１２としては、例えば、トンネル酸化膜を用いることができる。
セル領域および周辺回路領域のトンネル絶縁膜１２上には、浮遊ゲート電極膜１３が形成されている。なお、浮遊ゲート電極膜１３としては、例えば、不純物がドープされた多結晶シリコン膜を用いることができる。
周辺回路領域の浮遊ゲート電極膜１３上には、シリコン酸化膜１４が形成されている。なお、このシリコン酸化膜１４は、浮遊ゲート電極膜１３の熱酸化にて形成するようにしてもよいし、浮遊ゲート電極膜１３のラジカル酸化にて形成するようにしてもよいし、化学気相成長法にて形成するようにしてもよい。
セル領域の浮遊ゲート電極膜１３、トンネル絶縁膜１２およびシリコン基板１１には、素子分離溝Ｍ１が形成されている。周辺回路領域のシリコン酸化膜１４、浮遊ゲート電極膜１３、トンネル絶縁膜１２およびシリコン基板１１には、素子分離溝Ｍ２が形成されている。
素子分離溝Ｍ１、Ｍ２には、素子分離絶縁膜１５が埋め込まれている。なお、素子分離絶縁膜１５としては、例えば、シリコン酸化膜を用いることができる。
素子分離溝Ｍ１に埋め込まれた素子分離絶縁膜１５は、浮遊ゲート電極膜１３の側壁が露出するように膜厚が設定されている。素子分離溝Ｍ２に埋め込まれた素子分離絶縁膜１５は、シリコン酸化膜１４よりも上に突出するように膜厚が設定されている。
セル領域の浮遊ゲート電極膜１３上および周辺回路領域のシリコン酸化膜１４上には、電極間絶縁膜１６が形成されている。なお、電極間絶縁膜１６としては、例えば、シリコン酸化膜、シリコン窒化膜、酸窒化膜および金属酸化膜の少なくとも２種類以上を用いた積層構造などを用いることができる。
ここで、セル領域では、浮遊ゲート電極膜１３の上面および側面は電極間絶縁膜１６にて覆われている。周辺回路領域では、素子分離溝Ｍ２に埋め込まれた素子分離絶縁膜１５の上面および側面は電極間絶縁膜１６にて覆われている。
セル領域および周辺回路領域の電極間絶縁膜１６上には、制御ゲート電極膜１７が形成されている。なお、制御ゲート電極膜１７としては、例えば、多結晶シリコン膜を用いるようにしてもよいし、シリサイド膜を用いるようにしてもよい。
ここで、周辺回路領域では、シリコン酸化膜１４を介して浮遊ゲート電極膜１３上に電極間絶縁膜１６を形成し、セル領域では、シリコン酸化膜１４を介することなく浮遊ゲート電極膜１３上に電極間絶縁膜１６を形成することにより、周辺回路領域ではセル領域に比べて、浮遊ゲート電極膜１３と制御ゲート電極膜１７との間の絶縁膜の膜厚を厚くすることができる。このため、周辺回路領域ではセル領域に比べて、浮遊ゲート電極膜１３と制御ゲート電極膜１７との間の絶縁膜の寿命を長くすることが可能となるとともに、セル領域では周辺回路領域に比べて、浮遊ゲート電極膜１３と制御ゲート電極膜１７との間のカップリング性を向上させることができる。
また、浮遊ゲート電極膜１３の側壁が露出するように素子分離溝Ｍ１に埋め込まれた素子分離絶縁膜１５の膜厚を設定することにより、浮遊ゲート電極膜１３の側壁との間でも制御ゲート電極膜１７とカップリングさせることが可能となり、浮遊ゲート電極膜１３の電位の制御性を向上させることができる。
また、シリコン酸化膜１４よりも上に突出するように素子分離溝Ｍ２に埋め込まれた素子分離絶縁膜１５の膜厚を設定することにより、浮遊ゲート電極膜１３の角が制御ゲート電極膜１７にて覆われるのを防止することが可能となり、電界集中を抑制することが可能となるとともに、素子分離絶縁膜１５が深く掘り下げられるのを防止することができ、ダストを低減することができる。
図２は、図１の半導体記憶装置の電極間絶縁膜１６とその寿命との関係を示す図である。
図２において、電極間絶縁膜１６の電気膜厚ＩＰＤ ＥＯＴが薄くなると、電極間絶縁膜１６が破壊されるまでの時間Ｔｂｄが短くなる。このため、電極間絶縁膜１６下にシリコン酸化膜１４を設けることにより、電極間絶縁膜１６の電気膜厚ＩＰＤ ＥＯＴを実質的に増大させることができ、電極間絶縁膜１６が破壊されるまでの時間Ｔｂｄを長くすることができる。
図２において、電極間絶縁膜１６の電気膜厚ＩＰＤ ＥＯＴが薄くなると、電極間絶縁膜１６が破壊されるまでの時間Ｔｂｄが短くなる。このため、電極間絶縁膜１６下にシリコン酸化膜１４を設けることにより、電極間絶縁膜１６の電気膜厚ＩＰＤ ＥＯＴを実質的に増大させることができ、電極間絶縁膜１６が破壊されるまでの時間Ｔｂｄを長くすることができる。
図３は、図１のシリコン酸化膜１４と電極間絶縁膜１６とを用いた場合の電界とリーク電流との関係（Ｌ１）をシリコン酸化膜１４がない時の関係（Ｌ２）と比較して示す図である。
図３において、シリコン酸化膜１４と電極間絶縁膜１６との積層構造は、電極間絶縁膜１６に比べて低電界領域ＲＬでの電流リークが少なく、高電界領域ＲＨでの電流リークが多くなっている。
図３において、シリコン酸化膜１４と電極間絶縁膜１６との積層構造は、電極間絶縁膜１６に比べて低電界領域ＲＬでの電流リークが少なく、高電界領域ＲＨでの電流リークが多くなっている。
このため、シリコン酸化膜１４と電極間絶縁膜１６との積層構造を用いることにより、周辺回路領域における低電界領域ＲＬでの電流リークを減少させることが可能となり、消費電力を低減することができる。
（第２実施形態）
図４（ａ）〜図８（ａ）は、第２実施形態に係る半導体記憶装置のセル領域の製造方法を示す断面図、図４（ｂ）〜図８（ｂ）は、第２実施形態に係る半導体記憶装置の周辺回路領域の製造方法を示す断面図である。
図４（ａ）〜図８（ａ）は、第２実施形態に係る半導体記憶装置のセル領域の製造方法を示す断面図、図４（ｂ）〜図８（ｂ）は、第２実施形態に係る半導体記憶装置の周辺回路領域の製造方法を示す断面図である。
図４（ａ）および図４（ｂ）において、不純物をドーピングしたシリコン基板１１の表面に、トンネル絶縁膜１２を熱酸化法で形成する。なお、トンネル絶縁膜１２の厚さは、例えば、６〜１０ｎｍに設定することができる。
次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で浮遊ゲート電極膜１３をトンネル絶縁膜１２上に堆積する。なお、浮遊ゲート電極膜１３の厚さは、例えば、５０〜１００ｎｍに設定することができる。また、浮遊ゲート電極膜１３として、例えば、リンドープシリコン膜を用いることができる。
次に、熱酸化法で浮遊ゲート電極膜１３の表面にシリコン酸化膜１４を形成する。なお、熱酸化法の酸化剤としては、例えば、酸素を用いることができる。シリコン酸化膜１４の厚さは、例えば、１〜１０ｎｍに設定することができる。
酸素を用いた熱酸化法によってシリコン酸化膜１４を形成することにより、周辺回路領域の耐圧（寿命）を向上させることができる。
また、浮遊ゲート電極膜１３上面にシリコン酸化膜１４を形成する工程では、絶縁膜形成と同時に、リンの活性化、およびリンの拡散防止や、アモルファスシリコンの多結晶化も兼ねることができる。
なお、酸素を酸化剤として用いる方法以外にも、水素やＨ２Ｏなどを酸化剤として熱酸化法によりシリコン酸化膜１４を形成するようにしてもよい。熱による下地への負荷を軽減するために、酸素を物理的に励起した酸化剤を用いることによって、シリコン酸化膜１４を形成するようにしてもよい。
その他の方法として、化学気相成長法による堆積酸化膜によりシリコン酸化膜１４を形成してもよい。この時のシリコンソースは、例えば、ＤＣＳ（ジクロロシラン）、ＨＣＤ（ヘキサクロロジシラン）、有機シリコン化合物、アミン系であれば、ＴＤＭＡＳ（トリスジメチルアミノシラン）、ＢＴＢＡＳ（ビスターシャリーブチルアミノシラン）、ＴＥＯＳ（テトラエトキシシラン）などを用いることができる。
また、シリコン酸化膜１４の膜質を向上させるために、シリコン酸化膜１４を形成する酸化剤として、ＮＯガスを用いてシリコン酸窒化膜を形成することも可能である。ＮＯガスを用いることによって、窒素を界面側へ注入することで、界面の未結合手や結合エネルギーの小さいＳｉ−Ｈ結合をＳｉ−Ｎ結合に置換することができ、絶縁性の経時変化や電荷トラップの低減などを図ることができ、シリコン酸化膜１４の信頼性を向上できる。
次に、ハードマスク膜としてシリコン窒化膜１８をシリコン酸化膜１４上にＣＶＤ法で堆積する。なお、シリコン窒化膜１８の厚さは、例えば、５〜１００ｎｍに設定することができる。
次に、第１のレジストマスク（図示せず）をマスクとして用いて、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、シリコン窒化膜１８、シリコン酸化膜１４、浮遊ゲート電極膜１３、トンネル絶縁膜１２及びシリコン基板１１を順次エッチングすることにより、素子分離溝Ｍ１、Ｍ２で分離された素子形成領域を形成する。なお、素子形成領域の幅及び素子分離溝Ｍ１、Ｍ２の幅は、例えば、５〜５０ｎｍ程度に設定することができる。
次に、ＣＶＤなどの方法にて、素子分離溝Ｍ１、Ｍ２が埋め込まれるようにして素子分離絶縁膜１５をシリコン窒化膜１８上に形成する。なお、素子分離絶縁膜１５としては、例えば、シリコン酸化膜を用いることができる。
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、シリコン窒化膜１８をストッパー膜として、シリコン窒化膜１８上の素子分離絶縁膜１５を除去する。
次に、異方性エッチングもしくは等方性エッチングにてシリコン窒化膜１８の下面と同じ高さになる程度に素子分離絶縁膜１５を薄膜化する。
ここで、素子分離絶縁膜１５を薄膜化することにより、シリコン窒化膜１８を剥離しやすくすることが可能となるとともに、周辺回路領域の素子分離絶縁膜１５の高さを調整することができる。
周辺回路領域にキャパシタ素子を形成する十分な面積を確保できる場合には、シリコン窒化膜１８の下面より高くなるように素子分離絶縁膜１５を残すことが好ましい。これにより、周辺回路領域にキャパシタを形成した場合においても、浮遊ゲート電極膜１３のエッジと制御ゲート電極膜１７との距離を大きくすることができ、側壁部が電気的に電極として機能しないようにして、エッジ部の電界集中による寿命の劣化を抑制できる。
また、この時の素子分離絶縁膜１５のエッチング方法としては、等方性エッチングでも異方性エッチングでも良く、シリコン窒化膜１８の下面より上にくるように素子分離絶縁膜１５を残すことにより、シリコン窒化膜１８の剥がれによるダスト発生を抑制し、歩留り低下を抑制することができる。
なお、周辺回路領域の素子を集積化させるために、浮遊ゲート電極膜１３の側壁部も電極として活用したい場合には、シリコン窒化膜１８の下面より低くなるように素子分離絶縁膜１５を残すことができる。
このように形成することによって、下部電極の側面部をキャパシタとして利用できるとともに、上面部では、電極間の絶縁膜厚が厚いため、エッジ部の電界集中を緩和することができる。
ただし、この形状を形成する場合、異方性エッチングで浮遊ゲート電極膜１３上のシリコン酸化膜１４が削り取られないようにすることが好ましい。セル領域でシリコン酸化膜１４が削り取られないようにすることで、シリコン窒化膜１８の剥がれによるダストの発生を抑制することができ、歩留り低下を抑制することができる。
次に、図５に示すように、シリコン窒化膜１８を化学薬液等でエッチング除去することにより、シリコン酸化膜１４を露出させる。
次に、フォトリソグラフィー技術を用いることにより、周辺回路領域が覆われるとともに、セル領域が覆われないようにパターニングされたレジストマスク１９をシリコン酸化膜１４上に形成する。
次に、図６に示すように、レジストマスク１９をマスクとしてシリコン酸化膜１４および素子分離絶縁膜１５を選択的にエッチングすることにより、セル領域のシリコン酸化膜１４を除去するとともに、セル領域の素子分離絶縁膜１５を薄膜化し、浮遊ゲート電極膜１３の上面および側面の上側部分を露出させる。なお、浮遊ゲート電極膜１３の側面の露出部分の高さは、例えば、５〜１００ｎｍ程度に設定することができる。
次に、図７に示すように、アッシングなどの方法にてレジストマスク１９を除去する。この時、レジストマスク１９で覆われていた周辺回路領域では、浮遊ゲート電極膜１３上にシリコン酸化膜１４が残されたままになる。
次に、図８に示すように、例えば、ＣＶＤ法により、セル領域の浮遊ゲート電極膜１３上および周辺回路領域のシリコン酸化膜１４上に電極間絶縁膜１６を形成する。電極間絶縁膜１６としては、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ）の積層構造を用いることができる。なお、セル領域では、浮遊ゲート電極膜１３の上面および側面が覆われるように電極間絶縁膜１６を形成することができる。
次に、図１に示すように、ＣＶＤまたはスパッタなどの方法にて電極間絶縁膜１６上に制御ゲート電極膜１７を形成する。なお、制御ゲート電極膜１７は、例えば、多結晶シリコン膜とタングステンシリサイド膜の積層構造を用いることができる。また、制御ゲート電極膜１７の厚さは、例えば、１００ｎｍ程度に設定することができる。
次に、ＣＶＤ法にて制御ゲート電極膜１７上にシリコン窒化膜を堆積する（図示せず）。
次に、素子分離溝Ｍ１と直交するように第２のレジストマスクをシリコン窒化膜上に形成する（図示せず）。
次に、第２のレジストマスクをマスクとしてＲＩＥを行うことにより、シリコン窒化膜、制御ゲート電極膜１７、電極間絶縁膜１６、浮遊ゲート電極膜１３及びトンネル絶縁膜１２に素子分離溝Ｍ１に直交する溝を形成する（図示せず）。なお、この時の浮遊ゲート電極膜１３の幅および間隔は、例えば、５０ｎｍ程度に設定することができる。
次に、厚さ１０ｎｍ程度のゲート側壁膜を、熱酸化法及びＣＶＤ法により形成する（図示せず）。
次に、イオン注入法と熱アニールによりソース／ドレイン領域となる不純物拡散層を形成する（図示せず）。
次に、ＣＶＤ法などを用いて層間絶縁膜を形成した後、配線等を形成する（図示せず）。
このようにして得られた不揮発性半導体記憶装置の各メモリセルでは、シリコン基板１１と制御ゲート電極膜１７との間に高電圧を印加することで、カップリング比に応じた電界がトンネル絶縁膜１２に印加され、トンネル絶縁膜１２にトンネル電流が流れる。その結果、浮遊ゲート電極膜１３の蓄積電荷量が変化して、メモリセルの閾値が変化し、データの書き込みあるいは消去動作が行われる。
この不揮発性半導体記憶装置では、複数のメモリセルがワード線方向及びビット線方向に配列されている。代表的には、上述した不揮発性半導体記憶装置として、直列接続された複数のメモリセルを選択トランジスタ間に設けた構成を有するＮＡＮＤ型不揮発性メモリが挙げられる。
なお、以上の説明は、不揮発性半導体記憶装置の基本的な構成及び製造方法に関するものであり、上述した不揮発性半導体記憶装置の基本的な構成及び製造方法は、他の実施形態についても同様に適用される。
上述した実施形態では、浮遊ゲート電極膜１３上に形成したシリコン酸化膜１４を周辺回路領域で選択的に残すことによって、セル領域よりも周辺回路領域で制御ゲート電極膜１７と浮遊ゲート電極膜１３との間の導電膜間絶縁膜を厚くすることができる。このため、セル領域では所望のカップリングを確保しつつ、周辺回路領域では寿命に優れた半導体記憶装置が実現できる。
また、周辺回路領域におけるシリコン酸化膜１４を浮遊ゲート電極膜１３上に形成し、電極間絶縁膜１６とともに、制御ゲート電極膜１７と浮遊ゲート電極膜１３との間の絶縁膜として用いる構造では、バリアハイトが比較的高いシリコン酸化膜１４が電子の注入される界面に比較的厚く形成されるため、低電界領域でのリーク電流を減少させ、信頼性の高い（消費電力の小さい）構造を実現することができる。
さらに、上述した実施形態では、図６のレジストマスク１９を用いて、周辺回路領域では浮遊ゲート電極膜１３上を保護し、セル領域では素子分離絶縁膜１５の上部と浮遊ゲート電極膜１３上のシリコン酸化膜１４を一括に除去して浮遊ゲート電極膜１３側壁を露出させる。このため、セル領域におけるシリコン酸化膜１４の除去と素子分離絶縁膜１５の薄膜化とを別々のレジストマスクを用いて行う場合に比べて、浮遊ゲート電極膜１３側壁を露出させるエッチング工程のバラツキを低減することができ、浮遊ゲート電極膜１３側壁の面積のバラツキを低減させることができる。この結果、電極間絶縁膜１６の電気容量のバラツキを低減させることができ、浮遊ゲート電極膜１３と制御ゲート電極膜１７とのカップリングのバラツキを低減させることが可能となることから、セル動作を安定化させることができる。
また、周辺回路領域の浮遊ゲート電極膜１３側壁に電極間絶縁膜１６を形成しないことにより、周辺回路領域での素子の寿命を確保することが可能である。ＣＭＰ後、素子分離絶縁膜１５を薄膜化し、シリコン窒化膜１８の下面より上側に素子分離絶縁膜１５を残した状態にすることによって、周辺回路領域での浮遊ゲート電極膜１３の側面部に電極間絶縁膜１６を形成しないことが可能となる。
また、周辺回路領域にキャパシタが形成された場合、浮遊ゲート電極膜１３のエッジと制御ゲート電極膜１７との距離を大きくすることができる。このため、電気的に側壁部は電極として機能しないようにすることができ、エッジ部の電界集中による寿命の劣化を抑制できる。
また、電極間絶縁膜１６では、バーズビーク抑制の目的で最下層面にラジカル窒化を行う場合がある。この場合には、図７の工程の後、ラジカル窒化による酸窒化膜が周辺回路領域とセル領域に形成される。浮遊ゲート電極膜１３上のシリコン酸化膜１４が十分に厚い場合には、電極間絶縁膜１６のラジカル窒化が行われた場合においても、浮遊ゲート電極膜１３上にシリコン酸化膜１４が残り、セル領域より周辺回路領域で物理膜厚が厚い絶縁膜を得ることができる。
一方、シリコン酸化膜１４が薄い場合にも、電気的にはセル領域より周辺回路領域で厚い絶縁膜を得ることができる。これは、ラジカル窒化によって形成される酸窒化膜が下地の影響を受けるためである。周辺回路領域においてシリコン酸化膜１４を窒化することによって形成される酸窒化膜は、セル領域における浮遊ゲート電極膜１３を窒化して形成される酸窒化膜にくらべて、酸素比率（Ｏ／Ｎ）が高くなっており、誘電率が、セル領域に比べて周辺回路領域で低くなるためである。
また、ラジカル窒化以外にも、下地を利用して窒化膜を形成する場合であれば同様なことが発生する。例えば、熱窒化やＮＯを用いた窒化を用いた場合にも同様な場合が発生する。
なお、上述した半導体記憶装置の製造方法において、シリコン酸化膜１４を過度に大きくすると、素子分離溝Ｍ１で分離された素子形成領域の形成時にパターン倒れが発生する懸念が生じる。このような場合には、浮遊ゲート電極膜１３上にシリコン酸化膜を介さずシリコン窒化膜１８を形成し、素子形成領域のシリコン窒化膜１８を除去した後にシリコン酸化膜を形成し、次いで周辺回路領域を選択的にレジストで覆った状態で、セル領域のシリコン酸化膜の除去と素子分離絶縁膜１５の薄膜化を行ってもよい。これにより、パターン倒れのおそれを回避しながら、セル領域よりも周辺回路領域で制御ゲート電極膜１７と浮遊ゲート電極膜１３との間の導電膜間絶縁膜を厚くすることができる。また、周辺回路領域に残すシリコン酸化膜を、浮遊ゲート電極膜１３の形成後とシリコン窒化膜１８の除去後の両方で形成することもできる。
なお、上述した半導体記憶装置の製造方法において、シリコン酸化膜１４を過度に大きくすると、素子分離溝Ｍ１で分離された素子形成領域の形成時にパターン倒れが発生する懸念が生じる。このような場合には、浮遊ゲート電極膜１３上にシリコン酸化膜を介さずシリコン窒化膜１８を形成し、素子形成領域のシリコン窒化膜１８を除去した後にシリコン酸化膜を形成し、次いで周辺回路領域を選択的にレジストで覆った状態で、セル領域のシリコン酸化膜の除去と素子分離絶縁膜１５の薄膜化を行ってもよい。これにより、パターン倒れのおそれを回避しながら、セル領域よりも周辺回路領域で制御ゲート電極膜１７と浮遊ゲート電極膜１３との間の導電膜間絶縁膜を厚くすることができる。また、周辺回路領域に残すシリコン酸化膜を、浮遊ゲート電極膜１３の形成後とシリコン窒化膜１８の除去後の両方で形成することもできる。
（第３実施形態）
図９は、第３実施形態に係る半導体記憶装置の周辺回路領域の概略構成を示す断面図である。なお、この第３実施形態では、周辺回路領域のキャパシタを形成する方法を示す。
図９において、セル領域の浮遊ゲート電極膜１３上および周辺回路領域のシリコン酸化膜１４上に電極間絶縁膜１６を形成した後、フォトリソグラフィー技術およびエッチング技術を用いることにより、浮遊ゲート電極膜１３を露出させる開口部Ｋを周辺回路領域のシリコン酸化膜１４および電極間絶縁膜１６に形成する。この開口部Ｋは、例えば、セル領域における選択トランジスタに関し、浮遊ゲート電極膜と制御ゲート電極膜を導通させるために電極間絶縁膜に設けられる開口部（図示せず）と同時に形成することができる。
図９は、第３実施形態に係る半導体記憶装置の周辺回路領域の概略構成を示す断面図である。なお、この第３実施形態では、周辺回路領域のキャパシタを形成する方法を示す。
図９において、セル領域の浮遊ゲート電極膜１３上および周辺回路領域のシリコン酸化膜１４上に電極間絶縁膜１６を形成した後、フォトリソグラフィー技術およびエッチング技術を用いることにより、浮遊ゲート電極膜１３を露出させる開口部Ｋを周辺回路領域のシリコン酸化膜１４および電極間絶縁膜１６に形成する。この開口部Ｋは、例えば、セル領域における選択トランジスタに関し、浮遊ゲート電極膜と制御ゲート電極膜を導通させるために電極間絶縁膜に設けられる開口部（図示せず）と同時に形成することができる。
次に、電極間絶縁膜１６上に制御ゲート電極膜１７を形成した後、フォトリソグラフィー技術およびエッチング技術を用いることにより、制御ゲート電極膜１７を分離する溝Ｍ３をシリコン酸化膜１４、電極間絶縁膜１６および制御ゲート電極膜１７に形成し、開口部Ｋを介して浮遊ゲート電極膜１３に接続されたキャパシタ電極１７ａと、シリコン酸化膜１４および電極間絶縁膜１６を介して浮遊ゲート電極膜１３と絶縁されたキャパシタ電極１７ｂとを電極間絶縁膜１６上に形成する。
次に、キャパシタ電極１７ａに接続されたコンタクト電極２０ａと、キャパシタ電極１７ｂに接続されたコンタクト電極２０ｂとを形成する。
これにより、シリコン酸化膜１４および電極間絶縁膜１６をキャパシタ絶縁膜とするキャパシタを周辺回路領域に形成することができ、シリコン酸化膜１４の分だけキャパシタ絶縁膜の厚さを増大させることが可能となることから、電極間絶縁膜１６をキャパシタ絶縁膜として用いた場合に比べてキャパシタの寿命を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１ シリコン基板、１２ トンネル絶縁膜、１３ 浮遊ゲート電極膜、１４ シリコン酸化膜、１５ 素子分離絶縁膜、１６ 電極間絶縁膜、１７ 制御ゲート電極膜、１７ａ、１７ｂ キャパシタ電極、１８ シリコン窒化膜、１９ レジストマスク、２０ａ、２０ｂ コンタクト電極
Claims (5)
- セル領域および周辺回路領域が設けられた半導体基板と、
前記セル領域および前記周辺回路領域の半導体基板上に形成された第１の絶縁膜と、
前記セル領域および前記周辺回路領域の第１の絶縁膜上に形成された第１の導電膜と、
前記セル領域の第１の導電膜上に形成された第１の導電膜間絶縁膜と、
前記周辺回路領域の第１の導電膜上に形成され、前記第１の導電膜間絶縁膜よりも膜厚保が厚い第２の導電膜間絶縁膜と、
前記セル領域の第１の導電膜間絶縁膜および前記周辺回路領域の第２の導電膜間絶縁膜上に形成された第２の導電膜とを備えることを特徴とする半導体記憶装置。 - 前記第１の導電膜間絶縁膜および前記第２の導電膜間絶縁膜は、シリコン酸化膜、シリコン窒化膜、酸窒化膜および金属酸化膜の少なくとも２種類以上を用いた積層構造であることを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１の導電膜間絶縁膜は、前記第１の導電膜に接する第１の酸窒化膜を備え、
前記第２の導電膜間絶縁膜は、前記第１の酸窒化膜よりも窒素に対する酸素の組成比が大きく、前記第１の導電膜に接する第２の酸窒化膜を備えることを特徴とする請求項１または２に記載の半導体記憶装置。 - 前記周辺回路領域の第２の導電膜が分離されることで前記第２の導電膜間絶縁膜上に形成された第１および第２のキャパシタ電極と、
前記第２の導電膜間絶縁膜に形成され、前記第１のキャパシタ電極を前記第１の導電膜に接続する開口部とを備えることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。 - 半導体基板上のセル領域および周辺回路領域に第１の絶縁膜を形成する工程と、
前記セル領域および前記周辺回路領域の第１の絶縁膜上に第１の導電膜を形成する工程と、
前記セル領域および前記周辺回路領域の第１の導電膜上に第２の絶縁膜を形成する工程と、
前記セル領域の前記第２の絶縁膜を選択的に除去する工程と、
前記セル領域の第１の導電膜上および前記周辺回路領域の前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記セル領域および前記周辺回路領域の第３の絶縁膜上に第２の導電膜を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
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