JP4582232B2 - メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 - Google Patents
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Description
ホストシステムから与えられるセクタ単位のアドレスが割り当てられている論理セクタ領域を複数個集めた論理ページを形成する論理ページ形成手段と、
前記論理ページ単位のデータが格納されるデータ格納領域を複数個備えたデータ格納手段と、
前記論理ページと前記データ格納領域との対応関係を管理する対応管理手段と、
前記対応管理手段により管理されている前記論理ページと前記データ格納領域との対応関係に従って、ホストシステムから与えられるデータを前記データ格納領域に格納する制御手段と、
前記データ格納領域に格納されているデータをフラッシュメモリに書き込むデータ書き込み手段と、
フラッシュメモリに格納されているデータを読み出し、前記データ格納領域に格納するデータ読み出し手段と、
異なる前記データ格納領域間で、一方の前記データ格納領域から他方の前記データ格納領域へのデータ転送を制御するデータ転送手段と
を備える。前記データ読み出し手段は、前記制御手段が、いずれかの前記論理ページに対応するデータである第1のデータを、いずれかの前記データ格納領域である第1のデータ格納領域に格納するのに並行して、前記第1のデータと同じ前記論理ページに対応する第2のデータをフラッシュメモリから読み出し、読み出した前記第2のデータを、前記第1のデータ格納領域とは異なる前記データ格納領域である第2のデータ格納領域に格納する。前記データ転送手段は、前記第1のデータ格納領域と前記第2のデータ格納領域との間でデータ転送を行うことにより、前記第2のデータの一部を前記第1のデータで置き換えたデータを作成する。
互いに異なるフラッシュメモリに属する複数個の物理ブロックを仮想的に結合した仮想ブロックを形成する仮想ブロック形成手段と、
前記仮想ブロック形成手段により形成されたそれぞれの仮想ブロックに含まれる物理ブロックを管理する第1の仮想ブロック管理手段と、
複数個の前記論理ページが含まれる論理ブロックと前記仮想ブロックとの対応関係を管理するアドレス管理手段と、
前記仮想ブロックに含まれるいずれか1個以上の物理ブロックが不良化したときに、不良化した物理ブロックが属する前記仮想ブロックの使用を禁止する第2の仮想ブロック管理手段と、
第2の仮想ブロック管理手段により使用が禁止された前記仮想ブロックを保留仮想ブロックとして管理する保留仮想ブロック管理手段と、
前記保留仮想ブロック管理手段により管理されている複数個の前記保留仮想ブロック間で、不良化した物理ブロックと良品の物理ブロックとを交換することにより、不良化した物理ブロックが含まれていない前記仮想ブロックを再形成し、再形成された前記仮想ブロックの使用を解禁する第3の仮想ブロック管理手段と
を備える。
ホストシステムから与えられるセクタ単位のアドレスが割り当てられている論理セクタ領域を複数個集めた論理ページを形成する論理ページ形成ステップと、
前記論理ページ単位のデータが格納されるデータ格納領域と、前記論理ページとの対応関係を管理する対応管理ステップと、
前記対応管理ステップにより管理されている前記論理ページと前記データ格納領域との対応関係に従って、ホストシステムから与えられるデータを前記データ格納領域に格納する制御ステップと、
前記データ格納領域に格納されているデータをフラッシュメモリに書き込むデータ書き込みステップと、
フラッシュメモリに格納されているデータを読み出し、前記データ格納領域に格納するデータ読み出しステップと、
異なる前記データ格納領域間で、一方の前記データ格納領域から他方の前記データ格納領域へのデータ転送を制御するデータ転送ステップと
を備える。前記データ読み出しステップでは、前記制御ステップにより、いずれかの前記論理ページに対応するデータである第1のデータが、いずれかの前記データ格納領域である第1のデータ格納領域に格納されるのに並行して、前記第1のデータと同じ前記論理ページに対応する第2のデータをフラッシュメモリから読み出し、読み出した前記第2のデータを前記第1のデータの格納先になっている前記データ格納領域とは異なる前記データ格納領域である第2のデータ格納領域に格納する。前記データ転送ステップでは、前記第1のデータ格納領域と前記第2のデータ格納領域との間でデータ転送を行うことにより、前記第2のデータの一部を前記第1のデータで置き換えたデータを作成する。
互いに異なるフラッシュメモリに属する複数個の物理ブロックを仮想的に結合した仮想ブロックを形成する仮想ブロック形成ステップと、
前記仮想ブロック形成ステップにより形成されたそれぞれの仮想ブロックに含まれる物理ブロックを管理する第1の仮想ブロック管理ステップと、
複数個の前記論理ページが含まれる論理ブロックと前記仮想ブロックとの対応関係を管理するアドレス管理ステップと、
前記仮想ブロックに含まれるいずれか1個以上の物理ブロックが不良化したときに、不良化した物理ブロックが属する前記仮想ブロックの使用を禁止する第2の仮想ブロック管理ステップと、
第2の仮想ブロック管理ステップにより使用が禁止された前記仮想ブロックを保留仮想ブロックとして管理する保留仮想ブロック管理ステップと、
前記保留仮想ブロック管理ステップにより管理されている複数個の前記保留仮想ブロック間で、不良化した物理ブロックと良品の物理ブロックとを交換することにより、不良化した物理ブロックが含まれていない前記仮想ブロックを再形成し、再形成された前記仮想ブロックの使用を解禁する第3の仮想ブロック管理ステップと
を備える。
フラッシュメモリ2a内のPBA#0の物理ブロックと
フラッシュメモリ2b内のPBA#0の物理ブロックと
フラッシュメモリ2c内のPBA#0の物理ブロックと
フラッシュメモリ2d内のPBA#0の物理ブロックと
フラッシュメモリ2e内のPBA#0の物理ブロックと
フラッシュメモリ2f内のPBA#0の物理ブロックと
フラッシュメモリ2g内のPBA#0の物理ブロックと
フラッシュメモリ2h内のPBA#0の物理ブロックと
で構成されていることが分かる。それぞれの仮想ブロックを構成する物理ブロックのPBAは、同一でなくてもよいが、仮想ブロックの管理等を考慮すれば、同じPBAの物理ブロックで仮想ブロックが構成されることが好ましい。但し、PBAが同一の8個の物理ブロック(互いに異なるフラッシュメモリ2a〜2hに属する物理ブロック)の中に不良ブロックが含まれている場合には、その不良ブロックに代えて、別の物理ブロック(PBAが異なる物理ブロック)が割り当てられる。例えば、フラッシュメモリ2c内のPBA#7の物理ブロックが不良ブロックの場合には、このPBA#7の物理ブロックに代えて、PBA#1016の物理ブロックがVBN#7の仮想ブロックに割り当てられる。
以上であるか否かを判断して仮想ブロックの再構成を実行するか否かを決定してもよいが、フラッシュメモリ2aの集計値からフラッシュメモリ2hの集計値までの8個の集計値を、閾値である“5”と順次比較していき、8個の集計値が全て5以上であったときに仮想ブロックの再構成を実行してもよい。
Claims (7)
- ホストシステムから与えられる指示情報に基づいて、物理ページ単位でデータの書き込み及び読み出しが行われ、複数個の物理ページを含む物理ブロック単位でデータの消去が行われるフラッシュメモリに対するアクセスを制御するメモリコントローラであって、
ホストシステムから与えられるセクタ単位のアドレスが割り当てられている論理セクタ領域を複数個集めた論理ページを形成する論理ページ形成手段と、
前記論理ページ単位のデータが格納されるデータ格納領域を複数個備えたデータ格納手段と、
前記論理ページと前記データ格納領域との対応関係を管理する対応管理手段と、
前記対応管理手段により管理されている前記論理ページと前記データ格納領域との対応関係に従って、ホストシステムから与えられるデータを前記データ格納領域に格納する制御手段と、
前記データ格納領域に格納されているデータをフラッシュメモリに書き込むデータ書き込み手段と、
フラッシュメモリに格納されているデータを読み出し、前記データ格納領域に格納するデータ読み出し手段と、
異なる前記データ格納領域間で、一方の前記データ格納領域から他方の前記データ格納領域へのデータ転送を制御するデータ転送手段とを備え、
前記データ読み出し手段は、前記制御手段が、いずれかの前記論理ページに対応するデータである第1のデータを、いずれかの前記データ格納領域である第1のデータ格納領域に格納するのに並行して、前記第1のデータと同じ前記論理ページに対応する第2のデータをフラッシュメモリから読み出し、読み出した前記第2のデータを、前記第1のデータ格納領域とは異なる前記データ格納領域である第2のデータ格納領域に格納し、
前記データ転送手段は、前記第1のデータ格納領域と前記第2のデータ格納領域との間でデータ転送を行うことにより、前記第2のデータの一部を前記第1のデータで置き換えたデータを作成することを特徴とするメモリコントローラ。 - 前記データ転送手段は、前記第1のデータの容量が前記論理ページの容量の1/2未満のときは、前記第1のデータを前記第2のデータ格納領域に転送し、前記第1のデータの容量が前記論理ページの容量の1/2以上のときは、前記第2のデータの一部を前記第1のデータ格納領域に転送することを特徴とする請求項1に記載のメモリコントローラ。
- 互いに異なるフラッシュメモリに属する複数個の物理ブロックを仮想的に結合した仮想ブロックを形成する仮想ブロック形成手段と、
前記仮想ブロック形成手段により形成されたそれぞれの仮想ブロックに含まれる物理ブロックを管理する第1の仮想ブロック管理手段と、
複数個の前記論理ページが含まれる論理ブロックと前記仮想ブロックとの対応関係を管理するアドレス管理手段と、
前記仮想ブロックに含まれるいずれか1個以上の物理ブロックが不良化したときに、不良化した物理ブロックが属する前記仮想ブロックの使用を禁止する第2の仮想ブロック管理手段と、
第2の仮想ブロック管理手段により使用が禁止された前記仮想ブロックを保留仮想ブロックとして管理する保留仮想ブロック管理手段と、
前記保留仮想ブロック管理手段により管理されている複数個の前記保留仮想ブロック間で、不良化した物理ブロックと良品の物理ブロックとを交換することにより、不良化した物理ブロックが含まれていない前記仮想ブロックを再形成し、再形成された前記仮想ブロックの使用を解禁する第3の仮想ブロック管理手段と
を備えることを特徴とする請求項1又は2に記載のメモリコントローラ。 - 請求項1乃至3のいずれか1項に記載のメモリコントローラと、このメモリコントローラにより制御される1個又は複数個のフラッシュメモリを備えるフラッシュメモリシステム。
- ホストシステムから与えられる指示情報に基づいて、物理ページ単位でデータの書き込み及び読み出しが行われ、複数個の物理ページを含む物理ブロック単位でデータの消去が行われるフラッシュメモリに対するアクセスを制御するフラッシュメモリの制御方法であって、
ホストシステムから与えられるセクタ単位のアドレスが割り当てられている論理セクタ領域を複数個集めた論理ページを形成する論理ページ形成ステップと、
前記論理ページ単位のデータが格納されるデータ格納領域と、前記論理ページとの対応関係を管理する対応管理ステップと、
前記対応管理ステップにより管理されている前記論理ページと前記データ格納領域との対応関係に従って、ホストシステムから与えられるデータを前記データ格納領域に格納する制御ステップと、
前記データ格納領域に格納されているデータをフラッシュメモリに書き込むデータ書き込みステップと、
フラッシュメモリに格納されているデータを読み出し、前記データ格納領域に格納するデータ読み出しステップと、
異なる前記データ格納領域間で、一方の前記データ格納領域から他方の前記データ格納領域へのデータ転送を制御するデータ転送ステップとを備え、
前記データ読み出しステップでは、前記制御ステップにより、いずれかの前記論理ページに対応するデータである第1のデータが、いずれかの前記データ格納領域である第1のデータ格納領域に格納されるのに並行して、前記第1のデータと同じ前記論理ページに対応する第2のデータをフラッシュメモリから読み出し、読み出した前記第2のデータを前記第1のデータの格納先になっている前記データ格納領域とは異なる前記データ格納領域である第2のデータ格納領域に格納し、
前記データ転送ステップでは、前記第1のデータ格納領域と前記第2のデータ格納領域との間でデータ転送を行うことにより、前記第2のデータの一部を前記第1のデータで置き換えたデータを作成することを特徴とするフラッシュメモリの制御方法。 - 前記データ転送ステップでは、前記第1のデータの容量が前記論理ページの容量の1/2未満のときは、前記第1のデータを前記第2のデータ格納領域に転送し、前記第1のデータの容量が前記論理ページの容量の1/2以上のときは、前記第2のデータの一部を前記第1のデータ格納領域に転送することを特徴とする請求項5に記載のフラッシュメモリの制御方法。
- 互いに異なるフラッシュメモリに属する複数個の物理ブロックを仮想的に結合した仮想ブロックを形成する仮想ブロック形成ステップと、
前記仮想ブロック形成ステップにより形成されたそれぞれの仮想ブロックに含まれる物理ブロックを管理する第1の仮想ブロック管理ステップと、
複数個の前記論理ページが含まれる論理ブロックと前記仮想ブロックとの対応関係を管理するアドレス管理ステップと、
前記仮想ブロックに含まれるいずれか1個以上の物理ブロックが不良化したときに、不良化した物理ブロックが属する前記仮想ブロックの使用を禁止する第2の仮想ブロック管理ステップと、
第2の仮想ブロック管理ステップにより使用が禁止された前記仮想ブロックを保留仮想ブロックとして管理する保留仮想ブロック管理ステップと、
前記保留仮想ブロック管理ステップにより管理されている複数個の前記保留仮想ブロック間で、不良化した物理ブロックと良品の物理ブロックとを交換することにより、不良化した物理ブロックが含まれていない前記仮想ブロックを再形成し、再形成された前記仮想ブロックの使用を解禁する第3の仮想ブロック管理ステップとを備えることを特徴とする請求項5又は6に記載のフラッシュメモリの制御方法。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003178280A (ja) * | 2001-12-10 | 2003-06-27 | Matsushita Electric Ind Co Ltd | メモリーカード |
JP2007520842A (ja) * | 2003-12-30 | 2007-07-26 | サンディスク コーポレイション | マルチブロック単位へのブロックの適応決定論的グループ化 |
JP2007241896A (ja) * | 2006-03-10 | 2007-09-20 | Sony Corp | 不揮発性メモリシステムおよび不揮発性メモリの管理方法 |
JP2008197981A (ja) * | 2007-02-14 | 2008-08-28 | Toshiba Corp | 半導体記憶装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60214058A (ja) * | 1984-04-09 | 1985-10-26 | Fujitsu Ltd | メモリアクセス制御回路 |
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US6370619B1 (en) * | 1998-06-22 | 2002-04-09 | Oracle Corporation | Managing partitioned cache |
US6658533B1 (en) * | 2000-09-21 | 2003-12-02 | Intel Corporation | Method and apparatus for write cache flush and fill mechanisms |
US7020739B2 (en) * | 2000-12-06 | 2006-03-28 | Tdk Corporation | Memory controller, flash memory system having memory controller and method for controlling flash memory device |
US7073048B2 (en) * | 2002-02-04 | 2006-07-04 | Silicon Lease, L.L.C. | Cascaded microcomputer array and method |
JP4082913B2 (ja) * | 2002-02-07 | 2008-04-30 | 株式会社ルネサステクノロジ | メモリシステム |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003178280A (ja) * | 2001-12-10 | 2003-06-27 | Matsushita Electric Ind Co Ltd | メモリーカード |
JP2007520842A (ja) * | 2003-12-30 | 2007-07-26 | サンディスク コーポレイション | マルチブロック単位へのブロックの適応決定論的グループ化 |
JP2007241896A (ja) * | 2006-03-10 | 2007-09-20 | Sony Corp | 不揮発性メモリシステムおよび不揮発性メモリの管理方法 |
JP2008197981A (ja) * | 2007-02-14 | 2008-08-28 | Toshiba Corp | 半導体記憶装置 |
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