JP4581337B2 - 画素回路、表示装置、および画素回路の駆動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、有機EL(Electroluminescence )ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路、およびこの画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置、並びに画素回路の駆動方法に関するものである。
【0002】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ELディスプレイなどにおいても同様であるが、有機ELディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【0003】
有機ELディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
そのため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはTFT(Thin Film Transistor、薄膜トランジスタ)によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【0004】
図8は、一般的な有機EL表示装置の構成を示すブロック図である。
この表示装置1は、図8に示すように、画素回路(PXLC)2aがm×nのマトリクス状に配列された画素アレイ部2、水平セレクタ(HSEL)3、ライトスキャナ(WSCN)4、水平セレクタ3により選択され輝度情報に応じたデータ信号が供給されるデータ線DTL1〜DTLn、およびライトスキャナ4により選択駆動される走査線WSL1〜WSLmを有する。
【0005】
図9は、図8の画素回路2aの一構成例を示す回路図である(たとえば特許文献1、2参照)。
図9の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる2トランジスタ駆動方式の回路である。
【0006】
図9の画素回路2aは、pチャネル薄膜電界効果トランジスタ(以下、TFTという)11およびTFT12、キャパシタC11、発光素子である有機EL素子(OLED)13を有する。また、図9において、DTLはデータ線を、WSLは走査線をそれぞれ示している。
有機EL素子は多くの場合整流性があるため、OLED(Organic Light Emitting Diode)と呼ばれることがあり、図9その他では発光素子としてダイオードの記号を用いているが、以下の説明においてOLEDには必ずしも整流性を要求するものではない。
図9ではTFT11のソースが電源電位VCCに接続され、発光素子13のカソード(陰極)は接地電位GNDに接続されている。図9の画素回路2aの動作は以下の通りである。
【0007】
ステップST1:
走査線WSLを選択状態(ここでは低レベル)とし、データ線DTLに書き込み電位はVdataを印加すると、TFT12が導通してキャパシタC11が充電または放電され、TFT11のゲート電位はVdataとなる。
【0008】
ステップST2:
走査線WSLを非選択状態(ここでは高レベル)とすると、データ線DTLとTFT11とは電気的に切り離されるが、TFT11のゲート電位はキャパシタC11によって安定に保持される。
【0009】
ステップST3:
TFT11および発光素子13に流れる電流は、TFT11のゲート・ソース間電圧Vgsに応じた値となり、発光素子13はその電流値に応じた輝度で発光し続ける。
上記ステップST1のように、走査線WSLを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図9の画素回路2aでは、一度Vdataの書き込みを行えば、次に書き換えられるまでの間、発光素子13は一定の輝度で発光を継続する。
【0010】
上述したように、画素回路2aでは、駆動(ドライブ)トランジスタであるFET11のゲート印加電圧を変化させることで、EL発光素子13に流れる電流値を制御している。
このとき、pチャネルのドライブトランジスタのソースは電源電位VCCに接続されており、このTFT11は常に飽和領域で動作している。よって、下記の式1に示した値を持つ定電流源となっている。
【0011】
【数1】
Ids=1/2・μ(W/L)Cox(Vgs−|Vth|)2 …(1)
【0012】
ここで、μはキャリアの移動度を、Coxは単位面積当たりのゲート容量を、Wはゲート幅を、Lはゲート長を、VgsはTFT11のゲート・ソース間電圧を、VthはTFT11のしきい値Vthをそれぞれ示している。
【0013】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【0014】
しかしながら、TFTは一般的にVthや移動度μのばらつきが大きい。そのため、同じ入力電圧が異なるドライブトランジスタのゲートに印加されても、そのオン電流はばらついてしまい、その結果、画質のユニフォーミティが劣化してしまう。
【0015】
この問題を改善するため多数の画素回路が提案されているが、代表例を図10に示す(たとえば特許文献3、または特許文献4参照)。
【0016】
図10の画素回路2bは、pチャネルTFT21〜TFT24、キャパシタC21、発光素子である有機EL発光素子(OLED)25を有する。また、図10において、DTLはデータ線を、WSLは走査線を、DSLは駆動線をそれぞれ示している。
【0017】
この画素回路2bの動作について説明する。
この場合、データ線DTLに供給される入力信号SIは電流信号である。
入力信号SIの書込み時は、TFT22をオフした状態でTFT24とTFT23とをオンする。これにより、信号電流がドライブトランジスタであるTFT21を流れる。
このとき、TFT21のゲートとドレインは接続されており、飽和領域にて駆動している。よって上記式1に示される式に基づいて、入力電流に相当するゲート電圧が書き込まれ、画素容量素子であるキャパシタC21に保持される。
その後、TFT24をオフしTFT22をオンすることで、入力信号電流に相当する電流がTFT21とEL発光素子25に流れる。
【0018】
【特許文献1】
USP5,684,365
【特許文献2】
特開平8−234683号公報
【特許文献3】
USP6,229,506
【特許文献4】
特表2002−514320号公報のFIG.3
【0019】
【発明が解決しようとする課題】
上述した図10の画素回路では、画素毎のVthバラツキや移動度μの補正(キャンセル)をすることが可能である。
しかしながら、大画面パネルにおいて、この図10の画素回路では以下に示すような不利益がある。
【0020】
大画面パネルではそのパネルサイズが増大するために、データ線(信号線)DTLの配線容量Csigが増加してしまう。この課題について、図11および図12に関連付けて説明する。
【0021】
図11は、データ線の配線容量が大きいときの回路図を示す図であり、図12(A)〜(E)は図12の回路の要部の電位変化を示す図である。
図12は、同一のデータ線DTLに、図10の画素回路と同様の2つの画素回路2b−1,2b−2が接続した例である。
図12(A)は第1行目の画素回路2b−1のTFT24−1のゲートに接続された走査線WSL1に印加される走査信号ws〔1〕を、図12(B)は第1行目の画素回路2b−2のTFT24−2のゲートに接続された走査線WSL2に印加される走査信号ws〔2〕を、図12(C)は第1行目の画素回路2b−1のキャパシタC21−1の電位VC211を、図12(D)は第2行目の画素回路2b−2のキャパシタC21−2の電位VC212を、図12(D)はデータ線DTLの配線容量Csigの電位VCsigをそれぞれ示している。
【0022】
たとえば、第2行目の画素回路2b−2に黒信号を書き込むとする。まず、TF24−2がオンする前には、配線容量Csigには前段の画素回路2b−1のTFT21−1のゲート電位が保持されている。
次に、TFT24−2がオンする。このとき、画素容量としてのキャパシタC21−2に対して配線容量Csigは大きいので(たとえば、画素容量は500fF、配線容量Csigはは200pF)、TFT24−2がオンすると、図12(C),(E)に示すように、キャパシタC21−2の電位VC212は配線容量Csigの電位VCsigと等しくなる。
つまり、キャパシタC21−2には前段画素回路2b−1のゲート電圧が書き込まれる。ここで、黒信号に相当する電位をたとえば10Vであるとすると、キャパシタC21−2は前段のゲート電位から、自段のゲート電位10Vまで書き込まなくてはならない。
このとき、黒信号では電流値が0μAに近く、この書き込みに時間がかかる。特に、大画面パネルにてデータ線DTLの配線容量Csigが大きい(重い)場合には、この書き込み時間はさらに必要とする。
しかしながら、一般的に各画素回路への入力信号の書き込み時間は、高々1水平走査期間(1H)である。よって、大画面パネルにて黒信号を書き込む時には1H期間内に書き込むことができなくなる。これにより、前段や自段のしきい値Vtfや移動度μのばらつきがゲート電圧に影響してしまい、ユニフォーミティの悪い画質となってしまう。特に上述のように、電流値の低い黒信号を書き込む時に、この減少は顕著に生じる。
【0023】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、データ線の配線容量の影響を抑止でき、画素内部の能動素子のしきい値のバラツキや移動度のバラツキの影響を受けることなく、ユニフォーミティの高い画質を得ることができる画素回路、表示装置、および画素回路の駆動方法を提供することにある。
【0024】
【課題を解決するための手段】
上記目的を達成するため、本発明の第1の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、第1および第2のノードと、第1および第2の基準電位と、第1端子と第2端子間で電流供給ラインを形成し、上記第2のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第1のノードに接続された第1のスイッチと、上記第1のノードと上記第2のノードとの間に接続された第2のスイッチと、上記データ線と上記第2のノードとの間に接続された第3のスイッチと、上記第2のノードに接続された画素容量素子と、を有し、上記第1の基準電位と第2の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第1のノード、上記第1のスイッチ、および上記電気光学素子が直列に接続され、さらに、上記電気光学素子を駆動するために、上記第2のスイッチおよび第3のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む前に、上記データ線に供給されるプリ信号電流を取り込んで上記画素容量素子に所定電圧を保持させるプリチャージ回路を有し、上記プリチャージ回路は、第3および第4のノードと、上記第2のノードと上記第3のノードとの間に接続された第4のスイッチと、上記データ線と上記第4のノードとの間に接続された第5のスイッチと、上記第4のノードに供給されたプリ信号電流を電圧レベルの信号として上記第3のノードに現出させる変換部と、を含む。
【0025】
本発明の第2の観点の表示装置は、マトリクス状に複数配列された画素回路と、輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、第1および第2の基準電位と、を有し、上記画素回路は、流れる電流によって輝度が変化する電気光学素子と、第1および第2のノードと、第1端子と第2端子間で電流供給ラインを形成し、上記第2のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第1のノードに接続された第1のスイッチと、上記第1のノードと上記第2のノードとの間に接続された第2のスイッチと、上記データ線と上記第2のノードとの間に接続された第3のスイッチと、上記第2のノードに接続された画素容量素子と、を有し、上記第1の基準電位と第2の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第1のノード、上記第1のスイッチ、および上記電気光学素子が直列に接続され、さらに、上記電気光学素子を駆動するために、上記第2のスイッチおよび第3のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む前に、上記データ線に供給されるプリ信号電流を取り込んで上記画素容量素子に所定電圧を保持させるプリチャージ回路を有し、上記プリチャージ回路は、第3および第4のノードと、上記第2のノードと上記第3のノードとの間に接続された第4のスイッチと、上記データ線と上記第4のノードとの間に接続された第5のスイッチと、上記第4のノードに供給されたプリ信号電流を電圧レベルの信号として上記第3のノードに現出させる変換部と、を含む。
【0027】
好適には、上記変換部は、ゲートが上記第3のノードに接続され、ドレインが上記第4のノードに接続され、かつドレインとゲート同士が接続され、ソースが所定電位に接続されたトランジスタを含む。
【0028】
好適には、プリチャージ時に上記データ線に供給するプリ信号電流値を、上記主信号電流値より大きく設定する第1の回路を有する。
【0029】
好適には、プリチャージ時に上記データ線に供給するプリ信号電流値を、上記主信号電流値より大きく設定する第1の回路と、上記データ線にプリ信号電流値が供給されるプリチャージ時には、同一のデータ線に接続されている複数の画素回路における第5のスイッチを導通させる第2の回路と、を有する。
【0030】
本発明の第3の観点は、流れる電流によって輝度が変化する電気光学素子と、輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、第1および第2のノードと、第1および第2の基準電位と、第1端子と第2端子間で電流供給ラインを形成し、上記第2のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第1のノードに接続された第1のスイッチと、上記第1のノードと上記第2のノードとの間に接続された第2のスイッチと、上記データ線と上記第2のノードとの間に接続された第3のスイッチと、上記第2のノードに接続された画素容量素子と、を有し、上記第1の基準電位と第2の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第1のノード、上記第1のスイッチ、および上記電気光学素子が直列に接続され、さらに、第3および第4のノードと、上記第2のノードと上記第3のノードとの間に接続された第4のスイッチと、上記データ線と上記第4のノードとの間に接続された第5のスイッチと、上記第4のノードに供給されたプリ信号電流を電圧レベルの信号として上記第3のノードに現出させる変換部と、を含むプリチャージ回路を有する画素回路の駆動方法であって、上記電気光学素子を駆動するために、上記第2のスイッチおよび第3のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む前に、上記第4のスイッチおよび上記第5のスイッチを導通させて、上記データ線に供給される上記主信号電流より大きな値に設定されたプリ信号電流を上記第4のノードに供給して、当該第4のノードに供給されたプリ信号電流を上記変換部で電圧レベルの信号として上記第3のノードに現出させ、当該電圧を上記画素容量素子に保持させるプリチャージ処理を行う第1のステップと、上記第4のスイッチおよび上記第5のスイッチを非導通状態として上記プリチャージ処理から信号書き込み処理に移行して、上記第2のスイッチおよび上記第3のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む第2のステップと、上記第2のスイッチおよび上記第3のスイッチを非導通状態とし、上記第1のスイッチを導通させて上記電気光学素子に所定電流を供給する第3のステップと、を有する。
【0031】
本発明によれば、たとえばプリチャージ期間において、データ線に主信号電流値より大きな値に設定されたプリ信号電流が供給される。そして、プリチャージ回路によりデータ線に供給されるプリ信号電流が取り込まれて画素容量素子に所定電圧が保持される。
このとき駆動トランジスタのゲートは、必要なゲート電圧に対して、Vthばらつきを除いてプリチャージされている。
次に、プリチャージ回路のプリチャージ動作を停止し、プリチャージ期間を終了させて電流書き込み期間に移行する。
電流書き込み期間において、第2のスイッチおよび第3のスイッチを導通させてデータ線に供給される主信号電流が画素容量素子に書き込まれる。
信号書き込み期間においては、画素回路は、通常の電流駆動型回路となる。
この信号書き込み期間において、データ線に対して主信号電流が供給される。
主信号電流値は、輝度情報に応じた電気光学素子に流す電流値に設定される。
第3のスイッチが導通したことに伴い、主信号電流が駆動トランジスタに流れる。
このとき、第2のスイッチが導通状態にあることから、駆動トランジスタのゲートとドレインは接続されており、飽和領域にて駆動している。よって上記式1に示される式に基づいて、入力電流に相当するゲート電圧が書き込まれ、画素容量素子に保持される。
その後、たとえば第2および第3のスイッチを非導通状態とした後、第1のスイッチを導通状態とする。
これにより、入力信号電流の相当する電流が駆動トランジスタと電気光学素子に流れ、電気光学素子は発光する。
本発明では、上述した通り前もって駆動トランジスタのゲート電圧をプリチャージしている。
そのため、信号書き込み期間において主信号電流を書き込むときの電圧の変移量は、プリチャージ時のゲート電位から、画素電流に相当するゲート電位までとなる。すなわち、従来の方式での電圧変化量と比較すると、非常に少ない書き込みですむことになる。
これにより、大画面パネルにおける書き込み不足によるばらつき(特に低電流の黒信号)を抑制することができ、しきい値Vthや移動度μのばらつきのない高ユニフォーミティの画質を得ることが可能となる。
【0032】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【0033】
図1は、本実施形態に係る画素回路を採用した有機EL表示装置の構成を示すブロック図である。
図2は、図1の有機EL表示装置において本実施形態に係る画素回路の具体的な構成を示す回路図である。
【0034】
この表示装置100は、図1および図2に示すように、画素回路(PXLC)101がm×nのマトリクス状に配列された画素アレイ部102、第1の回路としての水平セレクタ(HSEL)103、ライトスキャナ(WSCN)104、ドライブスキャナ(DSCN)105、第2の回路としてのプリスキャンナ(PSCN)106、水平セレクタ103により選択され輝度情報に応じた主信号電流およびプリチャージ時にプリ信号電流が供給されるデータ線DTL101〜DTL10n、ライトスキャナ104により選択駆動される走査線WSL101〜WS10m、ドライブスキャナ105により選択駆動される駆動線DSL101〜DSL10m、およびプリスキャナ106により選択駆動されるプリ走査線PSL101〜PSL10mを有する。
【0035】
なお、画素アレイ部102において、画素回路101はm×nのマトリクス状に配列されるが、図1においては図面の簡単化のために2(=m)×3(=n)のマトリクス状に配列した例を示している。
また、図2においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【0036】
本実施形態に係る画素回路101は、図2に示すように、pチャネルTFT111〜TFT117、キャパシタC111、有機EL素子(OLED:電気光学素子)からなる発光素子118、第1のノードND111、第2のノードND112、第3のノードND113、および第4のノードND114を有する。
また、図2において、DTL101はデータ線を、WSL101は走査線を、DSL101は駆動線、PSL101はプリ走査線をそれぞれ示している。
これらの構成要素のうち、TFT111が本発明に係るドライブ(駆動)トランジスタを構成し、TFT112が第1のスイッチを構成し、TFT113が第2のスイッチを構成し、TFT114が第3のスイッチを構成し、TFT115が第4のスイッチを構成し、TFT116が第5のスイッチを構成し、キャパシタC111が本発明に係る画素容量素子を構成している。また、TFT117が本発明に係る変換部を構成している。
そして、TFT115〜117、第3のノードND113、および第4のノードND114により本発明に係るプリチャージ回路が構成されている。
【0037】
また、プリチャージ時に、水平セレクタ103によるデータ線DSLに供給されるプリ信号電流値は、通常の書き込み用主信号電流値より大きい値に設定される。
また、電源電圧VCCの供給ライン(電源電位)が第1の基準電位に相当し、接地電位GNDが第2の基準電位に相当している。
【0038】
画素回路101において、電源電位VCCと接地電位GNDとの間にTFT111、第1のノードND111、TFT112、および発光素子118が直列に接続されている。
具体的には、ドライブトランジスタとしてのTFT111のソースが電源電圧VCCの供給ラインに接続され、ドレインが第1のノードND111に接続されている。第1のスイッチとしてのTFT112のソースが第1のノードND111に接続され、ドレインが発光素子118のアノードに接続され、発光素子118のカソードが接地電位GNDに接続されている。そして、TFT111のゲートが第2のノードND112に接続され、TFT112のゲートが駆動線DSL101に接続されている。
第1のノードND111と第2のノードND112とに、第2のスイッチとしてのTFT113ソース・ドレインが接続され、TFT113のゲートが第1の制御線としての走査線WSL101に接続されている。
キャパシタC111の第1電極が第2のノードND112に接続され、第2電極が電源電位VCCに接続されている。
データ線DTL101と第2のノードND112とに第3のスイッチとしてのTFT114のソース・ドレインが接続され、TFT114のゲートが走査線101に接続されている。
【0039】
第2のノードND112と第3のノードND113とに、第4のスイッチとしてのTFT115のソース・ドレインが接続され、TFT115のゲートがプリ走査線PSL101に接続されている。
データ線DTL101と第4のノードND114とに53のスイッチとしてのTFT116のソース・ドレインが接続され、TFT116のゲートがプリ走査線101に接続されている。
さらに、TFT117のゲートが第3のノードND113に接続され、ドレインが第4のノードND114に接続され、ゲートとソース同士(第3のノードND113と第4のノードND114)が接続され、ソースが電源電位VCCに接続されている。
【0040】
次に、上記構成の動作を、画素回路の動作を中心に、図3(A)〜(G)、図4、および図5に関連付けて説明する。
図3(A)は画素配列の第1行目の走査線WSL101に印加される走査信号ws〔1〕を、図3(B)は画素配列の第2行目の走査線WSL102に印加される走査信号ws〔2〕を、図3(C)は画素配列の第1行目のプリ走査線PSL101に印加されるプリ走査信号ps〔1〕を、図3(D)は画素配列の第2行目のプリ走査線PSL101に印加されるプリ走査信号ps〔2〕を、図3(E)は画素配列の第1行目の駆動線DSL101に印加される駆動信号ds〔1〕を、図3(F)は画素配列の第2行目の駆動線DSL102に印加される駆動信号ds〔2〕を、図3(G)はTFT111のゲート電位Vgをそれぞれ示している。
また、図中、Tpreはプリチャージ期間を、Twrtは信号書き込み期間を示している。そして、1水平走査期間(1H)の間に、プリチャージ期間Tpreと信号書き込み期間Twrtが設定される。
なお、以下では、第1行目の画素回路の動作について説明する。
【0041】
まず、プリチャージ期間Tpreにおいて、図3(A),(C),(E)に示すように、走査線WSL101への駆動信号ws〔1〕が高レベルの状態(TFT114,TFT113が非導通状態)、駆動線DSL101への駆動信号ds〔1〕が高レベルの状態(TFT112が非導通状態)で、プリ走査線線PSL101へのプリ走査信号ps〔1〕を低レベルとし、TFT116とTFT115を導通状態とする。
【0042】
このときの等価回路を図4に示す。このように、プリチャージ期間においては、画素回路101は、いわゆる単純なカレントミラー型回路となる。
このプリチャージ期間Tpreにおいて、データ線DTL101に対して水平セレクタ103によりプリ信号電流が供給される。プリ信号電流値は、信号書き込み期間Twrtにデータ線DTL101に供給される主信号電流値より大きな値に設定される。たとえば、信号書き込み期間TwrtにEL発光素子118に流す電流値に対して、カレントミラー回路の電流逓倍機能と同等倍(以下、カレントミラー倍という場合もある)の値の電流が供給される。
これにより、カレントミラー倍の電流値に対するTFT117のゲート電圧値を、TFT115を通して画素容量素子としてのキャパシタC111に書き込むことができる。
これは、EL発光素子118に流すべき電流値に相当したドライブトランジスタとしてのTFT111のゲート電圧に対して、たかだかしきい値Vthのばらつき分の電圧差しか生じていない。つまり、TFT111のゲートは、必要なゲート電圧に対して、Vthばらつきを除いてプリチャージされている。
【0043】
次に、図3(C)に示すように、プリ走査線線PSL101へのプリ走査信号ps〔1〕を高レベルとし、TFT116とTFT115を非導通状態として、プリチャージ期間から信号書き込み期間Twrtに移行する。
信号書き込み期間Twrtにおいては、図3(A)に示すように、走査線WSL101への駆動信号ws〔1〕が低レベルとし、TFT114,TFT113を導通状態とする。
【0044】
このときの等価回路を図5に示す。このように、信号書き込み期間においては、画素回路101は、通常の電流駆動型回路となる。
この信号書き込み期間Twrtにおいて、データ線DTL101に対して水平セレクタ103により主信号電流が供給される。主信号電流値は、輝度情報に応じたEL発光素子118に流す電流値に設定される。
TFT114が導通したことに伴い、主信号電流がドライブトランジスタであるTFT111を流れる。
このとき、TFT113が導通状態にあることから、TFT111のゲートとドレインは接続されており、飽和領域にて駆動している。よって上記式1に示される式に基づいて、入力電流に相当するゲート電圧が書き込まれ、画素容量素子であるキャパシタC111に保持される。
【0045】
その後、図3(A),(E)に示すように、走査線WSL101への駆動信号ws〔1〕が高レベルとし、TFT114,TFT113を非導通状態とした後、駆動線DSL101への駆動信号ds〔1〕が低レベルとして、TFT112を導通状態とする。
これにより、入力信号電流の相当する電流がTFT111とEL発光素子118に流れ、EL発光素子118は発光する。
【0046】
ここで、1水平走査期間(1H)の間における、プリチャージ期間Tpreと信号書き込み期間Twrtの電流書き込みについて考察する。
本実施形態においては、上述した通り前もってカレントミラー駆動にてドライブトランジスタのゲート電圧をプリチャージしている。
そのため、信号書き込み期間Twrtにおいて主信号電流を書き込むときの電圧の変移量は、プリチャージ時のゲート電位から、画素電流に相当するゲート電位までとなる。
ここで上述したように、この電圧差ΔVは最大でもしきい値Vthのばらつきの範囲内におさまる。つまり、0.3V程度となる。従来の方式での電圧変化量と比較すると、非常に少ない書き込みですむことが分かる。
これにより、大画面パネルにおける書き込み不足によるばらつき(特に低電流の黒信号)を抑制することができ、しきい値Vthや移動度μのばらつきのない高ユニフォーミティの画質を得ることが可能となる。
【0047】
なお、上述したように、プリチャージ期間Tpreにおいて、データ線DTL101に対して水平セレクタ103によりプリ信号電流値は、信号書き込み期間Twrtにデータ線DTL101に供給される主信号電流値より大きな値に設定されるが、この場合、大画面パネルにおいて、カレントミラー駆動時の電流値を大きくし主信号電流の書き込み時間を稼ぐためにも、たとえば図6に示すように、同一のデータ線DTL101に接続される同列の画素回路における第5のスイッチとしてのTFT116を導通させておくことが望ましい。
【0048】
以上説明したように、本実施形態によれば、電流駆動方式の画素回路に、TFT115〜117、ノードND113,ND114を有し、さらなるプリチャージ回路を設け、EL発光素子118を駆動するために、TFT114,TFT113を導通させてデータ線DTL101に供給される主信号電流を画素容量素子C111に書き込む前に、TFT115,TFT116が導通されてカレントミラー駆動によりデータ線DTL101に供給されるプリ信号電流を取り込んで画素容量素子C111に所定電圧を保持させるプリチャージ回路を設けたことから、低電流信号でもゲート電圧の変移量が少ないため、ドライブトランジスタのゲート電圧の書き込みは十分に行われ、書き込みばらつきを短時間に抑制することができる。これにより、データ線の配線容量の大きい(重い)大画面パネルにおいてもTFT111のしきい値Vthや移動度μのばらつきを補正し、ユニフォーミティの画質を得ることができる。
【0049】
なお、本実施形態では、画素回路としてpチャネルのTFT111〜117を用いて構成した例を説明したが、たとえば図7に示すように、nチャネルTFT121〜127を用いて構成することも可能である。ただし、電源電位VCCと接地電位GDNへの接続形態が逆となる。
また、pチャネルTFTとnチャネルTFTを混在させたCMOS型に構成することも可能である。
【0050】
【発明の効果】
以上説明したように、本発明によれば、低電流信号でもゲート電圧の変移量が少ないため、駆動トランジスタのゲート電圧の書き込みは十分に行われ、書き込みばらつきを短時間に抑制することができる。
これにより、データ線の配線容量の大きい(重い)大画面パネルにおいても駆動トランジスタのしきい値Vthや移動度μのばらつきを補正し、ユニフォーミティの画質を得ることができる。
【図面の簡単な説明】
【図1】第1の実施形態に係る画素回路を採用した有機EL表示装置の構成を示すブロック図である。
【図2】図1の有機EL表示装置において本実施形態に係る画素回路の具体的な構成を示す回路図である。
【図3】本実施形態の動作を説明するためのタイミングチャートである。
【図4】図2の画素回路のプリチャージ期間の等価回路図である。
【図5】図2の画素回路の電流書き込み期間の等価回路図である。
【図6】プリチャージ期間の好適な駆動方法を説明するための図である。
【図7】本実施形態に係る画素回路をnチャネルTFTで構成した回路図である。
【図8】一般的な有機EL表示装置の構成を示すブロック図である。
【図9】図8の画素回路の一構成例を示す回路図である。
【図10】画素回路の他の構成例を示す回路図である。
【図11】図10の画素回路がデータ線に複数接続されている場合の動作を説明するための回路図である。
【図12】図11の画素回路の動作および課題を説明するための図である。
【符号の説明】
100…表示装置、101,101A…画素回路(PXLC)、102…画素アレイ部、103…水平セレクタ(HSEL)、104…ライトスキャナ(WSCN)、105…ドライブスキャナ(DSCN)、106…プリスキャナ(PSCN)、111,121…駆動トランジスタとしてのTFT、112,122…第1のスイッチとしてのTFT、113,123…第2のスイッチとしてのTFT、114,124…第3のスイッチとしてTFT、115,125…第4のスイッチとしてのTFT、TFT115,126…第5のスイッチとしてのTFT、117,127…変換部を構成するTFT、118,128…EL発光素子、DTL101〜DTL10n…データ線、WSL101〜WS10m…走査線、DSL101〜DSL10m…駆動線、PSL101〜PSL10m…プリ走査線。
Claims (8)
- 流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、
第1および第2のノードと、
第1および第2の基準電位と、
第1端子と第2端子間で電流供給ラインを形成し、上記第2のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第1のノードに接続された第1のスイッチと、
上記第1のノードと上記第2のノードとの間に接続された第2のスイッチと、
上記データ線と上記第2のノードとの間に接続された第3のスイッチと、
上記第2のノードに接続された画素容量素子と、を有し、
上記第1の基準電位と第2の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第1のノード、上記第1のスイッチ、および上記電気光学素子が直列に接続され、さらに、
上記電気光学素子を駆動するために、上記第2のスイッチおよび第3のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む前に、上記データ線に供給されるプリ信号電流を取り込んで上記画素容量素子に所定電圧を保持させるプリチャージ回路を有し、
上記プリチャージ回路は、
第3および第4のノードと、
上記第2のノードと上記第3のノードとの間に接続された第4のスイッチと、
上記データ線と上記第4のノードとの間に接続された第5のスイッチと、
上記第4のノードに供給されたプリ信号電流を電圧レベルの信号として上記第3のノードに現出させる変換部と、を含む
画素回路。 - 上記変換部は、ゲートが上記第3のノードに接続され、ドレインが上記第4のノードに接続され、かつドレインとゲート同士が接続され、ソースが所定電位に接続されたトランジスタを含む
請求項1記載の画素回路。 - 上記データ線に供給されるプリ信号電流値は、上記主信号電流値より大きく設定されている
請求項2記載の画素回路。 - マトリクス状に複数配列された画素回路と、
輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、
第1および第2の基準電位と、を有し、
上記画素回路は、
流れる電流によって輝度が変化する電気光学素子と、
第1および第2のノードと、
第1端子と第2端子間で電流供給ラインを形成し、上記第2のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第1のノードに接続された第1のスイッチと、
上記第1のノードと上記第2のノードとの間に接続された第2のスイッチと、
上記データ線と上記第2のノードとの間に接続された第3のスイッチと、
上記第2のノードに接続された画素容量素子と、を有し、
上記第1の基準電位と第2の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第1のノード、上記第1のスイッチ、および上記電気光学素子が直列に接続され、さらに、
上記電気光学素子を駆動するために、上記第2のスイッチおよび第3のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む前に、上記データ線に供給されるプリ信号電流を取り込んで上記画素容量素子に所定電圧を保持させるプリチャージ回路を有し、
上記プリチャージ回路は、
第3および第4のノードと、
上記第2のノードと上記第3のノードとの間に接続された第4のスイッチと、
上記データ線と上記第4のノードとの間に接続された第5のスイッチと、
上記第4のノードに供給されたプリ信号電流を電圧レベルの信号として上記第3のノードに現出させる変換部と、を含む
表示装置。 - 上記変換部は、ゲートが上記第3のノードに接続され、ドレインが上記第4のノードに接続され、かつドレインとゲート同士が接続され、ソースが所定電位に接続されたトランジスタを含む
請求項4記載の表示装置。 - プリチャージ時に上記データ線に供給するプリ信号電流値を、上記主信号電流値より大きく設定する第1の回路を有する
請求項5記載の表示装置。 - プリチャージ時に上記データ線に供給するプリ信号電流値を、上記主信号電流値より大きく設定する第1の回路と、
上記データ線にプリ信号電流値が供給されるプリチャージ時には、同一のデータ線に接続されている複数の画素回路における上記第5のスイッチを導通させる第2の回路と、を有する
請求項5記載の表示装置。 - 流れる電流によって輝度が変化する電気光学素子と、
輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、
第1および第2のノードと、
第1および第2の基準電位と、
第1端子と第2端子間で電流供給ラインを形成し、上記第2のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第1のノードに接続された第1のスイッチと、
上記第1のノードと上記第2のノードとの間に接続された第2のスイッチと、
上記データ線と上記第2のノードとの間に接続された第3のスイッチと、
上記第2のノードに接続された画素容量素子と、を有し、
上記第1の基準電位と第2の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第1のノード、上記第1のスイッチ、および上記電気光学素子が直列に接続され、さらに、第3および第4のノードと、上記第2のノードと上記第3のノードとの間に接続された第4のスイッチと、上記データ線と上記第4のノードとの間に接続された第5のスイッチと、上記第4のノードに供給されたプリ信号電流を電圧レベルの信号として上記第3のノードに現出させる変換部と、を含むプリチャージ回路を有する画素回路の駆動方法であって、
上記電気光学素子を駆動するために、上記第2のスイッチおよび第3のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む前に、
上記第4のスイッチおよび上記第5のスイッチを導通させて、上記データ線に供給される上記主信号電流より大きな値に設定されたプリ信号電流を上記第4のノードに供給して、当該第4のノードに供給されたプリ信号電流を上記変換部で電圧レベルの信号として上記第3のノードに現出させ、当該電圧を上記画素容量素子に保持させるプリチャージ処理を行う第1のステップと、
上記第4のスイッチおよび上記第5のスイッチを非導通状態として上記プリチャージ処理から信号書き込み処理に移行して、上記第2のスイッチおよび上記第3のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む第2のステップと、
上記第2のスイッチおよび上記第3のスイッチを非導通状態とし、上記第1のスイッチを導通させて上記電気光学素子に所定電流を供給する第3のステップと、を有する
画素回路の駆動方法。
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