JP2004354427A - 画素回路、表示装置、および画素回路の駆動方法 - Google Patents
画素回路、表示装置、および画素回路の駆動方法 Download PDFInfo
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Abstract
【課題】データ線の配線容量の影響を抑止でき、画素内部の能動素子のしきい値のばらつきや移動度のばらつきの影響を受けることなく、ユニフォーミティの高い画質を得ることができる画素回路、表示装置、および画素回路の駆動方法を提供する。
【解決手段】電流駆動方式の画素回路に、ＴＦＴ１１５〜１１７、ノードＮＤ１１３，ＮＤ１１４を有するプリチャージ回路を設け、ＥＬ発光素子１１８を駆動するために、ＴＦＴ１１４，ＴＦＴ１１３を導通させてデータ線ＤＴＬ１０１に供給される主信号電流を画素容量素子Ｃ１１１に書き込む前に、ＴＦＴ１１５，ＴＦＴ１１６が導通されてカレントミラー駆動によりデータ線ＤＴＬ１０１に供給されるプリ信号電流を取り込んで画素容量素子Ｃ１１１に所定電圧を保持させるプリチャージ回路を設ける。
【選択図】 図２
【解決手段】電流駆動方式の画素回路に、ＴＦＴ１１５〜１１７、ノードＮＤ１１３，ＮＤ１１４を有するプリチャージ回路を設け、ＥＬ発光素子１１８を駆動するために、ＴＦＴ１１４，ＴＦＴ１１３を導通させてデータ線ＤＴＬ１０１に供給される主信号電流を画素容量素子Ｃ１１１に書き込む前に、ＴＦＴ１１５，ＴＦＴ１１６が導通されてカレントミラー駆動によりデータ線ＤＴＬ１０１に供給されるプリ信号電流を取り込んで画素容量素子Ｃ１１１に所定電圧を保持させるプリチャージ回路を設ける。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路、およびこの画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置、並びに画素回路の駆動方法に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
そのため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図８は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図８に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
【０００５】
図９は、図８の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図９の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図９の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１３を有する。また、図９において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）と呼ばれることがあり、図９その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図９ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図９の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位はＶｄａｔａを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶｄａｔａとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図９の画素回路２ａでは、一度Ｖｄａｔａの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＦＥＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
【数１】
Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）２ …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲート容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶｇｓはＴＦＴ１１のゲート・ソース間電圧を、ＶｔｈはＴＦＴ１１のしきい値Ｖｔｈをそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
しかしながら、ＴＦＴは一般的にＶｔｈや移動度μのばらつきが大きい。そのため、同じ入力電圧が異なるドライブトランジスタのゲートに印加されても、そのオン電流はばらついてしまい、その結果、画質のユニフォーミティが劣化してしまう。
【００１５】
この問題を改善するため多数の画素回路が提案されているが、代表例を図３に示す（たとえば特許文献３、または特許文献４参照）。
【００１６】
図１０の画素回路２ｂは、ｐチャネルＴＦＴ２１〜ＴＦＴ２４、キャパシタＣ２１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２５を有する。また、図１０において、ＤＴＬはデータ線を、ＷＳＬは走査線を、ＤＳＬは駆動線をそれぞれ示している。
【００１７】
この画素回路２ｂの動作について説明する。
この場合、データ線ＤＴＬに供給される入力信号ＳＩは電流信号である。
入力信号ＳＩの書込み時は、ＴＦＴ２２をオフした状態でＴＦＴ２４とＴＦＴ２３とをオンする。これにより、信号電流がドライブトランジスタであるＴＦＴ２１を流れる。
このとき、ＴＦＴ２１のゲートとドレインは接続されており、飽和領域にて駆動している。よって上記式１に示される式に基づいて、入力電流に相当するゲート電圧が書き込まれ、画素容量素子であるキャパシタＣ２１に保持される。
その後、ＴＦＴ２４をオフしＴＦＴ２２をオンすることで、入力信号電流に相当する電流がＴＦＴ２１とＥＬ発光素子２５に流れる。
【００１８】
【特許文献１】
ＵＳＰ５，６８４，３６５
【特許文献２】
特開平８−２３４６８３号公報
【特許文献３】
ＵＳＰ６，２２９，５０６
【特許文献４】
特表２００２−５１４３２０号公報のＦＩＧ．３
【００１９】
【発明が解決しようとする課題】
上述した図１０の画素回路では、画素毎のＶｔｈバラツキや移動度μの補正（キャンセル）をすることが可能である。
しかしながら、大画面パネルにおいて、この図１０の画素回路では以下に示すような不利益がある。
【００２０】
大画面パネルではそのパネルサイズが増大するために、データ線（信号線）ＤＴＬの配線容量Ｃｓｉｇが増加してしまう。この課題について、図１１および図１２に関連付けて説明する。
【００２１】
図１１は、データ線の配線容量が大きいときの回路図を示す図であり、図１２（Ａ）〜（Ｅ）は図１２の回路の要部の電位変化を示す図である。
図１２は、同一のデータ線ＤＴＬに、図１０の画素回路と同様の２つの画素回路２ｂ−１，２ｂ−２が接続した例である。
図１２（Ａ）は第１行目の画素回路２ｂ−１のＴＦＴ２４−１のゲートに接続された走査線ＷＳＬ１に印加される走査信号ｗｓ〔１〕を、図１２（Ｂ）は第１行目の画素回路２ｂ−２のＴＦＴ２４−２のゲートに接続された走査線ＷＳＬ２に印加される走査信号ｗｓ〔２〕を、図１２（Ｃ）は第１行目の画素回路２ｂ−１のキャパシタＣ２１−１の電位ＶＣ２１１を、図１２（Ｄ）は第２行目の画素回路２ｂ−２のキャパシタＣ２１−２の電位ＶＣ２１２を、図１２（Ｄ）はデータ線ＤＴＬの配線容量Ｃｓｉｇの電位ＶＣｓｉｇをそれぞれ示している。
【００２２】
たとえば、第２行目の画素回路２ｂ−２に黒信号を書き込むとする。まず、ＴＦ２４−２がオンする前には、配線容量Ｃｓｉｇには前段の画素回路２ｂ−１のＴＦＴ２１−１のゲート電位が保持されている。
次に、ＴＦＴ２４−２がオンする。このとき、画素容量としてのキャパシタＣ２１−２に対して配線容量Ｃｓｉｇは大きいので（たとえば、画素容量は５００ｆＦ、配線容量Ｃｓｉｇはは２００ｐＦ）、ＴＦＴ２４−２がオンすると、図１２（Ｃ），（Ｅ）に示すように、キャパシタＣ２１−２の電位ＶＣ２１２は配線容量Ｃｓｉｇの電位ＶＣｓｉｇと等しくなる。
つまり、キャパシタＣ２１−２には前段画素回路２ｂ−１のゲート電圧が書き込まれる。ここで、黒信号に相当する電位をたとえば１０Ｖであるとすると、キャパシタＣ２１−２は前段のゲート電位から、自段のゲート電位１０Ｖまで書き込まなくてはならない。
このとき、黒信号では電流値が０μＡに近く、この書き込みに時間がかかる。
特に、大画面パネルにてデータ線ＤＴＬの配線容量Ｃｓｉｇが大きい（重い）場合には、この書き込み時間はさらに必要とする。
しかしながら、一般的に各画素回路への入力信号の書き込み時間は、高々１水平走査期間（１Ｈ）である。よって、大画面パネルにて黒信号を書き込む時には１Ｈ期間内に書き込むことができなくなる。これにより、前段や自段のしきい値Ｖｔｆや移動度μのばらつきがゲート電圧に影響してしまい、ユニフォーミティの悪い画質となってしまう。特に上述のように、電流値の低い黒信号を書き込む時に、この減少は顕著に生じる。
【００２３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、データ線の配線容量の影響を抑止でき、画素内部の能動素子のしきい値のバラツキや移動度のバラツキの影響を受けることなく、ユニフォーミティの高い画質を得ることができる画素回路、表示装置、および画素回路の駆動方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、第１および第２のノードと、第１および第２の基準電位と、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第２のノードとの間に接続された第３のスイッチと、上記第２のノードに接続された画素容量素子と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、さらに、上記電気光学素子を駆動するために、上記第２のスイッチおよび第３のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む前に、上記データ線に供給されるプリ信号電流を取り込んで上記画素容量素子に所定電圧を保持させるプリチャージ回路を有する。
【００２５】
本発明の第２の観点は、マトリクス状に複数配列された画素回路と、輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、第１および第２の基準電位と、を有し、上記画素回路は、流れる電流によって輝度が変化する電気光学素子と、第１および第２のノードと、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第２のノードとの間に接続された第３のスイッチと、上記第２のノードに接続された画素容量素子と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、さらに、上記電気光学素子を駆動するために、上記第２のスイッチおよび第３のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む前に、上記データ線に供給されるプリ信号電流を取り込んで上記画素容量素子に所定電圧を保持させるプリチャージ回路を有する。
【００２６】
好適には、上記プリチャージ回路は、第３および第４のノードと、上記第２のノードと上記第３のノードとの間に接続された第４のスイッチと、上記データ線と上記第４のノードとの間に接続された第５のスイッチと、上記第４のノードに供給されたプリ信号電流を電圧レベルの信号として上記第３のノードに現出させる変換部と、を含む。
【００２７】
好適には、上記変換部は、ゲートが上記第３のノードに接続され、ドレインが上記第４のノードに接続され、かつドレインとゲート同士が接続され、ソースが所定電位に接続されたトランジスタを含む。
【００２８】
好適には、プリチャージ時に上記データ線に供給するプリ信号電流値を、上記主信号電流値より大きく設定する第１の回路を有する。
【００２９】
好適には、プリチャージ時に上記データ線に供給するプリ信号電流値を、上記主信号電流値より大きく設定する第１の回路と、上記データ線にプリ信号電流値が供給されるプリチャージ時には、同一のデータ線に接続されている複数の画素回路における第５のスイッチを導通させる第２の回路と、を有する。
【００３０】
本発明の第３の観点は、流れる電流によって輝度が変化する電気光学素子と、輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、第１および第２のノードと、第１および第２の基準電位と、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第２のノードとの間に接続された第３のスイッチと、上記第２のノードに接続された画素容量素子と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、上記データ線に供給されるプリ信号電流を取り込んで上記画素容量素子に所定電圧を保持させる第１のステップと、上記第２のスイッチおよび第３のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む第２のステップと、上記第１のスイッチを導通させて上記電気光学素子に所定電流を供給する第３のステップと、を有する。
【００３１】
本発明によれば、たとえばプリチャージ期間において、データ線に主信号電流値より大きな値に設定されたプリ信号電流が供給される。そして、プリチャージ回路によりデータ線に供給されるプリ信号電流が取り込まれて画素容量素子に所定電圧が保持される。
このとき駆動トランジスタのゲートは、必要なゲート電圧に対して、Ｖｔｈばらつきを除いてプリチャージされている。
次に、プリチャージ回路のプリチャージ動作を停止し、プリチャージ期間を終了させて電流書き込み期間に移行する。
電流書き込み期間において、第２のスイッチおよび第３のスイッチを導通させてデータ線に供給される主信号電流が画素容量素子に書き込まれる。
信号書き込み期間においては、画素回路は、通常の電流駆動型回路となる。
この信号書き込み期間において、データ線に対して主信号電流が供給される。
主信号電流値は、輝度情報に応じた電気光学素子に流す電流値に設定される。
第３のスイッチが導通したことに伴い、主信号電流が駆動トランジスタに流れる。
このとき、第２のスイッチが導通状態にあることから、駆動トランジスタのゲートとドレインは接続されており、飽和領域にて駆動している。よって上記式１に示される式に基づいて、入力電流に相当するゲート電圧が書き込まれ、画素容量素子に保持される。
その後、たとえば第２および第３のスイッチを非導通状態とした後、第１のスイッチを導通状態とする。
これにより、入力信号電流の相当する電流が駆動トランジスタと電気光学素子に流れ、電気光学素子は発光する。
本発明では、上述した通り前もって駆動トランジスタのゲート電圧をプリチャージしている。
そのため、信号書き込み期間において主信号電流を書き込むときの電圧の変移量は、プリチャージ時のゲート電位から、画素電流に相当するゲート電位までとなる。すなわち、従来の方式での電圧変化量と比較すると、非常に少ない書き込みですむことになる。
これにより、大画面パネルにおける書き込み不足によるばらつき（特に低電流の黒信号）を抑制することができ、しきい値Ｖｔｈや移動度μのばらつきのない高ユニフォーミティの画質を得ることが可能となる。
【００３２】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００３３】
図１は、本実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本実施形態に係る画素回路の具体的な構成を示す回路図である。
【００３４】
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、第１の回路としての水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、第２の回路としてのプリスキャンナ（ＰＳＣＮ）１０６、水平セレクタ１０３により選択され輝度情報に応じた主信号電流およびプリチャージ時にプリ信号電流が供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳ１０ｍ、ドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍ、およびプリスキャナ１０６により選択駆動されるプリ走査線ＰＳＬ１０１〜ＰＳＬ１０ｍを有する。
【００３５】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図２においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００３６】
本実施形態に係る画素回路１０１は、図２に示すように、ｐチャネルＴＦＴ１１１〜ＴＦＴ１１７、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１８、第１のノードＮＤ１１１、第２のノードＮＤ１１２、第３のノードＮＤ１１３、および第４のノードＮＤ１１４を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線、ＰＳＬ１０１はプリ走査線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ１１１が本発明に係るドライブ（駆動）トランジスタを構成し、ＴＦＴ１１２が第１のスイッチを構成し、ＴＦＴ１１３が第２のスイッチを構成し、ＴＦＴ１１４が第３のスイッチを構成し、ＴＦＴ１１５が第４のスイッチを構成し、ＴＦＴ１１６が第５のスイッチを構成し、キャパシタＣ１１１が本発明に係る画素容量素子を構成している。また、ＴＦＴ１１７が本発明に係る変換部を構成している。
そして、ＴＦＴ１１５〜１１７、第３のノードＮＤ１１３、および第４のノードＮＤ１１４により本発明に係るプリチャージ回路が構成されている。
【００３７】
また、プリチャージ時に、水平セレクタ１０３によるデータ線ＤＳＬに供給されるプリ信号電流値は、通常の書き込み用主信号電流値より大きい値に設定される。
また、電源電圧ＶＣＣの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００３８】
画素回路１０１において、電源電位ＶＣＣと接地電位ＧＮＤとの間にＴＦＴ１１１、第１のノードＮＤ１１１、ＴＦＴ１１２、および発光素子１１８が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ１１１のソースが電源電圧ＶＣＣの供給ラインに接続され、ドレインが第１のノードＮＤ１１１に接続されている。第１のスイッチとしてのＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ドレインが発光素子１１８のアノードに接続され、発光素子１１８のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１２のゲートが駆動線ＤＳＬ１０１に接続されている。
第１のノードＮＤ１１１と第２のノードＮＤ１１２とに、第２のスイッチとしてのＴＦＴ１１３ソース・ドレインが接続され、ＴＦＴ１１３のゲートが第１の制御線としての走査線ＷＳＬ１０１に接続されている。
キャパシタＣ１１１の第１電極が第２のノードＮＤ１１２に接続され、第２電極が電源電位ＶＣＣに接続されている。
データ線ＤＴＬ１０１と第２のノードＮＤ１１２とに第３のスイッチとしてのＴＦＴ１１４のソース・ドレインが接続され、ＴＦＴ１１４のゲートが走査線１０１に接続されている。
【００３９】
第２のノードＮＤ１１２と第３のノードＮＤ１１３とに、第４のスイッチとしてのＴＦＴ１１５のソース・ドレインが接続され、ＴＦＴ１１５のゲートがプリ走査線ＰＳＬ１０１に接続されている。
データ線ＤＴＬ１０１と第４のノードＮＤ１１４とに５３のスイッチとしてのＴＦＴ１１６のソース・ドレインが接続され、ＴＦＴ１１６のゲートがプリ走査線１０１に接続されている。
さらに、ＴＦＴ１１７のゲートが第３のノードＮＤ１１３に接続され、ドレインが第４のノードＮＤ１１４に接続され、ゲートとソース同士（第３のノードＮＤ１１３と第４のノードＮＤ１１４）が接続され、ソースが電源電位ＶＣＣに接続されている。
【００４０】
次に、上記構成の動作を、画素回路の動作を中心に、図３（Ａ）〜（Ｇ）、図４、および図５に関連付けて説明する。
図３（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図３（Ｂ）は画素配列の第２行目の走査線ＷＳＬ１０２に印加される走査信号ｗｓ〔２〕を、図３（Ｃ）は画素配列の第１行目のプリ走査線ＰＳＬ１０１に印加されるプリ走査信号ｐｓ〔１〕を、図３（Ｄ）は画素配列の第２行目のプリ走査線ＰＳＬ１０１に印加されるプリ走査信号ｐｓ〔２〕を、図３（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図３（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ１０２に印加される駆動信号ｄｓ〔２〕を、図３（Ｇ）はＴＦＴ１１１のゲート電位Ｖｇをそれぞれ示している。
また、図中、Ｔｐｒｅはプリチャージ期間を、Ｔｗｒｔは信号書き込み期間を示している。そして、１水平走査期間（１Ｈ）の間に、プリチャージ期間Ｔｐｒｅと信号書き込み期間Ｔｗｒｔが設定される。
なお、以下では、第１行目の画素回路の動作について説明する。
【００４１】
まず、プリチャージ期間Ｔｐｒｅにおいて、図３（Ａ），（Ｃ），（Ｅ）に示すように、走査線ＷＳＬ１０１への駆動信号ｗｓ〔１〕が高レベルの状態（ＴＦＴ１１４，ＴＦＴ１１３が非導通状態）、駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕が高レベルの状態（ＴＦＴ１１２が非導通状態）で、プリ走査線線ＰＳＬ１０１へのプリ走査信号ｐｓ〔１〕を低レベルとし、ＴＦＴ１１６とＴＦＴ１１５を導通状態とする。
【００４２】
このときの等価回路を図４に示す。このように、プリチャージ期間においては、画素回路１０１は、いわゆる単純なカレントミラー型回路となる。
このプリチャージ期間Ｔｐｒｅにおいて、データ線ＤＴＬ１０１に対して水平セレクタ１０３によりプリ信号電流が供給される。プリ信号電流値は、信号書き込み期間Ｔｗｒｔにデータ線ＤＴＬ１０１に供給される主信号電流値より大きな値に設定される。たとえば、信号書き込み期間ＴｗｒｔにＥＬ発光素子１１８に流す電流値に対して、カレントミラー回路の電流逓倍機能と同等倍（以下、カレントミラー倍という場合もある）の値の電流が供給される。
これにより、カレントミラー倍の電流値に対するＴＦＴ１１７のゲート電圧値を、ＴＦＴ１１５を通して画素容量素子としてのキャパシタＣ１１１に書き込むことができる。
これは、ＥＬ発光素子１１８に流すべき電流値に相当したドライブトランジスタとしてのＴＦＴ１１１のゲート電圧に対して、たかだかしきい値Ｖｔｈのばらつき分の電圧差しか生じていない。つまり、ＴＦＴ１１１のゲートは、必要なゲート電圧に対して、Ｖｔｈばらつきを除いてプリチャージされている。
【００４３】
次に、図３（Ｃ）に示すように、プリ走査線線ＰＳＬ１０１へのプリ走査信号ｐｓ〔１〕を高レベルとし、ＴＦＴ１１６とＴＦＴ１１５を非導通状態として、プリチャージ期間から信号書き込み期間Ｔｗｒｔに移行する。
信号書き込み期間Ｔｗｒｔにおいては、図３（Ａ）に示すように、走査線ＷＳＬ１０１への駆動信号ｗｓ〔１〕が低レベルとし、ＴＦＴ１１４，ＴＦＴ１１３を導通状態とする。
【００４４】
このときの等価回路を図５に示す。このように、信号書き込み期間においては、画素回路１０１は、通常の電流駆動型回路となる。
この信号書き込み期間Ｔｗｒｔにおいて、データ線ＤＴＬ１０１に対して水平セレクタ１０３により主信号電流が供給される。主信号電流値は、輝度情報に応じたＥＬ発光素子１１８に流す電流値に設定される。
ＴＦＴ１１４が導通したことに伴い、主信号電流がドライブトランジスタであるＴＦＴ１１１を流れる。
このとき、ＴＦＴ１１３が導通状態にあることから、ＴＦＴ１１１のゲートとドレインは接続されており、飽和領域にて駆動している。よって上記式１に示される式に基づいて、入力電流に相当するゲート電圧が書き込まれ、画素容量素子であるキャパシタＣ１１１に保持される。
【００４５】
その後、図３（Ａ），（Ｅ）に示すように、走査線ＷＳＬ１０１への駆動信号ｗｓ〔１〕が高レベルとし、ＴＦＴ１１４，ＴＦＴ１１３を非導通状態とした後、駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕が低レベルとして、ＴＦＴ１１２を導通状態とする。
これにより、入力信号電流の相当する電流がＴＦＴ１１１とＥＬ発光素子１１８に流れ、ＥＬ発光素子１１８は発光する。
【００４６】
ここで、１水平走査期間（１Ｈ）の間における、プリチャージ期間Ｔｐｒｅと信号書き込み期間Ｔｗｒｔの電流書き込みについて考察する。
本実施形態においては、上述した通り前もってカレントミラー駆動にてドライブトランジスタのゲート電圧をプリチャージしている。
そのため、信号書き込み期間Ｔｗｒｔにおいて主信号電流を書き込むときの電圧の変移量は、プリチャージ時のゲート電位から、画素電流に相当するゲート電位までとなる。
ここで上述したように、この電圧差ΔＶは最大でもしきい値Ｖｔｈのばらつきの範囲内におさまる。つまり、０．３Ｖ程度となる。従来の方式での電圧変化量と比較すると、非常に少ない書き込みですむことが分かる。
これにより、大画面パネルにおける書き込み不足によるばらつき（特に低電流の黒信号）を抑制することができ、しきい値Ｖｔｈや移動度μのばらつきのない高ユニフォーミティの画質を得ることが可能となる。
【００４７】
なお、上述したように、プリチャージ期間Ｔｐｒｅにおいて、データ線ＤＴＬ１０１に対して水平セレクタ１０３によりプリ信号電流値は、信号書き込み期間Ｔｗｒｔにデータ線ＤＴＬ１０１に供給される主信号電流値より大きな値に設定されるが、この場合、大画面パネルにおいて、カレントミラー駆動時の電流値を大きくし主信号電流の書き込み時間を稼ぐためにも、たとえば図６に示すように、同一のデータ線ＤＴＬ１０１に接続される同列の画素回路における第５のスイッチとしてのＴＦＴ１１６を導通させておくことが望ましい。
【００４８】
以上説明したように、本実施形態によれば、電流駆動方式の画素回路に、ＴＦＴ１１５〜１１７、ノードＮＤ１１３，ＮＤ１１４を有し、さらなるプリチャージ回路を設け、ＥＬ発光素子１１８を駆動するために、ＴＦＴ１１４，ＴＦＴ１１３を導通させてデータ線ＤＴＬ１０１に供給される主信号電流を画素容量素子Ｃ１１１に書き込む前に、ＴＦＴ１１５，ＴＦＴ１１６が導通されてカレントミラー駆動によりデータ線ＤＴＬ１０１に供給されるプリ信号電流を取り込んで画素容量素子Ｃ１１１に所定電圧を保持させるプリチャージ回路を設けたことから、低電流信号でもゲート電圧の変移量が少ないため、ドライブトランジスタのゲート電圧の書き込みは十分に行われ、書き込みばらつきを短時間に抑制することができる。これにより、データ線の配線容量の大きい（重い）大画面パネルにおいてもＴＦＴ１１１のしきい値Ｖｔｈや移動度μのばらつきを補正し、ユニフォーミティの画質を得ることができる。
【００４９】
なお、本実施形態では、画素回路としてｐチャネルのＴＦＴ１１１〜１１７を用いて構成した例を説明したが、たとえば図７に示すように、ｎチャネルＴＦＴ１２１〜１２７を用いて構成することも可能である。ただし、電源電位ＶＣＣと接地電位ＧＤＮへの接続形態が逆となる。
また、ｐチャネルＴＦＴとｎチャネルＴＦＴを混在させたＣＭＯＳ型に構成することも可能である。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、低電流信号でもゲート電圧の変移量が少ないため、駆動トランジスタのゲート電圧の書き込みは十分に行われ、書き込みばらつきを短時間に抑制することができる。
これにより、データ線の配線容量の大きい（重い）大画面パネルにおいても駆動トランジスタのしきい値Ｖｔｈや移動度μのばらつきを補正し、ユニフォーミティの画質を得ることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において本実施形態に係る画素回路の具体的な構成を示す回路図である。
【図３】本実施形態の動作を説明するためのタイミングチャートである。
【図４】図２の画素回路のプリチャージ期間の等価回路図である。
【図５】図２の画素回路の電流書き込み期間の等価回路図である。
【図６】プリチャージ期間の好適な駆動方法を説明するための図である。
【図７】本実施形態に係る画素回路をｎチャネルＴＦＴで構成した回路図である。
【図８】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図９】図８の画素回路の一構成例を示す回路図である。
【図１０】画素回路の他の構成例を示す回路図である。
【図１１】図１０の画素回路がデータ線に複数接続されている場合の動作を説明するための回路図である。
【図１２】図１１の画素回路の動作および課題を説明するための図である。
【符号の説明】
１００…表示装置、１０１，１０１Ａ…画素回路（ＰＸＬＣ）、１０２…画素アレイ部、１０３…水平セレクタ（ＨＳＥＬ）、１０４…ライトスキャナ（ＷＳＣＮ）、１０５…ドライブスキャナ（ＤＳＣＮ）、１０６…プリスキャナ（ＰＳＣＮ）、１１１，１２１…駆動トランジスタとしてのＴＦＴ、１１２，１２２…第１のスイッチとしてのＴＦＴ、１１３，１２３…第２のスイッチとしてのＴＦＴ、１１４，１２４…第３のスイッチとしてＴＦＴ、１１５，１２５…第４のスイッチとしてのＴＦＴ、ＴＦＴ１１５，１２６…第５のスイッチとしてのＴＦＴ、１１７，１２７…変換部を構成するＴＦＴ、１１８，１２８…ＥＬ発光素子、ＤＴＬ１０１〜ＤＴＬ１０ｎ…データ線、ＷＳＬ１０１〜ＷＳ１０ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ…駆動線、ＰＳＬ１０１〜ＰＳＬ１０ｍ…プリ走査線。
【発明の属する技術分野】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路、およびこの画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置、並びに画素回路の駆動方法に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
そのため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図８は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図８に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
【０００５】
図９は、図８の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図９の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図９の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１３を有する。また、図９において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）と呼ばれることがあり、図９その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図９ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図９の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位はＶｄａｔａを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶｄａｔａとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図９の画素回路２ａでは、一度Ｖｄａｔａの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＦＥＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
【数１】
Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）２ …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲート容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶｇｓはＴＦＴ１１のゲート・ソース間電圧を、ＶｔｈはＴＦＴ１１のしきい値Ｖｔｈをそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
しかしながら、ＴＦＴは一般的にＶｔｈや移動度μのばらつきが大きい。そのため、同じ入力電圧が異なるドライブトランジスタのゲートに印加されても、そのオン電流はばらついてしまい、その結果、画質のユニフォーミティが劣化してしまう。
【００１５】
この問題を改善するため多数の画素回路が提案されているが、代表例を図３に示す（たとえば特許文献３、または特許文献４参照）。
【００１６】
図１０の画素回路２ｂは、ｐチャネルＴＦＴ２１〜ＴＦＴ２４、キャパシタＣ２１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２５を有する。また、図１０において、ＤＴＬはデータ線を、ＷＳＬは走査線を、ＤＳＬは駆動線をそれぞれ示している。
【００１７】
この画素回路２ｂの動作について説明する。
この場合、データ線ＤＴＬに供給される入力信号ＳＩは電流信号である。
入力信号ＳＩの書込み時は、ＴＦＴ２２をオフした状態でＴＦＴ２４とＴＦＴ２３とをオンする。これにより、信号電流がドライブトランジスタであるＴＦＴ２１を流れる。
このとき、ＴＦＴ２１のゲートとドレインは接続されており、飽和領域にて駆動している。よって上記式１に示される式に基づいて、入力電流に相当するゲート電圧が書き込まれ、画素容量素子であるキャパシタＣ２１に保持される。
その後、ＴＦＴ２４をオフしＴＦＴ２２をオンすることで、入力信号電流に相当する電流がＴＦＴ２１とＥＬ発光素子２５に流れる。
【００１８】
【特許文献１】
ＵＳＰ５，６８４，３６５
【特許文献２】
特開平８−２３４６８３号公報
【特許文献３】
ＵＳＰ６，２２９，５０６
【特許文献４】
特表２００２−５１４３２０号公報のＦＩＧ．３
【００１９】
【発明が解決しようとする課題】
上述した図１０の画素回路では、画素毎のＶｔｈバラツキや移動度μの補正（キャンセル）をすることが可能である。
しかしながら、大画面パネルにおいて、この図１０の画素回路では以下に示すような不利益がある。
【００２０】
大画面パネルではそのパネルサイズが増大するために、データ線（信号線）ＤＴＬの配線容量Ｃｓｉｇが増加してしまう。この課題について、図１１および図１２に関連付けて説明する。
【００２１】
図１１は、データ線の配線容量が大きいときの回路図を示す図であり、図１２（Ａ）〜（Ｅ）は図１２の回路の要部の電位変化を示す図である。
図１２は、同一のデータ線ＤＴＬに、図１０の画素回路と同様の２つの画素回路２ｂ−１，２ｂ−２が接続した例である。
図１２（Ａ）は第１行目の画素回路２ｂ−１のＴＦＴ２４−１のゲートに接続された走査線ＷＳＬ１に印加される走査信号ｗｓ〔１〕を、図１２（Ｂ）は第１行目の画素回路２ｂ−２のＴＦＴ２４−２のゲートに接続された走査線ＷＳＬ２に印加される走査信号ｗｓ〔２〕を、図１２（Ｃ）は第１行目の画素回路２ｂ−１のキャパシタＣ２１−１の電位ＶＣ２１１を、図１２（Ｄ）は第２行目の画素回路２ｂ−２のキャパシタＣ２１−２の電位ＶＣ２１２を、図１２（Ｄ）はデータ線ＤＴＬの配線容量Ｃｓｉｇの電位ＶＣｓｉｇをそれぞれ示している。
【００２２】
たとえば、第２行目の画素回路２ｂ−２に黒信号を書き込むとする。まず、ＴＦ２４−２がオンする前には、配線容量Ｃｓｉｇには前段の画素回路２ｂ−１のＴＦＴ２１−１のゲート電位が保持されている。
次に、ＴＦＴ２４−２がオンする。このとき、画素容量としてのキャパシタＣ２１−２に対して配線容量Ｃｓｉｇは大きいので（たとえば、画素容量は５００ｆＦ、配線容量Ｃｓｉｇはは２００ｐＦ）、ＴＦＴ２４−２がオンすると、図１２（Ｃ），（Ｅ）に示すように、キャパシタＣ２１−２の電位ＶＣ２１２は配線容量Ｃｓｉｇの電位ＶＣｓｉｇと等しくなる。
つまり、キャパシタＣ２１−２には前段画素回路２ｂ−１のゲート電圧が書き込まれる。ここで、黒信号に相当する電位をたとえば１０Ｖであるとすると、キャパシタＣ２１−２は前段のゲート電位から、自段のゲート電位１０Ｖまで書き込まなくてはならない。
このとき、黒信号では電流値が０μＡに近く、この書き込みに時間がかかる。
特に、大画面パネルにてデータ線ＤＴＬの配線容量Ｃｓｉｇが大きい（重い）場合には、この書き込み時間はさらに必要とする。
しかしながら、一般的に各画素回路への入力信号の書き込み時間は、高々１水平走査期間（１Ｈ）である。よって、大画面パネルにて黒信号を書き込む時には１Ｈ期間内に書き込むことができなくなる。これにより、前段や自段のしきい値Ｖｔｆや移動度μのばらつきがゲート電圧に影響してしまい、ユニフォーミティの悪い画質となってしまう。特に上述のように、電流値の低い黒信号を書き込む時に、この減少は顕著に生じる。
【００２３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、データ線の配線容量の影響を抑止でき、画素内部の能動素子のしきい値のバラツキや移動度のバラツキの影響を受けることなく、ユニフォーミティの高い画質を得ることができる画素回路、表示装置、および画素回路の駆動方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、第１および第２のノードと、第１および第２の基準電位と、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第２のノードとの間に接続された第３のスイッチと、上記第２のノードに接続された画素容量素子と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、さらに、上記電気光学素子を駆動するために、上記第２のスイッチおよび第３のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む前に、上記データ線に供給されるプリ信号電流を取り込んで上記画素容量素子に所定電圧を保持させるプリチャージ回路を有する。
【００２５】
本発明の第２の観点は、マトリクス状に複数配列された画素回路と、輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、第１および第２の基準電位と、を有し、上記画素回路は、流れる電流によって輝度が変化する電気光学素子と、第１および第２のノードと、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第２のノードとの間に接続された第３のスイッチと、上記第２のノードに接続された画素容量素子と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、さらに、上記電気光学素子を駆動するために、上記第２のスイッチおよび第３のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む前に、上記データ線に供給されるプリ信号電流を取り込んで上記画素容量素子に所定電圧を保持させるプリチャージ回路を有する。
【００２６】
好適には、上記プリチャージ回路は、第３および第４のノードと、上記第２のノードと上記第３のノードとの間に接続された第４のスイッチと、上記データ線と上記第４のノードとの間に接続された第５のスイッチと、上記第４のノードに供給されたプリ信号電流を電圧レベルの信号として上記第３のノードに現出させる変換部と、を含む。
【００２７】
好適には、上記変換部は、ゲートが上記第３のノードに接続され、ドレインが上記第４のノードに接続され、かつドレインとゲート同士が接続され、ソースが所定電位に接続されたトランジスタを含む。
【００２８】
好適には、プリチャージ時に上記データ線に供給するプリ信号電流値を、上記主信号電流値より大きく設定する第１の回路を有する。
【００２９】
好適には、プリチャージ時に上記データ線に供給するプリ信号電流値を、上記主信号電流値より大きく設定する第１の回路と、上記データ線にプリ信号電流値が供給されるプリチャージ時には、同一のデータ線に接続されている複数の画素回路における第５のスイッチを導通させる第２の回路と、を有する。
【００３０】
本発明の第３の観点は、流れる電流によって輝度が変化する電気光学素子と、輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、第１および第２のノードと、第１および第２の基準電位と、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第２のノードとの間に接続された第３のスイッチと、上記第２のノードに接続された画素容量素子と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、上記データ線に供給されるプリ信号電流を取り込んで上記画素容量素子に所定電圧を保持させる第１のステップと、上記第２のスイッチおよび第３のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む第２のステップと、上記第１のスイッチを導通させて上記電気光学素子に所定電流を供給する第３のステップと、を有する。
【００３１】
本発明によれば、たとえばプリチャージ期間において、データ線に主信号電流値より大きな値に設定されたプリ信号電流が供給される。そして、プリチャージ回路によりデータ線に供給されるプリ信号電流が取り込まれて画素容量素子に所定電圧が保持される。
このとき駆動トランジスタのゲートは、必要なゲート電圧に対して、Ｖｔｈばらつきを除いてプリチャージされている。
次に、プリチャージ回路のプリチャージ動作を停止し、プリチャージ期間を終了させて電流書き込み期間に移行する。
電流書き込み期間において、第２のスイッチおよび第３のスイッチを導通させてデータ線に供給される主信号電流が画素容量素子に書き込まれる。
信号書き込み期間においては、画素回路は、通常の電流駆動型回路となる。
この信号書き込み期間において、データ線に対して主信号電流が供給される。
主信号電流値は、輝度情報に応じた電気光学素子に流す電流値に設定される。
第３のスイッチが導通したことに伴い、主信号電流が駆動トランジスタに流れる。
このとき、第２のスイッチが導通状態にあることから、駆動トランジスタのゲートとドレインは接続されており、飽和領域にて駆動している。よって上記式１に示される式に基づいて、入力電流に相当するゲート電圧が書き込まれ、画素容量素子に保持される。
その後、たとえば第２および第３のスイッチを非導通状態とした後、第１のスイッチを導通状態とする。
これにより、入力信号電流の相当する電流が駆動トランジスタと電気光学素子に流れ、電気光学素子は発光する。
本発明では、上述した通り前もって駆動トランジスタのゲート電圧をプリチャージしている。
そのため、信号書き込み期間において主信号電流を書き込むときの電圧の変移量は、プリチャージ時のゲート電位から、画素電流に相当するゲート電位までとなる。すなわち、従来の方式での電圧変化量と比較すると、非常に少ない書き込みですむことになる。
これにより、大画面パネルにおける書き込み不足によるばらつき（特に低電流の黒信号）を抑制することができ、しきい値Ｖｔｈや移動度μのばらつきのない高ユニフォーミティの画質を得ることが可能となる。
【００３２】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００３３】
図１は、本実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本実施形態に係る画素回路の具体的な構成を示す回路図である。
【００３４】
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、第１の回路としての水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、第２の回路としてのプリスキャンナ（ＰＳＣＮ）１０６、水平セレクタ１０３により選択され輝度情報に応じた主信号電流およびプリチャージ時にプリ信号電流が供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳ１０ｍ、ドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍ、およびプリスキャナ１０６により選択駆動されるプリ走査線ＰＳＬ１０１〜ＰＳＬ１０ｍを有する。
【００３５】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図２においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００３６】
本実施形態に係る画素回路１０１は、図２に示すように、ｐチャネルＴＦＴ１１１〜ＴＦＴ１１７、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１８、第１のノードＮＤ１１１、第２のノードＮＤ１１２、第３のノードＮＤ１１３、および第４のノードＮＤ１１４を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線、ＰＳＬ１０１はプリ走査線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ１１１が本発明に係るドライブ（駆動）トランジスタを構成し、ＴＦＴ１１２が第１のスイッチを構成し、ＴＦＴ１１３が第２のスイッチを構成し、ＴＦＴ１１４が第３のスイッチを構成し、ＴＦＴ１１５が第４のスイッチを構成し、ＴＦＴ１１６が第５のスイッチを構成し、キャパシタＣ１１１が本発明に係る画素容量素子を構成している。また、ＴＦＴ１１７が本発明に係る変換部を構成している。
そして、ＴＦＴ１１５〜１１７、第３のノードＮＤ１１３、および第４のノードＮＤ１１４により本発明に係るプリチャージ回路が構成されている。
【００３７】
また、プリチャージ時に、水平セレクタ１０３によるデータ線ＤＳＬに供給されるプリ信号電流値は、通常の書き込み用主信号電流値より大きい値に設定される。
また、電源電圧ＶＣＣの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００３８】
画素回路１０１において、電源電位ＶＣＣと接地電位ＧＮＤとの間にＴＦＴ１１１、第１のノードＮＤ１１１、ＴＦＴ１１２、および発光素子１１８が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ１１１のソースが電源電圧ＶＣＣの供給ラインに接続され、ドレインが第１のノードＮＤ１１１に接続されている。第１のスイッチとしてのＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ドレインが発光素子１１８のアノードに接続され、発光素子１１８のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１２のゲートが駆動線ＤＳＬ１０１に接続されている。
第１のノードＮＤ１１１と第２のノードＮＤ１１２とに、第２のスイッチとしてのＴＦＴ１１３ソース・ドレインが接続され、ＴＦＴ１１３のゲートが第１の制御線としての走査線ＷＳＬ１０１に接続されている。
キャパシタＣ１１１の第１電極が第２のノードＮＤ１１２に接続され、第２電極が電源電位ＶＣＣに接続されている。
データ線ＤＴＬ１０１と第２のノードＮＤ１１２とに第３のスイッチとしてのＴＦＴ１１４のソース・ドレインが接続され、ＴＦＴ１１４のゲートが走査線１０１に接続されている。
【００３９】
第２のノードＮＤ１１２と第３のノードＮＤ１１３とに、第４のスイッチとしてのＴＦＴ１１５のソース・ドレインが接続され、ＴＦＴ１１５のゲートがプリ走査線ＰＳＬ１０１に接続されている。
データ線ＤＴＬ１０１と第４のノードＮＤ１１４とに５３のスイッチとしてのＴＦＴ１１６のソース・ドレインが接続され、ＴＦＴ１１６のゲートがプリ走査線１０１に接続されている。
さらに、ＴＦＴ１１７のゲートが第３のノードＮＤ１１３に接続され、ドレインが第４のノードＮＤ１１４に接続され、ゲートとソース同士（第３のノードＮＤ１１３と第４のノードＮＤ１１４）が接続され、ソースが電源電位ＶＣＣに接続されている。
【００４０】
次に、上記構成の動作を、画素回路の動作を中心に、図３（Ａ）〜（Ｇ）、図４、および図５に関連付けて説明する。
図３（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図３（Ｂ）は画素配列の第２行目の走査線ＷＳＬ１０２に印加される走査信号ｗｓ〔２〕を、図３（Ｃ）は画素配列の第１行目のプリ走査線ＰＳＬ１０１に印加されるプリ走査信号ｐｓ〔１〕を、図３（Ｄ）は画素配列の第２行目のプリ走査線ＰＳＬ１０１に印加されるプリ走査信号ｐｓ〔２〕を、図３（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図３（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ１０２に印加される駆動信号ｄｓ〔２〕を、図３（Ｇ）はＴＦＴ１１１のゲート電位Ｖｇをそれぞれ示している。
また、図中、Ｔｐｒｅはプリチャージ期間を、Ｔｗｒｔは信号書き込み期間を示している。そして、１水平走査期間（１Ｈ）の間に、プリチャージ期間Ｔｐｒｅと信号書き込み期間Ｔｗｒｔが設定される。
なお、以下では、第１行目の画素回路の動作について説明する。
【００４１】
まず、プリチャージ期間Ｔｐｒｅにおいて、図３（Ａ），（Ｃ），（Ｅ）に示すように、走査線ＷＳＬ１０１への駆動信号ｗｓ〔１〕が高レベルの状態（ＴＦＴ１１４，ＴＦＴ１１３が非導通状態）、駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕が高レベルの状態（ＴＦＴ１１２が非導通状態）で、プリ走査線線ＰＳＬ１０１へのプリ走査信号ｐｓ〔１〕を低レベルとし、ＴＦＴ１１６とＴＦＴ１１５を導通状態とする。
【００４２】
このときの等価回路を図４に示す。このように、プリチャージ期間においては、画素回路１０１は、いわゆる単純なカレントミラー型回路となる。
このプリチャージ期間Ｔｐｒｅにおいて、データ線ＤＴＬ１０１に対して水平セレクタ１０３によりプリ信号電流が供給される。プリ信号電流値は、信号書き込み期間Ｔｗｒｔにデータ線ＤＴＬ１０１に供給される主信号電流値より大きな値に設定される。たとえば、信号書き込み期間ＴｗｒｔにＥＬ発光素子１１８に流す電流値に対して、カレントミラー回路の電流逓倍機能と同等倍（以下、カレントミラー倍という場合もある）の値の電流が供給される。
これにより、カレントミラー倍の電流値に対するＴＦＴ１１７のゲート電圧値を、ＴＦＴ１１５を通して画素容量素子としてのキャパシタＣ１１１に書き込むことができる。
これは、ＥＬ発光素子１１８に流すべき電流値に相当したドライブトランジスタとしてのＴＦＴ１１１のゲート電圧に対して、たかだかしきい値Ｖｔｈのばらつき分の電圧差しか生じていない。つまり、ＴＦＴ１１１のゲートは、必要なゲート電圧に対して、Ｖｔｈばらつきを除いてプリチャージされている。
【００４３】
次に、図３（Ｃ）に示すように、プリ走査線線ＰＳＬ１０１へのプリ走査信号ｐｓ〔１〕を高レベルとし、ＴＦＴ１１６とＴＦＴ１１５を非導通状態として、プリチャージ期間から信号書き込み期間Ｔｗｒｔに移行する。
信号書き込み期間Ｔｗｒｔにおいては、図３（Ａ）に示すように、走査線ＷＳＬ１０１への駆動信号ｗｓ〔１〕が低レベルとし、ＴＦＴ１１４，ＴＦＴ１１３を導通状態とする。
【００４４】
このときの等価回路を図５に示す。このように、信号書き込み期間においては、画素回路１０１は、通常の電流駆動型回路となる。
この信号書き込み期間Ｔｗｒｔにおいて、データ線ＤＴＬ１０１に対して水平セレクタ１０３により主信号電流が供給される。主信号電流値は、輝度情報に応じたＥＬ発光素子１１８に流す電流値に設定される。
ＴＦＴ１１４が導通したことに伴い、主信号電流がドライブトランジスタであるＴＦＴ１１１を流れる。
このとき、ＴＦＴ１１３が導通状態にあることから、ＴＦＴ１１１のゲートとドレインは接続されており、飽和領域にて駆動している。よって上記式１に示される式に基づいて、入力電流に相当するゲート電圧が書き込まれ、画素容量素子であるキャパシタＣ１１１に保持される。
【００４５】
その後、図３（Ａ），（Ｅ）に示すように、走査線ＷＳＬ１０１への駆動信号ｗｓ〔１〕が高レベルとし、ＴＦＴ１１４，ＴＦＴ１１３を非導通状態とした後、駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕が低レベルとして、ＴＦＴ１１２を導通状態とする。
これにより、入力信号電流の相当する電流がＴＦＴ１１１とＥＬ発光素子１１８に流れ、ＥＬ発光素子１１８は発光する。
【００４６】
ここで、１水平走査期間（１Ｈ）の間における、プリチャージ期間Ｔｐｒｅと信号書き込み期間Ｔｗｒｔの電流書き込みについて考察する。
本実施形態においては、上述した通り前もってカレントミラー駆動にてドライブトランジスタのゲート電圧をプリチャージしている。
そのため、信号書き込み期間Ｔｗｒｔにおいて主信号電流を書き込むときの電圧の変移量は、プリチャージ時のゲート電位から、画素電流に相当するゲート電位までとなる。
ここで上述したように、この電圧差ΔＶは最大でもしきい値Ｖｔｈのばらつきの範囲内におさまる。つまり、０．３Ｖ程度となる。従来の方式での電圧変化量と比較すると、非常に少ない書き込みですむことが分かる。
これにより、大画面パネルにおける書き込み不足によるばらつき（特に低電流の黒信号）を抑制することができ、しきい値Ｖｔｈや移動度μのばらつきのない高ユニフォーミティの画質を得ることが可能となる。
【００４７】
なお、上述したように、プリチャージ期間Ｔｐｒｅにおいて、データ線ＤＴＬ１０１に対して水平セレクタ１０３によりプリ信号電流値は、信号書き込み期間Ｔｗｒｔにデータ線ＤＴＬ１０１に供給される主信号電流値より大きな値に設定されるが、この場合、大画面パネルにおいて、カレントミラー駆動時の電流値を大きくし主信号電流の書き込み時間を稼ぐためにも、たとえば図６に示すように、同一のデータ線ＤＴＬ１０１に接続される同列の画素回路における第５のスイッチとしてのＴＦＴ１１６を導通させておくことが望ましい。
【００４８】
以上説明したように、本実施形態によれば、電流駆動方式の画素回路に、ＴＦＴ１１５〜１１７、ノードＮＤ１１３，ＮＤ１１４を有し、さらなるプリチャージ回路を設け、ＥＬ発光素子１１８を駆動するために、ＴＦＴ１１４，ＴＦＴ１１３を導通させてデータ線ＤＴＬ１０１に供給される主信号電流を画素容量素子Ｃ１１１に書き込む前に、ＴＦＴ１１５，ＴＦＴ１１６が導通されてカレントミラー駆動によりデータ線ＤＴＬ１０１に供給されるプリ信号電流を取り込んで画素容量素子Ｃ１１１に所定電圧を保持させるプリチャージ回路を設けたことから、低電流信号でもゲート電圧の変移量が少ないため、ドライブトランジスタのゲート電圧の書き込みは十分に行われ、書き込みばらつきを短時間に抑制することができる。これにより、データ線の配線容量の大きい（重い）大画面パネルにおいてもＴＦＴ１１１のしきい値Ｖｔｈや移動度μのばらつきを補正し、ユニフォーミティの画質を得ることができる。
【００４９】
なお、本実施形態では、画素回路としてｐチャネルのＴＦＴ１１１〜１１７を用いて構成した例を説明したが、たとえば図７に示すように、ｎチャネルＴＦＴ１２１〜１２７を用いて構成することも可能である。ただし、電源電位ＶＣＣと接地電位ＧＤＮへの接続形態が逆となる。
また、ｐチャネルＴＦＴとｎチャネルＴＦＴを混在させたＣＭＯＳ型に構成することも可能である。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、低電流信号でもゲート電圧の変移量が少ないため、駆動トランジスタのゲート電圧の書き込みは十分に行われ、書き込みばらつきを短時間に抑制することができる。
これにより、データ線の配線容量の大きい（重い）大画面パネルにおいても駆動トランジスタのしきい値Ｖｔｈや移動度μのばらつきを補正し、ユニフォーミティの画質を得ることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において本実施形態に係る画素回路の具体的な構成を示す回路図である。
【図３】本実施形態の動作を説明するためのタイミングチャートである。
【図４】図２の画素回路のプリチャージ期間の等価回路図である。
【図５】図２の画素回路の電流書き込み期間の等価回路図である。
【図６】プリチャージ期間の好適な駆動方法を説明するための図である。
【図７】本実施形態に係る画素回路をｎチャネルＴＦＴで構成した回路図である。
【図８】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図９】図８の画素回路の一構成例を示す回路図である。
【図１０】画素回路の他の構成例を示す回路図である。
【図１１】図１０の画素回路がデータ線に複数接続されている場合の動作を説明するための回路図である。
【図１２】図１１の画素回路の動作および課題を説明するための図である。
【符号の説明】
１００…表示装置、１０１，１０１Ａ…画素回路（ＰＸＬＣ）、１０２…画素アレイ部、１０３…水平セレクタ（ＨＳＥＬ）、１０４…ライトスキャナ（ＷＳＣＮ）、１０５…ドライブスキャナ（ＤＳＣＮ）、１０６…プリスキャナ（ＰＳＣＮ）、１１１，１２１…駆動トランジスタとしてのＴＦＴ、１１２，１２２…第１のスイッチとしてのＴＦＴ、１１３，１２３…第２のスイッチとしてのＴＦＴ、１１４，１２４…第３のスイッチとしてＴＦＴ、１１５，１２５…第４のスイッチとしてのＴＦＴ、ＴＦＴ１１５，１２６…第５のスイッチとしてのＴＦＴ、１１７，１２７…変換部を構成するＴＦＴ、１１８，１２８…ＥＬ発光素子、ＤＴＬ１０１〜ＤＴＬ１０ｎ…データ線、ＷＳＬ１０１〜ＷＳ１０ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ…駆動線、ＰＳＬ１０１〜ＰＳＬ１０ｍ…プリ走査線。
Claims (10)
- 流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、
第１および第２のノードと、
第１および第２の基準電位と、
第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに接続された第１のスイッチと、
上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、
上記データ線と上記第２のノードとの間に接続された第３のスイッチと、
上記第２のノードに接続された画素容量素子と、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、さらに、
上記電気光学素子を駆動するために、上記第２のスイッチおよび第３のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む前に、上記データ線に供給されるプリ信号電流を取り込んで上記画素容量素子に所定電圧を保持させるプリチャージ回路を有する画素回路。 - 上記プリチャージ回路は、
第３および第４のノードと、
上記第２のノードと上記第３のノードとの間に接続された第４のスイッチと、
上記データ線と上記第４のノードとの間に接続された第５のスイッチと、
上記第４のノードに供給されたプリ信号電流を電圧レベルの信号として上記第３のノードに現出させる変換部と、を含む請求項１記載の画素回路。 - 上記変換部は、ゲートが上記第３のノードに接続され、ドレインが上記第４のノードに接続され、かつドレインとゲート同士が接続され、ソースが所定電位に接続されたトランジスタを含む請求項２記載の画素回路。
- 上記データ線に供給されるプリ信号電流値は、上記主信号電流値より大きく設定されている請求項３記載の画素回路。
- マトリクス状に複数配列された画素回路と、
輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、
第１および第２の基準電位と、を有し、
上記画素回路は、
流れる電流によって輝度が変化する電気光学素子と、
第１および第２のノードと、
第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに接続された第１のスイッチと、
上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、
上記データ線と上記第２のノードとの間に接続された第３のスイッチと、
上記第２のノードに接続された画素容量素子と、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、さらに、
上記電気光学素子を駆動するために、上記第２のスイッチおよび第３のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む前に、上記データ線に供給されるプリ信号電流を取り込んで上記画素容量素子に所定電圧を保持させるプリチャージ回路を有する表示装置。 - 上記プリチャージ回路は、
第３および第４のノードと、
上記第２のノードと上記第３のノードとの間に接続された第４のスイッチと、
上記データ線と上記第４のノードとの間に接続された第５のスイッチと、
上記第４のノードに供給されたプリ信号電流を電圧レベルの信号として上記第３のノードに現出させる変換部と、を含む請求項５記載の表示装置。 - 上記変換部は、ゲートが上記第３のノードに接続され、ドレインが上記第４のノードに接続され、かつドレインとゲート同士が接続され、ソースが所定電位に接続されたトランジスタを含む請求項６記載の表示装置。
- プリチャージ時に上記データ線に供給するプリ信号電流値を、上記主信号電流値より大きく設定する第１の回路を有する請求項７記載の表示装置。
- プリチャージ時に上記データ線に供給するプリ信号電流値を、上記主信号電流値より大きく設定する第１の回路と、
上記データ線にプリ信号電流値が供給されるプリチャージ時には、同一のデータ線に接続されている複数の画素回路における第５のスイッチを導通させる第２の回路と、を有する請求項７記載の表示装置。 - 流れる電流によって輝度が変化する電気光学素子と、
輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、
第１および第２のノードと、
第１および第２の基準電位と、
第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに接続された第１のスイッチと、
上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、
上記データ線と上記第２のノードとの間に接続された第３のスイッチと、
上記第２のノードに接続された画素容量素子と、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、
上記データ線に供給されるプリ信号電流を取り込んで上記画素容量素子に所定電圧を保持させる第１のステップと、
上記第２のスイッチおよび第３のスイッチを導通させて上記データ線に供給される主信号電流を上記画素容量素子に書き込む第２のステップと、
上記第１のスイッチを導通させて上記電気光学素子に所定電流を供給する第３のステップと、を有する画素回路の駆動方法。
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