JP2005010224A - 表示装置 - Google Patents
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Abstract
【課題】他の回路のサンプリング期間も、出力段の電流値ばらつきのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能な表示装置を提供する。
【解決手段】サンプルホールド回路１０３１−１〜１０３１−ｎを列方向の第１列側および最終列側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、このとき第１の供給線ＩＬＳ１０１を供給される第１の信号電流Ｉ１を第１列側のサンプルホール回路１０３１−１のＴＦＴ１２３（−１〜−ｎ）を通して点順次にサンプルホールドさせ、第２の供給線ＩＳＬ１０２を供給される第２の信号電流Ｉ２を、最終列側のサンプルホール回路１０３１−ｎからＴＦＴ１２４（−ｎ〜−１）を通して点順次にサンプルホールドさせる水平セレクタ１０３を設ける。
【選択図】 図２
【解決手段】サンプルホールド回路１０３１−１〜１０３１−ｎを列方向の第１列側および最終列側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、このとき第１の供給線ＩＬＳ１０１を供給される第１の信号電流Ｉ１を第１列側のサンプルホール回路１０３１−１のＴＦＴ１２３（−１〜−ｎ）を通して点順次にサンプルホールドさせ、第２の供給線ＩＳＬ１０２を供給される第２の信号電流Ｉ２を、最終列側のサンプルホール回路１０３１−ｎからＴＦＴ１２４（−ｎ〜−１）を通して点順次にサンプルホールドさせる水平セレクタ１０３を設ける。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
このため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図１２は、電流駆動方式を採用した有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１２に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、ドライブスキャナ（ＤＳＣＮ）５、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、ライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍ、およびドライブスキャナ５により選択駆動される駆動線ＤＳＬ１〜ＤＳＬｍ、を有する。
【０００５】
図１３は、図１２の画素回路２ａの一構成例を示す回路図である。
【０００６】
図１３の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１〜ＴＦＴ１４、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１５を有する。また、図１３において、ＤＴＬは入力信号が電流として伝播されるデータ線を示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）と呼ばれることがあり、図１３その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図１３ではＴＦＴ１１のソースが電源電位ＶＣＣ（電源電圧ＶＣＣの供給ライン）に接続され、発光素子１５のカソード（陰極）は接地電位ＧＮＤに接続されている。図１３の画素回路２ａの動作は以下の通りである。
【０００７】
入力信号（電流信号）ＳＩの書き込み時には、ＴＦＴ１２を非導通に保持した状態で、ＴＦＴ１３，ＴＦＴ１４を導通状態に保持する。
これにより、駆動（ドライブ）トランジスタであるＴＦＴ１１に信号電流に応じた電流が流れる。
このとき、ＴＦＴ１１のゲートとドレインは導通状態にあるＴＦＴ１３により電気的に接続されており、ＴＦＴ１１は飽和領域にて駆動している。
よって、下記式１に基づいて入力電流に相当するゲート電圧が書き込まれ、画素容量であるキャパシタＣ１１に保持される。
その後、ＴＦＴ１４を非導通状態に保持して、ＴＦＴ１２を導通状態に保持する。
これにより、入力信号電流に応じた電流がＴＦＴ１２と発光素子１５に流れ、発光素子１５はその電流値に応じた輝度で発光する。
上記のように、ＴＦＴ１４を導通させてデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
【０００８】
この画素回路２ａでは、ドライブトランジスタ１１のしきい値Ｖｔｈや移動度μのバラツキが補正される。
【０００９】
【数１】
Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）２ …（１）
【００１０】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲート容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶｇｓはＴＦＴ１１のゲート・ソース間電圧を、ＶｔｈはＴＦＴ１１のしきい値Ｖｔｈをそれぞれ示している。
【００１１】
この方式では、映像信号が電流値Ｉｉｎとしてパネルの水平セレクタ３に入力される。入力された電流信号は、水平セレクタ３にてサンプルホールドされ、全段がサンプルホールドされた後に、同時に画素が接続されたデータ線ＤＴＬに電流値が出力される。
【００１２】
図１４は、水平セレクタ３の要部の構成を示す回路図である。
水平セレクタ３は、図１４に示すように、画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１，ＤＴＬ２、〜、ＤＴＬｎに対応して設けられた、電流サンプルホールド回路３１−１，３１−２、〜、３１−ｎと、ｎチャネルＴＦＴからなる水平スイッチ（ＨＳＷ）３２−１，３２−２、〜、３２−ｎを有している。
【００１３】
電流サンプルホールド回路３１−１は、図１４に示すように、ＴＦＴ３３−１，ＴＦＴ３４−１、ＴＦＴ３５−１、キャパシタＣ３１−１、およびノードＮＤ３１−１，ＮＤ３２−１を有している。
同様に、電流サンプルホールド回路３１−１は、図１４に示すように、ＴＦＴ３３−２，ＴＦＴ３４−２、ＴＦＴ３５−２、キャパシタＣ３１−２、およびノードＮＤ３１−２，ＮＤ３２−２を有している。
そして、図示しないが、電流サンプルホールド回路３１−ｎは、ＴＦＴ３３−ｎ，ＴＦＴ３４−ｎ、ＴＦＴ３５−ｎ、キャパシタＣ３１−ｎ、およびノードＮＤ３１−ｎ，ＮＤ３２−ｎを有している。
【００１４】
この水平セレクタ３のサンプルホールド動作を、図１５（Ａ）〜（Ｍ）に関連付けて説明する。
なお、図１５（Ａ）のＳＨＳＷは水平スイッチの切換信号を示している。また、図１５（Ｈ）は第１列目のＴＦＴ３３−１のドレイン電位Ｖｄ３３１を、図１５（Ｉ）は第２列目のＴＦＴ３３−２のドレイン電位Ｖｄ３３２を、図１５（Ｊ）は第ｎ列目のＴＦＴ３３−ｎのドレイン電位Ｖｄ３３ｎを、図１５（Ｋ）は第１列目のキャパシタＣ１１−１の電位ＶＣ１１１を、図１５（Ｌ）は第２列目のキャパシタＣ１１−２の電位ＶＣ１１２を、図１５（Ｍ）は第ｎ列目のキャパシタＣ１１−ｎの電位ＶＣ１１ｎを、それぞれ示している。
【００１５】
図１５（Ａ）に示すように、切換信号ＳＨＳＷを低レベルとして全水平スイッチＨＳＷをオフさせた状態で、図１５（Ｂ），（Ｃ）に示すように、第１列目の電流サンプルホールド回路３１−１のＴＦＴ３４−１，３５−１が接続されたサンプルホールド線ＳＨＬ３１−１，３２−１を高レベルとして、ＴＦＴ３４−１，３５−１を導通状態とする（オンさせる）。
このとき、入力信号電流Ｉｉｎが電流サンプルホールド回路３１−１内に流れる。このとき、ＴＦＴ３３−１は、ＴＦＴ３４−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図１５（Ｋ）に示すように、キャパシタＣ３１−１に保持される。
所定のゲート電圧がキャパシタＣ３１−１に書き込まれた後に、サンプルホールド線ＳＨＬ３１−１を低レベルとしてＴＦＴ３４−１を非導通状態とし、その後にサンプルホールド線ＳＨＬ３２−１を低レベルとしてＴＦＴ３５−１を非導通状態とする。
【００１６】
次に、同様に、図１５（Ｄ），（Ｅ）に示すように、第２列目の電流サンプルホールド回路３１−２のＴＦＴ３４−２，３５−２が接続されたサンプルホールド線ＳＨＬ３１−２，３２−２を高レベルとして、ＴＦＴ３４−２，３５−２を導通状態とする（オンさせる）。
このとき、入力信号電流Ｉｉｎが電流サンプルホールド回路３１−２内に流れる。このとき、ＴＦＴ３３−２は、ＴＦＴ３４−２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図１５（Ｌ）に示すように、キャパシタＣ３１−２に保持される。
所定のゲート電圧がキャパシタＣ３１−２に書き込まれた後に、サンプルホールド線ＳＨＬ３１−２を低レベルとしてＴＦＴ３４−２を非導通状態とし、その後にサンプルホールド線ＳＨＬ３２−２を低レベルとしてＴＦＴ３５−２を非導通状態とする。
以下、隣接サンプルホールド回路が順次動作してゆき、全ての回路に映像信号Ｉｉｎが点順次にサンプルホールドされる。
その後、図１５（Ａ）に示すように、水平スイッチＨＳＷが全段同時にオンされ、ＴＦＴ３３−１〜ＴＦＴ３３−ｎが定電流源として機能し、図１６に示すように、サンプルホールドされた電流値が各データ線ＤＴＬ１〜ＤＴＬｎに出力される。
【００１７】
【発明が解決しようとする課題】
しかしながら、上述した水平セレクタ３においては、定電流源として機能するＴＦＴ３３（−１〜−ｎ）のドレイン電位、特に、サンプルホールド動作が先に行われるＴＦＴ３３のドレイン電位が降下し、一定に保持することができないという不利益がある。
この課題についてさらに詳細に説明する。
【００１８】
ここで、第１列目の電流サンプルホールド回路３１−１のサンプルホールド時の各ノードの電位を調べる。
電流サンプルホールド回路３１−１では、図１７（Ａ）に示すように、ＴＦＴ３５−１が非導通状態に保持されて入力電流Ｉｉｎがサンプルホールドされる。この期間中、ＴＦＴ３３−１はオンし続けているためにに、ＴＦＴ３３−１のドレイン電位（ＮＤ３１−１の電位）は供給源がなくなり、接地電位ＧＮＤレベルまで下降してしまう。
このときＴＦＴ３４−１に注目する。ＴＦＴ３４−１はオフしており、キャパシタＣ３１−１には電流Ｉｉｎに相当するゲート電位が保持されている。
【００１９】
しかしながら、ノードＮＤ３１−１の電位が接地電位ＧＮＤレベルまで落ちることで、ＴＦＴ３４−１には、図１７（Ｂ）に示すように、ドレイン・ソース間電圧Ｖｄｓが印加されてしまい、ＴＦＴ３４−１にはリーク電流が流れる。このリーク電流がキャパシタＣ３１−１から流れ出すことで、ＴＦＴ３３−１のゲート電圧は減少してしまう。これにより、ＴＦＴ３３−１のゲート・ソース間電圧Ｖｇｓはサンプルホールド時よりも減少してしまい、その後水平スイッチＨＳＷがオンして飽和領域になったとしても、電流Ｉｉｎより小さい電流値しか流れなくなってしまう。このリーク量はリーク時間に比例する。
【００２０】
サンプルホールド回路は前述したように点順次にて動作するので、スキャン開始部とスキャン終了部とでは、各容量にゲート電位が保持されている時間が異なる。すなわち、図１５（Ｋ）〜（Ｌ）に示すように、スキャン開始部では終了部に比べて保持時間が長くなる。
そのため、スキャン開始部ではリーク時間も長くなり、ゲート電圧降下量がスキャン終了部に比べて大きくなる。つまり、画面全体に単色のラスター表示をしたとしても、図１８に示すように、スキャン終了部に向かって輝度がグラデーションしてしまう。
特に、有機ＥＬ等を駆動するＴＦＴではリーク電流が高いために、この問題は顕著に現れる。
【００２１】
この問題点は有機ＥＬに関わらず、電流のサンプルを行う場面ではどんな時も問題となる。
たとえば、電流を点順次にてサンプリングし、一括で出力する場合には同様の理由でサンプリング開始部と終了部とで出力の電流値が異なってしまう。
【００２２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、他の回路のサンプリング期間も、出力トランジスタのゲート電位のリークによる変化を抑えることが可能で、出力段の電流値バラツキのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能な表示装置を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、本発明の観点は、映像信号が信号電流として供給される表示装置であって、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給されるデータ線と、上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路を有し、各サンプルホールド回路を列方向の両側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、上記複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタとを有する。
【００２４】
好適には、水平セレクタは第１の信号電流の供給線と、第２の信号電流の第２の供給線とを有し、上記各サンプルホールド回路は、ソースが所定電位に接続された電界効果トランジスタと、上記電界効果トランジスタのドレインとゲートとの間に接続された第１のスイッチと、上記電界効果トランジスタのドレインと上記第１の信号電流の第１の供給線との間に接続された第２のスイッチと、上記電界効果トランジスタのドレインと上記第２の信号電流の第２の供給線との間に接続された第３のスイッチと、上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、を有する。
【００２５】
好適には、水平セレクタは第１の信号電流の供給線と、第２の信号電流の第２の供給線とを有し、上記各サンプルホールド回路は、ソースが所定電位に接続された第１の電界効果トランジスタと、ソースが上記第１の電界効果トランジスタのドレインに接続された第２の電界効果トランジスタと、上記第２の電界効果トランジスタのドレインとゲートとの間に接続された第１のスイッチと、上記第２の電界効果トランジスタのドレインと上記第１の信号電流の第１の供給線との間に接続された第２のスイッチと、上記第２の電界効果トランジスタのドレインと上記第２の信号電流の第２の供給線との間に接続された第３のスイッチと、上記第１の電界効果トランジスタのドレインとゲートとの間に接続された第４のスイッチと、上記第１の電界効果トランジスタのゲートと所定電位との間に接続された第１のキャパシタと、上記第２の電界効果トランジスタのゲートと所定電位との間に接続された第２のキャパシタと、を有する。
【００２６】
好適には、上記水平セレクタは、各サンプルホールド回路を列方向の両側である第１列側および最終列側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせる場合、上記第１の供給線を供給される第１の信号電流を、第１列側のサンプルホール回路から上記第２のスイッチを通して点順次にサンプルホールドさせ、上記第２の供給線を供給される第２の信号電流を、最終列側のサンプルホール回路から上記第３のスイッチを通して点順次にサンプルホールドさせる。
【００２７】
本発明によれば、たとえば第１列目のサンプルホールド回路の第１および第２のスイッチを導通状態とし（オンさせ）、最終列目のサンプルホールド回路の第１および第３のスイッチを導通状態とする（オンさせる）。
このとき、第１の供給線を供給される第１の入力信号電流が第１列目のサンプルホールド回路内に流れ、第２の供給線を供給される第２の入力信号電流が最終列目のサンプルホールド回路内に流れる。
このとき、第１列目および最終列目のサンプルホールド回路の電界効果トランジスタは、第１のスイッチを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、キャパシタに保持される。
第１列目および最終列目のサンプルホールド回路においては、所定のゲート電圧がキャパシタに書き込まれた後に、たとえば第１のスイッチを非導通状態とし、その後に第１列目のサンプルホールド回路では第２のスイッチを非導通状態とし、最終列目のサンプルホールド回路では第３のスイッチを非導通状態とする。
次に、同様に、第２列目のサンプルホールド回路の第１および第２のスイッチを導通状態とし（オンさせ）、最終列目の一列前のサンプルホールド回路の第１および第３のスイッチを導通状態とする（オンさせる）。
このとき、第１の供給線を供給される第１の入力信号電流が第２列目のサンプルホールド回路内に流れ、第２の供給線を供給される第２の入力信号電流が最終列目の一列前のサンプルホールド回路内に流れる。
このとき、第２列目および最終列目の一列前のサンプルホールド回路の電界効果トランジスタは、第１のスイッチを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、キャパシタに保持される。
第２列目および最終列目の一列前のサンプルホールド回路においては、所定のゲート電圧がキャパシタに書き込まれた後に、たとえば第１のスイッチを非導通状態とし、その後に第２列目のサンプルホールド回路では第２のスイッチを非導通状態とし、最終列目の一列前のサンプルホールド回路では第３のスイッチを非導通状態とする。
【００２８】
以下、隣接サンプルホールド回路を第３列目および最終列目の二列前から順次動作してゆき、全ての回路に映像信号が点順次にサンプルホールドされる。
以上より、サンプルホールド回路のホールド時間を短縮することができ、これにより、キャパシタにホールドされている電圧（電荷）の減少を抑制することができる。
その後、全サンプルホールド回路の電界効果トランジスタが定電流源として機能し、サンプルホールドされた電流値が各データ線に並列的に出力される。
このように、ホールド時間を短縮することで、ホールド時間差による出力電流値のばらつきを抑制することができ、均一な定電流源を形成できる。
これにより、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能となる。
【００２９】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００３０】
第１実施形態
図１は、本第１の実施形態に係る電流駆動方式を採用した有機ＥＬ表示装置の構成例を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本実施形態に係る画素回路および水平セレクタの具体的構成を示す回路図である。
【００３１】
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が電流信号として順次に供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍを有する。
【００３２】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２×３のマトリクス状に配列した例を示している。
また、図２においては図面の簡単化のために、水平セレクタ１０３は、第１列と第２列目の電流サンプルホールド回路と水平スイッチＨＳＷのみを記載しているが第ｎ列目まで同様の構成を有する電流サンプルホールド回路が各ＤＴＬ１０１〜ＤＴＬ１０ｎに対応して配置される。
また、図２においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００３３】
本第１の実施形態に係る画素回路１０１は、図２に示すように、ｐチャネルＴＦＴ１１１，ＴＦＴ１１２、ｎチャネルＴＦＴ１１３，ＴＦＴ１１４、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１５、第１のノードＮＤ１１１、および第２のノードＮＤ１１２を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線、ＳＨＬはサンプルホールド線をそれぞれ示している。
【００３４】
画素回路１０１において、電源電位ＶＣＣと接地電位ＧＮＤとの間にＴＦＴ１１１、および発光素子１１５が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ１１１のソースが電源電圧ＶＣＣの供給ラインに接続され、ドレインが発光素子１１５のアノードに接続され、発光素子１１５のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１１１のゲートが第１のノードＮＤ１１１に接続されている。
第１のノードＮＤ１１１と第２のノードＮＤ１１２とに、ＴＦＴ１１３のソース・ドレインが接続され、ＴＦＴ１１３のゲートが駆動線ＤＳＬ１０１に接続されている。
キャパシタＣ１１１の第１電極が第１のノードＮＤ１１１に接続され、第２電極が電源電位ＶＣＣに接続されている。
データ線ＤＴＬ１０１と第３のノードＮＤ１１３とにＴＦＴ１１４のソース・ドレインが接続され、ＴＦＴ１１４のゲートが走査線ＷＳＬ１０１に接続されている。
ＴＦＴ１１２のゲートが第２のノードＮＤ１１２に接続され、ドレインが第３のノードＮＤ１１３に接続され、ゲートとソース同士（第２のノードＮＤ１１２と第３のノードＮＤ１１３）が接続され、ソースが電源電位ＶＣＣに接続されていいる。
【００３５】
水平セレクタ１０３は、図２に示すように、画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１０１，ＤＴＬ０１２、〜、ＤＴＬ１０ｎに対応して設けられた、電流サンプルホールド回路１０３１−１，１０３１−２、〜、１０３１−ｎと、ｎチャネルＴＦＴからなる水平スイッチ（ＨＳＷ）１０３２−１，１０３２−２、〜、１０３２−ｎ−１、１０３２−ｎを有している。
【００３６】
第１列目の電流サンプルホールド回路１０３１−１は、図２に示すように、ｎチャネルＴＦＴ１２１−１〜ＴＦＴ１２４−１、キャパシタＣ１２１−１、およびノードＮＤ１２１−１，ＮＤ１２２−１を有している。
【００３７】
第２列目の電流サンプルホールド回路１０３１−２は、図２に示すように、ｎチャネルＴＦＴ１２１−２〜ＴＦＴ１２４−２、キャパシタＣ１２１−２、およびノードＮＤ１２１−２，ＮＤ１２２−２を有している。
同様に、第（ｎ−１）列目の電流サンプルホールド回路１０３１−ｎ−１ は、図２に示すように、ｎチャネルＴＦＴ１２１−ｎ−１ 〜ＴＦＴ１２４−ｎ−１ 、キャパシタＣ１２１−ｎ−１ 、およびノードＮＤ１２１−ｎ−１ ，ＮＤ１２２−ｎ−１ を有している。
そして、第ｎ列目の電流サンプルホールド回路１０３１−ｎは、図２に示すように、ｎチャネルＴＦＴ１２１−ｎ〜ＴＦＴ１２４−ｎ、キャパシタＣ１２１−ｎ、およびノードＮＤ１２１−ｎ，ＮＤ１２２−ｎを有している。
【００３８】
ＴＦＴ１２１（−１〜−ｎ）が本発明に係る電界効果トランジスタを構成し、ＴＦＴ１２２（−１〜−ｎ）が第１のスイッチを構成し、ＴＦＴ１２３（−１〜−ｎ）が第２のスイッチを構成し、ＴＦＴ１２４（−１〜−ｎ）が第３のスイッチを構成する。
【００３９】
電流サンプルホールド回路１０３１−１において、ＴＦＴ１２１−１のソースが接地電位ＧＮＤに接続され、ドレインがノードＮＤ１２１−１に接続され、ゲートがノードＮＤ１２２−１に接続されている。ノードＮＤ１２１−１とノードＮＤ１２２−１とにＴＦＴ１２２−１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１２２−１のゲートがサンプルホールド線ＳＨＬ１２１−１に接続されている。
キャパシタＣ１２１−１の第１電極がノードＮＤ１２２−１に接続され、第２電極が接地電位ＧＮＤに接続されている。
ノードＮＤ１２１−１と第１の映像入力信号電流Ｉ１の第１の供給線ＩＳＬ１０１とにＴＦＴ１２３−１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１２３−１のゲートがサンプルホールド線ＳＨＬ１２２−１に接続されている。
ノードＮＤ１２１−１と第２の映像入力信号電流Ｉ２の第２の供給線ＩＳＬ１０２とにＴＦＴ１２４−１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１２４−１のゲートがサンプルホールド線ＳＨＬ１２３−１に接続されている。
また、ノードＮＤ１２１が水平スイッチ１０３２−１に接続されている。
【００４０】
なお、他の電流サンプルホールド回路１０３１−２〜１０３１−ｎの接続形態は、上述した電流サンプルホールド回路１０３１−１と同様に行われることから、ここではその詳細は省略する。
【００４１】
次に、上記構成の動作を、水平セレクタの動作を中心に、図３（Ａ）〜（Ｏ）および図４〜図８に関連付けて説明する。
【００４２】
なお、図３（Ａ）のＳＨＳＷは水平スイッチの切換信号を示している。また、図３（Ｈ）は第１列目のＴＦＴ１２１−１のドレイン電位Ｖｄ１２１１を、図３（Ｉ）は第２列目のＴＦＴ１２１−２のドレイン電位Ｖｄ１２１２を、図３（Ｊ）は第ｎ−１列目のＴＦＴ１２１−ｎ−１ のドレイン電位Ｖｄ１２１ｎ−１ を、図３（Ｋ）は第ｎ列目のＴＦＴ１２１−ｎのドレイン電位Ｖｄ１２１ｎを、図３（Ｌ）は第１列目のキャパシタＣ１２１−１の電位ＶＣ１２１１を、図３（Ｍ）は第２列目のキャパシタＣ１２１−２の電位ＶＣ１２１２を、図３（Ｎ）は第ｎ−１列目のキャパシタＣ１２１−ｎ−１ の電位ＶＣ１２１ｎ−１ を、図３（Ｏ）は第ｎ列目のキャパシタＣ１１−ｎの電位ＶＣ１２１ｎをそれぞれ示している。
【００４３】
図３（Ａ）に示すように、切換信号ＳＨＳＷを低レベルとして全水平スイッチＨＳＷをオフさせた状態で、図３（Ｂ），（Ｃ）および図４に示すように、第１列目の電流サンプルホールド回路１０３１−１のＴＦＴ１２２−１，１２３−１が接続されたサンプルホールド線ＳＨＬ１２１−１，１２２−１を高レベルとして、ＴＦＴ１２２−１，１２３−１を導通状態とする（オンさせる）。
これと並行して、第ｎ列目の電流サンプルホールド回路１０３１−ｎのＴＦＴ１２２−ｎ，１２４−ｎが接続されたサンプルホールド線ＳＨＬ１２１−ｎ，１２３−ｎを高レベルとして、ＴＦＴ１２２−ｎ，１２４−ｎを導通状態とする（オンさせる）。
このとき、第１の映像入力信号電流Ｉ１が第１の供給線ＩＳＬ１０１、ＴＦＴ１２３−１を通して第１列目の電流サンプルホールド回路１０３１−１内に流れ、第２の映像入力信号電流Ｉ２が第２の供給線ＩＳＬ１０２、ＴＦＴ１２４−ｎを通して第ｎ列目の電流サンプルホールド回路１０３１−ｎ内に流れる。
このとき、第１列目の電流サンプルホールド回路１０３１−１のＴＦＴ１２１−１は、ＴＦＴ１２２−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｌ）に示すように、キャパシタＣ１２１−１に保持される。
同様に、第ｎ列目の電流サンプルホールド回路１０３１−ｎのＴＦＴ１２１−ｎは、ＴＦＴ１２２−ｎを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｏ）に示すように、キャパシタＣ１２１−ｎに保持される。
所定のゲート電圧がキャパシタＣ１２１−１，Ｃ１２１−ｎに書き込まれた後に、図３（Ｂ），（Ｃ）および図５に示すように、サンプルホールド線ＳＨＬ１２１−１，１２１−ｎを低レベルとしてＴＦＴ１２２−１，ＴＦＴ１２２−ｎを非導通状態とし、その後にサンプルホールド線ＳＨＬ１２２−１，ＳＨＬ１２３−ｎを低レベルとしてＴＦＴ１２３−１，１２４−ｎを非導通状態とする。
【００４４】
次に、同様に、図３（Ｄ），（Ｅ）および図６に示すように、第２列目の電流サンプルホールド回路１０３１−２のＴＦＴ１２２−２，１２３−２が接続されたサンプルホールド線ＳＨＬ１２１−２，１２２−２を高レベルとして、ＴＦＴ１２２−２，１２３−２を導通状態とする（オンさせる）。
これと並行して、第ｎ−１列目の電流サンプルホールド回路１０３１−ｎ−１ のＴＦＴ１２２−ｎ−１ ，１２４−ｎ−１ が接続されたサンプルホールド線ＳＨＬ１２１−ｎ−１ ，１２３−ｎ−１ を高レベルとして、ＴＦＴ１２２−ｎ−１ ，１２４−ｎ−１を導通状態とする（オンさせる）。
このとき、第１の映像入力信号電流Ｉ１が第１の供給線ＩＳＬ１０１、ＴＦＴ１２３−２を通して第２列目の電流サンプルホールド回路１０３１−２内に流れ、第２の映像入力信号電流Ｉ２が第２の供給線ＩＳＬ１０２、ＴＦＴ１２４−ｎ−１ を通して第ｎ−１列目の電流サンプルホールド回路１０３１−ｎ−１ 内に流れる。
このとき、第２列目の電流サンプルホールド回路１０３１−２のＴＦＴ１２１−２は、ＴＦＴ１２２−２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｍ）に示すように、キャパシタＣ１２１−２に保持される。
同様に、第ｎ−１列目の電流サンプルホールド回路１０３１−ｎ−１ のＴＦＴ１２１−ｎ−１ は、ＴＦＴ１２２−ｎ−１ を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｎ）に示すように、キャパシタＣ１２１−ｎ−１ に保持される。
所定のゲート電圧がキャパシタＣ１２１−２，Ｃ１２１−ｎ−１ に書き込まれた後に、図３（Ｄ），（Ｅ）に示すように、サンプルホールド線ＳＨＬ１２１−２，１２１−ｎ−１ を低レベルとしてＴＦＴ１２２−２，ＴＦＴ１２２−ｎ−１ を非導通状態とし、その後にサンプルホールド線ＳＨＬ１２２−２，ＳＨＬ１２３−ｎ−１ を低レベルとしてＴＦＴ１２３−２，１２４−ｎ−１ を非導通状態とする。
【００４５】
以下、逆方向にそれぞれ隣接サンプルホールド回路が順次動作してゆく。
【００４６】
図３（Ｆ）および図７に示すように、第２列目の電流サンプルホールド回路１０３１−２のＴＦＴ１２２−２，１２３−２が接続されたサンプルホールド線ＳＨＬ１２１−２，１２３−２を高レベルとして、ＴＦＴ１２２−２，１２４−２を導通状態とする（オンさせる）。
これと並行して、第ｎ−１列目の電流サンプルホールド回路１０３１−ｎ−１ のＴＦＴ１２２−ｎ−１ ，１２３−ｎ−１ が接続されたサンプルホールド線ＳＨＬ１２１−ｎ−１ ，１２２−ｎ−１ を高レベルとして、ＴＦＴ１２２−ｎ−１ ，１２３−ｎ−１を導通状態とする（オンさせる）。
このとき、第２の映像入力信号電流Ｉ２が第２の供給線ＩＳＬ１０２、ＴＦＴ１２４−２を通して第２列目の電流サンプルホールド回路１０３１−２内に流れ、第１の映像入力信号電流Ｉ１が第１の供給線ＩＳＬ１０１、ＴＦＴ１２３−ｎ−１ を通して第ｎ−１列目の電流サンプルホールド回路１０３１−ｎ−１ 内に流れる。
このとき、第２列目の電流サンプルホールド回路１０３１−２のＴＦＴ１２１−２は、ＴＦＴ１２２−２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｍ）に示すように、キャパシタＣ１２１−２に再び保持される。
同様に、第ｎ−１列目の電流サンプルホールド回路１０３１−ｎ−１ のＴＦＴ１２１−ｎ−１ は、ＴＦＴ１２２−ｎ−１ を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｎ）に示すように、キャパシタＣ１２１−ｎ−１ に保持される。
所定のゲート電圧がキャパシタＣ１２１−２，Ｃ１２１−ｎ−１ に書き込まれた後に、図３（Ｆ）に示すように、サンプルホールド線ＳＨＬ１２１−２，１２１−ｎ−１ を低レベルとしてＴＦＴ１２２−２，ＴＦＴ１２２−ｎ−１ を非導通状態とし、その後にサンプルホールド線ＳＨＬ１２３−２，ＳＨＬ１２２−ｎ−１ を低レベルとしてＴＦＴ１２４−２，１２３−ｎ−１ を非導通状態とする。
【００４７】
図３（Ｇ）に示すように、第１列目の電流サンプルホールド回路１０３１−１のＴＦＴ１２２−１，１２３−１が接続されたサンプルホールド線ＳＨＬ１２１−１，１２３−１を高レベルとして、ＴＦＴ１２２−１，１２４−１を導通状態とする（オンさせる）。
これと並行して、第ｎ列目の電流サンプルホールド回路１０３１−ｎのＴＦＴ１２２−ｎ，１２３−ｎが接続されたサンプルホールド線ＳＨＬ１２１−ｎ，１２２−ｎを高レベルとして、ＴＦＴ１２２−ｎ，１２３−ｎを導通状態とする（オンさせる）。
このとき、第２の映像入力信号電流Ｉ２が第２の供給線ＩＳＬ１０２、ＴＦＴ１２４−１を通して第１列目の電流サンプルホールド回路１０３１−１内に流れ、第１の映像入力信号電流Ｉ１が第１の供給線ＩＳＬ１０１、ＴＦＴ１２３−ｎを通して第ｎ列目の電流サンプルホールド回路１０３１−ｎ内に流れる。
このとき、第１列目の電流サンプルホールド回路１０３１−１のＴＦＴ１２１−１は、ＴＦＴ１２２−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｍ）に示すように、キャパシタＣ１２１−１に再び保持される。
同様に、第ｎ列目の電流サンプルホールド回路１０３１−ｎのＴＦＴ１２１−ｎは、ＴＦＴ１２２−ｎを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｎ）に示すように、キャパシタＣ１２１−ｎ−１ に再び保持される。
所定のゲート電圧がキャパシタＣ１２１−１，Ｃ１２１−ｎに書き込まれた後に、図３（Ｇ）に示すように、サンプルホールド線ＳＨＬ１２１−１，１２１−ｎを低レベルとしてＴＦＴ１２２−１，ＴＦＴ１２２−ｎを非導通状態とし、その後にサンプルホールド線ＳＨＬ１２３−１，ＳＨＬ１２２−ｎを低レベルとしてＴＦＴ１２４−１，１２３−ｎを非導通状態とする。
【００４８】
以上のようにして全ての回路に映像信号Ｉｉｎが点順次にサンプルホールドされる。
【００４９】
ここで、図４〜図８の第２の列目の電流サンプルホールド回路１０３１−２におけるノードＮＤ１２１−２（Ａ点）の電位について考察する。
第１の供給線ＩＳＬ１０１からの第１の映像入力信号電流Ｉ１をサンプリングしている時は、Ａ点の電位はＶｇｓ２にあるが、ＴＦＴ１２３−２がオフした時点で電流の供給が絶たれてしまうので接地レベルに降下する。このため、ＴＦＴ１２２−２のソースドレイン間には電位差が生じてしまい、リーク電流がキャパシタＣ１２１−２から流れ出してしまう。これによって、キャパシタＣ１２１−２に保持されている電圧は時間とともに減少してゆく。
一定時間経過後、ＴＦＴ１２４−２，ＴＦＴ１２２−２をオンして今度は第２の供給線ＩＳＬ１０２からの第２の映像入力信号電流Ｉ２をサンプリングする。この時もＴＦＴ１２２−２を介してＴＦＴ１２１−２のゲートとドレインは接続されているので、ＴＦＴ１２１−２は飽和領域で動作し、ゲート電圧は式１で表されるＶｇｓ２となる。そしてその値が再びキャパシタＣ１２１−２に充電される。キャパシタＣ１２１−２への充電が終了した後、ＴＦＴ１２４−２をオフしてキャパシタＣ１２１−２の電位をホールドする。このとき、ＴＦＴ１２１−２には電流が供給されないのでドレイン電圧は接地レベルに再び降下してＴＦＴ１２２−２のソースドレイン間に電位差が生じ、キャパシタＣ１２１−２からリーク電流が流れ出す。
しかしながら、本実施形態の回路では、キャパシタＣ１２１−２に保持されている電圧が減少するのはＩ２が第１列目の電流サンプルホールド回路１０３１−１のキャパシタＣ１２１−１に充電している時間のみである。
図３（Ｍ）に示すように、リーク電流によって減少する電圧はリーク電流の量とリークしている時間によって決定されるので、本回路を用いることで容量のリーク量を低減することができ、サンプリング後のホールド時間を短縮することで容量に保持されている電圧の減少を防ぐことができる。
【００５０】
その後、図８に示すように、水平スイッチＨＳＷが全段同時にオンされ、ＴＦＴ１２１−１〜ＴＦＴ１２１−ｎが定電流源として機能し、サンプルホールドされた電流値が各データ線ＤＴＬ１０１〜ＤＴＬ１０ｎに出力される。
これにより、図１２に示すように、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能となる。
ホールド時間を短縮することで、ホールド時間差による出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。
上記のバラツキ抑制の効果は、リーク電流の大きなＴＦＴにおいて顕著である。そのため、ＴＦＴを用いた電流駆動の有機ＥＬディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
【００５１】
また、画素回路１０１において、入力信号（電流信号）ＳＩの書き込み時には、駆動線ＤＳＬ１０１を高レベルとしてＴＦＴ１１３を導通状態とし、走査線ＷＳＬ１０１を高レベルとしてＴＦＴ１１４を導通状態に保持する。
これにより、ドライブトランジスタであるＴＦＴ１１１に信号電流に応じた電流が流れる。
このとき、ＴＦＴ１１１のゲートとドレインは導通状態にあるＴＦＴ１１３により電気的に接続されており、ＴＦＴ１１１は飽和領域にて駆動している。
よって、上記式１に基づいて入力電流に相当するゲート電圧が書き込まれ、画素容量であるキャパシタＣ１１１に保持される。
その後、ＴＦＴ１１４を非導通状態に保持して、ＴＦＴ１３を導通状態に保持する。
これにより、入力信号電流に応じた電流が発光素子１１５に流れ、発光素子１１５はその電流値に応じた輝度で発光する。
【００５２】
本第１の実施形態によれば、各サンプルホールド回路１０３１−１〜１０３１−ｎを列方向の両側である第１列側および最終列側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、このとき第１の供給線ＩＬＳ１０１を供給される第１の信号電流Ｉ１を、第１列側のサンプルホールド回路１０３１−１から第２のスイッチとしてのＴＦＴ１２３（−１〜−ｎ）を通して点順次にサンプルホールドさせ、第２の供給線ＩＳＬ１０２を供給される第２の信号電流Ｉ２を、最終列側のサンプルホールド回路１０３１−ｎから第３のスイッチとしてのＴＦＴ１２４（−ｎ〜−１）を通して点順次にサンプルホールドさせる水平セレクタ１０３を設けたので、サンプリング後のホールド時間を短縮することで容量に保持されている電圧の減少を抑制することが可能となる。
このように、ホールド時間を短縮することで、ホールド時間差による出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。
上記のバラツキ抑制の効果は、リーク電流の大きなＴＦＴにおいて顕著である。そのため、ＴＦＴを用いた電流駆動の有機ＥＬディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
すなわち、出力段の電流値バラツキのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することができる。
【００５３】
第２実施形態
図１０は、本発明に係る電流駆動方式を採用した有機ＥＬ表示装置の第２の実施形態を説明するための図である。
【００５４】
本第２の実施形態が上述した第１の実施形態と異なる点は、各電流サンプルホールド回路１０３１Ａ（−１〜−ｎ）において、ＴＦＴ１２１，１２２とキャパシタＣ１２１からなる定電流源回路に、さらにｎチャネルＴＦＴ１２６，１２７、およびキャパシタＣ１２２による定電流源回路を、ノードＮＤ１２１と接地電位ＧＮＤ間にカスコード接続（２段直列接続）したことにある。
【００５５】
ここでは、電流サンプルホールド回路１０３１Ａ−１を例に図１０に関連付けてて説明する。他の電流サンプルホールド回路１０３１Ａ−２〜１０３１Ａ−は電流サンプルホールド回路１０３１Ａ−１と同様の構成であることからここでの説明は省略する。
【００５６】
電流サンプルホールド回路１０３１Ａ−１においては、第２の電界効果トランジスタとしてのＴＦＴ１２１−１のソースが接地電位ＧＮＤの代わりにノードＮＤ１２３−１に接続され、第１の電界効果トランジスタとしてのＴＦＴ１２５−１のドレインがノードＮＤ１２３−１に接続され、ＴＦＴ１２５−１のソースが接地電位ＧＮＤに接続されている。ＴＦＴ１２５−１のゲートがノードＮＤ１２４−１に接続されている。
そして、ノードＮＤ１２３−１とノードＮＤ１２４−１とに第４のスイッチとしてのＴＦＴ１２６−１のソース・ドレインがそれぞれ接続され、ＴＦＴ１２６−１のゲートがサンプルホールド線ＳＨＬ１２４−１に接続されている。
第２のキャパシタＣ１２２−１の第１電極がノードＮＤ１２４−１に接続され、第２電極が接地電位ＧＮＤに接続されている。
【００５７】
図１１は、図１０の電流サンプルホールド回路の要部のタイミングチャートである。
図１１（Ａ）のＳＨＳＷは水平スイッチの切換信号を示している。また、図１１（Ｆ）はＴＦＴ１２５−１のドレイン電位Ｖｄ１２５１を、図１１（Ｇ）はＴＦＴ１２１−１のドレイン電位Ｖｄ１２１１を、図１１（Ｈ）はキャパシタＣ１２２−１の電位ＶＣ１２２１を、図１１（Ｉ）はキャパシタＣ１２１−１の電位ＶＣ１２１１をそれぞれ示している。
【００５８】
図１０の電流サンプルホールド回路１０３１Ａ−１においては、図１１（Ｂ）〜（Ｄ）に示すように、サンプルホールド線ＳＨＬ１２２−１，ＳＨＬ１２４−１，ＳＨＬ１２１−１を高レベルとしてＴＦＴ１２３−１，１２６−１，１２１−１を導通状態とする。
ＴＦＴ１２３−１が導通状態となったことに伴い、第１の映像入力信号電流Ｉ１が電流サンプルホールド回路１０３１Ａ−１内に流れる。
このとき、ＴＦＴ１２１−１は、ＴＦＴ１２２−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１２１−１に保持される。
同様に、ＴＦＴ１２１−１を介してノードＮＤ１２３−１に電流が供給され、このとき、ＴＦＴ１２５−１は、ＴＦＴ１２６−１を介して飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１２２−１に保持される。
このように、所定のゲート電圧がキャパシタＣ１２１−１、およびＣ１２２−１に書き込まれた後に、サンプルホールド線ＳＨＬ１２４−１を低レベルとしてＴＦＴ１２６−１を非導通状態とし、次に、サンプルホールド線ＳＨＬ１２１−１を低レベルとしてＴＦＴ１２２−１を非導通状態とした後に、サンプルホールド線ＳＨＬ１２２−１を低レベルとしてＴＦＴ１２３−１を非導通状態とする。
【００５９】
ここで、ＴＦＴ１２１−１のソース電位はＴＦＴ１２５−１のドレイン電位（Ａ）と同電位である。よって、カスコード接続を行っている場合はＴＦＴ１２５−１のドレイン電圧は、電流Ｉｉｎを書き込んだときの値、つまりＴＦＴ１２５−１のゲート電圧と殆ど等しい値を有する。
これにより、ＴＦＴ１２６−１のソース・ドレイン電圧はほぼ０Ｖとなり、リーク電流によるＴＦＴ１２５−１のゲート電圧の降下を大幅に抑えることができる。
【００６０】
以上より、有機ＥＬ等でのシェーディングや、電流の点順次サンプルホールド回路において、本実施形態のように、トランジスタの動作点サイズ設計を行うことなく、ばらつきのない電流出力が得られる。
【００６１】
上述した実施形態においては、画素回路１０１に構成は、図２の回路に限定されるものではなく、種々の態様が可能であることは言うまでもなく、たとえば図１３の回路を採用することも勿論可能である。
また、上述した実施形態においては、水平セレクタ１０３の電流サンプルホールド回路１０３１−１〜１０３１−ｎのスイッチとして機能するＴＦＴ１２２（−１〜−ｎ）〜１２４（−１〜−ｎ），１２６（−１〜−ｎ）は、ｐチャネルＴＦＴであってもよい。
【００６２】
【発明の効果】
以上説明したように、本発明によれば、サンプリング後のホールド時間を短縮することで容量に保持されている電圧の減少を抑制することが可能となる。
このように、ホールド時間を短縮することで、ホールド時間差による出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。
さらに、サンプルホールド回路にカスコード接続を用いることで、このばらつき量を殆ど完全に抑制することができる。
上記のバラツキ抑制の効果は、リーク電流の大きなＴＦＴにおいて顕著である。そのため、ＴＦＴを用いた電流駆動の有機ＥＬディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
【図面の簡単な説明】
【図１】本第１の実施形態に係る電流駆動方式を採用した有機ＥＬ表示装置の構成例を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において本第２の実施形態に係る画素回路および水平セレクタの具体的構成を示す回路図である。
【図３】本第１の実施形態に係る動作を説明するためのタイミングチャートである。
【図４】本第１の実施形態に係る動作を説明するための図である。
【図５】本第１の実施形態に係る動作を説明するための図である。
【図６】本第１の実施形態に係る動作を説明するための図である。
【図７】本第１の実施形態に係る動作を説明するための図である。
【図８】本第１の実施形態に係る動作を説明するための図である。
【図９】本第１の実施形態の利点を説明するための図である。
【図１０】本発明に係る電流駆動方式を採用した有機ＥＬ表示装置の第２の実施形態を説明するための図である。
【図１１】本第２の実施形態の動作を説明するためのタイミングチャートである。
【図１２】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図１３】図１２の画素回路の一構成例を示す回路図である。
【図１４】図１２の水平セレクタの要部の具体的な構成を示す回路図である。
【図１５】図１４の回路の動作を説明するためのタイミングチャートである。
【図１６】図１４の回路の動作を説明するための図である。
【図１７】図１４の回路の課題を説明するための図である。
【図１８】図１４の回路の課題を説明するための図である。
【符号の説明】
１００…表示装置、１０１…画素回路（ＰＸＬＣ）、１０２…画素アレイ部、１０３，１０３Ａ…水平セレクタ（ＨＳＥＬ）、１０３１−１〜１０３１−ｎ…電流サンプルホールド回路、１０４…ライトスキャナ（ＷＳＣＮ）、１０５…ドライブスキャナ（ＤＳＣＮ）、１１１〜１１４…ＴＦＴ、１１５…発光素子、１２１（−１〜ｎ）〜１２７（−１〜ｎ）…ＴＦＴ、ＤＴＬ１０１〜ＤＴＬ１０ｎ…データ線、ＷＳＬ１０１〜ＷＳ１０ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ…駆動線、ＡＬＺ１０１〜ＡＬＺ１０ｍ…オートゼロ線、ＩＳＬ１０１…第１の供給線、ＩＳＬ１０２…第２の供給線、Ｉ１…第１の映像入力信号電流、Ｉ２…第２の映像入力信号電流、ＳＨＬ１２１（−１〜ｎ）〜１２４（−１〜ｎ）…サンプルホールド線。
【発明の属する技術分野】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
このため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図１２は、電流駆動方式を採用した有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１２に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、ドライブスキャナ（ＤＳＣＮ）５、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、ライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍ、およびドライブスキャナ５により選択駆動される駆動線ＤＳＬ１〜ＤＳＬｍ、を有する。
【０００５】
図１３は、図１２の画素回路２ａの一構成例を示す回路図である。
【０００６】
図１３の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１〜ＴＦＴ１４、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１５を有する。また、図１３において、ＤＴＬは入力信号が電流として伝播されるデータ線を示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）と呼ばれることがあり、図１３その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図１３ではＴＦＴ１１のソースが電源電位ＶＣＣ（電源電圧ＶＣＣの供給ライン）に接続され、発光素子１５のカソード（陰極）は接地電位ＧＮＤに接続されている。図１３の画素回路２ａの動作は以下の通りである。
【０００７】
入力信号（電流信号）ＳＩの書き込み時には、ＴＦＴ１２を非導通に保持した状態で、ＴＦＴ１３，ＴＦＴ１４を導通状態に保持する。
これにより、駆動（ドライブ）トランジスタであるＴＦＴ１１に信号電流に応じた電流が流れる。
このとき、ＴＦＴ１１のゲートとドレインは導通状態にあるＴＦＴ１３により電気的に接続されており、ＴＦＴ１１は飽和領域にて駆動している。
よって、下記式１に基づいて入力電流に相当するゲート電圧が書き込まれ、画素容量であるキャパシタＣ１１に保持される。
その後、ＴＦＴ１４を非導通状態に保持して、ＴＦＴ１２を導通状態に保持する。
これにより、入力信号電流に応じた電流がＴＦＴ１２と発光素子１５に流れ、発光素子１５はその電流値に応じた輝度で発光する。
上記のように、ＴＦＴ１４を導通させてデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
【０００８】
この画素回路２ａでは、ドライブトランジスタ１１のしきい値Ｖｔｈや移動度μのバラツキが補正される。
【０００９】
【数１】
Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）２ …（１）
【００１０】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲート容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶｇｓはＴＦＴ１１のゲート・ソース間電圧を、ＶｔｈはＴＦＴ１１のしきい値Ｖｔｈをそれぞれ示している。
【００１１】
この方式では、映像信号が電流値Ｉｉｎとしてパネルの水平セレクタ３に入力される。入力された電流信号は、水平セレクタ３にてサンプルホールドされ、全段がサンプルホールドされた後に、同時に画素が接続されたデータ線ＤＴＬに電流値が出力される。
【００１２】
図１４は、水平セレクタ３の要部の構成を示す回路図である。
水平セレクタ３は、図１４に示すように、画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１，ＤＴＬ２、〜、ＤＴＬｎに対応して設けられた、電流サンプルホールド回路３１−１，３１−２、〜、３１−ｎと、ｎチャネルＴＦＴからなる水平スイッチ（ＨＳＷ）３２−１，３２−２、〜、３２−ｎを有している。
【００１３】
電流サンプルホールド回路３１−１は、図１４に示すように、ＴＦＴ３３−１，ＴＦＴ３４−１、ＴＦＴ３５−１、キャパシタＣ３１−１、およびノードＮＤ３１−１，ＮＤ３２−１を有している。
同様に、電流サンプルホールド回路３１−１は、図１４に示すように、ＴＦＴ３３−２，ＴＦＴ３４−２、ＴＦＴ３５−２、キャパシタＣ３１−２、およびノードＮＤ３１−２，ＮＤ３２−２を有している。
そして、図示しないが、電流サンプルホールド回路３１−ｎは、ＴＦＴ３３−ｎ，ＴＦＴ３４−ｎ、ＴＦＴ３５−ｎ、キャパシタＣ３１−ｎ、およびノードＮＤ３１−ｎ，ＮＤ３２−ｎを有している。
【００１４】
この水平セレクタ３のサンプルホールド動作を、図１５（Ａ）〜（Ｍ）に関連付けて説明する。
なお、図１５（Ａ）のＳＨＳＷは水平スイッチの切換信号を示している。また、図１５（Ｈ）は第１列目のＴＦＴ３３−１のドレイン電位Ｖｄ３３１を、図１５（Ｉ）は第２列目のＴＦＴ３３−２のドレイン電位Ｖｄ３３２を、図１５（Ｊ）は第ｎ列目のＴＦＴ３３−ｎのドレイン電位Ｖｄ３３ｎを、図１５（Ｋ）は第１列目のキャパシタＣ１１−１の電位ＶＣ１１１を、図１５（Ｌ）は第２列目のキャパシタＣ１１−２の電位ＶＣ１１２を、図１５（Ｍ）は第ｎ列目のキャパシタＣ１１−ｎの電位ＶＣ１１ｎを、それぞれ示している。
【００１５】
図１５（Ａ）に示すように、切換信号ＳＨＳＷを低レベルとして全水平スイッチＨＳＷをオフさせた状態で、図１５（Ｂ），（Ｃ）に示すように、第１列目の電流サンプルホールド回路３１−１のＴＦＴ３４−１，３５−１が接続されたサンプルホールド線ＳＨＬ３１−１，３２−１を高レベルとして、ＴＦＴ３４−１，３５−１を導通状態とする（オンさせる）。
このとき、入力信号電流Ｉｉｎが電流サンプルホールド回路３１−１内に流れる。このとき、ＴＦＴ３３−１は、ＴＦＴ３４−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図１５（Ｋ）に示すように、キャパシタＣ３１−１に保持される。
所定のゲート電圧がキャパシタＣ３１−１に書き込まれた後に、サンプルホールド線ＳＨＬ３１−１を低レベルとしてＴＦＴ３４−１を非導通状態とし、その後にサンプルホールド線ＳＨＬ３２−１を低レベルとしてＴＦＴ３５−１を非導通状態とする。
【００１６】
次に、同様に、図１５（Ｄ），（Ｅ）に示すように、第２列目の電流サンプルホールド回路３１−２のＴＦＴ３４−２，３５−２が接続されたサンプルホールド線ＳＨＬ３１−２，３２−２を高レベルとして、ＴＦＴ３４−２，３５−２を導通状態とする（オンさせる）。
このとき、入力信号電流Ｉｉｎが電流サンプルホールド回路３１−２内に流れる。このとき、ＴＦＴ３３−２は、ＴＦＴ３４−２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図１５（Ｌ）に示すように、キャパシタＣ３１−２に保持される。
所定のゲート電圧がキャパシタＣ３１−２に書き込まれた後に、サンプルホールド線ＳＨＬ３１−２を低レベルとしてＴＦＴ３４−２を非導通状態とし、その後にサンプルホールド線ＳＨＬ３２−２を低レベルとしてＴＦＴ３５−２を非導通状態とする。
以下、隣接サンプルホールド回路が順次動作してゆき、全ての回路に映像信号Ｉｉｎが点順次にサンプルホールドされる。
その後、図１５（Ａ）に示すように、水平スイッチＨＳＷが全段同時にオンされ、ＴＦＴ３３−１〜ＴＦＴ３３−ｎが定電流源として機能し、図１６に示すように、サンプルホールドされた電流値が各データ線ＤＴＬ１〜ＤＴＬｎに出力される。
【００１７】
【発明が解決しようとする課題】
しかしながら、上述した水平セレクタ３においては、定電流源として機能するＴＦＴ３３（−１〜−ｎ）のドレイン電位、特に、サンプルホールド動作が先に行われるＴＦＴ３３のドレイン電位が降下し、一定に保持することができないという不利益がある。
この課題についてさらに詳細に説明する。
【００１８】
ここで、第１列目の電流サンプルホールド回路３１−１のサンプルホールド時の各ノードの電位を調べる。
電流サンプルホールド回路３１−１では、図１７（Ａ）に示すように、ＴＦＴ３５−１が非導通状態に保持されて入力電流Ｉｉｎがサンプルホールドされる。この期間中、ＴＦＴ３３−１はオンし続けているためにに、ＴＦＴ３３−１のドレイン電位（ＮＤ３１−１の電位）は供給源がなくなり、接地電位ＧＮＤレベルまで下降してしまう。
このときＴＦＴ３４−１に注目する。ＴＦＴ３４−１はオフしており、キャパシタＣ３１−１には電流Ｉｉｎに相当するゲート電位が保持されている。
【００１９】
しかしながら、ノードＮＤ３１−１の電位が接地電位ＧＮＤレベルまで落ちることで、ＴＦＴ３４−１には、図１７（Ｂ）に示すように、ドレイン・ソース間電圧Ｖｄｓが印加されてしまい、ＴＦＴ３４−１にはリーク電流が流れる。このリーク電流がキャパシタＣ３１−１から流れ出すことで、ＴＦＴ３３−１のゲート電圧は減少してしまう。これにより、ＴＦＴ３３−１のゲート・ソース間電圧Ｖｇｓはサンプルホールド時よりも減少してしまい、その後水平スイッチＨＳＷがオンして飽和領域になったとしても、電流Ｉｉｎより小さい電流値しか流れなくなってしまう。このリーク量はリーク時間に比例する。
【００２０】
サンプルホールド回路は前述したように点順次にて動作するので、スキャン開始部とスキャン終了部とでは、各容量にゲート電位が保持されている時間が異なる。すなわち、図１５（Ｋ）〜（Ｌ）に示すように、スキャン開始部では終了部に比べて保持時間が長くなる。
そのため、スキャン開始部ではリーク時間も長くなり、ゲート電圧降下量がスキャン終了部に比べて大きくなる。つまり、画面全体に単色のラスター表示をしたとしても、図１８に示すように、スキャン終了部に向かって輝度がグラデーションしてしまう。
特に、有機ＥＬ等を駆動するＴＦＴではリーク電流が高いために、この問題は顕著に現れる。
【００２１】
この問題点は有機ＥＬに関わらず、電流のサンプルを行う場面ではどんな時も問題となる。
たとえば、電流を点順次にてサンプリングし、一括で出力する場合には同様の理由でサンプリング開始部と終了部とで出力の電流値が異なってしまう。
【００２２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、他の回路のサンプリング期間も、出力トランジスタのゲート電位のリークによる変化を抑えることが可能で、出力段の電流値バラツキのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能な表示装置を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、本発明の観点は、映像信号が信号電流として供給される表示装置であって、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給されるデータ線と、上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路を有し、各サンプルホールド回路を列方向の両側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、上記複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタとを有する。
【００２４】
好適には、水平セレクタは第１の信号電流の供給線と、第２の信号電流の第２の供給線とを有し、上記各サンプルホールド回路は、ソースが所定電位に接続された電界効果トランジスタと、上記電界効果トランジスタのドレインとゲートとの間に接続された第１のスイッチと、上記電界効果トランジスタのドレインと上記第１の信号電流の第１の供給線との間に接続された第２のスイッチと、上記電界効果トランジスタのドレインと上記第２の信号電流の第２の供給線との間に接続された第３のスイッチと、上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、を有する。
【００２５】
好適には、水平セレクタは第１の信号電流の供給線と、第２の信号電流の第２の供給線とを有し、上記各サンプルホールド回路は、ソースが所定電位に接続された第１の電界効果トランジスタと、ソースが上記第１の電界効果トランジスタのドレインに接続された第２の電界効果トランジスタと、上記第２の電界効果トランジスタのドレインとゲートとの間に接続された第１のスイッチと、上記第２の電界効果トランジスタのドレインと上記第１の信号電流の第１の供給線との間に接続された第２のスイッチと、上記第２の電界効果トランジスタのドレインと上記第２の信号電流の第２の供給線との間に接続された第３のスイッチと、上記第１の電界効果トランジスタのドレインとゲートとの間に接続された第４のスイッチと、上記第１の電界効果トランジスタのゲートと所定電位との間に接続された第１のキャパシタと、上記第２の電界効果トランジスタのゲートと所定電位との間に接続された第２のキャパシタと、を有する。
【００２６】
好適には、上記水平セレクタは、各サンプルホールド回路を列方向の両側である第１列側および最終列側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせる場合、上記第１の供給線を供給される第１の信号電流を、第１列側のサンプルホール回路から上記第２のスイッチを通して点順次にサンプルホールドさせ、上記第２の供給線を供給される第２の信号電流を、最終列側のサンプルホール回路から上記第３のスイッチを通して点順次にサンプルホールドさせる。
【００２７】
本発明によれば、たとえば第１列目のサンプルホールド回路の第１および第２のスイッチを導通状態とし（オンさせ）、最終列目のサンプルホールド回路の第１および第３のスイッチを導通状態とする（オンさせる）。
このとき、第１の供給線を供給される第１の入力信号電流が第１列目のサンプルホールド回路内に流れ、第２の供給線を供給される第２の入力信号電流が最終列目のサンプルホールド回路内に流れる。
このとき、第１列目および最終列目のサンプルホールド回路の電界効果トランジスタは、第１のスイッチを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、キャパシタに保持される。
第１列目および最終列目のサンプルホールド回路においては、所定のゲート電圧がキャパシタに書き込まれた後に、たとえば第１のスイッチを非導通状態とし、その後に第１列目のサンプルホールド回路では第２のスイッチを非導通状態とし、最終列目のサンプルホールド回路では第３のスイッチを非導通状態とする。
次に、同様に、第２列目のサンプルホールド回路の第１および第２のスイッチを導通状態とし（オンさせ）、最終列目の一列前のサンプルホールド回路の第１および第３のスイッチを導通状態とする（オンさせる）。
このとき、第１の供給線を供給される第１の入力信号電流が第２列目のサンプルホールド回路内に流れ、第２の供給線を供給される第２の入力信号電流が最終列目の一列前のサンプルホールド回路内に流れる。
このとき、第２列目および最終列目の一列前のサンプルホールド回路の電界効果トランジスタは、第１のスイッチを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、キャパシタに保持される。
第２列目および最終列目の一列前のサンプルホールド回路においては、所定のゲート電圧がキャパシタに書き込まれた後に、たとえば第１のスイッチを非導通状態とし、その後に第２列目のサンプルホールド回路では第２のスイッチを非導通状態とし、最終列目の一列前のサンプルホールド回路では第３のスイッチを非導通状態とする。
【００２８】
以下、隣接サンプルホールド回路を第３列目および最終列目の二列前から順次動作してゆき、全ての回路に映像信号が点順次にサンプルホールドされる。
以上より、サンプルホールド回路のホールド時間を短縮することができ、これにより、キャパシタにホールドされている電圧（電荷）の減少を抑制することができる。
その後、全サンプルホールド回路の電界効果トランジスタが定電流源として機能し、サンプルホールドされた電流値が各データ線に並列的に出力される。
このように、ホールド時間を短縮することで、ホールド時間差による出力電流値のばらつきを抑制することができ、均一な定電流源を形成できる。
これにより、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能となる。
【００２９】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００３０】
第１実施形態
図１は、本第１の実施形態に係る電流駆動方式を採用した有機ＥＬ表示装置の構成例を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本実施形態に係る画素回路および水平セレクタの具体的構成を示す回路図である。
【００３１】
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が電流信号として順次に供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍを有する。
【００３２】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２×３のマトリクス状に配列した例を示している。
また、図２においては図面の簡単化のために、水平セレクタ１０３は、第１列と第２列目の電流サンプルホールド回路と水平スイッチＨＳＷのみを記載しているが第ｎ列目まで同様の構成を有する電流サンプルホールド回路が各ＤＴＬ１０１〜ＤＴＬ１０ｎに対応して配置される。
また、図２においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００３３】
本第１の実施形態に係る画素回路１０１は、図２に示すように、ｐチャネルＴＦＴ１１１，ＴＦＴ１１２、ｎチャネルＴＦＴ１１３，ＴＦＴ１１４、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１５、第１のノードＮＤ１１１、および第２のノードＮＤ１１２を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線、ＳＨＬはサンプルホールド線をそれぞれ示している。
【００３４】
画素回路１０１において、電源電位ＶＣＣと接地電位ＧＮＤとの間にＴＦＴ１１１、および発光素子１１５が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ１１１のソースが電源電圧ＶＣＣの供給ラインに接続され、ドレインが発光素子１１５のアノードに接続され、発光素子１１５のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１１１のゲートが第１のノードＮＤ１１１に接続されている。
第１のノードＮＤ１１１と第２のノードＮＤ１１２とに、ＴＦＴ１１３のソース・ドレインが接続され、ＴＦＴ１１３のゲートが駆動線ＤＳＬ１０１に接続されている。
キャパシタＣ１１１の第１電極が第１のノードＮＤ１１１に接続され、第２電極が電源電位ＶＣＣに接続されている。
データ線ＤＴＬ１０１と第３のノードＮＤ１１３とにＴＦＴ１１４のソース・ドレインが接続され、ＴＦＴ１１４のゲートが走査線ＷＳＬ１０１に接続されている。
ＴＦＴ１１２のゲートが第２のノードＮＤ１１２に接続され、ドレインが第３のノードＮＤ１１３に接続され、ゲートとソース同士（第２のノードＮＤ１１２と第３のノードＮＤ１１３）が接続され、ソースが電源電位ＶＣＣに接続されていいる。
【００３５】
水平セレクタ１０３は、図２に示すように、画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１０１，ＤＴＬ０１２、〜、ＤＴＬ１０ｎに対応して設けられた、電流サンプルホールド回路１０３１−１，１０３１−２、〜、１０３１−ｎと、ｎチャネルＴＦＴからなる水平スイッチ（ＨＳＷ）１０３２−１，１０３２−２、〜、１０３２−ｎ−１、１０３２−ｎを有している。
【００３６】
第１列目の電流サンプルホールド回路１０３１−１は、図２に示すように、ｎチャネルＴＦＴ１２１−１〜ＴＦＴ１２４−１、キャパシタＣ１２１−１、およびノードＮＤ１２１−１，ＮＤ１２２−１を有している。
【００３７】
第２列目の電流サンプルホールド回路１０３１−２は、図２に示すように、ｎチャネルＴＦＴ１２１−２〜ＴＦＴ１２４−２、キャパシタＣ１２１−２、およびノードＮＤ１２１−２，ＮＤ１２２−２を有している。
同様に、第（ｎ−１）列目の電流サンプルホールド回路１０３１−ｎ−１ は、図２に示すように、ｎチャネルＴＦＴ１２１−ｎ−１ 〜ＴＦＴ１２４−ｎ−１ 、キャパシタＣ１２１−ｎ−１ 、およびノードＮＤ１２１−ｎ−１ ，ＮＤ１２２−ｎ−１ を有している。
そして、第ｎ列目の電流サンプルホールド回路１０３１−ｎは、図２に示すように、ｎチャネルＴＦＴ１２１−ｎ〜ＴＦＴ１２４−ｎ、キャパシタＣ１２１−ｎ、およびノードＮＤ１２１−ｎ，ＮＤ１２２−ｎを有している。
【００３８】
ＴＦＴ１２１（−１〜−ｎ）が本発明に係る電界効果トランジスタを構成し、ＴＦＴ１２２（−１〜−ｎ）が第１のスイッチを構成し、ＴＦＴ１２３（−１〜−ｎ）が第２のスイッチを構成し、ＴＦＴ１２４（−１〜−ｎ）が第３のスイッチを構成する。
【００３９】
電流サンプルホールド回路１０３１−１において、ＴＦＴ１２１−１のソースが接地電位ＧＮＤに接続され、ドレインがノードＮＤ１２１−１に接続され、ゲートがノードＮＤ１２２−１に接続されている。ノードＮＤ１２１−１とノードＮＤ１２２−１とにＴＦＴ１２２−１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１２２−１のゲートがサンプルホールド線ＳＨＬ１２１−１に接続されている。
キャパシタＣ１２１−１の第１電極がノードＮＤ１２２−１に接続され、第２電極が接地電位ＧＮＤに接続されている。
ノードＮＤ１２１−１と第１の映像入力信号電流Ｉ１の第１の供給線ＩＳＬ１０１とにＴＦＴ１２３−１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１２３−１のゲートがサンプルホールド線ＳＨＬ１２２−１に接続されている。
ノードＮＤ１２１−１と第２の映像入力信号電流Ｉ２の第２の供給線ＩＳＬ１０２とにＴＦＴ１２４−１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１２４−１のゲートがサンプルホールド線ＳＨＬ１２３−１に接続されている。
また、ノードＮＤ１２１が水平スイッチ１０３２−１に接続されている。
【００４０】
なお、他の電流サンプルホールド回路１０３１−２〜１０３１−ｎの接続形態は、上述した電流サンプルホールド回路１０３１−１と同様に行われることから、ここではその詳細は省略する。
【００４１】
次に、上記構成の動作を、水平セレクタの動作を中心に、図３（Ａ）〜（Ｏ）および図４〜図８に関連付けて説明する。
【００４２】
なお、図３（Ａ）のＳＨＳＷは水平スイッチの切換信号を示している。また、図３（Ｈ）は第１列目のＴＦＴ１２１−１のドレイン電位Ｖｄ１２１１を、図３（Ｉ）は第２列目のＴＦＴ１２１−２のドレイン電位Ｖｄ１２１２を、図３（Ｊ）は第ｎ−１列目のＴＦＴ１２１−ｎ−１ のドレイン電位Ｖｄ１２１ｎ−１ を、図３（Ｋ）は第ｎ列目のＴＦＴ１２１−ｎのドレイン電位Ｖｄ１２１ｎを、図３（Ｌ）は第１列目のキャパシタＣ１２１−１の電位ＶＣ１２１１を、図３（Ｍ）は第２列目のキャパシタＣ１２１−２の電位ＶＣ１２１２を、図３（Ｎ）は第ｎ−１列目のキャパシタＣ１２１−ｎ−１ の電位ＶＣ１２１ｎ−１ を、図３（Ｏ）は第ｎ列目のキャパシタＣ１１−ｎの電位ＶＣ１２１ｎをそれぞれ示している。
【００４３】
図３（Ａ）に示すように、切換信号ＳＨＳＷを低レベルとして全水平スイッチＨＳＷをオフさせた状態で、図３（Ｂ），（Ｃ）および図４に示すように、第１列目の電流サンプルホールド回路１０３１−１のＴＦＴ１２２−１，１２３−１が接続されたサンプルホールド線ＳＨＬ１２１−１，１２２−１を高レベルとして、ＴＦＴ１２２−１，１２３−１を導通状態とする（オンさせる）。
これと並行して、第ｎ列目の電流サンプルホールド回路１０３１−ｎのＴＦＴ１２２−ｎ，１２４−ｎが接続されたサンプルホールド線ＳＨＬ１２１−ｎ，１２３−ｎを高レベルとして、ＴＦＴ１２２−ｎ，１２４−ｎを導通状態とする（オンさせる）。
このとき、第１の映像入力信号電流Ｉ１が第１の供給線ＩＳＬ１０１、ＴＦＴ１２３−１を通して第１列目の電流サンプルホールド回路１０３１−１内に流れ、第２の映像入力信号電流Ｉ２が第２の供給線ＩＳＬ１０２、ＴＦＴ１２４−ｎを通して第ｎ列目の電流サンプルホールド回路１０３１−ｎ内に流れる。
このとき、第１列目の電流サンプルホールド回路１０３１−１のＴＦＴ１２１−１は、ＴＦＴ１２２−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｌ）に示すように、キャパシタＣ１２１−１に保持される。
同様に、第ｎ列目の電流サンプルホールド回路１０３１−ｎのＴＦＴ１２１−ｎは、ＴＦＴ１２２−ｎを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｏ）に示すように、キャパシタＣ１２１−ｎに保持される。
所定のゲート電圧がキャパシタＣ１２１−１，Ｃ１２１−ｎに書き込まれた後に、図３（Ｂ），（Ｃ）および図５に示すように、サンプルホールド線ＳＨＬ１２１−１，１２１−ｎを低レベルとしてＴＦＴ１２２−１，ＴＦＴ１２２−ｎを非導通状態とし、その後にサンプルホールド線ＳＨＬ１２２−１，ＳＨＬ１２３−ｎを低レベルとしてＴＦＴ１２３−１，１２４−ｎを非導通状態とする。
【００４４】
次に、同様に、図３（Ｄ），（Ｅ）および図６に示すように、第２列目の電流サンプルホールド回路１０３１−２のＴＦＴ１２２−２，１２３−２が接続されたサンプルホールド線ＳＨＬ１２１−２，１２２−２を高レベルとして、ＴＦＴ１２２−２，１２３−２を導通状態とする（オンさせる）。
これと並行して、第ｎ−１列目の電流サンプルホールド回路１０３１−ｎ−１ のＴＦＴ１２２−ｎ−１ ，１２４−ｎ−１ が接続されたサンプルホールド線ＳＨＬ１２１−ｎ−１ ，１２３−ｎ−１ を高レベルとして、ＴＦＴ１２２−ｎ−１ ，１２４−ｎ−１を導通状態とする（オンさせる）。
このとき、第１の映像入力信号電流Ｉ１が第１の供給線ＩＳＬ１０１、ＴＦＴ１２３−２を通して第２列目の電流サンプルホールド回路１０３１−２内に流れ、第２の映像入力信号電流Ｉ２が第２の供給線ＩＳＬ１０２、ＴＦＴ１２４−ｎ−１ を通して第ｎ−１列目の電流サンプルホールド回路１０３１−ｎ−１ 内に流れる。
このとき、第２列目の電流サンプルホールド回路１０３１−２のＴＦＴ１２１−２は、ＴＦＴ１２２−２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｍ）に示すように、キャパシタＣ１２１−２に保持される。
同様に、第ｎ−１列目の電流サンプルホールド回路１０３１−ｎ−１ のＴＦＴ１２１−ｎ−１ は、ＴＦＴ１２２−ｎ−１ を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｎ）に示すように、キャパシタＣ１２１−ｎ−１ に保持される。
所定のゲート電圧がキャパシタＣ１２１−２，Ｃ１２１−ｎ−１ に書き込まれた後に、図３（Ｄ），（Ｅ）に示すように、サンプルホールド線ＳＨＬ１２１−２，１２１−ｎ−１ を低レベルとしてＴＦＴ１２２−２，ＴＦＴ１２２−ｎ−１ を非導通状態とし、その後にサンプルホールド線ＳＨＬ１２２−２，ＳＨＬ１２３−ｎ−１ を低レベルとしてＴＦＴ１２３−２，１２４−ｎ−１ を非導通状態とする。
【００４５】
以下、逆方向にそれぞれ隣接サンプルホールド回路が順次動作してゆく。
【００４６】
図３（Ｆ）および図７に示すように、第２列目の電流サンプルホールド回路１０３１−２のＴＦＴ１２２−２，１２３−２が接続されたサンプルホールド線ＳＨＬ１２１−２，１２３−２を高レベルとして、ＴＦＴ１２２−２，１２４−２を導通状態とする（オンさせる）。
これと並行して、第ｎ−１列目の電流サンプルホールド回路１０３１−ｎ−１ のＴＦＴ１２２−ｎ−１ ，１２３−ｎ−１ が接続されたサンプルホールド線ＳＨＬ１２１−ｎ−１ ，１２２−ｎ−１ を高レベルとして、ＴＦＴ１２２−ｎ−１ ，１２３−ｎ−１を導通状態とする（オンさせる）。
このとき、第２の映像入力信号電流Ｉ２が第２の供給線ＩＳＬ１０２、ＴＦＴ１２４−２を通して第２列目の電流サンプルホールド回路１０３１−２内に流れ、第１の映像入力信号電流Ｉ１が第１の供給線ＩＳＬ１０１、ＴＦＴ１２３−ｎ−１ を通して第ｎ−１列目の電流サンプルホールド回路１０３１−ｎ−１ 内に流れる。
このとき、第２列目の電流サンプルホールド回路１０３１−２のＴＦＴ１２１−２は、ＴＦＴ１２２−２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｍ）に示すように、キャパシタＣ１２１−２に再び保持される。
同様に、第ｎ−１列目の電流サンプルホールド回路１０３１−ｎ−１ のＴＦＴ１２１−ｎ−１ は、ＴＦＴ１２２−ｎ−１ を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｎ）に示すように、キャパシタＣ１２１−ｎ−１ に保持される。
所定のゲート電圧がキャパシタＣ１２１−２，Ｃ１２１−ｎ−１ に書き込まれた後に、図３（Ｆ）に示すように、サンプルホールド線ＳＨＬ１２１−２，１２１−ｎ−１ を低レベルとしてＴＦＴ１２２−２，ＴＦＴ１２２−ｎ−１ を非導通状態とし、その後にサンプルホールド線ＳＨＬ１２３−２，ＳＨＬ１２２−ｎ−１ を低レベルとしてＴＦＴ１２４−２，１２３−ｎ−１ を非導通状態とする。
【００４７】
図３（Ｇ）に示すように、第１列目の電流サンプルホールド回路１０３１−１のＴＦＴ１２２−１，１２３−１が接続されたサンプルホールド線ＳＨＬ１２１−１，１２３−１を高レベルとして、ＴＦＴ１２２−１，１２４−１を導通状態とする（オンさせる）。
これと並行して、第ｎ列目の電流サンプルホールド回路１０３１−ｎのＴＦＴ１２２−ｎ，１２３−ｎが接続されたサンプルホールド線ＳＨＬ１２１−ｎ，１２２−ｎを高レベルとして、ＴＦＴ１２２−ｎ，１２３−ｎを導通状態とする（オンさせる）。
このとき、第２の映像入力信号電流Ｉ２が第２の供給線ＩＳＬ１０２、ＴＦＴ１２４−１を通して第１列目の電流サンプルホールド回路１０３１−１内に流れ、第１の映像入力信号電流Ｉ１が第１の供給線ＩＳＬ１０１、ＴＦＴ１２３−ｎを通して第ｎ列目の電流サンプルホールド回路１０３１−ｎ内に流れる。
このとき、第１列目の電流サンプルホールド回路１０３１−１のＴＦＴ１２１−１は、ＴＦＴ１２２−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｍ）に示すように、キャパシタＣ１２１−１に再び保持される。
同様に、第ｎ列目の電流サンプルホールド回路１０３１−ｎのＴＦＴ１２１−ｎは、ＴＦＴ１２２−ｎを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｎ）に示すように、キャパシタＣ１２１−ｎ−１ に再び保持される。
所定のゲート電圧がキャパシタＣ１２１−１，Ｃ１２１−ｎに書き込まれた後に、図３（Ｇ）に示すように、サンプルホールド線ＳＨＬ１２１−１，１２１−ｎを低レベルとしてＴＦＴ１２２−１，ＴＦＴ１２２−ｎを非導通状態とし、その後にサンプルホールド線ＳＨＬ１２３−１，ＳＨＬ１２２−ｎを低レベルとしてＴＦＴ１２４−１，１２３−ｎを非導通状態とする。
【００４８】
以上のようにして全ての回路に映像信号Ｉｉｎが点順次にサンプルホールドされる。
【００４９】
ここで、図４〜図８の第２の列目の電流サンプルホールド回路１０３１−２におけるノードＮＤ１２１−２（Ａ点）の電位について考察する。
第１の供給線ＩＳＬ１０１からの第１の映像入力信号電流Ｉ１をサンプリングしている時は、Ａ点の電位はＶｇｓ２にあるが、ＴＦＴ１２３−２がオフした時点で電流の供給が絶たれてしまうので接地レベルに降下する。このため、ＴＦＴ１２２−２のソースドレイン間には電位差が生じてしまい、リーク電流がキャパシタＣ１２１−２から流れ出してしまう。これによって、キャパシタＣ１２１−２に保持されている電圧は時間とともに減少してゆく。
一定時間経過後、ＴＦＴ１２４−２，ＴＦＴ１２２−２をオンして今度は第２の供給線ＩＳＬ１０２からの第２の映像入力信号電流Ｉ２をサンプリングする。この時もＴＦＴ１２２−２を介してＴＦＴ１２１−２のゲートとドレインは接続されているので、ＴＦＴ１２１−２は飽和領域で動作し、ゲート電圧は式１で表されるＶｇｓ２となる。そしてその値が再びキャパシタＣ１２１−２に充電される。キャパシタＣ１２１−２への充電が終了した後、ＴＦＴ１２４−２をオフしてキャパシタＣ１２１−２の電位をホールドする。このとき、ＴＦＴ１２１−２には電流が供給されないのでドレイン電圧は接地レベルに再び降下してＴＦＴ１２２−２のソースドレイン間に電位差が生じ、キャパシタＣ１２１−２からリーク電流が流れ出す。
しかしながら、本実施形態の回路では、キャパシタＣ１２１−２に保持されている電圧が減少するのはＩ２が第１列目の電流サンプルホールド回路１０３１−１のキャパシタＣ１２１−１に充電している時間のみである。
図３（Ｍ）に示すように、リーク電流によって減少する電圧はリーク電流の量とリークしている時間によって決定されるので、本回路を用いることで容量のリーク量を低減することができ、サンプリング後のホールド時間を短縮することで容量に保持されている電圧の減少を防ぐことができる。
【００５０】
その後、図８に示すように、水平スイッチＨＳＷが全段同時にオンされ、ＴＦＴ１２１−１〜ＴＦＴ１２１−ｎが定電流源として機能し、サンプルホールドされた電流値が各データ線ＤＴＬ１０１〜ＤＴＬ１０ｎに出力される。
これにより、図１２に示すように、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能となる。
ホールド時間を短縮することで、ホールド時間差による出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。
上記のバラツキ抑制の効果は、リーク電流の大きなＴＦＴにおいて顕著である。そのため、ＴＦＴを用いた電流駆動の有機ＥＬディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
【００５１】
また、画素回路１０１において、入力信号（電流信号）ＳＩの書き込み時には、駆動線ＤＳＬ１０１を高レベルとしてＴＦＴ１１３を導通状態とし、走査線ＷＳＬ１０１を高レベルとしてＴＦＴ１１４を導通状態に保持する。
これにより、ドライブトランジスタであるＴＦＴ１１１に信号電流に応じた電流が流れる。
このとき、ＴＦＴ１１１のゲートとドレインは導通状態にあるＴＦＴ１１３により電気的に接続されており、ＴＦＴ１１１は飽和領域にて駆動している。
よって、上記式１に基づいて入力電流に相当するゲート電圧が書き込まれ、画素容量であるキャパシタＣ１１１に保持される。
その後、ＴＦＴ１１４を非導通状態に保持して、ＴＦＴ１３を導通状態に保持する。
これにより、入力信号電流に応じた電流が発光素子１１５に流れ、発光素子１１５はその電流値に応じた輝度で発光する。
【００５２】
本第１の実施形態によれば、各サンプルホールド回路１０３１−１〜１０３１−ｎを列方向の両側である第１列側および最終列側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、このとき第１の供給線ＩＬＳ１０１を供給される第１の信号電流Ｉ１を、第１列側のサンプルホールド回路１０３１−１から第２のスイッチとしてのＴＦＴ１２３（−１〜−ｎ）を通して点順次にサンプルホールドさせ、第２の供給線ＩＳＬ１０２を供給される第２の信号電流Ｉ２を、最終列側のサンプルホールド回路１０３１−ｎから第３のスイッチとしてのＴＦＴ１２４（−ｎ〜−１）を通して点順次にサンプルホールドさせる水平セレクタ１０３を設けたので、サンプリング後のホールド時間を短縮することで容量に保持されている電圧の減少を抑制することが可能となる。
このように、ホールド時間を短縮することで、ホールド時間差による出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。
上記のバラツキ抑制の効果は、リーク電流の大きなＴＦＴにおいて顕著である。そのため、ＴＦＴを用いた電流駆動の有機ＥＬディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
すなわち、出力段の電流値バラツキのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することができる。
【００５３】
第２実施形態
図１０は、本発明に係る電流駆動方式を採用した有機ＥＬ表示装置の第２の実施形態を説明するための図である。
【００５４】
本第２の実施形態が上述した第１の実施形態と異なる点は、各電流サンプルホールド回路１０３１Ａ（−１〜−ｎ）において、ＴＦＴ１２１，１２２とキャパシタＣ１２１からなる定電流源回路に、さらにｎチャネルＴＦＴ１２６，１２７、およびキャパシタＣ１２２による定電流源回路を、ノードＮＤ１２１と接地電位ＧＮＤ間にカスコード接続（２段直列接続）したことにある。
【００５５】
ここでは、電流サンプルホールド回路１０３１Ａ−１を例に図１０に関連付けてて説明する。他の電流サンプルホールド回路１０３１Ａ−２〜１０３１Ａ−は電流サンプルホールド回路１０３１Ａ−１と同様の構成であることからここでの説明は省略する。
【００５６】
電流サンプルホールド回路１０３１Ａ−１においては、第２の電界効果トランジスタとしてのＴＦＴ１２１−１のソースが接地電位ＧＮＤの代わりにノードＮＤ１２３−１に接続され、第１の電界効果トランジスタとしてのＴＦＴ１２５−１のドレインがノードＮＤ１２３−１に接続され、ＴＦＴ１２５−１のソースが接地電位ＧＮＤに接続されている。ＴＦＴ１２５−１のゲートがノードＮＤ１２４−１に接続されている。
そして、ノードＮＤ１２３−１とノードＮＤ１２４−１とに第４のスイッチとしてのＴＦＴ１２６−１のソース・ドレインがそれぞれ接続され、ＴＦＴ１２６−１のゲートがサンプルホールド線ＳＨＬ１２４−１に接続されている。
第２のキャパシタＣ１２２−１の第１電極がノードＮＤ１２４−１に接続され、第２電極が接地電位ＧＮＤに接続されている。
【００５７】
図１１は、図１０の電流サンプルホールド回路の要部のタイミングチャートである。
図１１（Ａ）のＳＨＳＷは水平スイッチの切換信号を示している。また、図１１（Ｆ）はＴＦＴ１２５−１のドレイン電位Ｖｄ１２５１を、図１１（Ｇ）はＴＦＴ１２１−１のドレイン電位Ｖｄ１２１１を、図１１（Ｈ）はキャパシタＣ１２２−１の電位ＶＣ１２２１を、図１１（Ｉ）はキャパシタＣ１２１−１の電位ＶＣ１２１１をそれぞれ示している。
【００５８】
図１０の電流サンプルホールド回路１０３１Ａ−１においては、図１１（Ｂ）〜（Ｄ）に示すように、サンプルホールド線ＳＨＬ１２２−１，ＳＨＬ１２４−１，ＳＨＬ１２１−１を高レベルとしてＴＦＴ１２３−１，１２６−１，１２１−１を導通状態とする。
ＴＦＴ１２３−１が導通状態となったことに伴い、第１の映像入力信号電流Ｉ１が電流サンプルホールド回路１０３１Ａ−１内に流れる。
このとき、ＴＦＴ１２１−１は、ＴＦＴ１２２−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１２１−１に保持される。
同様に、ＴＦＴ１２１−１を介してノードＮＤ１２３−１に電流が供給され、このとき、ＴＦＴ１２５−１は、ＴＦＴ１２６−１を介して飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１２２−１に保持される。
このように、所定のゲート電圧がキャパシタＣ１２１−１、およびＣ１２２−１に書き込まれた後に、サンプルホールド線ＳＨＬ１２４−１を低レベルとしてＴＦＴ１２６−１を非導通状態とし、次に、サンプルホールド線ＳＨＬ１２１−１を低レベルとしてＴＦＴ１２２−１を非導通状態とした後に、サンプルホールド線ＳＨＬ１２２−１を低レベルとしてＴＦＴ１２３−１を非導通状態とする。
【００５９】
ここで、ＴＦＴ１２１−１のソース電位はＴＦＴ１２５−１のドレイン電位（Ａ）と同電位である。よって、カスコード接続を行っている場合はＴＦＴ１２５−１のドレイン電圧は、電流Ｉｉｎを書き込んだときの値、つまりＴＦＴ１２５−１のゲート電圧と殆ど等しい値を有する。
これにより、ＴＦＴ１２６−１のソース・ドレイン電圧はほぼ０Ｖとなり、リーク電流によるＴＦＴ１２５−１のゲート電圧の降下を大幅に抑えることができる。
【００６０】
以上より、有機ＥＬ等でのシェーディングや、電流の点順次サンプルホールド回路において、本実施形態のように、トランジスタの動作点サイズ設計を行うことなく、ばらつきのない電流出力が得られる。
【００６１】
上述した実施形態においては、画素回路１０１に構成は、図２の回路に限定されるものではなく、種々の態様が可能であることは言うまでもなく、たとえば図１３の回路を採用することも勿論可能である。
また、上述した実施形態においては、水平セレクタ１０３の電流サンプルホールド回路１０３１−１〜１０３１−ｎのスイッチとして機能するＴＦＴ１２２（−１〜−ｎ）〜１２４（−１〜−ｎ），１２６（−１〜−ｎ）は、ｐチャネルＴＦＴであってもよい。
【００６２】
【発明の効果】
以上説明したように、本発明によれば、サンプリング後のホールド時間を短縮することで容量に保持されている電圧の減少を抑制することが可能となる。
このように、ホールド時間を短縮することで、ホールド時間差による出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。
さらに、サンプルホールド回路にカスコード接続を用いることで、このばらつき量を殆ど完全に抑制することができる。
上記のバラツキ抑制の効果は、リーク電流の大きなＴＦＴにおいて顕著である。そのため、ＴＦＴを用いた電流駆動の有機ＥＬディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
【図面の簡単な説明】
【図１】本第１の実施形態に係る電流駆動方式を採用した有機ＥＬ表示装置の構成例を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において本第２の実施形態に係る画素回路および水平セレクタの具体的構成を示す回路図である。
【図３】本第１の実施形態に係る動作を説明するためのタイミングチャートである。
【図４】本第１の実施形態に係る動作を説明するための図である。
【図５】本第１の実施形態に係る動作を説明するための図である。
【図６】本第１の実施形態に係る動作を説明するための図である。
【図７】本第１の実施形態に係る動作を説明するための図である。
【図８】本第１の実施形態に係る動作を説明するための図である。
【図９】本第１の実施形態の利点を説明するための図である。
【図１０】本発明に係る電流駆動方式を採用した有機ＥＬ表示装置の第２の実施形態を説明するための図である。
【図１１】本第２の実施形態の動作を説明するためのタイミングチャートである。
【図１２】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図１３】図１２の画素回路の一構成例を示す回路図である。
【図１４】図１２の水平セレクタの要部の具体的な構成を示す回路図である。
【図１５】図１４の回路の動作を説明するためのタイミングチャートである。
【図１６】図１４の回路の動作を説明するための図である。
【図１７】図１４の回路の課題を説明するための図である。
【図１８】図１４の回路の課題を説明するための図である。
【符号の説明】
１００…表示装置、１０１…画素回路（ＰＸＬＣ）、１０２…画素アレイ部、１０３，１０３Ａ…水平セレクタ（ＨＳＥＬ）、１０３１−１〜１０３１−ｎ…電流サンプルホールド回路、１０４…ライトスキャナ（ＷＳＣＮ）、１０５…ドライブスキャナ（ＤＳＣＮ）、１１１〜１１４…ＴＦＴ、１１５…発光素子、１２１（−１〜ｎ）〜１２７（−１〜ｎ）…ＴＦＴ、ＤＴＬ１０１〜ＤＴＬ１０ｎ…データ線、ＷＳＬ１０１〜ＷＳ１０ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ…駆動線、ＡＬＺ１０１〜ＡＬＺ１０ｍ…オートゼロ線、ＩＳＬ１０１…第１の供給線、ＩＳＬ１０２…第２の供給線、Ｉ１…第１の映像入力信号電流、Ｉ２…第２の映像入力信号電流、ＳＨＬ１２１（−１〜ｎ）〜１２４（−１〜ｎ）…サンプルホールド線。
Claims (5)
- 映像信号が信号電流として供給される表示装置であって、
マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給されるデータ線と、
上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路を有し、各サンプルホールド回路を列方向の両側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、上記複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタと
を有する表示装置。 - 水平セレクタは第１の信号電流の供給線と、第２の信号電流の第２の供給線とを有し、
上記各サンプルホールド回路は、
ソースが所定電位に接続された電界効果トランジスタと、
上記電界効果トランジスタのドレインとゲートとの間に接続された第１のスイッチと、
上記電界効果トランジスタのドレインと上記第１の信号電流の第１の供給線との間に接続された第２のスイッチと、
上記電界効果トランジスタのドレインと上記第２の信号電流の第２の供給線との間に接続された第３のスイッチと、
上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、を有する
請求項１記載の表示装置。 - 水平セレクタは第１の信号電流の供給線と、第２の信号電流の第２の供給線とを有し、
上記各サンプルホールド回路は、
ソースが所定電位に接続された第１の電界効果トランジスタと、
ソースが上記第１の電界効果トランジスタのドレインに接続された第２の電界効果トランジスタと、
上記第２の電界効果トランジスタのドレインとゲートとの間に接続された第１のスイッチと、
上記第２の電界効果トランジスタのドレインと上記第１の信号電流の第１の供給線との間に接続された第２のスイッチと、
上記第２の電界効果トランジスタのドレインと上記第２の信号電流の第２の供給線との間に接続された第３のスイッチと、
上記第１の電界効果トランジスタのドレインとゲートとの間に接続された第４のスイッチと、
上記第１の電界効果トランジスタのゲートと所定電位との間に接続された第１のキャパシタと、
上記第２の電界効果トランジスタのゲートと所定電位との間に接続された第２のキャパシタと、を有する
請求項１記載の表示装置。 - 上記水平セレクタは、各サンプルホールド回路を列方向の両側である第１列側および最終列側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせる場合、上記第１の供給線を供給される第１の信号電流を、第１列側のサンプルホール回路から上記第２のスイッチを通して点順次にサンプルホールドさせ、上記第２の供給線を供給される第２の信号電流を、最終列側のサンプルホール回路から上記第３のスイッチを通して点順次にサンプルホールドさせる
請求項２記載の表示装置。 - 上記水平セレクタは、各サンプルホールド回路を列方向の両側である第１列側および最終列側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせる場合、上記第１の供給線を供給される第１の信号電流を、第１列側のサンプルホール回路から上記第２のスイッチを通して点順次にサンプルホールドさせ、上記第２の供給線を供給される第２の信号電流を、最終列側のサンプルホール回路から上記第３のスイッチを通して点順次にサンプルホールドさせる
請求項３記載の表示装置。
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