JP2005010224A - 表示装置 - Google Patents
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Abstract
【課題】他の回路のサンプリング期間も、出力段の電流値ばらつきのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能な表示装置を提供する。
【解決手段】サンプルホールド回路1031−1〜1031−nを列方向の第1列側および最終列側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、このとき第1の供給線ILS101を供給される第1の信号電流I1を第1列側のサンプルホール回路1031−1のTFT123(−1〜−n)を通して点順次にサンプルホールドさせ、第2の供給線ISL102を供給される第2の信号電流I2を、最終列側のサンプルホール回路1031−nからTFT124(−n〜−1)を通して点順次にサンプルホールドさせる水平セレクタ103を設ける。
【選択図】 図2
【解決手段】サンプルホールド回路1031−1〜1031−nを列方向の第1列側および最終列側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、このとき第1の供給線ILS101を供給される第1の信号電流I1を第1列側のサンプルホール回路1031−1のTFT123(−1〜−n)を通して点順次にサンプルホールドさせ、第2の供給線ISL102を供給される第2の信号電流I2を、最終列側のサンプルホール回路1031−nからTFT124(−n〜−1)を通して点順次にサンプルホールドさせる水平セレクタ103を設ける。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、有機EL(Electroluminescence )ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置に関するものである。
【0002】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ELディスプレイなどにおいても同様であるが、有機ELディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【0003】
有機ELディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
このため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはTFT(Thin Film Transistor、薄膜トランジスタ)によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【0004】
図12は、電流駆動方式を採用した有機EL表示装置の構成を示すブロック図である。
この表示装置1は、図12に示すように、画素回路(PXLC)2aがm×nのマトリクス状に配列された画素アレイ部2、水平セレクタ(HSEL)3、ライトスキャナ(WSCN)4、ドライブスキャナ(DSCN)5、水平セレクタ3により選択され輝度情報に応じたデータ信号が供給されるデータ線DTL1〜DTLn、ライトスキャナ4により選択駆動される走査線WSL1〜WSLm、およびドライブスキャナ5により選択駆動される駆動線DSL1〜DSLm、を有する。
【0005】
図13は、図12の画素回路2aの一構成例を示す回路図である。
【0006】
図13の画素回路2aは、pチャネル薄膜電界効果トランジスタ(以下、TFTという)11〜TFT14、キャパシタC11、発光素子である有機EL素子(OLED)15を有する。また、図13において、DTLは入力信号が電流として伝播されるデータ線を示している。
有機EL素子は多くの場合整流性があるため、OLED(Organic Light Emitting Diode)と呼ばれることがあり、図13その他では発光素子としてダイオードの記号を用いているが、以下の説明においてOLEDには必ずしも整流性を要求するものではない。
図13ではTFT11のソースが電源電位VCC(電源電圧VCCの供給ライン)に接続され、発光素子15のカソード(陰極)は接地電位GNDに接続されている。図13の画素回路2aの動作は以下の通りである。
【0007】
入力信号(電流信号)SIの書き込み時には、TFT12を非導通に保持した状態で、TFT13,TFT14を導通状態に保持する。
これにより、駆動(ドライブ)トランジスタであるTFT11に信号電流に応じた電流が流れる。
このとき、TFT11のゲートとドレインは導通状態にあるTFT13により電気的に接続されており、TFT11は飽和領域にて駆動している。
よって、下記式1に基づいて入力電流に相当するゲート電圧が書き込まれ、画素容量であるキャパシタC11に保持される。
その後、TFT14を非導通状態に保持して、TFT12を導通状態に保持する。
これにより、入力信号電流に応じた電流がTFT12と発光素子15に流れ、発光素子15はその電流値に応じた輝度で発光する。
上記のように、TFT14を導通させてデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
【0008】
この画素回路2aでは、ドライブトランジスタ11のしきい値Vthや移動度μのバラツキが補正される。
【0009】
【数1】
Ids=1/2・μ(W/L)Cox(Vgs−|Vth|)2 …(1)
【0010】
ここで、μはキャリアの移動度を、Coxは単位面積当たりのゲート容量を、Wはゲート幅を、Lはゲート長を、VgsはTFT11のゲート・ソース間電圧を、VthはTFT11のしきい値Vthをそれぞれ示している。
【0011】
この方式では、映像信号が電流値Iinとしてパネルの水平セレクタ3に入力される。入力された電流信号は、水平セレクタ3にてサンプルホールドされ、全段がサンプルホールドされた後に、同時に画素が接続されたデータ線DTLに電流値が出力される。
【0012】
図14は、水平セレクタ3の要部の構成を示す回路図である。
水平セレクタ3は、図14に示すように、画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線DTL1,DTL2、〜、DTLnに対応して設けられた、電流サンプルホールド回路31−1,31−2、〜、31−nと、nチャネルTFTからなる水平スイッチ(HSW)32−1,32−2、〜、32−nを有している。
【0013】
電流サンプルホールド回路31−1は、図14に示すように、TFT33−1,TFT34−1、TFT35−1、キャパシタC31−1、およびノードND31−1,ND32−1を有している。
同様に、電流サンプルホールド回路31−1は、図14に示すように、TFT33−2,TFT34−2、TFT35−2、キャパシタC31−2、およびノードND31−2,ND32−2を有している。
そして、図示しないが、電流サンプルホールド回路31−nは、TFT33−n,TFT34−n、TFT35−n、キャパシタC31−n、およびノードND31−n,ND32−nを有している。
【0014】
この水平セレクタ3のサンプルホールド動作を、図15(A)〜(M)に関連付けて説明する。
なお、図15(A)のSHSWは水平スイッチの切換信号を示している。また、図15(H)は第1列目のTFT33−1のドレイン電位Vd331を、図15(I)は第2列目のTFT33−2のドレイン電位Vd332を、図15(J)は第n列目のTFT33−nのドレイン電位Vd33nを、図15(K)は第1列目のキャパシタC11−1の電位VC111を、図15(L)は第2列目のキャパシタC11−2の電位VC112を、図15(M)は第n列目のキャパシタC11−nの電位VC11nを、それぞれ示している。
【0015】
図15(A)に示すように、切換信号SHSWを低レベルとして全水平スイッチHSWをオフさせた状態で、図15(B),(C)に示すように、第1列目の電流サンプルホールド回路31−1のTFT34−1,35−1が接続されたサンプルホールド線SHL31−1,32−1を高レベルとして、TFT34−1,35−1を導通状態とする(オンさせる)。
このとき、入力信号電流Iinが電流サンプルホールド回路31−1内に流れる。このとき、TFT33−1は、TFT34−1を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図15(K)に示すように、キャパシタC31−1に保持される。
所定のゲート電圧がキャパシタC31−1に書き込まれた後に、サンプルホールド線SHL31−1を低レベルとしてTFT34−1を非導通状態とし、その後にサンプルホールド線SHL32−1を低レベルとしてTFT35−1を非導通状態とする。
【0016】
次に、同様に、図15(D),(E)に示すように、第2列目の電流サンプルホールド回路31−2のTFT34−2,35−2が接続されたサンプルホールド線SHL31−2,32−2を高レベルとして、TFT34−2,35−2を導通状態とする(オンさせる)。
このとき、入力信号電流Iinが電流サンプルホールド回路31−2内に流れる。このとき、TFT33−2は、TFT34−2を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図15(L)に示すように、キャパシタC31−2に保持される。
所定のゲート電圧がキャパシタC31−2に書き込まれた後に、サンプルホールド線SHL31−2を低レベルとしてTFT34−2を非導通状態とし、その後にサンプルホールド線SHL32−2を低レベルとしてTFT35−2を非導通状態とする。
以下、隣接サンプルホールド回路が順次動作してゆき、全ての回路に映像信号Iinが点順次にサンプルホールドされる。
その後、図15(A)に示すように、水平スイッチHSWが全段同時にオンされ、TFT33−1〜TFT33−nが定電流源として機能し、図16に示すように、サンプルホールドされた電流値が各データ線DTL1〜DTLnに出力される。
【0017】
【発明が解決しようとする課題】
しかしながら、上述した水平セレクタ3においては、定電流源として機能するTFT33(−1〜−n)のドレイン電位、特に、サンプルホールド動作が先に行われるTFT33のドレイン電位が降下し、一定に保持することができないという不利益がある。
この課題についてさらに詳細に説明する。
【0018】
ここで、第1列目の電流サンプルホールド回路31−1のサンプルホールド時の各ノードの電位を調べる。
電流サンプルホールド回路31−1では、図17(A)に示すように、TFT35−1が非導通状態に保持されて入力電流Iinがサンプルホールドされる。この期間中、TFT33−1はオンし続けているためにに、TFT33−1のドレイン電位(ND31−1の電位)は供給源がなくなり、接地電位GNDレベルまで下降してしまう。
このときTFT34−1に注目する。TFT34−1はオフしており、キャパシタC31−1には電流Iinに相当するゲート電位が保持されている。
【0019】
しかしながら、ノードND31−1の電位が接地電位GNDレベルまで落ちることで、TFT34−1には、図17(B)に示すように、ドレイン・ソース間電圧Vdsが印加されてしまい、TFT34−1にはリーク電流が流れる。このリーク電流がキャパシタC31−1から流れ出すことで、TFT33−1のゲート電圧は減少してしまう。これにより、TFT33−1のゲート・ソース間電圧Vgsはサンプルホールド時よりも減少してしまい、その後水平スイッチHSWがオンして飽和領域になったとしても、電流Iinより小さい電流値しか流れなくなってしまう。このリーク量はリーク時間に比例する。
【0020】
サンプルホールド回路は前述したように点順次にて動作するので、スキャン開始部とスキャン終了部とでは、各容量にゲート電位が保持されている時間が異なる。すなわち、図15(K)〜(L)に示すように、スキャン開始部では終了部に比べて保持時間が長くなる。
そのため、スキャン開始部ではリーク時間も長くなり、ゲート電圧降下量がスキャン終了部に比べて大きくなる。つまり、画面全体に単色のラスター表示をしたとしても、図18に示すように、スキャン終了部に向かって輝度がグラデーションしてしまう。
特に、有機EL等を駆動するTFTではリーク電流が高いために、この問題は顕著に現れる。
【0021】
この問題点は有機ELに関わらず、電流のサンプルを行う場面ではどんな時も問題となる。
たとえば、電流を点順次にてサンプリングし、一括で出力する場合には同様の理由でサンプリング開始部と終了部とで出力の電流値が異なってしまう。
【0022】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、他の回路のサンプリング期間も、出力トランジスタのゲート電位のリークによる変化を抑えることが可能で、出力段の電流値バラツキのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能な表示装置を提供することにある。
【0023】
【課題を解決するための手段】
上記目的を達成するため、本発明の観点は、映像信号が信号電流として供給される表示装置であって、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給されるデータ線と、上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路を有し、各サンプルホールド回路を列方向の両側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、上記複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタとを有する。
【0024】
好適には、水平セレクタは第1の信号電流の供給線と、第2の信号電流の第2の供給線とを有し、上記各サンプルホールド回路は、ソースが所定電位に接続された電界効果トランジスタと、上記電界効果トランジスタのドレインとゲートとの間に接続された第1のスイッチと、上記電界効果トランジスタのドレインと上記第1の信号電流の第1の供給線との間に接続された第2のスイッチと、上記電界効果トランジスタのドレインと上記第2の信号電流の第2の供給線との間に接続された第3のスイッチと、上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、を有する。
【0025】
好適には、水平セレクタは第1の信号電流の供給線と、第2の信号電流の第2の供給線とを有し、上記各サンプルホールド回路は、ソースが所定電位に接続された第1の電界効果トランジスタと、ソースが上記第1の電界効果トランジスタのドレインに接続された第2の電界効果トランジスタと、上記第2の電界効果トランジスタのドレインとゲートとの間に接続された第1のスイッチと、上記第2の電界効果トランジスタのドレインと上記第1の信号電流の第1の供給線との間に接続された第2のスイッチと、上記第2の電界効果トランジスタのドレインと上記第2の信号電流の第2の供給線との間に接続された第3のスイッチと、上記第1の電界効果トランジスタのドレインとゲートとの間に接続された第4のスイッチと、上記第1の電界効果トランジスタのゲートと所定電位との間に接続された第1のキャパシタと、上記第2の電界効果トランジスタのゲートと所定電位との間に接続された第2のキャパシタと、を有する。
【0026】
好適には、上記水平セレクタは、各サンプルホールド回路を列方向の両側である第1列側および最終列側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせる場合、上記第1の供給線を供給される第1の信号電流を、第1列側のサンプルホール回路から上記第2のスイッチを通して点順次にサンプルホールドさせ、上記第2の供給線を供給される第2の信号電流を、最終列側のサンプルホール回路から上記第3のスイッチを通して点順次にサンプルホールドさせる。
【0027】
本発明によれば、たとえば第1列目のサンプルホールド回路の第1および第2のスイッチを導通状態とし(オンさせ)、最終列目のサンプルホールド回路の第1および第3のスイッチを導通状態とする(オンさせる)。
このとき、第1の供給線を供給される第1の入力信号電流が第1列目のサンプルホールド回路内に流れ、第2の供給線を供給される第2の入力信号電流が最終列目のサンプルホールド回路内に流れる。
このとき、第1列目および最終列目のサンプルホールド回路の電界効果トランジスタは、第1のスイッチを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、キャパシタに保持される。
第1列目および最終列目のサンプルホールド回路においては、所定のゲート電圧がキャパシタに書き込まれた後に、たとえば第1のスイッチを非導通状態とし、その後に第1列目のサンプルホールド回路では第2のスイッチを非導通状態とし、最終列目のサンプルホールド回路では第3のスイッチを非導通状態とする。
次に、同様に、第2列目のサンプルホールド回路の第1および第2のスイッチを導通状態とし(オンさせ)、最終列目の一列前のサンプルホールド回路の第1および第3のスイッチを導通状態とする(オンさせる)。
このとき、第1の供給線を供給される第1の入力信号電流が第2列目のサンプルホールド回路内に流れ、第2の供給線を供給される第2の入力信号電流が最終列目の一列前のサンプルホールド回路内に流れる。
このとき、第2列目および最終列目の一列前のサンプルホールド回路の電界効果トランジスタは、第1のスイッチを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、キャパシタに保持される。
第2列目および最終列目の一列前のサンプルホールド回路においては、所定のゲート電圧がキャパシタに書き込まれた後に、たとえば第1のスイッチを非導通状態とし、その後に第2列目のサンプルホールド回路では第2のスイッチを非導通状態とし、最終列目の一列前のサンプルホールド回路では第3のスイッチを非導通状態とする。
【0028】
以下、隣接サンプルホールド回路を第3列目および最終列目の二列前から順次動作してゆき、全ての回路に映像信号が点順次にサンプルホールドされる。
以上より、サンプルホールド回路のホールド時間を短縮することができ、これにより、キャパシタにホールドされている電圧(電荷)の減少を抑制することができる。
その後、全サンプルホールド回路の電界効果トランジスタが定電流源として機能し、サンプルホールドされた電流値が各データ線に並列的に出力される。
このように、ホールド時間を短縮することで、ホールド時間差による出力電流値のばらつきを抑制することができ、均一な定電流源を形成できる。
これにより、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能となる。
【0029】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【0030】
第1実施形態
図1は、本第1の実施形態に係る電流駆動方式を採用した有機EL表示装置の構成例を示すブロック図である。
図2は、図1の有機EL表示装置において本実施形態に係る画素回路および水平セレクタの具体的構成を示す回路図である。
【0031】
この表示装置100は、図1および図2に示すように、画素回路(PXLC)101がm×nのマトリクス状に配列された画素アレイ部102、水平セレクタ(HSEL)103、ライトスキャナ(WSCN)104、ドライブスキャナ(DSCN)105、水平セレクタ103により選択され輝度情報に応じたデータ信号が電流信号として順次に供給されるデータ線DTL101〜DTL10n、ライトスキャナ104により選択駆動される走査線WSL101〜WSL10m、およびドライブスキャナ105により選択駆動される駆動線DSL101〜DSL10mを有する。
【0032】
なお、画素アレイ部102において、画素回路101はm×nのマトリクス状に配列されるが、図1においては図面の簡単化のために2×3のマトリクス状に配列した例を示している。
また、図2においては図面の簡単化のために、水平セレクタ103は、第1列と第2列目の電流サンプルホールド回路と水平スイッチHSWのみを記載しているが第n列目まで同様の構成を有する電流サンプルホールド回路が各DTL101〜DTL10nに対応して配置される。
また、図2においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【0033】
本第1の実施形態に係る画素回路101は、図2に示すように、pチャネルTFT111,TFT112、nチャネルTFT113,TFT114、キャパシタC111、有機EL素子(OLED:電気光学素子)からなる発光素子115、第1のノードND111、および第2のノードND112を有する。
また、図2において、DTL101はデータ線を、WSL101は走査線を、DSL101は駆動線、SHLはサンプルホールド線をそれぞれ示している。
【0034】
画素回路101において、電源電位VCCと接地電位GNDとの間にTFT111、および発光素子115が直列に接続されている。
具体的には、ドライブトランジスタとしてのTFT111のソースが電源電圧VCCの供給ラインに接続され、ドレインが発光素子115のアノードに接続され、発光素子115のカソードが接地電位GNDに接続されている。そして、TFT111のゲートが第1のノードND111に接続されている。
第1のノードND111と第2のノードND112とに、TFT113のソース・ドレインが接続され、TFT113のゲートが駆動線DSL101に接続されている。
キャパシタC111の第1電極が第1のノードND111に接続され、第2電極が電源電位VCCに接続されている。
データ線DTL101と第3のノードND113とにTFT114のソース・ドレインが接続され、TFT114のゲートが走査線WSL101に接続されている。
TFT112のゲートが第2のノードND112に接続され、ドレインが第3のノードND113に接続され、ゲートとソース同士(第2のノードND112と第3のノードND113)が接続され、ソースが電源電位VCCに接続されていいる。
【0035】
水平セレクタ103は、図2に示すように、画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線DTL101,DTL012、〜、DTL10nに対応して設けられた、電流サンプルホールド回路1031−1,1031−2、〜、1031−nと、nチャネルTFTからなる水平スイッチ(HSW)1032−1,1032−2、〜、1032−n−1、1032−nを有している。
【0036】
第1列目の電流サンプルホールド回路1031−1は、図2に示すように、nチャネルTFT121−1〜TFT124−1、キャパシタC121−1、およびノードND121−1,ND122−1を有している。
【0037】
第2列目の電流サンプルホールド回路1031−2は、図2に示すように、nチャネルTFT121−2〜TFT124−2、キャパシタC121−2、およびノードND121−2,ND122−2を有している。
同様に、第(n−1)列目の電流サンプルホールド回路1031−n−1 は、図2に示すように、nチャネルTFT121−n−1 〜TFT124−n−1 、キャパシタC121−n−1 、およびノードND121−n−1 ,ND122−n−1 を有している。
そして、第n列目の電流サンプルホールド回路1031−nは、図2に示すように、nチャネルTFT121−n〜TFT124−n、キャパシタC121−n、およびノードND121−n,ND122−nを有している。
【0038】
TFT121(−1〜−n)が本発明に係る電界効果トランジスタを構成し、TFT122(−1〜−n)が第1のスイッチを構成し、TFT123(−1〜−n)が第2のスイッチを構成し、TFT124(−1〜−n)が第3のスイッチを構成する。
【0039】
電流サンプルホールド回路1031−1において、TFT121−1のソースが接地電位GNDに接続され、ドレインがノードND121−1に接続され、ゲートがノードND122−1に接続されている。ノードND121−1とノードND122−1とにTFT122−1のソース・ドレインがそれぞれ接続されている。TFT122−1のゲートがサンプルホールド線SHL121−1に接続されている。
キャパシタC121−1の第1電極がノードND122−1に接続され、第2電極が接地電位GNDに接続されている。
ノードND121−1と第1の映像入力信号電流I1の第1の供給線ISL101とにTFT123−1のソース・ドレインがそれぞれ接続されている。TFT123−1のゲートがサンプルホールド線SHL122−1に接続されている。
ノードND121−1と第2の映像入力信号電流I2の第2の供給線ISL102とにTFT124−1のソース・ドレインがそれぞれ接続されている。TFT124−1のゲートがサンプルホールド線SHL123−1に接続されている。
また、ノードND121が水平スイッチ1032−1に接続されている。
【0040】
なお、他の電流サンプルホールド回路1031−2〜1031−nの接続形態は、上述した電流サンプルホールド回路1031−1と同様に行われることから、ここではその詳細は省略する。
【0041】
次に、上記構成の動作を、水平セレクタの動作を中心に、図3(A)〜(O)および図4〜図8に関連付けて説明する。
【0042】
なお、図3(A)のSHSWは水平スイッチの切換信号を示している。また、図3(H)は第1列目のTFT121−1のドレイン電位Vd1211を、図3(I)は第2列目のTFT121−2のドレイン電位Vd1212を、図3(J)は第n−1列目のTFT121−n−1 のドレイン電位Vd121n−1 を、図3(K)は第n列目のTFT121−nのドレイン電位Vd121nを、図3(L)は第1列目のキャパシタC121−1の電位VC1211を、図3(M)は第2列目のキャパシタC121−2の電位VC1212を、図3(N)は第n−1列目のキャパシタC121−n−1 の電位VC121n−1 を、図3(O)は第n列目のキャパシタC11−nの電位VC121nをそれぞれ示している。
【0043】
図3(A)に示すように、切換信号SHSWを低レベルとして全水平スイッチHSWをオフさせた状態で、図3(B),(C)および図4に示すように、第1列目の電流サンプルホールド回路1031−1のTFT122−1,123−1が接続されたサンプルホールド線SHL121−1,122−1を高レベルとして、TFT122−1,123−1を導通状態とする(オンさせる)。
これと並行して、第n列目の電流サンプルホールド回路1031−nのTFT122−n,124−nが接続されたサンプルホールド線SHL121−n,123−nを高レベルとして、TFT122−n,124−nを導通状態とする(オンさせる)。
このとき、第1の映像入力信号電流I1が第1の供給線ISL101、TFT123−1を通して第1列目の電流サンプルホールド回路1031−1内に流れ、第2の映像入力信号電流I2が第2の供給線ISL102、TFT124−nを通して第n列目の電流サンプルホールド回路1031−n内に流れる。
このとき、第1列目の電流サンプルホールド回路1031−1のTFT121−1は、TFT122−1を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図3(L)に示すように、キャパシタC121−1に保持される。
同様に、第n列目の電流サンプルホールド回路1031−nのTFT121−nは、TFT122−nを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図3(O)に示すように、キャパシタC121−nに保持される。
所定のゲート電圧がキャパシタC121−1,C121−nに書き込まれた後に、図3(B),(C)および図5に示すように、サンプルホールド線SHL121−1,121−nを低レベルとしてTFT122−1,TFT122−nを非導通状態とし、その後にサンプルホールド線SHL122−1,SHL123−nを低レベルとしてTFT123−1,124−nを非導通状態とする。
【0044】
次に、同様に、図3(D),(E)および図6に示すように、第2列目の電流サンプルホールド回路1031−2のTFT122−2,123−2が接続されたサンプルホールド線SHL121−2,122−2を高レベルとして、TFT122−2,123−2を導通状態とする(オンさせる)。
これと並行して、第n−1列目の電流サンプルホールド回路1031−n−1 のTFT122−n−1 ,124−n−1 が接続されたサンプルホールド線SHL121−n−1 ,123−n−1 を高レベルとして、TFT122−n−1 ,124−n−1を導通状態とする(オンさせる)。
このとき、第1の映像入力信号電流I1が第1の供給線ISL101、TFT123−2を通して第2列目の電流サンプルホールド回路1031−2内に流れ、第2の映像入力信号電流I2が第2の供給線ISL102、TFT124−n−1 を通して第n−1列目の電流サンプルホールド回路1031−n−1 内に流れる。
このとき、第2列目の電流サンプルホールド回路1031−2のTFT121−2は、TFT122−2を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図3(M)に示すように、キャパシタC121−2に保持される。
同様に、第n−1列目の電流サンプルホールド回路1031−n−1 のTFT121−n−1 は、TFT122−n−1 を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図3(N)に示すように、キャパシタC121−n−1 に保持される。
所定のゲート電圧がキャパシタC121−2,C121−n−1 に書き込まれた後に、図3(D),(E)に示すように、サンプルホールド線SHL121−2,121−n−1 を低レベルとしてTFT122−2,TFT122−n−1 を非導通状態とし、その後にサンプルホールド線SHL122−2,SHL123−n−1 を低レベルとしてTFT123−2,124−n−1 を非導通状態とする。
【0045】
以下、逆方向にそれぞれ隣接サンプルホールド回路が順次動作してゆく。
【0046】
図3(F)および図7に示すように、第2列目の電流サンプルホールド回路1031−2のTFT122−2,123−2が接続されたサンプルホールド線SHL121−2,123−2を高レベルとして、TFT122−2,124−2を導通状態とする(オンさせる)。
これと並行して、第n−1列目の電流サンプルホールド回路1031−n−1 のTFT122−n−1 ,123−n−1 が接続されたサンプルホールド線SHL121−n−1 ,122−n−1 を高レベルとして、TFT122−n−1 ,123−n−1を導通状態とする(オンさせる)。
このとき、第2の映像入力信号電流I2が第2の供給線ISL102、TFT124−2を通して第2列目の電流サンプルホールド回路1031−2内に流れ、第1の映像入力信号電流I1が第1の供給線ISL101、TFT123−n−1 を通して第n−1列目の電流サンプルホールド回路1031−n−1 内に流れる。
このとき、第2列目の電流サンプルホールド回路1031−2のTFT121−2は、TFT122−2を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図3(M)に示すように、キャパシタC121−2に再び保持される。
同様に、第n−1列目の電流サンプルホールド回路1031−n−1 のTFT121−n−1 は、TFT122−n−1 を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図3(N)に示すように、キャパシタC121−n−1 に保持される。
所定のゲート電圧がキャパシタC121−2,C121−n−1 に書き込まれた後に、図3(F)に示すように、サンプルホールド線SHL121−2,121−n−1 を低レベルとしてTFT122−2,TFT122−n−1 を非導通状態とし、その後にサンプルホールド線SHL123−2,SHL122−n−1 を低レベルとしてTFT124−2,123−n−1 を非導通状態とする。
【0047】
図3(G)に示すように、第1列目の電流サンプルホールド回路1031−1のTFT122−1,123−1が接続されたサンプルホールド線SHL121−1,123−1を高レベルとして、TFT122−1,124−1を導通状態とする(オンさせる)。
これと並行して、第n列目の電流サンプルホールド回路1031−nのTFT122−n,123−nが接続されたサンプルホールド線SHL121−n,122−nを高レベルとして、TFT122−n,123−nを導通状態とする(オンさせる)。
このとき、第2の映像入力信号電流I2が第2の供給線ISL102、TFT124−1を通して第1列目の電流サンプルホールド回路1031−1内に流れ、第1の映像入力信号電流I1が第1の供給線ISL101、TFT123−nを通して第n列目の電流サンプルホールド回路1031−n内に流れる。
このとき、第1列目の電流サンプルホールド回路1031−1のTFT121−1は、TFT122−1を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図3(M)に示すように、キャパシタC121−1に再び保持される。
同様に、第n列目の電流サンプルホールド回路1031−nのTFT121−nは、TFT122−nを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図3(N)に示すように、キャパシタC121−n−1 に再び保持される。
所定のゲート電圧がキャパシタC121−1,C121−nに書き込まれた後に、図3(G)に示すように、サンプルホールド線SHL121−1,121−nを低レベルとしてTFT122−1,TFT122−nを非導通状態とし、その後にサンプルホールド線SHL123−1,SHL122−nを低レベルとしてTFT124−1,123−nを非導通状態とする。
【0048】
以上のようにして全ての回路に映像信号Iinが点順次にサンプルホールドされる。
【0049】
ここで、図4〜図8の第2の列目の電流サンプルホールド回路1031−2におけるノードND121−2(A点)の電位について考察する。
第1の供給線ISL101からの第1の映像入力信号電流I1をサンプリングしている時は、A点の電位はVgs2にあるが、TFT123−2がオフした時点で電流の供給が絶たれてしまうので接地レベルに降下する。このため、TFT122−2のソースドレイン間には電位差が生じてしまい、リーク電流がキャパシタC121−2から流れ出してしまう。これによって、キャパシタC121−2に保持されている電圧は時間とともに減少してゆく。
一定時間経過後、TFT124−2,TFT122−2をオンして今度は第2の供給線ISL102からの第2の映像入力信号電流I2をサンプリングする。この時もTFT122−2を介してTFT121−2のゲートとドレインは接続されているので、TFT121−2は飽和領域で動作し、ゲート電圧は式1で表されるVgs2となる。そしてその値が再びキャパシタC121−2に充電される。キャパシタC121−2への充電が終了した後、TFT124−2をオフしてキャパシタC121−2の電位をホールドする。このとき、TFT121−2には電流が供給されないのでドレイン電圧は接地レベルに再び降下してTFT122−2のソースドレイン間に電位差が生じ、キャパシタC121−2からリーク電流が流れ出す。
しかしながら、本実施形態の回路では、キャパシタC121−2に保持されている電圧が減少するのはI2が第1列目の電流サンプルホールド回路1031−1のキャパシタC121−1に充電している時間のみである。
図3(M)に示すように、リーク電流によって減少する電圧はリーク電流の量とリークしている時間によって決定されるので、本回路を用いることで容量のリーク量を低減することができ、サンプリング後のホールド時間を短縮することで容量に保持されている電圧の減少を防ぐことができる。
【0050】
その後、図8に示すように、水平スイッチHSWが全段同時にオンされ、TFT121−1〜TFT121−nが定電流源として機能し、サンプルホールドされた電流値が各データ線DTL101〜DTL10nに出力される。
これにより、図12に示すように、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能となる。
ホールド時間を短縮することで、ホールド時間差による出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。
上記のバラツキ抑制の効果は、リーク電流の大きなTFTにおいて顕著である。そのため、TFTを用いた電流駆動の有機ELディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
【0051】
また、画素回路101において、入力信号(電流信号)SIの書き込み時には、駆動線DSL101を高レベルとしてTFT113を導通状態とし、走査線WSL101を高レベルとしてTFT114を導通状態に保持する。
これにより、ドライブトランジスタであるTFT111に信号電流に応じた電流が流れる。
このとき、TFT111のゲートとドレインは導通状態にあるTFT113により電気的に接続されており、TFT111は飽和領域にて駆動している。
よって、上記式1に基づいて入力電流に相当するゲート電圧が書き込まれ、画素容量であるキャパシタC111に保持される。
その後、TFT114を非導通状態に保持して、TFT13を導通状態に保持する。
これにより、入力信号電流に応じた電流が発光素子115に流れ、発光素子115はその電流値に応じた輝度で発光する。
【0052】
本第1の実施形態によれば、各サンプルホールド回路1031−1〜1031−nを列方向の両側である第1列側および最終列側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、このとき第1の供給線ILS101を供給される第1の信号電流I1を、第1列側のサンプルホールド回路1031−1から第2のスイッチとしてのTFT123(−1〜−n)を通して点順次にサンプルホールドさせ、第2の供給線ISL102を供給される第2の信号電流I2を、最終列側のサンプルホールド回路1031−nから第3のスイッチとしてのTFT124(−n〜−1)を通して点順次にサンプルホールドさせる水平セレクタ103を設けたので、サンプリング後のホールド時間を短縮することで容量に保持されている電圧の減少を抑制することが可能となる。
このように、ホールド時間を短縮することで、ホールド時間差による出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。
上記のバラツキ抑制の効果は、リーク電流の大きなTFTにおいて顕著である。そのため、TFTを用いた電流駆動の有機ELディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
すなわち、出力段の電流値バラツキのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することができる。
【0053】
第2実施形態
図10は、本発明に係る電流駆動方式を採用した有機EL表示装置の第2の実施形態を説明するための図である。
【0054】
本第2の実施形態が上述した第1の実施形態と異なる点は、各電流サンプルホールド回路1031A(−1〜−n)において、TFT121,122とキャパシタC121からなる定電流源回路に、さらにnチャネルTFT126,127、およびキャパシタC122による定電流源回路を、ノードND121と接地電位GND間にカスコード接続(2段直列接続)したことにある。
【0055】
ここでは、電流サンプルホールド回路1031A−1を例に図10に関連付けてて説明する。他の電流サンプルホールド回路1031A−2〜1031A−は電流サンプルホールド回路1031A−1と同様の構成であることからここでの説明は省略する。
【0056】
電流サンプルホールド回路1031A−1においては、第2の電界効果トランジスタとしてのTFT121−1のソースが接地電位GNDの代わりにノードND123−1に接続され、第1の電界効果トランジスタとしてのTFT125−1のドレインがノードND123−1に接続され、TFT125−1のソースが接地電位GNDに接続されている。TFT125−1のゲートがノードND124−1に接続されている。
そして、ノードND123−1とノードND124−1とに第4のスイッチとしてのTFT126−1のソース・ドレインがそれぞれ接続され、TFT126−1のゲートがサンプルホールド線SHL124−1に接続されている。
第2のキャパシタC122−1の第1電極がノードND124−1に接続され、第2電極が接地電位GNDに接続されている。
【0057】
図11は、図10の電流サンプルホールド回路の要部のタイミングチャートである。
図11(A)のSHSWは水平スイッチの切換信号を示している。また、図11(F)はTFT125−1のドレイン電位Vd1251を、図11(G)はTFT121−1のドレイン電位Vd1211を、図11(H)はキャパシタC122−1の電位VC1221を、図11(I)はキャパシタC121−1の電位VC1211をそれぞれ示している。
【0058】
図10の電流サンプルホールド回路1031A−1においては、図11(B)〜(D)に示すように、サンプルホールド線SHL122−1,SHL124−1,SHL121−1を高レベルとしてTFT123−1,126−1,121−1を導通状態とする。
TFT123−1が導通状態となったことに伴い、第1の映像入力信号電流I1が電流サンプルホールド回路1031A−1内に流れる。
このとき、TFT121−1は、TFT122−1を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は前述した式1に基づいて決定され、キャパシタC121−1に保持される。
同様に、TFT121−1を介してノードND123−1に電流が供給され、このとき、TFT125−1は、TFT126−1を介して飽和領域にて動作する。そのゲート電圧は前述した式1に基づいて決定され、キャパシタC122−1に保持される。
このように、所定のゲート電圧がキャパシタC121−1、およびC122−1に書き込まれた後に、サンプルホールド線SHL124−1を低レベルとしてTFT126−1を非導通状態とし、次に、サンプルホールド線SHL121−1を低レベルとしてTFT122−1を非導通状態とした後に、サンプルホールド線SHL122−1を低レベルとしてTFT123−1を非導通状態とする。
【0059】
ここで、TFT121−1のソース電位はTFT125−1のドレイン電位(A)と同電位である。よって、カスコード接続を行っている場合はTFT125−1のドレイン電圧は、電流Iinを書き込んだときの値、つまりTFT125−1のゲート電圧と殆ど等しい値を有する。
これにより、TFT126−1のソース・ドレイン電圧はほぼ0Vとなり、リーク電流によるTFT125−1のゲート電圧の降下を大幅に抑えることができる。
【0060】
以上より、有機EL等でのシェーディングや、電流の点順次サンプルホールド回路において、本実施形態のように、トランジスタの動作点サイズ設計を行うことなく、ばらつきのない電流出力が得られる。
【0061】
上述した実施形態においては、画素回路101に構成は、図2の回路に限定されるものではなく、種々の態様が可能であることは言うまでもなく、たとえば図13の回路を採用することも勿論可能である。
また、上述した実施形態においては、水平セレクタ103の電流サンプルホールド回路1031−1〜1031−nのスイッチとして機能するTFT122(−1〜−n)〜124(−1〜−n),126(−1〜−n)は、pチャネルTFTであってもよい。
【0062】
【発明の効果】
以上説明したように、本発明によれば、サンプリング後のホールド時間を短縮することで容量に保持されている電圧の減少を抑制することが可能となる。
このように、ホールド時間を短縮することで、ホールド時間差による出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。
さらに、サンプルホールド回路にカスコード接続を用いることで、このばらつき量を殆ど完全に抑制することができる。
上記のバラツキ抑制の効果は、リーク電流の大きなTFTにおいて顕著である。そのため、TFTを用いた電流駆動の有機ELディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
【図面の簡単な説明】
【図1】本第1の実施形態に係る電流駆動方式を採用した有機EL表示装置の構成例を示すブロック図である。
【図2】図1の有機EL表示装置において本第2の実施形態に係る画素回路および水平セレクタの具体的構成を示す回路図である。
【図3】本第1の実施形態に係る動作を説明するためのタイミングチャートである。
【図4】本第1の実施形態に係る動作を説明するための図である。
【図5】本第1の実施形態に係る動作を説明するための図である。
【図6】本第1の実施形態に係る動作を説明するための図である。
【図7】本第1の実施形態に係る動作を説明するための図である。
【図8】本第1の実施形態に係る動作を説明するための図である。
【図9】本第1の実施形態の利点を説明するための図である。
【図10】本発明に係る電流駆動方式を採用した有機EL表示装置の第2の実施形態を説明するための図である。
【図11】本第2の実施形態の動作を説明するためのタイミングチャートである。
【図12】一般的な有機EL表示装置の構成を示すブロック図である。
【図13】図12の画素回路の一構成例を示す回路図である。
【図14】図12の水平セレクタの要部の具体的な構成を示す回路図である。
【図15】図14の回路の動作を説明するためのタイミングチャートである。
【図16】図14の回路の動作を説明するための図である。
【図17】図14の回路の課題を説明するための図である。
【図18】図14の回路の課題を説明するための図である。
【符号の説明】
100…表示装置、101…画素回路(PXLC)、102…画素アレイ部、103,103A…水平セレクタ(HSEL)、1031−1〜1031−n…電流サンプルホールド回路、104…ライトスキャナ(WSCN)、105…ドライブスキャナ(DSCN)、111〜114…TFT、115…発光素子、121(−1〜n)〜127(−1〜n)…TFT、DTL101〜DTL10n…データ線、WSL101〜WS10m…走査線、DSL101〜DSL10m…駆動線、ALZ101〜ALZ10m…オートゼロ線、ISL101…第1の供給線、ISL102…第2の供給線、I1…第1の映像入力信号電流、I2…第2の映像入力信号電流、SHL121(−1〜n)〜124(−1〜n)…サンプルホールド線。
【発明の属する技術分野】
本発明は、有機EL(Electroluminescence )ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置に関するものである。
【0002】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ELディスプレイなどにおいても同様であるが、有機ELディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【0003】
有機ELディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
このため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはTFT(Thin Film Transistor、薄膜トランジスタ)によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【0004】
図12は、電流駆動方式を採用した有機EL表示装置の構成を示すブロック図である。
この表示装置1は、図12に示すように、画素回路(PXLC)2aがm×nのマトリクス状に配列された画素アレイ部2、水平セレクタ(HSEL)3、ライトスキャナ(WSCN)4、ドライブスキャナ(DSCN)5、水平セレクタ3により選択され輝度情報に応じたデータ信号が供給されるデータ線DTL1〜DTLn、ライトスキャナ4により選択駆動される走査線WSL1〜WSLm、およびドライブスキャナ5により選択駆動される駆動線DSL1〜DSLm、を有する。
【0005】
図13は、図12の画素回路2aの一構成例を示す回路図である。
【0006】
図13の画素回路2aは、pチャネル薄膜電界効果トランジスタ(以下、TFTという)11〜TFT14、キャパシタC11、発光素子である有機EL素子(OLED)15を有する。また、図13において、DTLは入力信号が電流として伝播されるデータ線を示している。
有機EL素子は多くの場合整流性があるため、OLED(Organic Light Emitting Diode)と呼ばれることがあり、図13その他では発光素子としてダイオードの記号を用いているが、以下の説明においてOLEDには必ずしも整流性を要求するものではない。
図13ではTFT11のソースが電源電位VCC(電源電圧VCCの供給ライン)に接続され、発光素子15のカソード(陰極)は接地電位GNDに接続されている。図13の画素回路2aの動作は以下の通りである。
【0007】
入力信号(電流信号)SIの書き込み時には、TFT12を非導通に保持した状態で、TFT13,TFT14を導通状態に保持する。
これにより、駆動(ドライブ)トランジスタであるTFT11に信号電流に応じた電流が流れる。
このとき、TFT11のゲートとドレインは導通状態にあるTFT13により電気的に接続されており、TFT11は飽和領域にて駆動している。
よって、下記式1に基づいて入力電流に相当するゲート電圧が書き込まれ、画素容量であるキャパシタC11に保持される。
その後、TFT14を非導通状態に保持して、TFT12を導通状態に保持する。
これにより、入力信号電流に応じた電流がTFT12と発光素子15に流れ、発光素子15はその電流値に応じた輝度で発光する。
上記のように、TFT14を導通させてデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
【0008】
この画素回路2aでは、ドライブトランジスタ11のしきい値Vthや移動度μのバラツキが補正される。
【0009】
【数1】
Ids=1/2・μ(W/L)Cox(Vgs−|Vth|)2 …(1)
【0010】
ここで、μはキャリアの移動度を、Coxは単位面積当たりのゲート容量を、Wはゲート幅を、Lはゲート長を、VgsはTFT11のゲート・ソース間電圧を、VthはTFT11のしきい値Vthをそれぞれ示している。
【0011】
この方式では、映像信号が電流値Iinとしてパネルの水平セレクタ3に入力される。入力された電流信号は、水平セレクタ3にてサンプルホールドされ、全段がサンプルホールドされた後に、同時に画素が接続されたデータ線DTLに電流値が出力される。
【0012】
図14は、水平セレクタ3の要部の構成を示す回路図である。
水平セレクタ3は、図14に示すように、画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線DTL1,DTL2、〜、DTLnに対応して設けられた、電流サンプルホールド回路31−1,31−2、〜、31−nと、nチャネルTFTからなる水平スイッチ(HSW)32−1,32−2、〜、32−nを有している。
【0013】
電流サンプルホールド回路31−1は、図14に示すように、TFT33−1,TFT34−1、TFT35−1、キャパシタC31−1、およびノードND31−1,ND32−1を有している。
同様に、電流サンプルホールド回路31−1は、図14に示すように、TFT33−2,TFT34−2、TFT35−2、キャパシタC31−2、およびノードND31−2,ND32−2を有している。
そして、図示しないが、電流サンプルホールド回路31−nは、TFT33−n,TFT34−n、TFT35−n、キャパシタC31−n、およびノードND31−n,ND32−nを有している。
【0014】
この水平セレクタ3のサンプルホールド動作を、図15(A)〜(M)に関連付けて説明する。
なお、図15(A)のSHSWは水平スイッチの切換信号を示している。また、図15(H)は第1列目のTFT33−1のドレイン電位Vd331を、図15(I)は第2列目のTFT33−2のドレイン電位Vd332を、図15(J)は第n列目のTFT33−nのドレイン電位Vd33nを、図15(K)は第1列目のキャパシタC11−1の電位VC111を、図15(L)は第2列目のキャパシタC11−2の電位VC112を、図15(M)は第n列目のキャパシタC11−nの電位VC11nを、それぞれ示している。
【0015】
図15(A)に示すように、切換信号SHSWを低レベルとして全水平スイッチHSWをオフさせた状態で、図15(B),(C)に示すように、第1列目の電流サンプルホールド回路31−1のTFT34−1,35−1が接続されたサンプルホールド線SHL31−1,32−1を高レベルとして、TFT34−1,35−1を導通状態とする(オンさせる)。
このとき、入力信号電流Iinが電流サンプルホールド回路31−1内に流れる。このとき、TFT33−1は、TFT34−1を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図15(K)に示すように、キャパシタC31−1に保持される。
所定のゲート電圧がキャパシタC31−1に書き込まれた後に、サンプルホールド線SHL31−1を低レベルとしてTFT34−1を非導通状態とし、その後にサンプルホールド線SHL32−1を低レベルとしてTFT35−1を非導通状態とする。
【0016】
次に、同様に、図15(D),(E)に示すように、第2列目の電流サンプルホールド回路31−2のTFT34−2,35−2が接続されたサンプルホールド線SHL31−2,32−2を高レベルとして、TFT34−2,35−2を導通状態とする(オンさせる)。
このとき、入力信号電流Iinが電流サンプルホールド回路31−2内に流れる。このとき、TFT33−2は、TFT34−2を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図15(L)に示すように、キャパシタC31−2に保持される。
所定のゲート電圧がキャパシタC31−2に書き込まれた後に、サンプルホールド線SHL31−2を低レベルとしてTFT34−2を非導通状態とし、その後にサンプルホールド線SHL32−2を低レベルとしてTFT35−2を非導通状態とする。
以下、隣接サンプルホールド回路が順次動作してゆき、全ての回路に映像信号Iinが点順次にサンプルホールドされる。
その後、図15(A)に示すように、水平スイッチHSWが全段同時にオンされ、TFT33−1〜TFT33−nが定電流源として機能し、図16に示すように、サンプルホールドされた電流値が各データ線DTL1〜DTLnに出力される。
【0017】
【発明が解決しようとする課題】
しかしながら、上述した水平セレクタ3においては、定電流源として機能するTFT33(−1〜−n)のドレイン電位、特に、サンプルホールド動作が先に行われるTFT33のドレイン電位が降下し、一定に保持することができないという不利益がある。
この課題についてさらに詳細に説明する。
【0018】
ここで、第1列目の電流サンプルホールド回路31−1のサンプルホールド時の各ノードの電位を調べる。
電流サンプルホールド回路31−1では、図17(A)に示すように、TFT35−1が非導通状態に保持されて入力電流Iinがサンプルホールドされる。この期間中、TFT33−1はオンし続けているためにに、TFT33−1のドレイン電位(ND31−1の電位)は供給源がなくなり、接地電位GNDレベルまで下降してしまう。
このときTFT34−1に注目する。TFT34−1はオフしており、キャパシタC31−1には電流Iinに相当するゲート電位が保持されている。
【0019】
しかしながら、ノードND31−1の電位が接地電位GNDレベルまで落ちることで、TFT34−1には、図17(B)に示すように、ドレイン・ソース間電圧Vdsが印加されてしまい、TFT34−1にはリーク電流が流れる。このリーク電流がキャパシタC31−1から流れ出すことで、TFT33−1のゲート電圧は減少してしまう。これにより、TFT33−1のゲート・ソース間電圧Vgsはサンプルホールド時よりも減少してしまい、その後水平スイッチHSWがオンして飽和領域になったとしても、電流Iinより小さい電流値しか流れなくなってしまう。このリーク量はリーク時間に比例する。
【0020】
サンプルホールド回路は前述したように点順次にて動作するので、スキャン開始部とスキャン終了部とでは、各容量にゲート電位が保持されている時間が異なる。すなわち、図15(K)〜(L)に示すように、スキャン開始部では終了部に比べて保持時間が長くなる。
そのため、スキャン開始部ではリーク時間も長くなり、ゲート電圧降下量がスキャン終了部に比べて大きくなる。つまり、画面全体に単色のラスター表示をしたとしても、図18に示すように、スキャン終了部に向かって輝度がグラデーションしてしまう。
特に、有機EL等を駆動するTFTではリーク電流が高いために、この問題は顕著に現れる。
【0021】
この問題点は有機ELに関わらず、電流のサンプルを行う場面ではどんな時も問題となる。
たとえば、電流を点順次にてサンプリングし、一括で出力する場合には同様の理由でサンプリング開始部と終了部とで出力の電流値が異なってしまう。
【0022】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、他の回路のサンプリング期間も、出力トランジスタのゲート電位のリークによる変化を抑えることが可能で、出力段の電流値バラツキのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能な表示装置を提供することにある。
【0023】
【課題を解決するための手段】
上記目的を達成するため、本発明の観点は、映像信号が信号電流として供給される表示装置であって、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給されるデータ線と、上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路を有し、各サンプルホールド回路を列方向の両側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、上記複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタとを有する。
【0024】
好適には、水平セレクタは第1の信号電流の供給線と、第2の信号電流の第2の供給線とを有し、上記各サンプルホールド回路は、ソースが所定電位に接続された電界効果トランジスタと、上記電界効果トランジスタのドレインとゲートとの間に接続された第1のスイッチと、上記電界効果トランジスタのドレインと上記第1の信号電流の第1の供給線との間に接続された第2のスイッチと、上記電界効果トランジスタのドレインと上記第2の信号電流の第2の供給線との間に接続された第3のスイッチと、上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、を有する。
【0025】
好適には、水平セレクタは第1の信号電流の供給線と、第2の信号電流の第2の供給線とを有し、上記各サンプルホールド回路は、ソースが所定電位に接続された第1の電界効果トランジスタと、ソースが上記第1の電界効果トランジスタのドレインに接続された第2の電界効果トランジスタと、上記第2の電界効果トランジスタのドレインとゲートとの間に接続された第1のスイッチと、上記第2の電界効果トランジスタのドレインと上記第1の信号電流の第1の供給線との間に接続された第2のスイッチと、上記第2の電界効果トランジスタのドレインと上記第2の信号電流の第2の供給線との間に接続された第3のスイッチと、上記第1の電界効果トランジスタのドレインとゲートとの間に接続された第4のスイッチと、上記第1の電界効果トランジスタのゲートと所定電位との間に接続された第1のキャパシタと、上記第2の電界効果トランジスタのゲートと所定電位との間に接続された第2のキャパシタと、を有する。
【0026】
好適には、上記水平セレクタは、各サンプルホールド回路を列方向の両側である第1列側および最終列側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせる場合、上記第1の供給線を供給される第1の信号電流を、第1列側のサンプルホール回路から上記第2のスイッチを通して点順次にサンプルホールドさせ、上記第2の供給線を供給される第2の信号電流を、最終列側のサンプルホール回路から上記第3のスイッチを通して点順次にサンプルホールドさせる。
【0027】
本発明によれば、たとえば第1列目のサンプルホールド回路の第1および第2のスイッチを導通状態とし(オンさせ)、最終列目のサンプルホールド回路の第1および第3のスイッチを導通状態とする(オンさせる)。
このとき、第1の供給線を供給される第1の入力信号電流が第1列目のサンプルホールド回路内に流れ、第2の供給線を供給される第2の入力信号電流が最終列目のサンプルホールド回路内に流れる。
このとき、第1列目および最終列目のサンプルホールド回路の電界効果トランジスタは、第1のスイッチを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、キャパシタに保持される。
第1列目および最終列目のサンプルホールド回路においては、所定のゲート電圧がキャパシタに書き込まれた後に、たとえば第1のスイッチを非導通状態とし、その後に第1列目のサンプルホールド回路では第2のスイッチを非導通状態とし、最終列目のサンプルホールド回路では第3のスイッチを非導通状態とする。
次に、同様に、第2列目のサンプルホールド回路の第1および第2のスイッチを導通状態とし(オンさせ)、最終列目の一列前のサンプルホールド回路の第1および第3のスイッチを導通状態とする(オンさせる)。
このとき、第1の供給線を供給される第1の入力信号電流が第2列目のサンプルホールド回路内に流れ、第2の供給線を供給される第2の入力信号電流が最終列目の一列前のサンプルホールド回路内に流れる。
このとき、第2列目および最終列目の一列前のサンプルホールド回路の電界効果トランジスタは、第1のスイッチを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、キャパシタに保持される。
第2列目および最終列目の一列前のサンプルホールド回路においては、所定のゲート電圧がキャパシタに書き込まれた後に、たとえば第1のスイッチを非導通状態とし、その後に第2列目のサンプルホールド回路では第2のスイッチを非導通状態とし、最終列目の一列前のサンプルホールド回路では第3のスイッチを非導通状態とする。
【0028】
以下、隣接サンプルホールド回路を第3列目および最終列目の二列前から順次動作してゆき、全ての回路に映像信号が点順次にサンプルホールドされる。
以上より、サンプルホールド回路のホールド時間を短縮することができ、これにより、キャパシタにホールドされている電圧(電荷)の減少を抑制することができる。
その後、全サンプルホールド回路の電界効果トランジスタが定電流源として機能し、サンプルホールドされた電流値が各データ線に並列的に出力される。
このように、ホールド時間を短縮することで、ホールド時間差による出力電流値のばらつきを抑制することができ、均一な定電流源を形成できる。
これにより、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能となる。
【0029】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【0030】
第1実施形態
図1は、本第1の実施形態に係る電流駆動方式を採用した有機EL表示装置の構成例を示すブロック図である。
図2は、図1の有機EL表示装置において本実施形態に係る画素回路および水平セレクタの具体的構成を示す回路図である。
【0031】
この表示装置100は、図1および図2に示すように、画素回路(PXLC)101がm×nのマトリクス状に配列された画素アレイ部102、水平セレクタ(HSEL)103、ライトスキャナ(WSCN)104、ドライブスキャナ(DSCN)105、水平セレクタ103により選択され輝度情報に応じたデータ信号が電流信号として順次に供給されるデータ線DTL101〜DTL10n、ライトスキャナ104により選択駆動される走査線WSL101〜WSL10m、およびドライブスキャナ105により選択駆動される駆動線DSL101〜DSL10mを有する。
【0032】
なお、画素アレイ部102において、画素回路101はm×nのマトリクス状に配列されるが、図1においては図面の簡単化のために2×3のマトリクス状に配列した例を示している。
また、図2においては図面の簡単化のために、水平セレクタ103は、第1列と第2列目の電流サンプルホールド回路と水平スイッチHSWのみを記載しているが第n列目まで同様の構成を有する電流サンプルホールド回路が各DTL101〜DTL10nに対応して配置される。
また、図2においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【0033】
本第1の実施形態に係る画素回路101は、図2に示すように、pチャネルTFT111,TFT112、nチャネルTFT113,TFT114、キャパシタC111、有機EL素子(OLED:電気光学素子)からなる発光素子115、第1のノードND111、および第2のノードND112を有する。
また、図2において、DTL101はデータ線を、WSL101は走査線を、DSL101は駆動線、SHLはサンプルホールド線をそれぞれ示している。
【0034】
画素回路101において、電源電位VCCと接地電位GNDとの間にTFT111、および発光素子115が直列に接続されている。
具体的には、ドライブトランジスタとしてのTFT111のソースが電源電圧VCCの供給ラインに接続され、ドレインが発光素子115のアノードに接続され、発光素子115のカソードが接地電位GNDに接続されている。そして、TFT111のゲートが第1のノードND111に接続されている。
第1のノードND111と第2のノードND112とに、TFT113のソース・ドレインが接続され、TFT113のゲートが駆動線DSL101に接続されている。
キャパシタC111の第1電極が第1のノードND111に接続され、第2電極が電源電位VCCに接続されている。
データ線DTL101と第3のノードND113とにTFT114のソース・ドレインが接続され、TFT114のゲートが走査線WSL101に接続されている。
TFT112のゲートが第2のノードND112に接続され、ドレインが第3のノードND113に接続され、ゲートとソース同士(第2のノードND112と第3のノードND113)が接続され、ソースが電源電位VCCに接続されていいる。
【0035】
水平セレクタ103は、図2に示すように、画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線DTL101,DTL012、〜、DTL10nに対応して設けられた、電流サンプルホールド回路1031−1,1031−2、〜、1031−nと、nチャネルTFTからなる水平スイッチ(HSW)1032−1,1032−2、〜、1032−n−1、1032−nを有している。
【0036】
第1列目の電流サンプルホールド回路1031−1は、図2に示すように、nチャネルTFT121−1〜TFT124−1、キャパシタC121−1、およびノードND121−1,ND122−1を有している。
【0037】
第2列目の電流サンプルホールド回路1031−2は、図2に示すように、nチャネルTFT121−2〜TFT124−2、キャパシタC121−2、およびノードND121−2,ND122−2を有している。
同様に、第(n−1)列目の電流サンプルホールド回路1031−n−1 は、図2に示すように、nチャネルTFT121−n−1 〜TFT124−n−1 、キャパシタC121−n−1 、およびノードND121−n−1 ,ND122−n−1 を有している。
そして、第n列目の電流サンプルホールド回路1031−nは、図2に示すように、nチャネルTFT121−n〜TFT124−n、キャパシタC121−n、およびノードND121−n,ND122−nを有している。
【0038】
TFT121(−1〜−n)が本発明に係る電界効果トランジスタを構成し、TFT122(−1〜−n)が第1のスイッチを構成し、TFT123(−1〜−n)が第2のスイッチを構成し、TFT124(−1〜−n)が第3のスイッチを構成する。
【0039】
電流サンプルホールド回路1031−1において、TFT121−1のソースが接地電位GNDに接続され、ドレインがノードND121−1に接続され、ゲートがノードND122−1に接続されている。ノードND121−1とノードND122−1とにTFT122−1のソース・ドレインがそれぞれ接続されている。TFT122−1のゲートがサンプルホールド線SHL121−1に接続されている。
キャパシタC121−1の第1電極がノードND122−1に接続され、第2電極が接地電位GNDに接続されている。
ノードND121−1と第1の映像入力信号電流I1の第1の供給線ISL101とにTFT123−1のソース・ドレインがそれぞれ接続されている。TFT123−1のゲートがサンプルホールド線SHL122−1に接続されている。
ノードND121−1と第2の映像入力信号電流I2の第2の供給線ISL102とにTFT124−1のソース・ドレインがそれぞれ接続されている。TFT124−1のゲートがサンプルホールド線SHL123−1に接続されている。
また、ノードND121が水平スイッチ1032−1に接続されている。
【0040】
なお、他の電流サンプルホールド回路1031−2〜1031−nの接続形態は、上述した電流サンプルホールド回路1031−1と同様に行われることから、ここではその詳細は省略する。
【0041】
次に、上記構成の動作を、水平セレクタの動作を中心に、図3(A)〜(O)および図4〜図8に関連付けて説明する。
【0042】
なお、図3(A)のSHSWは水平スイッチの切換信号を示している。また、図3(H)は第1列目のTFT121−1のドレイン電位Vd1211を、図3(I)は第2列目のTFT121−2のドレイン電位Vd1212を、図3(J)は第n−1列目のTFT121−n−1 のドレイン電位Vd121n−1 を、図3(K)は第n列目のTFT121−nのドレイン電位Vd121nを、図3(L)は第1列目のキャパシタC121−1の電位VC1211を、図3(M)は第2列目のキャパシタC121−2の電位VC1212を、図3(N)は第n−1列目のキャパシタC121−n−1 の電位VC121n−1 を、図3(O)は第n列目のキャパシタC11−nの電位VC121nをそれぞれ示している。
【0043】
図3(A)に示すように、切換信号SHSWを低レベルとして全水平スイッチHSWをオフさせた状態で、図3(B),(C)および図4に示すように、第1列目の電流サンプルホールド回路1031−1のTFT122−1,123−1が接続されたサンプルホールド線SHL121−1,122−1を高レベルとして、TFT122−1,123−1を導通状態とする(オンさせる)。
これと並行して、第n列目の電流サンプルホールド回路1031−nのTFT122−n,124−nが接続されたサンプルホールド線SHL121−n,123−nを高レベルとして、TFT122−n,124−nを導通状態とする(オンさせる)。
このとき、第1の映像入力信号電流I1が第1の供給線ISL101、TFT123−1を通して第1列目の電流サンプルホールド回路1031−1内に流れ、第2の映像入力信号電流I2が第2の供給線ISL102、TFT124−nを通して第n列目の電流サンプルホールド回路1031−n内に流れる。
このとき、第1列目の電流サンプルホールド回路1031−1のTFT121−1は、TFT122−1を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図3(L)に示すように、キャパシタC121−1に保持される。
同様に、第n列目の電流サンプルホールド回路1031−nのTFT121−nは、TFT122−nを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図3(O)に示すように、キャパシタC121−nに保持される。
所定のゲート電圧がキャパシタC121−1,C121−nに書き込まれた後に、図3(B),(C)および図5に示すように、サンプルホールド線SHL121−1,121−nを低レベルとしてTFT122−1,TFT122−nを非導通状態とし、その後にサンプルホールド線SHL122−1,SHL123−nを低レベルとしてTFT123−1,124−nを非導通状態とする。
【0044】
次に、同様に、図3(D),(E)および図6に示すように、第2列目の電流サンプルホールド回路1031−2のTFT122−2,123−2が接続されたサンプルホールド線SHL121−2,122−2を高レベルとして、TFT122−2,123−2を導通状態とする(オンさせる)。
これと並行して、第n−1列目の電流サンプルホールド回路1031−n−1 のTFT122−n−1 ,124−n−1 が接続されたサンプルホールド線SHL121−n−1 ,123−n−1 を高レベルとして、TFT122−n−1 ,124−n−1を導通状態とする(オンさせる)。
このとき、第1の映像入力信号電流I1が第1の供給線ISL101、TFT123−2を通して第2列目の電流サンプルホールド回路1031−2内に流れ、第2の映像入力信号電流I2が第2の供給線ISL102、TFT124−n−1 を通して第n−1列目の電流サンプルホールド回路1031−n−1 内に流れる。
このとき、第2列目の電流サンプルホールド回路1031−2のTFT121−2は、TFT122−2を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図3(M)に示すように、キャパシタC121−2に保持される。
同様に、第n−1列目の電流サンプルホールド回路1031−n−1 のTFT121−n−1 は、TFT122−n−1 を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図3(N)に示すように、キャパシタC121−n−1 に保持される。
所定のゲート電圧がキャパシタC121−2,C121−n−1 に書き込まれた後に、図3(D),(E)に示すように、サンプルホールド線SHL121−2,121−n−1 を低レベルとしてTFT122−2,TFT122−n−1 を非導通状態とし、その後にサンプルホールド線SHL122−2,SHL123−n−1 を低レベルとしてTFT123−2,124−n−1 を非導通状態とする。
【0045】
以下、逆方向にそれぞれ隣接サンプルホールド回路が順次動作してゆく。
【0046】
図3(F)および図7に示すように、第2列目の電流サンプルホールド回路1031−2のTFT122−2,123−2が接続されたサンプルホールド線SHL121−2,123−2を高レベルとして、TFT122−2,124−2を導通状態とする(オンさせる)。
これと並行して、第n−1列目の電流サンプルホールド回路1031−n−1 のTFT122−n−1 ,123−n−1 が接続されたサンプルホールド線SHL121−n−1 ,122−n−1 を高レベルとして、TFT122−n−1 ,123−n−1を導通状態とする(オンさせる)。
このとき、第2の映像入力信号電流I2が第2の供給線ISL102、TFT124−2を通して第2列目の電流サンプルホールド回路1031−2内に流れ、第1の映像入力信号電流I1が第1の供給線ISL101、TFT123−n−1 を通して第n−1列目の電流サンプルホールド回路1031−n−1 内に流れる。
このとき、第2列目の電流サンプルホールド回路1031−2のTFT121−2は、TFT122−2を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図3(M)に示すように、キャパシタC121−2に再び保持される。
同様に、第n−1列目の電流サンプルホールド回路1031−n−1 のTFT121−n−1 は、TFT122−n−1 を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図3(N)に示すように、キャパシタC121−n−1 に保持される。
所定のゲート電圧がキャパシタC121−2,C121−n−1 に書き込まれた後に、図3(F)に示すように、サンプルホールド線SHL121−2,121−n−1 を低レベルとしてTFT122−2,TFT122−n−1 を非導通状態とし、その後にサンプルホールド線SHL123−2,SHL122−n−1 を低レベルとしてTFT124−2,123−n−1 を非導通状態とする。
【0047】
図3(G)に示すように、第1列目の電流サンプルホールド回路1031−1のTFT122−1,123−1が接続されたサンプルホールド線SHL121−1,123−1を高レベルとして、TFT122−1,124−1を導通状態とする(オンさせる)。
これと並行して、第n列目の電流サンプルホールド回路1031−nのTFT122−n,123−nが接続されたサンプルホールド線SHL121−n,122−nを高レベルとして、TFT122−n,123−nを導通状態とする(オンさせる)。
このとき、第2の映像入力信号電流I2が第2の供給線ISL102、TFT124−1を通して第1列目の電流サンプルホールド回路1031−1内に流れ、第1の映像入力信号電流I1が第1の供給線ISL101、TFT123−nを通して第n列目の電流サンプルホールド回路1031−n内に流れる。
このとき、第1列目の電流サンプルホールド回路1031−1のTFT121−1は、TFT122−1を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図3(M)に示すように、キャパシタC121−1に再び保持される。
同様に、第n列目の電流サンプルホールド回路1031−nのTFT121−nは、TFT122−nを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式1に基づいて決定され、図3(N)に示すように、キャパシタC121−n−1 に再び保持される。
所定のゲート電圧がキャパシタC121−1,C121−nに書き込まれた後に、図3(G)に示すように、サンプルホールド線SHL121−1,121−nを低レベルとしてTFT122−1,TFT122−nを非導通状態とし、その後にサンプルホールド線SHL123−1,SHL122−nを低レベルとしてTFT124−1,123−nを非導通状態とする。
【0048】
以上のようにして全ての回路に映像信号Iinが点順次にサンプルホールドされる。
【0049】
ここで、図4〜図8の第2の列目の電流サンプルホールド回路1031−2におけるノードND121−2(A点)の電位について考察する。
第1の供給線ISL101からの第1の映像入力信号電流I1をサンプリングしている時は、A点の電位はVgs2にあるが、TFT123−2がオフした時点で電流の供給が絶たれてしまうので接地レベルに降下する。このため、TFT122−2のソースドレイン間には電位差が生じてしまい、リーク電流がキャパシタC121−2から流れ出してしまう。これによって、キャパシタC121−2に保持されている電圧は時間とともに減少してゆく。
一定時間経過後、TFT124−2,TFT122−2をオンして今度は第2の供給線ISL102からの第2の映像入力信号電流I2をサンプリングする。この時もTFT122−2を介してTFT121−2のゲートとドレインは接続されているので、TFT121−2は飽和領域で動作し、ゲート電圧は式1で表されるVgs2となる。そしてその値が再びキャパシタC121−2に充電される。キャパシタC121−2への充電が終了した後、TFT124−2をオフしてキャパシタC121−2の電位をホールドする。このとき、TFT121−2には電流が供給されないのでドレイン電圧は接地レベルに再び降下してTFT122−2のソースドレイン間に電位差が生じ、キャパシタC121−2からリーク電流が流れ出す。
しかしながら、本実施形態の回路では、キャパシタC121−2に保持されている電圧が減少するのはI2が第1列目の電流サンプルホールド回路1031−1のキャパシタC121−1に充電している時間のみである。
図3(M)に示すように、リーク電流によって減少する電圧はリーク電流の量とリークしている時間によって決定されるので、本回路を用いることで容量のリーク量を低減することができ、サンプリング後のホールド時間を短縮することで容量に保持されている電圧の減少を防ぐことができる。
【0050】
その後、図8に示すように、水平スイッチHSWが全段同時にオンされ、TFT121−1〜TFT121−nが定電流源として機能し、サンプルホールドされた電流値が各データ線DTL101〜DTL10nに出力される。
これにより、図12に示すように、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能となる。
ホールド時間を短縮することで、ホールド時間差による出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。
上記のバラツキ抑制の効果は、リーク電流の大きなTFTにおいて顕著である。そのため、TFTを用いた電流駆動の有機ELディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
【0051】
また、画素回路101において、入力信号(電流信号)SIの書き込み時には、駆動線DSL101を高レベルとしてTFT113を導通状態とし、走査線WSL101を高レベルとしてTFT114を導通状態に保持する。
これにより、ドライブトランジスタであるTFT111に信号電流に応じた電流が流れる。
このとき、TFT111のゲートとドレインは導通状態にあるTFT113により電気的に接続されており、TFT111は飽和領域にて駆動している。
よって、上記式1に基づいて入力電流に相当するゲート電圧が書き込まれ、画素容量であるキャパシタC111に保持される。
その後、TFT114を非導通状態に保持して、TFT13を導通状態に保持する。
これにより、入力信号電流に応じた電流が発光素子115に流れ、発光素子115はその電流値に応じた輝度で発光する。
【0052】
本第1の実施形態によれば、各サンプルホールド回路1031−1〜1031−nを列方向の両側である第1列側および最終列側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、このとき第1の供給線ILS101を供給される第1の信号電流I1を、第1列側のサンプルホールド回路1031−1から第2のスイッチとしてのTFT123(−1〜−n)を通して点順次にサンプルホールドさせ、第2の供給線ISL102を供給される第2の信号電流I2を、最終列側のサンプルホールド回路1031−nから第3のスイッチとしてのTFT124(−n〜−1)を通して点順次にサンプルホールドさせる水平セレクタ103を設けたので、サンプリング後のホールド時間を短縮することで容量に保持されている電圧の減少を抑制することが可能となる。
このように、ホールド時間を短縮することで、ホールド時間差による出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。
上記のバラツキ抑制の効果は、リーク電流の大きなTFTにおいて顕著である。そのため、TFTを用いた電流駆動の有機ELディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
すなわち、出力段の電流値バラツキのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することができる。
【0053】
第2実施形態
図10は、本発明に係る電流駆動方式を採用した有機EL表示装置の第2の実施形態を説明するための図である。
【0054】
本第2の実施形態が上述した第1の実施形態と異なる点は、各電流サンプルホールド回路1031A(−1〜−n)において、TFT121,122とキャパシタC121からなる定電流源回路に、さらにnチャネルTFT126,127、およびキャパシタC122による定電流源回路を、ノードND121と接地電位GND間にカスコード接続(2段直列接続)したことにある。
【0055】
ここでは、電流サンプルホールド回路1031A−1を例に図10に関連付けてて説明する。他の電流サンプルホールド回路1031A−2〜1031A−は電流サンプルホールド回路1031A−1と同様の構成であることからここでの説明は省略する。
【0056】
電流サンプルホールド回路1031A−1においては、第2の電界効果トランジスタとしてのTFT121−1のソースが接地電位GNDの代わりにノードND123−1に接続され、第1の電界効果トランジスタとしてのTFT125−1のドレインがノードND123−1に接続され、TFT125−1のソースが接地電位GNDに接続されている。TFT125−1のゲートがノードND124−1に接続されている。
そして、ノードND123−1とノードND124−1とに第4のスイッチとしてのTFT126−1のソース・ドレインがそれぞれ接続され、TFT126−1のゲートがサンプルホールド線SHL124−1に接続されている。
第2のキャパシタC122−1の第1電極がノードND124−1に接続され、第2電極が接地電位GNDに接続されている。
【0057】
図11は、図10の電流サンプルホールド回路の要部のタイミングチャートである。
図11(A)のSHSWは水平スイッチの切換信号を示している。また、図11(F)はTFT125−1のドレイン電位Vd1251を、図11(G)はTFT121−1のドレイン電位Vd1211を、図11(H)はキャパシタC122−1の電位VC1221を、図11(I)はキャパシタC121−1の電位VC1211をそれぞれ示している。
【0058】
図10の電流サンプルホールド回路1031A−1においては、図11(B)〜(D)に示すように、サンプルホールド線SHL122−1,SHL124−1,SHL121−1を高レベルとしてTFT123−1,126−1,121−1を導通状態とする。
TFT123−1が導通状態となったことに伴い、第1の映像入力信号電流I1が電流サンプルホールド回路1031A−1内に流れる。
このとき、TFT121−1は、TFT122−1を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は前述した式1に基づいて決定され、キャパシタC121−1に保持される。
同様に、TFT121−1を介してノードND123−1に電流が供給され、このとき、TFT125−1は、TFT126−1を介して飽和領域にて動作する。そのゲート電圧は前述した式1に基づいて決定され、キャパシタC122−1に保持される。
このように、所定のゲート電圧がキャパシタC121−1、およびC122−1に書き込まれた後に、サンプルホールド線SHL124−1を低レベルとしてTFT126−1を非導通状態とし、次に、サンプルホールド線SHL121−1を低レベルとしてTFT122−1を非導通状態とした後に、サンプルホールド線SHL122−1を低レベルとしてTFT123−1を非導通状態とする。
【0059】
ここで、TFT121−1のソース電位はTFT125−1のドレイン電位(A)と同電位である。よって、カスコード接続を行っている場合はTFT125−1のドレイン電圧は、電流Iinを書き込んだときの値、つまりTFT125−1のゲート電圧と殆ど等しい値を有する。
これにより、TFT126−1のソース・ドレイン電圧はほぼ0Vとなり、リーク電流によるTFT125−1のゲート電圧の降下を大幅に抑えることができる。
【0060】
以上より、有機EL等でのシェーディングや、電流の点順次サンプルホールド回路において、本実施形態のように、トランジスタの動作点サイズ設計を行うことなく、ばらつきのない電流出力が得られる。
【0061】
上述した実施形態においては、画素回路101に構成は、図2の回路に限定されるものではなく、種々の態様が可能であることは言うまでもなく、たとえば図13の回路を採用することも勿論可能である。
また、上述した実施形態においては、水平セレクタ103の電流サンプルホールド回路1031−1〜1031−nのスイッチとして機能するTFT122(−1〜−n)〜124(−1〜−n),126(−1〜−n)は、pチャネルTFTであってもよい。
【0062】
【発明の効果】
以上説明したように、本発明によれば、サンプリング後のホールド時間を短縮することで容量に保持されている電圧の減少を抑制することが可能となる。
このように、ホールド時間を短縮することで、ホールド時間差による出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。
さらに、サンプルホールド回路にカスコード接続を用いることで、このばらつき量を殆ど完全に抑制することができる。
上記のバラツキ抑制の効果は、リーク電流の大きなTFTにおいて顕著である。そのため、TFTを用いた電流駆動の有機ELディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
【図面の簡単な説明】
【図1】本第1の実施形態に係る電流駆動方式を採用した有機EL表示装置の構成例を示すブロック図である。
【図2】図1の有機EL表示装置において本第2の実施形態に係る画素回路および水平セレクタの具体的構成を示す回路図である。
【図3】本第1の実施形態に係る動作を説明するためのタイミングチャートである。
【図4】本第1の実施形態に係る動作を説明するための図である。
【図5】本第1の実施形態に係る動作を説明するための図である。
【図6】本第1の実施形態に係る動作を説明するための図である。
【図7】本第1の実施形態に係る動作を説明するための図である。
【図8】本第1の実施形態に係る動作を説明するための図である。
【図9】本第1の実施形態の利点を説明するための図である。
【図10】本発明に係る電流駆動方式を採用した有機EL表示装置の第2の実施形態を説明するための図である。
【図11】本第2の実施形態の動作を説明するためのタイミングチャートである。
【図12】一般的な有機EL表示装置の構成を示すブロック図である。
【図13】図12の画素回路の一構成例を示す回路図である。
【図14】図12の水平セレクタの要部の具体的な構成を示す回路図である。
【図15】図14の回路の動作を説明するためのタイミングチャートである。
【図16】図14の回路の動作を説明するための図である。
【図17】図14の回路の課題を説明するための図である。
【図18】図14の回路の課題を説明するための図である。
【符号の説明】
100…表示装置、101…画素回路(PXLC)、102…画素アレイ部、103,103A…水平セレクタ(HSEL)、1031−1〜1031−n…電流サンプルホールド回路、104…ライトスキャナ(WSCN)、105…ドライブスキャナ(DSCN)、111〜114…TFT、115…発光素子、121(−1〜n)〜127(−1〜n)…TFT、DTL101〜DTL10n…データ線、WSL101〜WS10m…走査線、DSL101〜DSL10m…駆動線、ALZ101〜ALZ10m…オートゼロ線、ISL101…第1の供給線、ISL102…第2の供給線、I1…第1の映像入力信号電流、I2…第2の映像入力信号電流、SHL121(−1〜n)〜124(−1〜n)…サンプルホールド線。
Claims (5)
- 映像信号が信号電流として供給される表示装置であって、
マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給されるデータ線と、
上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路を有し、各サンプルホールド回路を列方向の両側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、上記複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタと
を有する表示装置。 - 水平セレクタは第1の信号電流の供給線と、第2の信号電流の第2の供給線とを有し、
上記各サンプルホールド回路は、
ソースが所定電位に接続された電界効果トランジスタと、
上記電界効果トランジスタのドレインとゲートとの間に接続された第1のスイッチと、
上記電界効果トランジスタのドレインと上記第1の信号電流の第1の供給線との間に接続された第2のスイッチと、
上記電界効果トランジスタのドレインと上記第2の信号電流の第2の供給線との間に接続された第3のスイッチと、
上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、を有する
請求項1記載の表示装置。 - 水平セレクタは第1の信号電流の供給線と、第2の信号電流の第2の供給線とを有し、
上記各サンプルホールド回路は、
ソースが所定電位に接続された第1の電界効果トランジスタと、
ソースが上記第1の電界効果トランジスタのドレインに接続された第2の電界効果トランジスタと、
上記第2の電界効果トランジスタのドレインとゲートとの間に接続された第1のスイッチと、
上記第2の電界効果トランジスタのドレインと上記第1の信号電流の第1の供給線との間に接続された第2のスイッチと、
上記第2の電界効果トランジスタのドレインと上記第2の信号電流の第2の供給線との間に接続された第3のスイッチと、
上記第1の電界効果トランジスタのドレインとゲートとの間に接続された第4のスイッチと、
上記第1の電界効果トランジスタのゲートと所定電位との間に接続された第1のキャパシタと、
上記第2の電界効果トランジスタのゲートと所定電位との間に接続された第2のキャパシタと、を有する
請求項1記載の表示装置。 - 上記水平セレクタは、各サンプルホールド回路を列方向の両側である第1列側および最終列側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせる場合、上記第1の供給線を供給される第1の信号電流を、第1列側のサンプルホール回路から上記第2のスイッチを通して点順次にサンプルホールドさせ、上記第2の供給線を供給される第2の信号電流を、最終列側のサンプルホール回路から上記第3のスイッチを通して点順次にサンプルホールドさせる
請求項2記載の表示装置。 - 上記水平セレクタは、各サンプルホールド回路を列方向の両側である第1列側および最終列側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせる場合、上記第1の供給線を供給される第1の信号電流を、第1列側のサンプルホール回路から上記第2のスイッチを通して点順次にサンプルホールドさせ、上記第2の供給線を供給される第2の信号電流を、最終列側のサンプルホール回路から上記第3のスイッチを通して点順次にサンプルホールドさせる
請求項3記載の表示装置。
Priority Applications (1)
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- 2003-06-16 JP JP2003171183A patent/JP2005010224A/ja active Pending
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