KR102633031B1 - 반도체 메모리 소자 - Google Patents

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Abstract

반도체 메모리 소자가 개시된다. 개시된 반도체 메모리 소자는, 기판 상의 셀 어레이 영역들; 상기 셀 어레이 영역들에 적층된 워드 라인들로부터 연장되고, 상기 셀 어레이 영역들 사이에 위치한 워드 라인 콘택 영역; 및 상기 셀 어레이 영역들과 비트 라인들을 통하여 연결되는 페이지 버퍼 영역;을 포함하되, 상기 비트 라인들 중 적어도 일부는 외측으로 굴곡진 커브드 구조를 가지며, 상기 비트 라인들은 상기 워드 라인 콘택 영역에 가까울수록 증가하는 굴곡을 가진다. 본 기술은 자연적인 셀 플러그 벤딩 현상에 기인한 셀 플러그와 콘택 플러그간 미스얼라인 발생을 줄여 반도체 메모리 장치의 동작 신뢰도를 향상시킬 수 있다.

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 구체적으로는 동작 신뢰도를 향상시킬 수 있는 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함한다.
반도체 메모리 소자의 고집적화를 위해 3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 메모리 장치가 제안된 바 있다.
3차원 반도체 메모리 소자는 교대로 적층된 층간절연막들 및 워드라인들, 이들을 관통하는 채널홀 내부에 형성되는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 채널막은 비트 라인과 소스막에 연결될 수 있다.
수직 적층 구조를 갖는 3차원 반도체 메모리 소자의 특성상 3차원 반도체 메모리 소자의 제조 과정에서 채널막과 비트 라인 사이에 미스얼라인이 발생할 수 있다. 이는 비트 라인 누설 전류를 발생시키고, 반도체 메모리 소자의 동작 불량의 원인이 된다.
본 발명의 실시예는 동작 신뢰도를 향상시킬 수 있는 반도체 메모리 소자를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 소자는, 기판 상의 셀 어레이 영역들; 상기 셀 어레이 영역들에 적층된 워드 라인들로부터 연장되고, 상기 셀 어레이 영역들 사이에 위치한 워드 라인 콘택 영역; 및 상기 셀 어레이 영역들과 비트 라인들을 통하여 연결되는 페이지 버퍼 영역;을 포함하되, 상기 비트 라인들 중 적어도 일부는 외측으로 굴곡진 커브드 구조를 가지며, 상기 비트 라인들은 상기 워드 라인 콘택 영역에 가까울수록 증가하는 굴곡을 가질 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 메모리 소자는, 기판 상에 형성되는 셀 어레이 영역; 상기 셀 어레이 영역에 적층된 워드 라인들로부터 제1 방향을 따라 연장된 워드 라인 콘택 영역; 및 비트 라인들을 통하여 상기 셀 어레이 영역으로부터 상기 제1 방향에 직교한 제2 방향을 따라 연결되는 페이지 버퍼 영역;을 포함하되, 상기 셀 어레이 영역은 상기 비트 라인들과 상기 셀 어레이 영역의 셀 플러그들을 서로 연결하는 제1 콘택 플러그들을 포함하고, 상기 페이지 버퍼 영역은 상기 비트 라인들과 상기 페이지 버퍼 영역의 트랜지스터를 서로 연결하는 제2 콘택 플러그들을 포함하며, 상기 제1 콘택 플러그들 중 적어도 하나는 상기 제2 콘택 플러그들에 대하여 외측으로 시프팅되어 배칟되고, 상기 워드 라인 콘택 영역에 가까워질수록 상기 적어도 하나의 제1 콘택 플러그들의 시프팅 거리가 증가하는 것을 특징으로 할 수 있다.
본 기술은 셀 플러그 벤딩 현상에 기인한 셀 플러그와 콘택 플러그간 미스얼라인 발생을 줄여 반도체 메모리 장치의 동작 신뢰도를 향상시킬 수 있다.
또한, 본 기술은 비트라인 누설전류를 개선하고, 더미 셀 플러그 개수를 감소시킬 수 있다.
또한, 본 기술은 주변 회로 영역의 설계 변경을 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 설명하기 위한 블록도이다.
도 2는 도 1에서 C부분의 레이아웃을 나타내는 도면이다.
도 3은 도 1에서 AA'선에 따른 단면도를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따라, 콘택 플러그들 및 비트 라인들의 위치를 셀 플러그들의 벤딩 경향을 반영하지 않고 설계된 기존의 위치와 비교하여 나타내는 도면이다.
도 5는 본 발명의 실시 예에 따른 셀 어레이 영역의 콘택 플러그들의 위치를 페이지 버퍼 영역의 콘택 플러그들의 위치와 비교하여 나타내는 도면이다.
도 6a는 도 1의 C부분에 적용될 수 있는 본 발명의 일 실시예에 따른 식각 마스크의 평면도를 나타내는 도면이다.
도 6b는 도 6a의 AA'선에 따른 식각 마스크의 단면도와 이에 의해 그 하부에 형성되는 비트 라인들을 나타내는 도면이다.
도 6c는 도 6a의 BB'선에 따른 식각 마스크의 단면도와 그 하부에 형성되는 비트 라인들을 나타내는 도면이다.
도 7a는 도 6b에 도시된 절연층 대신 메탈층을 식각하는 경우에 식각 마스크의 단면도와 그 하부에 형성되는 비트 라인들을 나타내는 도면이다.
도 7b는 도 6c에 도시된 절연층 대신 메탈층을 식각하는 경우에 식각 마스크의 단면도와 그 하부에 형성되는 비트 라인들을 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 소자는 셀 어레이 영역(CAR), 워드 라인 콘택 영역(WCTR), 디코딩 회로 영역(DCR), 페이지 버퍼 영역(PBR)을 포함할 수 있다.
셀 어레이 영역(CAR)은 셀 어레이가 위치하는 영역으로, 데이터 저장을 위한 메모리 셀들이 형성된다. 일례로, 적어도 하나의 소스 선택 트랜지스터, 복수의 소스 사이드 메모리 셀들, 적어도 하나의 파이프 트랜지스터, 복수의 드레인 사이드 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터가 직렬로 연결된 스트링들이 셀 어레이 영역(CAR)에 배열될 수 있다. 여기서, 스트링들 각각은 U자 형태로 형성될 수 있다. 다른 예로, 적어도 하나의 소스 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터가 직렬로 연결된 스트링들이 셀 어레이 영역(CAR)에 배열될 수 있다. 여기서, 스트링들 각각은 기판(SUB)의 표면으로부터 돌출된 채널막을 따라 스트레이트 형태로 형성될 수 있다.
상기 셀 어레이 영역(CAR)에 워드 라인들, 선택 라인들 및 비트 라인들이 배치된다. 워드 라인들 및 비트 라인들은 상기 복수의 메모리 셀들에 전기적으로 연결된다. 비트 라인들은 도면 부호 BL0 내지 BLn로 표시되어 있다.
상기 워드 라인 콘택 영역(WCTR)은 적층된 메모리 셀들을 각각 구동하기 위해 셀 어레이 영역(CAR)에 적층된 워드 라인들로부터 연장된 영역이며, 워드 라인 콘택 플러그들에 연결되는 영역이다. 워드 라인 콘택 영역(WCTR)에는 후술하는 계단형 적층 구조가 형성될 수 있다. 도면에 도시되지는 않았으나, 반도체 메모리 소자는 셀 어레이 영역(CAR)에 형성된 선택 라인들로부터 연장된 선택 라인 콘택 영역을 더 포함할 수 있다.
예를 들어, 셀 어레이 영역(CAR)을 기준으로 시계 반대 방향으로 네 면(<1>~<4>)이 정의되는 경우, 마주하는 제1 면(<1>) 및 제3 면(<3>) 중 적어도 하나와 접하도록 워드 라인 콘택 영역(WCTR)이 정의될 수 있다. 일례로, 스트링이 U자 형태로 배열되는 경우, 도 1에 도시된 바와 같이, 제1 면(<1>) 및 제3 면(<3>)에 각각 워드 라인 콘택 영역(WCTR)이 정의될 수 있다. 다른 예로, 스트링이 스트레이트 형태로 배열되는 경우에는 제1 면(<1>) 또는 제3 면(<3>) 중 어느 하나에 워드 라인 콘택 영역(WCTR)이 정의될 수 있다.
본 발명에서는 설명의 편의를 위해, 스트링들이 U자 형태로 배열되어 워드 라인 콘택 영역(WCTR)은 셀 어레이 영역(CAR)의 양측, 즉, 제1 면(<1>) 및 제3 면(<3>)에 정의되는 경우를 중심으로 설명한다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
상기 워드 라인 콘택 영역(WCTR)은 상기 셀 어레이 영역(CAR)과 상기 디코딩 회로 영역(DCR) 사이에 배치될 수 있으며, 워드 라인 콘택 영역(WCTR)에는 상기 워드 라인들과 상기 디코딩 회로 영역(DCR)의 구동 트랜지스터들을 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 배선 구조체는 워드 라인 콘택 플러그들을 포함할 수 있다.
상기 워드 라인들은 상기 셀 어레이 영역(CAR)으로부터 상기 워드 라인 콘택 영역(WCTR)으로 연장될 수 있다. 적층된 워드 라인들과 워드 라인 콘택 플러그들 간의 전기적 연결에서의 용이함을 위해, 워드 라인들은 상기 워드 라인 콘택 영역(WCTR)에서 계단식 구조(stepwise structure)로 형성될 수 있다.
상기 디코딩 회로 영역(DCR)은 선택 라인들 및 워드 라인들을 통해 상기 셀 어레이 영역(CAR) 상에 형성된 메모리 스트링들에 연결되어 메모리 스트링들에 동작 전압들을 전달하기 위한 구동 트랜지스터들이 형성되는 영역이다. 예를 들어, 디코딩 회로 영역(DCR)은 로우 디코더를 포함할 수 있고, 로우 디코더는 선택 라인들 및 워드 라인들에 동작 전압을 인가할지 여부를 제어하는 패스 트랜지스터들을 포함할 수 있다.
상기 페이지 버퍼 영역(PBR)은 셀 어레이 영역(CAR)의 비트 라인들(BL0 내지 BLn)과 연결되어 셀 어레이 영역(CAR)과 데이터를 송수신하며, 전달받은 데이터를 임시로 저장한다. 페이지 버퍼 영역은 프리 차지 회로, 비트 라인 선택 트랜지스터, 센싱 회로 및 입출력 회로를 포함할 수 있다.
한편, 도면에는 도시되지 않았으나, 반도체 메모리 소자는 메모리 셀들의 구동 및 메모리 셀들에 저장된 데이터를 판독하는 주변 회로로서, 워드 라인 드라이버, 센스 앰프, 제어 회로 등을 포함할 수 있다.
도 1에서 확인할 수 있는 바와 같이, 페이지 버퍼 영역(PBR)과 셀 어레이 영역(CAR)을 연결하는 비트 라인들(BL0 내지 BLn) 중 적어도 일부는 외측으로 굴곡진 커브드 구조를 갖는다. 비트 라인들(BL0 내지 BLn)은 디코딩 회로 영역(DCR)에 가까워질수록 굴곡이 증가한다. 즉, 비트 라인들(BL0 내지 BLn)은 워드 라인 콘택 영역(WCTR)에 가까워질수록 굴곡이 증가한다.
워드 라인 콘택 영역이 셀 어레이 영역의 양측에 정의되었으므로, 비트 라인들은 중간에서 양측 가장자리로 갈수록 굴곡이 증가한다. 본 발명의 다른 실시예에 따라, 워드 라인 콘택 영역이 셀 어레이 영역의 일측에만 정의된 경우에는, 비트 라인들은 중간에서 일측 가장자리로 갈수록 굴곡이 증가할 수 있다.
비트 라인 커브드 구조를 보다 구체적으로 설명하기 위하여, 비트 라인들을 세 구간으로 나누어 설명한다. 셀 어레이 영역(CAR)과 페이지 버퍼 영역(PBR)에 걸쳐 연장하는 비트 라인들(BL0 내지 BLn)은 각각, 셀 어레이 영역(CAR)에 놓여지는 제1 부분(P1), 페이지 버퍼 영역(PBR)에 놓여지는 제2 부분(P2), 그리고, 셀 어레이 영역(CAR)과 페이지 버퍼 영역(PBR) 사이에 놓여지고 제1 부분(P1)과 제2 부분(P2)을 연결하는 제3 부분(P3)으로 구분될 수 있다.
이때, 비트 라인들의 제3 부분들(P3)은, 가운데에 위치하는 제3 부분(일례로, BLa의 제3 부분)에서 가장자리에 위치하는 제3 부분(BL0 또는 BLn의 제3 부분)으로 갈수록 상기 제3 부분들 각각의 경사가 커지는 경향을 갖도록 형성된다. 경사는 도면상에 표시된 y축을 기준으로 x축 방향으로 기울어진 각도일 수 있다.
비트 라인들(BL0 내지 BLn)의 제3 부분들(P3)의 경사는 중간에서 가장자리로 갈수록 커질 수 있으므로, 적어도 일부의 비트 라인들의 제3 부분들(P3)은 그 형상들이 서로 다를 수 있다. 반면, 비트 라인들의 제1 부분들(P1)은 대체로 그 형상들이 동일할 수 있고, 제2 부분들(P2)도 대체로 그 형상들이 동일할 수 있다. 적어도 일부의 비트 라인들의 제3 부분들(P3)이 경사를 갖는다고 하여 반드시 도 1 및 후술하는 도 2에 도시되어 있는 P3 구간에 한정되어 경사를 갖는 것은 아니며, 인접하는 P1 및 P2 구간과의 경계들을 포함하여 P1 및 P2 구간도 부분적으로 경사를 가질 수 있다.
본 발명의 다른 실시예에 따라, 워드 라인 콘택 영역이 셀 어레이 영역의 일측, 즉, 제1 면(<1>)에만 정의되었다면, 비트 라인들은 제1 면(<1>)에 가까워지는 방향으로만 굴곡이 증가한다.
상기 커브드 비트 라인 구조를 갖는 반도체 메모리 소자는 셀 플러그 벤딩 현상에 기인한 셀 플러그와 콘택 플러그간 미스얼라인 발생을 줄여 반도체 메모리 장치의 동작 신뢰도를 향상시킬 수 있다.
이하, 도 2 내지 도 7을 참조하여 상기 커브드 비트 라인 구조를 갖는 반도체 메모리 소자의 구조를 보다 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 일부(도 1에서 C부분)의 레이아웃을 나타내는 도면이다. 이하에서는 설명의 편의를 위해, 하나의 셀 어레이 영역(CAR)에 위치하는 비트 라인들(BL0 내지 BLn)의 개수가 총 9개(즉, n은 8)인 것으로 가정한다. 본 발명이 이에 한정되는 것은 아니다.
도 2를 참조하면, 페이지 버퍼 영역(PBR)과 셀 어레이 영역(CAR)이 비트 라인들(BL0 내지 BL8)을 통해 서로 연결되어 있고, 비트 라인들(BL0 내지 BL8)은 셀 어레이 영역(CAR)과 페이지 버퍼 영역(PBR)에 걸쳐 연장한다.
셀 어레이 영역(CAR)에는 상기 비트 라인들(BL0 내지 BL8)과 셀 어레이 영역의 셀 플러그들(도 3의 CP0 내지 CP8)을 연결하기 위한 콘택 플러그들(CTP0 내지 CTP8)이 배치될 수 있다. 페이지 버퍼 영역(PBR)에는 비트 라인들(BL0 내지 BL8)과 페이지 버퍼 영역의 페이지 버퍼 회로를 구성하는 트랜지스터들을 연결하기 위한 콘택 플러그들(CT0 내지 CT8)이 배치될 수 있다.
비트 라인들(BL0 내지 BL8) 각각의 제1 부분(P1)은 셀 어레이 영역(CAR) 상에 놓여지고, 제2 부분(P2)은 페이지 버퍼 영역(PBR) 상에 놓여지며, 제3 부분(P3)은 셀 어레이 영역(CAR)과 페이지 버퍼 영역(PBR) 사이의 기판(SUB) 상에 놓여진다.
비트 라인들(BL0 내지 BL8)의 제3 부분들(P3)은 중간에서 가장자리로 갈수록 각각의 경사가 커지는 경향을 갖도록 형성된다. 구체적으로, 셀 어레이 영역(CAR)의 중간에 다섯 번째 비트 라인인 BL4가 위치하는 경우, 좌측에 인접하는 BL3의 제3 부분(P3)은 BL4의 제3 부분(P3)보다 경사가 크고, BL3의 좌측에 인접하는 BL2의 제3 부분(P3)은 BL3의 제3 부분(P3)보다 경사가 크며, 동일하게, BL2의 좌측에 인접하는 BL1의 제3 부분(P3)은 BL2의 제3 부분(P3)보다 경사가 크고, BL1의 좌측에 인접하는 BL0의 제3 부분(P3)은 BL1의 제3 부분(P3)보다 경사가 크다. 이와 같이, 중간에서 좌측 가장자리로 갈수록 비트 라인들(BL0 내지 BL8)의 제3 부분들(P3)은 각각의 경사가 커지도록 형성된다.
마찬가지로, 중간에서 우측 가장자리로 갈수록 BL5, BL6, BL7 및 BL8의 제3 부분들(P3)도 경사가 커지도록 형성된다. 즉, 셀 어레이 영역(CAR)의 중심에 BL4가 위치하는 경우, 우측에 인접하는 BL5의 제3 부분(P3)은 BL4의 제3 부분(P3)보다 경사가 크고, BL5의 우측에 인접하는 BL6의 제3 부분(P3)은 BL5의 제3 부분(P3)보다 경사가 크다. 그리고, BL6의 우측에 인접하는 BL7의 제3 부분(P3)은 BL6의 제3 부분(P3)보다 경사가 크고, BL7의 우측에 인접하는 BL8의 제3 부분(P3)은 BL7의 제3 부분(P3)보다 경사가 크다.
한편, 상기에서는 비트 라인들 하나하나가 바로 인접하는 비트 라인과 서로 형상이 다른 경우의 커브드 구조를 중심으로 설명하였으나, 비트 라인 그룹 단위로 커브드 구조도 가능하다. 즉, 두 개 이상의 비트 라인들을 하나의 그룹으로 묶어 비트 라인 그룹들 하나하나가 인접하는 비트 라인 그룹과 서로 형상이 다른 경우에도, 커브드 구조를 유지할 수 있다. 예를 들어, BL0과 BL1로 구성되는 제1 비트 라인 그룹의 제3 부분들(P3)은 우측에 인접하는 BL2와 BL3로 구성되는 제2 비트 라인 그룹의 제3 부분들(P3)보다 경사가 크고, 제2 비트 라인 그룹의 제3 부분들(P3)은 BL4로 구성되는 제3 비트 라인 그룹의 제3 부분(P3)보다 경사가 크다. 마찬가지로, BL5와 BL6로 구성되는 제4 비트 라인 그룹의 제3 부분들(P3)은 제3 비트 라인 그룹의 제3 부분(P3)보다 경사가 크고, BL7과 BL8로 구성되는 제5 비트 라인 그룹의 제3 부분들(P3)은 제4 비트 라인 그룹의 제3 부분들(P3)보다 경사가 크다. 이 때, 동일한 그룹에 포함된 비트 라인들의 제3 부분들은 동일한 경사를 가질 수 있다. 실제 반도체 메모리 소자에서는 비트 라인의 개수가 수백~수천이므로, 2 이상의 비트 라인들로 이루어지는 그룹 단위로 커브드 구조를 갖는 것은 공정 간소화 측면에서 유리하다.
이와 같이, 페이지 버퍼 영역(PBR)과 셀 어레이 영역(CAR) 사이에 배치된 비트 라인들의 제3 부분들(P3)이 워드 라인 콘택 영역(WCTR)에 가까워질수록 경사가 커지는 경향을 갖도록 형성됨으로써, 비트 라인들은 커브드 구조를 가질 수 있다.
다음으로, 상술한 커브드 구조를 갖는 비트 라인들과 셀 플러그들의 수직적 연결구조를 살펴본다.
도 3은 도 1에서 AA'선에 따른 단면도를 나타내는 도면이다. 상술한 바와 같이, 설명의 편의를 위해, 워드 라인 콘택 영역(WCRT)은 셀 어레이 영역(CAR)의 양측, 즉, 제1 면(<1>) 및 제3 면(<3>)에 정의되는 경우를 가정한다.
도 3을 참조하면, 셀 어레이 영역(CAR)에는 기판(도 1의 SUB)으로부터 절연막들(ILD) 및 도전막들(CL)을 관통하여 상부로 돌출하는 셀 플러그들(CP0 내지 CP8)이 형성된다. 셀 플러그들(CP0 내지 CP8) 각각은 채널막과 이를 둘러싸는 메모리막을 포함할 수 있다. 메모리막은 상기 절연막들 및 도전막들을 관통하는 채널홀 내에 형성될 수 있고, 블로킹 절연막, 데이터 저장막, 및 터널 절연막을 포함하는 다층막 구조를 가질 수 있다. 예를 들어, 메모리막은 산화막/질화막/산화막의 다층막 구조를 가질 수 있다. 도 3은 도 1의 AA'선에 따른 단면도이므로, 하나의 비트 라인에 하나의 셀 플러그와 하나의 콘택 플러그만이 접속되는 것으로 도시되었으나, 하나의 비트 라인에는 비트 라인을 따라 배열된 다수의 셀 플러그들이 접속될 수 있다. 또한, 하나의 비트 라인에는 비트 라인을 따라 배열된 다수의 콘택 플러그들이 접속될 수 있다.
도 3에서는 설명의 편의를 위해, 하나의 셀 어레이 영역(CAR)에 위치하는 비트 라인들(BL0 내지 BL8)의 개수가 총 9개(즉, n은 8)인 것으로 가정하였고, 이에 대응하여, 비트 라인들에 접속하는 콘택 플러그들(CTP0 내지 CTP8)과 셀 플러그들(CP0 내지 CP8)도 각각 9개인 것으로 가정하였다. 본 발명이 이에 한정되는 것은 아니다.
셀 플러그들(CP0 내지 CP8)은 반도체 메모리 소자의 제조 과정에서 유발되는 다양한 스트레스에 의해 벤딩될 수 있다. 예를 들어, 반도체 메모리 소자의 제조 공정은, 절연막들(ILD) 및 희생막들의 적층 구조를 형성하는 단계, 적층 구조를 관통하는 셀 플러그들(CP0 내지 CP8)을 형성하는 단계, 적층 구조를 계단형으로 패터닝하는 단계, 계단형 적층 구조를 덮는 절연막(IL)을 형성하는 단계, 적층 구조를 관통하는 슬릿(SI)을 형성하는 단계, 슬릿(SI)을 통해 희생막들을 제거하여 개구부들을 형성하는 단계, 및 개구부들을 도전막들(CL)로 채우는 단계를 포함할 수 있다.
상기에서 계단형 적층 구조를 덮는 절연막(IL)과 계단형 적층 구조를 구성하는 절연막들(ILD) 사이에 인장/압축력이 작용할 수 있다. 이로 인하여 셀 플러그들(CP0 내지 CP8)이 워드 라인 콘택 영역(WCTR) 쪽으로 벤딩될 수 있다. 상기 인장/압축력은 적층 구조를 구성하는 절연막들(ILD)의 적층수가 높을수록 커진다. 상기 인장/압축력은 워드 라인 콘택 영역(WCTR)에 가까울수록 커진다. 즉, 워드 라인 콘택 영역(WCTR)에 가까운 부분이 워드 라인 콘택 영역(WCTR)으로부터 먼 부분보다 상대적으로 더 큰 인장/압축력을 갖는다. 따라서, 셀 플러그들(CP0 내지 CP8)의 벤딩 현상은 도 3에 도시된 바와 같이, 워드 라인 콘택 영역(WCTR)에 가까운 셀 어레이 영역(CAR)의 양측 가장자리에서 발생될 수 있다. 즉, 워드 라인 콘택 영역(WCTR)에 인접한 셀 어레이 영역(CAR)의 양측 가장자리에서 셀 플러그의 벤딩 현상이 가장 심하고, 셀 어레이 영역(CAR)의 중간에 가까울수록 벤딩 현상은 감소된다.
이러한 셀 플러그들(CP0 내지 CP8)의 벤딩 경향을 고려하여, 본 발명의 일 실시예에 따른 콘택 플러그들(CTP0 내지 CTP8) 및 비트 라인들(BL0 내지 BL8)은 셀 어레이 영역(CAR)의 중간에서 가장자리 방향, 즉, 워드 라인 콘택 영역(WCTR) 방향으로 시프팅 된다. 이에 따라, 셀 플러그들이 벤딩되더라도, 벤딩 현상을 고려하여 설계된 본 발명의 실시 예에 따른 콘택 플러그들 및 비트 라인들을 통해 미스얼라인 현상을 줄일 수 있다. 경우에 따라서는 콘택 플러그들(CTP0 내지 CTP8)에도 벤딩 현상이 발생될 수 있고, 이 경우 벤딩 현상을 고려하여 설계된 본 발명의 실시 예에 따른 비트 라인들을 통하여 미스얼라인 현상을 줄일 수 있다. 콘택 플러그들의 벤딩 현상에는 상술한 인장/압축력이 관여할 수 있고, 또는 콘택 플러그의 총 높이(total height)가 높게 설계된 경우에 콘택 플러그의 높이 자체도 콘택 플러그들의 벤딩 현상에 관여할 수 있다. 또는, 절연막들(ILD)을 CMP 공정 등에 의해 평탄화하는 과정에서 수반될 수 있는 단차도 콘택 플러그들의 벤딩 현상에 관여할 수 있다.
본 발명의 일 실시예에 따르면, 콘택 플러그들(CTP0 내지 CTP8) 중 적어도 일부는 셀 플러그들(CP0 내지 CP8)의 벤딩 경향을 반영하여, 기존에 대비하여 시프팅된 위치에 배치되므로, 셀 플러그들(CP0 내지 CP8)에 올바르게 정렬될 수 있다. 이때, 제일 가장자리에 위치하는(즉, 계단형 적층 구조에 가장 가까이 위치하는) 콘택 플러그인 CTP0(또는 CTP8)이 시프팅 되는 거리는, 제일 가장자리에 위치하는(즉, 계단형 적층 구조에 가장 가까이 위치하는) 셀 플러그인 CP0(또는 CP8)의 벤딩 수준과 상응할 수 있다. 일례로, CP0의 벤딩 수준이 높은 경우, 이에 맞추어, CTP0이 기존 위치로부터 시프팅 되는 거리도 클 수 있다.
셀 플러그들(CP0 내지 CP8)은 셀 어레이 영역(CAR)의 중간에 배치된 셀 플러그 CP4를 기준으로 대칭된 구조로 벤딩되는 경향을 가질 수 있다. 앞서 도 1에서 설명한 바와 같이, 계단형 적층 구조가 형성된 워드 라인 콘택 영역(WCTR)이 셀 어레이 영역(CAR)의 양측, 즉, 제1 면(<1>) 및 제3 면(<3>)에 각각 정의되었기 때문이다.
한편, 워드 라인 콘택 영역(WCTR)으로부터 멀어져 셀 어레이 영역(CAR)의 중간에 가까워질수록 상술한 압축/인장력의 영향을 거의 받지 않기 때문에 셀 플러그들의 벤딩 현상이 감소되고, 따라서, 일례로, 셀 어레이 영역(CAR)의 중간에 위치하는 콘택 플러그인 CTP4는 시프팅 되지 않을 수 있다.
셀 플러그들(CP0 내지 CP8)의 벤딩 수준은 셀 플러그의 하단부에 대한 상단부의 위치 차이로부터 측정될 수 있다.
본 발명의 일 실시예에 따르면, 비트 라인들(BL0 내지 BL8)의 제1 영역들(도 2의 P1)은 기존에 대비하여 시프팅된 위치에 배치될 수 있다.
이때, 제일 가장자리에 위치하는(즉, 계단형 적층 구조에 가장 가까이 위치하는) 비트 라인인 BL0(또는 BL8)의 제1 영역이 시프팅 되는 거리는, 제일 가장자리에 위치하는(즉, 계단형 적층 구조에 가장 가까이 위치하는) 셀 플러그인 CP0(또는 CP8)의 벤딩 수준과 상응할 수 있다. 일례로, CP0의 벤딩 수준이 높은 경우, 이에 맞추어, BL0의 제1 영역이 기존 위치로부터 시프팅 되는 거리도 클 수 있다.
한편, 워드 라인 콘택 영역(WCTR)으로부터 멀어져 셀 어레이 영역(CAR)의 중간에 가까워질수록 상술한 압축/인장력의 영향을 거의 받지 않기 때문에 셀 플러그들의 벤딩 현상이 감소되고, 따라서, 일례로, 셀 어레이 영역의 중간에 위치하는 비트 라인인 BL4의 제1 영역은 시프팅 되지 않을 수 있다.
상기에서는 압축/인장력의 영향이 감소됨에 따라, 셀 어레이 영역의 중간에 위치하는 콘택 플러그 CTP4와 셀 어레이 영역의 중간에 위치하는 비트 라인 BL4의 제1 영역이 시프팅 되지 않는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 셀 플러그들의 벤딩 수준이 낮은 경우 콘택 플러그 CTP3과 비트 라인 BL3의 제1 영역부터 시프팅 되지 않을 수도 있고, 벤딩 수준이 더욱 낮은 경우 콘택 플러그 CTP2와 비트 라인 BL2의 제1 영역부터 시프팅 되지 않을 수도 있다.
본 발명의 다른 실시예에 따라, 스트링이 스트레이트 형태로 배열되는 경우에는 워드 라인 콘택 영역(WCTR)이 셀 어레이 영역(CAR)의 일측, 즉, 제1 면(<1>) 또는 제3 면(<3>) 중 어느 하나에만 정의될 수 있고, 셀 플러그들은 워드 라인 콘택 영역(WCTR)이 위치하는 일측 방향으로만 벤딩되는 경향을 가질 수 있다. 따라서, 콘택 플러그들도 워드 라인 콘택 영역이 정의된 일측 방향으로만 시프팅될 수 있다. 비트 라인들의 제1 영역들도 워드 라인 콘택 영역이 정의된 일측 방향으로만 시프팅될 수 있다.
일례로, 워드 라인 콘택 영역이 셀 어레이 영역의 좌측(즉, 제1 면(<1>))에만 정의되었다면, 워드 라인 콘택 영역(WCTR)에 인접한 셀 어레이 영역(CAR)의 좌측 가장자리에서 셀 플러그의 벤딩 현상이 가장 심하고, 셀 어레이 영역(CAR)의 중간에 가까울수록 벤딩 현상은 감소된다. 따라서, 워드 라인 콘택 영역으로부터 멀어져 셀 어레이 영역의 중간에 위치하는 셀 플러그(CP4)부터는 벤딩되지 않을 수 있다. 이에 맞추어, 좌측 가장자리에 위치하는 콘택 플러그인 CTP0이 시프팅 되는 거리가 가장 크고, 우측으로 갈수록 줄어들어, 중간에 위치하는 콘택 플러그인 CTP4부터는(CTP4 내지 CTP8) 시프팅 되지 않을 수 있다. 또한, 좌측 가장자리에 위치하는 비트 라인인 BL0의 제1 영역이 시프팅 되는 거리가 가장 크고, 우측으로 갈수록 줄어들어, 중간에 위치하는 비트 라인인 BL4부터는(BL4 내지 BL8) 그 제1 영역들이 시프팅 되지 않을 수 있다.
상기에서는 압축/인장력의 영향이 감소됨에 따라, 셀 어레이 영역의 중간에 위치하는 콘택 플러그 CTP4와 셀 어레이 영역의 중간에 위치하는 비트 라인 BL4의 제1 영역부터 시프팅 되지 않는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 셀 플러그들의 벤딩 수준이 낮은 경우 콘택 플러그 CTP3과 비트 라인 BL3의 제1 영역부터 시프팅 되지 않을 수 있고, 벤딩 수준이 더욱 낮은 경우 콘택 플러그 CTP2와 비트 라인 BL2의 제1 영역부터 시프팅 되지 않을 수 있다. 반대로, 셀 플러그들의 벤딩 수준이 심한 경우 콘택 플러그 CTP5와 비트 라인 BL5의 제1 영역부터 시프팅 되지 않을 수 있고, 벤딩 수준이 더욱 심한 경우 콘택 플러그 CTP6과 비트 라인 BL6의 제1 영역부터 시프팅 되지 않을 수 있다.
도 4는 본 발명의 일 실시예에 따른 콘택 플러그들(CTP0 내지 CTP8) 및 비트 라인들(BL0 내지 BL8)의 위치를 셀 플러그들의 벤딩 경향을 반영하지 않고 설계된 기존의 콘택 플러그들 및 비트 라인들의 위치와 비교하여 나타내는 도면이다. 본 발명에 따른 위치는 실선으로, 기존의 위치는 점선으로 각각 표시하였다.
도 4를 참조하면, 콘택 플러그들(CTP0 내지 CTP8)은 중간에 위치하는 CTP4를 제외하고 나머지 콘택 플러그들(CTP0 내지 CTP3, CTP5 내지 CTP8)이 CTP4로부터 멀어지는 순서대로 각각 기존 위치로부터 d1, d2, d3, d4만큼 시프트 되었음을 확인할 수 있다. 이때, d1<d2<d3<d4를 만족한다. 또한, 비트 라인들(BL0 내지 BL8)은 가운데에 위치하는 BL4를 제외하고 나머지 비트 라인들(BL0 내지 BL3, BL5 내지 BL8)이 BL4로부터 멀어지는 순서대로 각각 기존 위치로부터 s1, s2, s3, s4만큼 시프트 되었음을 확인할 수 있다. 이때 s1<s2<s3<s4를 만족한다.
이와 같이, 본 발명의 일 실시예에 따른 콘택 플러그들(CTP0 내지 CTP8) 및 비트 라인들(BL0 내지 BL8)은 셀 플러그들(CP0 내지 CP8)의 벤딩 경향을 고려하여 상기 벤딩에 의한 위치 변화에 따른 미스얼라인을 방지할 수 있도록 계단형 적층 구조가 형성되어 있는 워드 라인 콘택(WCTR)에 가까워지는 방향으로 시프팅 된다. 이를 통해 본 발명의 실시 예는 비트 라인 누설전류를 개선하여 반도체 메모리 장치의 동작 신뢰도를 향상시킬 수 있다. 또한, 본 발명의 실시 예에 따르면, 미스얼라인 발생 방지를 위해 기존에 존재하던 더미 셀 플러그 개수를 감소시켜 메모리 소자의 크기를 최소화할 수 있다.
한편, 셀 플러그들(CP0 내지 CP8)은 셀 어레이 영역(CAR)에 위치하므로, 콘택 플러그들과 비트 라인들을 포함하는 다층 금속 배선의 시프팅은 셀 어레이 영역(CAR)에서만 적용되면 충분하다. 페이지 버퍼 영역(PBR)을 비롯한 주변 회로 영역은 상술한 바와 같은 시프팅 없이 기존의 레이아웃을 그대로 유지한다. 이는 설계 변경을 최소화한다.
그리고, 비트 라인들(BL0 내지 BL8)은 셀 어레이 영역(CAR)과 페이지 버퍼 영역(PBR)에 걸쳐 연장하므로, 셀 어레이 영역(CAR)에 해당하는 부분만 시프팅 되고, 페이지 버퍼 영역(PBR)에 해당하는 부분은 시프팅 되지 않는다. 따라서, 셀 어레이 영역과 페이지 버퍼 영역 사이에 놓여지는 비트 라인들의 제3 부분들이 시프팅 되는 제1 부분들과 시프팅 되지 않는 제2 부분들을 연결하기 위해 기울어지고, 앞서 도 1 및 도 2에서 설명한 바와 같이 비트 라인들은 그들 중 적어도 일부가 외측으로 굴곡진 커브드 구조를 갖게 된다.
셀 어레이 영역(CAR)의 다층 금속 배선은 시프팅 되는 반면, 페이지 버퍼 영역(PBR)은 시프팅 되지 않고 기존의 레이아웃을 그대로 유지하므로, 상술한 셀 어레이 영역 내에서 콘택 플러그들(CTP0 내지 CTP8)의 시프팅 거리 s1, s2, s3, s4는, 페이지 버퍼 영역(PBR)의 콘택 플러그들(CT0 내지 CT8)에 대하여 셀 어레이 영역(CAR)의 콘택 플러그들(CTP0 내지 CTP8)이 시프팅 되는 거리에 대응할 수 있다. 셀 어레이 영역의 콘택 플러그들은 페이지 버퍼 영역의 콘택 플러그들과 동일한 비트 라인들에 각각 연결되기 때문이다.
도 5는 본 발명의 실시 예에 따른 셀 어레이 영역의 콘택 플러그들의 위치를 페이지 버퍼 영역의 콘택 플러그들의 위치와 비교하여 나타낸다.
도 5를 참조하면, 본 발명의 실시 예에 따른 셀 어레이 영역(CAR)의 콘택 플러그들(CTP0 내지 CTP8)은 셀 플러그들의 벤딩 경향에 맞추어 페이지 버퍼 영역(PBR)의 콘택 플러그들(CT0 내지 CT8)에 대해 시프팅된 위치에 배치될 수 있다. 시프팅 방향은 계단형 적층 구조가 형성되어 있는 워드 라인 콘택(WCTR)에 가까워지는 방향이다.
예를 들어, CTP5는 CT5에 대해 셀 어레이 영역의 중간에서 우측 가장자리 방향으로(즉, 우측 워드 라인 콘택 영역 방향으로) s1만큼 시프팅된 위치에 배치되고, CTP6는 CT6에 대해 상기 방향으로 s2만큼 시프팅된 위치에 배치되며, CTP7은 CT7에 대해 상기 방향으로 s3만큼 시프팅된 위치에 배치될 수 있다. 그리고, CTP8은 CT8에 대해 상기 방향으로 s4만큼 시프팅된 위치에 배치될 수 있다, 셀 어레이 영역의 중간에 위치하는 CTP4는 CT4와 동일 선상에 배치될 수 있다.
CTP1 내지 CTP3는 CTP4를 기준으로 CTP5 내지 CTP8에 좌우대칭적으로 배치될 수 있다. 워드 라인 콘택 영역이 셀 어레이 영역의 양측에 정의되었기 때문이다. 구체적으로, CTP3는 CT3에 대해 셀 어레이 영역의 중간에서 좌측 가장자리 방향으로(즉, 좌측 워드 라인 콘택 영역 방향으로) s1만큼 시프팅된 위치에 배치되고, CTP2는 CT2에 대해 상기 방향으로 s2만큼 시프팅된 위치에 배치되며, CTP1은 CT1에 대해 상기 방향으로 s3만큼 시프팅된 위치에 배치되고 CTP0은 CT0에 대해 상기 방향으로 s4만큼 시프팅된 위치에 배치될 수 있다.
이하, 도 6a 내지 도 7b를 참조하여, 본 발명의 일 실시예에 따른 커브드 비트 라인 구조를 얻기 위한 식각 마스크에 대해 살펴본다. 설명의 편의를 위해, 워드 라인 콘택 영역(WCRT)이 셀 어레이 영역(CAR)의 양측에 정의되는 U자형 스트링 구조를 갖는 메모리 셀인 것으로 가정한다.
도 6a는 도 1의 C부분에 적용될 수 있는 본 발명의 일 실시예에 따른 식각 마스크의 평면도를 나타낸다. 도 6b는 도 6a의 AA'선에 따른 식각 마스크의 단면도와 이에 의해 그 하부에 형성되는 비트 라인들(BL0 내지 BL8)을 나타낸다. 그리고, 도 6c는 도 6a의 BB'선에 따른 식각 마스크의 단면도와 그 하부에 형성되는 비트 라인들(BL0 내지 BL8)을 나타낸다.
도 6a 내지 도 6c를 참조하면, 셀 어레이 영역(CAR)과 페이지 버퍼 영역(PBR)에 걸쳐 제1 마스크 패턴(MP)이 형성된다. 그리고, 제1 마스크 패턴(MP)의 측벽에 스페이서(SP)가 형성된다. 스페이서(SP)를 형성하기 위해, 스페이서 물질막(미도시)을 제1 마스크 패턴(MP)의 전면에 콘포멀하게 도포한 후 스페이서 물질막(미도시)을 이방성 식각할 수 있다. 스페이서 물질막은 제1 마스크 패턴(MP)과 식각 선택비를 갖는 물질일 수 있다(일례로, 실리콘 산화물). 스페이서 물질막은 알려진 ALD 또는 CVD와 같은 방법에 의해 형성될 수 있다.
이어서, 마스크 패턴(MP)이 제거된 후, 스페이서(SP)를 식각 마스크로 절연층(IL1)을 식각하여 트렌치들을 형성한다. 이후, 이 트렌치들을 금속 물질로 채움으로써 비트 라인들(BL0 내지 BL8)이 형성될 수 있다. 앞서 언급한 바와 같이, 본 발명에서는 설명의 편의를 위해, 비트 라인들(BL0 내지 BL8)의 개수가 총 9개인 것으로 가정하였으므로, 9개의 비트 라인들을 형성하기 위하여, 제1 마스크 패턴(MP)은 5개의 다각형 패턴들(MPa 내지 MPe)을 포함하고, 스페이서(SP)는 다각형 패턴들(MPa 내지 MPe) 각각의 측벽들에 형성되는 5개의 스페이서쌍들(SPa 내지 SPe)을 포함한다.
상술한 바와 같이, 셀 어레이 영역(CAR)에 위치하는 비트 라인들의 제1 부분들(P1)은 시프팅 되고, 페이지 버퍼 영역(PBR)에 위치하는 비트 라인들의 제2 부분들(P2)은 시프팅 되지 않는다. 그리고, 셀 어레이 영역(CAR)과 페이지 버퍼 영역(PBR) 사이에 위치하는 비트 라인들의 제3 부분들(P3)은 제1 부분들과 제2 부분들을 연결하기 위해 중간에서 가장8자리로 갈수록 각각의 경사가 커진다. 따라서, 커브드 비트 라인 구조가 형성된다. 이러한 커브드 비트 라인 구조를 형성하기 위해, 본 발명의 일 실시예에 따른 식각 마스크는 다음과 같이 형성될 수 있다.
제1 마스크 패턴(MP)의 다각형 패턴들(MPa 내지 MPe)은, 셀 어레이 영역(CAR)에서의 다각형 패턴들(MPa 내지 MPe) 각각의 선폭(Wc)이 페이지 버퍼 영역(PBR)에서의 다각형 패턴들 각각의 선폭(Wp)보다 넓도록 형성된다(Wc>Wp). 이때, 셀 어레이 영역(CAR)에서의 다각형 패턴들은 서로 간에는 선폭이 동일하고, 페이지 버퍼 영역(PBR)에서의 다각형 패턴들도 서로 간에는 선폭이 동일하다.
이와 동시에, 스페이서의 스페이서쌍들(SPa 내지 SPe)은, 셀 어레이 영역(CAR)에서의 스페이서쌍들간 간격(Sc)이 페이지 버퍼 영역(PBR)에서의 스페이서쌍들간 간격(Sp)보다 넓도록 형성된다(Sc>Sp). 이때, 셀 어레이 영역(CAR)에서의 스페이서쌍들은 서로 간에 간격이 동일하고, 페이지 버퍼 영역(PBR)에서의 스페이서쌍들도 서로 간에 간격이 동일하다.
그리고, 다각형 패턴들(MPa 내지 MPe)과 스페이서쌍들(SPa 내지 SPe)은 가운데를 기준으로 좌우대칭적으로 배열되도록 형성된다. 워드 라인 콘택 영역(WCTR)이 셀 어레이 영역(CAR)의 양측에 정의되었기 때문이다. 예를 들어, 가운데에 위치하는 MPc를 기준으로 MPa 및 MPb는 MPd 및 MPe와 좌우대칭적으로 배열되고, 가운데에 위치하는 SPc를 기준으로 SPa 및 SPb는 SPd 및 SPe와 좌우대칭적으로 배열된다. 한편, 워드 라인 콘택 영역이 셀 어레이 영역의 일측에만 정의된 경우라면, 워드 라인 콘택 영역이 형성된 일측 방향으로 식각 마스크는 굴곡진 커브드 구조를 가질 수 있다.
스페이서쌍들(SPa 내지 SPe) 각각의 선폭은 서로 동일하다.
이와 같이, 페이지 버퍼 영역(PBR) 대비, 셀 어레이 영역(CAR)에서의 다각형 패턴들(MPa 내지 MPe)의 선폭 및 스페이서쌍들(SPa 내지 SPe)간 간격을 보다 크게 하고, 가운데를 기준으로 좌우대칭적으로 배열시킨다. 이후, 다각형 패턴들을 제거한 후, 스페이서쌍들을 식각마스크로 하여 절연층(IL1)을 식각하여 트렌치들을 형성하고 이 트렌치들을 금속 물질로 채운다. 그러면, 도 6b에 도시된 바와 같이 셀 어레이 영역(CAR)에서는 시프팅 되고, 도 6c에 도시된 바와 같이 페이지 버퍼 영역(PBR)에서는 시프팅 되지 않은 비트 라인들(BL0 내지 BL8)을 형성할 수 있다. 또한, 셀 어레이 영역(CAR)과 페이지 버퍼 영역(PBR) 사이에서는, 시프팅 된 제1 부분들(P1)과 시프팅 되지 않은 제2 부분들(P2)를 연결하는 비트 라인들의 제3 부분들(P3)이 가운데에서 가장자리로 갈수록 각각의 경사가 커지는 경향을 갖도록 형성할 수 있다. 따라서, 커브드 비트 라인 구조가 얻어진다.
대안적으로, 상기 절연층(IL1)을 대신하여 메탈층(M1)을 직접 식각하는 방식으로도 비트 라인들(BL0 내지 BL8)을 형성할 수 있다. 도 7a는 도 6b에 도시된 절연층 대신 메탈층을 식각하는 경우에 식각 마스크의 단면도와 그 하부에 형성되는 비트 라인들을 나타내는 도면이다. 그리고, 도 7b는 도 6c에 도시된 절연층 대신 메탈층을 식각하는 경우에 식각 마스크의 단면도와 그 하부에 형성되는 비트 라인들을 나타내는 도면이다. 도 7a 및 도 7b에 도시된 바와 같이, 제2 마스크 패턴(SMP)은 9개의 비트 라인들을 형성하기 위해 9개의 다각형 패턴들(SMPa 내지 SMPi)을 포함할 수 있다. 이때, 제2 마스크 패턴(SMP)의 다각형 패턴들(SMPa 내지 SMPi)은, 셀 어레이 영역(CAR)에서의 다각형 패턴들 각각의 선폭(Wcs)이 페이지 버퍼 영역(PBR)에서의 다각형 패턴들 각각의 선폭(Wps)보다 넓게 형성된다(Wcs>Wps). 한편, 제2 마스크 패턴(SMP)의 다각형 패턴들(SMPa 내지 SMPi) 사이의 간격들은, 셀 어레이 영역(CAR)에서의 다각형 패턴들 사이의 간격들(Scs)이 페이지 버퍼 영역(PBR)에서의 다각형 패턴들 사이의 간격들(Sps)과 동일하게 형성된다(Scs=Sps). 앞서 도 6a 내지 도 6c에 설명한 스페이서쌍들(SPa 내지 SPe) 각각의 선폭이 서로 동일하게 형성되는 것에 대응한다. 이와 같은 9개의 다각형 패턴들(SMPa 내지 SMPi)을 식각마스크로 하여 메탈층(M1)을 식각함으로써, 도 7a에 도시된 바와 같이 셀 어레이 영역에서는 시프팅 되고, 도 7b에 도시된 바와 같이, 페이지 버퍼 영역에서는 시프팅 되지 않은 비트 라인들(BL0 내지 BL8)을 형성할 수 있다. 또한, 셀 어레이 영역과 페이지 버퍼 영역 사이에서는, 가운데에서 가장자리로 갈수록 각각의 경사가 커지는 경향을 갖도록 비트 라인들 형성할 수 있다. 따라서, 커브드 비트 라인 구조가 얻어진다.
상기의 식각 마스크들로 커브드 비트 라인 구조를 형성하는 것은 페이지 버퍼 영역을 비롯한 주변 회로 영역의 설계 변경을 최소화한다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 6c에서 상술한 구조를 포함할 수 있다. 예를 들어, 메모리 소자(1120)는 비트 라인들 중 적어도 일부가 외측으로 굴곡진 커브드 구조를 가질 수 있고, 셀 어레이 영역에서는 콘택 플러그들 및 비트 라인들 형성을 위한 다층 금속 배선의 시프팅이 적용된다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 5를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
CAR : 셀 어레이 영역 DCR : 디코딩 회로 영역
WCTR : 워드 라인 콘택 영역 PBR : 페이지 버퍼 영역
SUB : 기판 BL : 비트 라인
CTP, CT : 콘택 플러그 ILD, IL : 절연막
CL : 도전막 CP : 셀 플러그
SI : 슬릿 MP : 제1 마스크 패턴, 다각형 패턴들
SP : 스페이서, 스페이서쌍들 M1 :메탈층
SMP : 제2 마스크 패턴 IL1 : 절연층

Claims (17)

  1. 기판 상의 셀 어레이 영역들;
    상기 셀 어레이 영역들에 적층된 워드 라인들로부터 연장되고, 상기 셀 어레이 영역들 사이에 위치한 워드 라인 콘택 영역; 및
    상기 셀 어레이 영역들과 비트 라인들을 통하여 연결되는 페이지 버퍼 영역;을 포함하되,
    상기 비트 라인들 중 적어도 일부는 외측으로 굴곡진 커브드 구조를 가지며,
    상기 비트 라인들은 상기 워드 라인 콘택 영역에 가까울수록 증가하는 굴곡을 가지는
    반도체 메모리 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 비트 라인들은 중간에 위치하는 비트 라인에서 가장자리에 위치하는 비트 라인으로 갈수록 굴곡이 증가하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 워드 라인 콘택 영역은 상기 셀 어레이 영역들과 제1 방향을 따라 배열되고,
    상기 페이지 버퍼 영역은 상기 셀 어레이 영역들과 상기 제1 방향에 직교한 제2 방향을 따라 배열되는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 비트 라인들은 상기 셀 어레이 영역들과 상기 페이지 버퍼 영역에 걸쳐 연장되는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 비트 라인들은 각각, 상기 셀 어레이 영역들에 놓여지는 제1 부분, 상기 페이지 버퍼 영역에 놓여지는 제2 부분, 및 상기 셀 어레이 영역들과 상기 페이지 버퍼 영역 사이에 놓여지는 제3 부분을 포함하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제3 부분들 중 2 이상은 서로 형상이 다른 반도체 메모리 소자.
  8. 제6항에 있어서,
    상기 제3 부분들 중 2 이상은, 가운데에 위치하는 제3 부분에서 가장자리에 위치하는 제3 부분으로 갈수록 경사가 커지도록 형성되는 반도체 메모리 소자.
  9. 제6항에 있어서,
    상기 제1 부분들 중 적어도 하나의 선폭은 상기 제2 부분들 중 적어도 하나의 선폭보다 큰 반도체 메모리 소자.
  10. 제6항에 있어서,
    상기 제3 부분들 중 적어도 하나의 선폭은 상기 워드 라인 콘택 영역에 가까워질수록 커지는 반도체 메모리 소자.
  11. 제6항에 있어서,
    상기 제1 부분들간 간격들 중 적어도 하나는 상기 제2 부분들간 간격들 중 적어도 하나와 동일한 반도체 메모리 소자.
  12. 제1항에 있어서,
    상기 셀 어레이 영역들 각각은,
    상기 비트 라인들과 셀 어레이 영역의 셀 플러그들을 서로 연결하는 제1 콘택 플러그들을 포함하고,
    상기 페이지 버퍼 영역은 상기 비트 라인들과 상기 페이지 버퍼 영역의 트랜지스터들을 서로 연결하는 제2 콘택 플러그들을 포함하며,
    상기 제1 콘택 플러그들 중 적어도 하나는 상기 제2 콘택 플러그들에 대하여 외측으로 시프팅되어 배치되는 반도체 메모리 소자.
  13. 제12항에 있어서,
    상기 워드 라인 콘택 영역에 가까워질수록 상기 적어도 하나의 제1 콘택 플러그들의 시프팅 거리가 증가하는 반도체 메모리 소자.
  14. 제1항에 있어서,
    상기 워드 라인 콘택 영역은 계단형 적층 구조를 포함하며,
    상기 계단형 적층 구조는 상기 기판 상에 교대로 적층된 층간 절연막들과 도전막들이 상기 셀 어레이 영역들로부터 연장하여 형성된 것인 반도체 메모리 소자.
  15. 제1항에 있어서,
    상기 비트 라인들은 상기 셀 어레이 영역들과 상기 페이지 버퍼 영역에 걸쳐 형성되는 다수의 마스크 패턴들 및 상기 마스크 패턴들 각각의 측벽들에 형성되는 다수의 스페이서쌍들에 의해 형성되고,
    상기 셀 어레이 영역들에서의 상기 마스크 패턴들 각각의 폭은 상기 페이지 버퍼 영역에서의 상기 마스크 패턴들 각각의 폭보다 넓게 형성되며,
    상기 셀 어레이 영역들에서의 상기 스페이서쌍들간 간격은 상기 페이지 버퍼 영역에서의 상기 스페이서쌍들간 간격보다 넓게 형성되는 반도체 메모리 소자.
  16. 기판 상에 형성되는 셀 어레이 영역;
    상기 셀 어레이 영역에 적층된 워드 라인들로부터 제1 방향을 따라 연장된 워드 라인 콘택 영역; 및
    비트 라인들을 통하여 상기 셀 어레이 영역으로부터 상기 제1 방향에 직교한 제2 방향을 따라 연결되는 페이지 버퍼 영역;을 포함하되,
    상기 셀 어레이 영역은 상기 비트 라인들과 상기 셀 어레이 영역의 셀 플러그들을 서로 연결하는 제1 콘택 플러그들을 포함하고,
    상기 페이지 버퍼 영역은 상기 비트 라인들과 상기 페이지 버퍼 영역의 트랜지스터를 서로 연결하는 제2 콘택 플러그들을 포함하며,
    상기 제1 콘택 플러그들 중 적어도 하나는 상기 제2 콘택 플러그들에 대하여 외측으로 시프팅되어 배치되고,
    상기 워드 라인 콘택 영역에 가까워질수록 상기 적어도 하나의 제1 콘택 플러그들의 시프팅 거리가 증가하는
    반도체 메모리 소자.
  17. 삭제
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