JP4568286B2 - 縦型電界効果トランジスタおよびその製造方法 - Google Patents

縦型電界効果トランジスタおよびその製造方法 Download PDF

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Description

本発明は、チャネル領域として機能するナノワイヤやカーボンナノチューブなどの線状構造物の束から形成した活性領域を備えた縦型電界効果トランジスタに関する。また本発明は、活性領域が形成されるべき領域上にナノワイヤを自己整合的に形成することができる縦型電界効果型トランジスタの製造方法に関している。
大規模集積回路（ＬＳＩ）におけるトランジスタや、フラットパネルディスプレイなどにおける薄膜トランジスタ（ＴＦＴ）は、いずれも、電界効果トランジスタ（ＦＥＴ）であり、その高性能化は、素子を微細化することによって進められてきた。シリコン半導体プロセスでは、フォトリソグラフィ工程における露光用光源の波長を短くすることにより、最小寸法が０．１μｍ以下の微細加工を実現している。
しかしながら、フォトリソグラフィ技術による微細化は限界が迫ってきており、露光装置やフォトマスクの価格も増大している。
近年、歪みシリコンやゲルマニウム（非特許文献１）のような新材料やＦｉｎＦＥＴ（非特許文献２）のような新規構造を採用することにより、ＦＥＴを高性能化する試みが活発化している。中でも、カーボンナノチューブ（ＣＮＴ）や半導体ナノワイヤなどの線状構造物を用いてトランジスタを製造する技術が注目されている。ＣＮＴやナノワイヤは、直径が数ｎｍの微細な柱状構造を有しているため、ナノメーターサイズのトランジスタを実現できる可能性を有している。常温でＣＮＴを用いたトランジスタの常温での動作が非特許文献３に報告され、また、ナノワイヤを用いたトランジスタの常温での動作が非特許文献４に報告されている。しかし、非特許文献３や非特許文献４に開示されているトラジスタでは、そのチャネル長がフォトリソグラフィ技術によって規定されるため、フォトリソグラフィ技術によらず、自己組織化によってナノメートルオーダのＦＥＴを形成することが検討されている。
ＣＮＴまたはナノワイヤを縦方向に成長させたトランジスタが特許文献１に開示されている。このトランジスタは、絶縁膜に設けたスルーホール内の各々に１本のＣＮＴを成長させ、このＣＮＴをチャネル領域として利用する縦型電界効果トランジスタである。
なお、ＣＮＴについては、グラフェンシートの巻き方によって導電性が変化することが知られている。現在のＣＮＴ成長法では、ランダムに導電性の異なるナノチューブが形成されるため、選択的に目的の導電性を示すナノチューブを形成することが困難である。
一方、ナノワイヤでは、材料を適切に選択することによって目的の導電性を得ることができる。また、ナノワイヤに対する不純物のドーピングは、既存のイオン注入法や、成長中に行なうＩｎ−ｓｉｔｕドーピング法によって行なうことが可能である。
このように、ナノワイヤは容易に導電性や不純物濃度を制御できるため、デバイスに導入し、自己組織化プロセスを確立することで高性能化のみならず、プロセスを複雑化することなく、低いコストで製造可能な将来の高性能デバイスとして期待されている。
米国特許第６,７４０,９１０Ｂ２明細書 Ｋ． Ｒｉｍ, ｅｔ ａｌ．, "Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ ｍｏｂｉｌｉｔｙ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｕｌｔｒａ−ｔｈｉｎ Ｓｔｒａｉｎｅｄ Ｓｉ Ｄｉｒｅｃｔｌｙ ｏｎ Ｉｎｓｕｌａｔｏｒ （ＳＳＤＯＩ） ＭＯＳＦＥＴｓ,"ＩＥＥＥ ＩＥＤＭ ２００３, ｐｐ．４９ Ｙ． Ｋ． Ｃｈｏｉ, ｅｔ ａｌ．, "Ｒｅｌｉａｂｉｌｉｔｙ Ｓｔｕｄｙ ｏｆ ＣＭＯＳ ＦｉｎＦＥＴ," ＩＥＥＥ ＩＥＤＭ ２００３, ｐｐ．１７７ Ｒ． Ｍａｒｔｅｌ, ｅｔ ａｌ．, "Ｓｉｎｇｌｅ− ａｎｄ ｍｕｌｔｉ−ｗａｌｌ ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ," Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ７３ ｐｐ．２４４７, １９９８ Ｄ． Ｗａｎｇ, ｅｔ ａｌ．, "Ｇｅｒｍａｎｉｕｍ ｎａｎｏｗｉｒｅ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ ＳｉＯ2 ａｎｄ ｈｉｇｈ−ｋ ＨｆＯ2 ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃｓ," Ａｐｐｌ． Ｐｈｙｓ． Ｋｅｔｔ． ８３ ｐｐ．２４３２, ２００３
しかしながら、非特許文献１〜４に記載する従来技術では、ナノワイヤの成長方向や成長位置を制御することが困難であった。
なお、ＣＮＴについては、電場や磁場を利用することによって成長方向を制御することが報告されているが、これらの方法は、制御範囲が狭く、製造工程が複雑であり、ＬＳＩやＴＦＴへの応用には適していない。一方、ナノワイヤの位置制御に関しては、ＳＴＭやＡＦＭを用いたマニピュレーションや、リソグラフィ技術を用いた触媒位置制御による報告がなされている。しかし、マニピュレーションによる位置制御は、各デバイス単位で移動させる必要があるため、大規模な回路や素子を複数個配置した回路への量産性が乏しい。リソグラフィ技術による位置制御は、露光限界以上の微細化が困難であるため、ナノメールサイズのデバイス形成には向かない。
また、ナノワイヤをブランケット状に成長させた後、不要なナノワイヤを選択的に除去することは非常に困難である。この理由は、ナノワイヤの束からなる層の上にレジストパターンを形成しようとすると、ナノワイヤの隙間にレジスト材料が侵入するためである。
更に、特許文献１に開示されている製造方法では、チャネル領域の形状および位置が、絶縁膜に設けたスルーホールの形状および位置によって規定されるため、微細なチャネル領域を形成するためには、これに対応した微細なスルーホールを絶縁膜に形成する必要があった。このため、フォトリソグラフ工程における限界を超えてトランジスタのサイズを縮小させることができないという問題がある。
本発明は、上記事情に鑑みてなされたものであり、その主たる目的は、高集積化に適した縦型電界効果トランジスタおよびその製造方法を提供することにある。
本発明の縦型電界効果トランジスタは、荷電粒子を走行させるチャネル領域として機能する複数の線状構造物の束を有する活性領域と、前記活性領域の下端に接続され、ソース領域およびドレイン領域の一方として機能する下部電極と、前記活性領域の上端に接続され、前記ソース領域およびドレイン領域の他方として機能する上部電極と、前記活性領域に含まれる線状構造物の束の少なくとも一部における導電性を制御するゲート電極と、前記活性領域と前記ゲート電極との間に配置され、前記ゲート電極を前記線状構造物の束から電気的に絶縁するゲート絶縁膜とを備えた縦型電界効果トランジスタであって、前記上部電極と前記下部電極との間に配置され、前記上部電極の側面に対して内側に外周側面を有した誘電体部を更に備え、前記上部電極は、前記誘電体部を介して、前記下部電極の上に位置し、しかも、前記誘電体部の上面から横方向に突出し、前記誘電体部とは離間したオーバーハング部分を有しており、前記活性領域は前記誘電体部の外周側面の外側で前記上部電極のオーバーハング部分の真下に配置されている。
好ましい実施形態において、前記複数の線状構造物の束は、それぞれ、前記下部電極上に成長した柱状半導体から構成されている。
好ましい実施形態において、前記柱状半導体は単結晶構造を有している。
好ましい実施形態において、前記活性領域の外周側面の位置は、前記上部電極の側面の位置に整合している。
好ましい実施形態において、前記誘電体部は、前記上部電極を支持する電気絶縁材料から形成されており、前記上部電極の下面は、前記誘電体部または前記活性領域と接触している。
好ましい実施形態において、前記柱状半導体は、シリコン、ゲルマニウム、及び炭素からなる群から選択された少なくとも１つの元素を含有している。
好ましい実施形態において、前記柱状半導体には、導電型を規定するドーパントが含有されている。
好ましい実施形態において、前記基板は、半導体基板またはＳＯＩ基板である。
本発明の電子装置は、基板と、前記基板上に形成された複数の電界効果トランジスタとを備える電子装置であって、前記複数の電界効果トランジスタの少なくとも１つは、荷電粒子を走行させるチャネル領域として機能する複数の線状構造物の束を有する活性領域と、前記活性領域の下端に接続され、ソース領域およびドレイン領域の一方として機能する下部電極と、前記活性領域の上端に接続され、前記ソース領域およびドレイン領域の他方として機能する上部電極と、前記活性領域に含まれる線状構造物の束の少なくとも一部における導電性を制御するゲート電極と、前記活性領域と前記ゲート電極との間に配置され、前記ゲート電極を前記線状構造物の束から電気的に絶縁するゲート絶縁膜とを備えた縦型電界効果トランジスタであって、前記上部電極と前記下部電極との間に配置され、前記上部電極の側面に対して内側に外周側面を有した誘電体部を更に備え、前記上部電極は、前記誘電体部を介して、前記下部電極の上に位置し、しかも、前記誘電体部の上面から横方向に突出し、前記誘電体部とは離間したオーバーハング部分を有しており、前記活性領域は前記誘電体部の外周側面の外側で前記上部電極のオーバーハング部分の真下に配置されている。
好ましい実施形態において、前記複数の電界効果トランジスタはＣＭＯＳ回路を形成している。
好ましい実施形態において、前記電子装置は大規模集積回路として動作する。
好ましい実施形態において、前記基板は、ガラス基板またはプラスチック基板である。
好ましい実施形態において、前記電界効果トランジスタは、前記基板上において画素ごとにマトリクス状に配置されており、前記電子装置は表示装置として動作する。
本発明による縦型電界効果トランジスタの製造方法は、荷電粒子を走行させるナノワイヤから構成された領域と、前記領域の下端に接続され、ソース領域およびドレイン領域の一方として機能する下部電極と、前記領域の上端に接続され、前記ソース領域およびドレイン領域の他方として機能する上部電極と、前記領域の少なくとも一部における導電性を制御するゲート電極と、前記ゲート電極を前記ナノワイヤから電気的に絶縁するゲート絶縁膜とを備えた縦型電界効果トランジスタの製造方法であって、荷電粒子を走行させるチャネル領域として機能する複数の線状構造物の束を有する活性領域と、前記活性領域の下端に接続され、ソース領域およびドレイン領域の一方として機能する下部電極と、前記活性領域の上端に接続され、前記ソース領域およびドレイン領域の他方として機能する上部電極と、前記活性領域に含まれる線状構造物の束の少なくとも一部における導電性を制御するゲート電極と、前記活性領域と前記ゲート電極との間に配置され、前記ゲート電極を前記線状構造物の束から電気的に絶縁するゲート絶縁膜とを備えた縦型電界効果トランジスタの製造方法であって、前記上部電極と前記下部電極との間に誘電体部が挟まれ、前記上部電極が前記誘電体部の上面から横方向に突出したオーバーハング部分を有している構造を形成する工程（Ａ）と、前記下部電極の上面において前記誘電体部が存在していない領域から前記上部電極におけるオーバーハング部分の下面に達するように複数の線状構造物の束を成長させる工程（Ｂ）とを含む。
好ましい実施形態において、前記工程（Ａ）は、前記上部電極と前記下部電極との間に誘電体部が挟まれた構造を形成する工程（ａ１）と、前記誘電体部の側面の少なくとも一部をサイドエッチによってセットバックさせる工程（ａ２）とを含む。
好ましい実施形態において、前記工程（ａ２）は、ウェットエッチングによって前記誘電体部の側面をエッチングする工程を含む。
好ましい実施形態において、前記工程（ａ１）は、前記下部電極のための第１導電体膜を形成する工程と、絶縁膜を前記第１導電体膜上に形成する工程と、前記上部電極のための第２導電体膜を前記絶縁膜上に形成する工程と、前記上部電極の位置および形状を規定するマスク層を前記第２導電体膜上に形成する工程と、前記第２導電体膜のうち前記マスク層で覆われてない部分をエッチングすることにより、前記第２導電体膜から前記上部電極を形成する工程と、前記絶縁膜をエッチングすることにより、前記誘電体部を形成する工程と、前記第１導電体膜をパターニングすることにより、前記第１導電体膜から前記下部電極を形成する工程とを含む。
好ましい実施形態において、前記工程（ａ１）は、前記下部電極のための第１導電体膜を形成する工程と、絶縁膜を前記第１導電体膜上に形成する工程と、前記上部電極のための第２導電体膜を前記絶縁膜上に形成する工程と、前記上部電極の位置および形状を規定するマスク層を前記第２導電体膜上に形成する工程と、前記第２導電体膜のうち前記マスク層で覆われていない部分をエッチングすることにより、前記第２導電体膜から前記上部電極を形成する工程と、前記上部電極をマスクとして前記絶縁膜をエッチングすることにより、前記誘電体部を形成する工程とを含む。
好ましい実施形態において、前記絶縁膜は酸化シリコンまたは窒化シリコンから形成されている。
好ましい実施形態において、前記上部電極をマスクとする異方性エッチングを行なうことにより、前記複数の線状構造物のうち前記上部電極によって覆われていない部分を選択的に除去する工程（Ｃ）を更に含む。
好ましい実施形態において、前記工程（Ｂ）は、ＣＶＤ法により、前記線状構造物を成長させる工程を含む。
好ましい実施形態において、前記工程（Ａ）は、前記第１導電体膜の堆積後に、線状構造物成長の触媒を付着させる工程を含む。
好ましい実施形態において、前記工程（Ａ）は、前記絶縁膜の堆積後に、線状構造物成長の触媒を付着させる工程を含む。
本発明によれば、ナノワイヤやＣＮＴなどの線状構造物の束からなる活性領域を上部電極に対して自己整合的に形成することで、所望の位置に選択的に線状構造物を形成することができ、更にフォトリソグラフィによらずチャネル長を規定した縦型電界効果トランジスタを提供することができる。
まず、図１を参照しながら、本発明による縦型電界効果トランジスタの基本的な構成を説明する。
図１に示す縦型電界効果トランジスタ１００は、荷電粒子（電子または正孔）を走行させる複数の線状構造物の束から構成された活性領域１１０を有している。活性領域１１０を構成する複数の線状構造物の間には隙間が存在する。この隙間は、樹脂などの誘電体材料によって充填されていても良い。活性領域１１１に含まれる線状構造物の束が全体として、チャネル領域として機能する。線状構造物は、好ましくは、直径がナノメートルオーダのサイズを有するナノワイヤやＣＮＴである。
活性領域１１０は、ソース領域およびドレイン領域として機能する一対の電極（下部電極１２０および上部電極１３０）を縦方向に接続している。ソース領域またはドレイン領域として機能する上部電極１３０は、誘電体部１４０を介して下部電極１２０の上に位置しており、誘電体部１４０の上面から横方向に突出したオーバーハング部分１３０ａ、１３０ｂを有している。活性領域１１０の側面部分には、不図示のゲート絶縁膜を介してゲート電極１５０が対向している。ゲート電極１５０は、不図示のゲート配線を介して駆動回路に接続されている。駆動回路を用いてゲート電極１５０の電位を上下させることにより、活性領域１１０の導電性を制御し、トランジスタ動作（スイッチングや増幅）を実行することができる。
本発明による縦型電界効果トランジスタの主たる特徴点は、線状構造物の束から構成された活性領域１１０が、誘電体部１４０に支持された上部電極１３０のオーバーハング部分１３０ａ、１３０ｂの真下に配置されていることにある。各線状構造物は、好ましくは下部電極１２０上に成長した柱状半導体から構成されており、活性領域１１０の外周側面の位置は、上部電極１３０の側面の位置に整合している。
本発明による縦型電界効果トランジスタの製造方法によれば、活性領域１１０の外周側面の位置が、上部電極１３０の側面の位置に対して自己整合的に規定される。
次に、図２（ａ）から（ｄ）を参照しながら、ナノワイヤの束から構成された活性領域１１０の自己整合的な形成方法の一例を説明する。
まず、図２（ａ）に示すように、上部電極１３０が誘電体部１４０によって下部電極１２０上に支持された構造を形成する。図２（ａ）に示される状態において、上部電極１３０は、誘電体部１４０の上面よりも横方向に突出したオーバーハング部分１３０ａ、１３０ｂを有している。誘電体部１４０は、好適には、パターニングされた絶縁膜から構成される。誘電体部１４０は、円柱形状、矩形形状、その他の任意の孤立したパターンを有し得るが、基板表面に沿って長く延びた配線形状を有していてもよい。ここで、「孤立したパターン」とは、トランジスタ毎に分離された形状を意味するものとする。
図２（ａ）に示す構造の形成は、種々の方法によって可能であるが、好ましい形成方法の詳細は後に説明する。
次に、図２（ｂ）に示すように、ナノワイヤ１１０'を下部電極１２０上に成長させる。ナノワイヤ１１０'の成長方法や成長条件の具体例は後に詳述する。ナノワイヤ１１０'の成長は、図２（ｃ）に示すように、ナノワイヤ１１０'の上端部が上部電極１３０の下面に達するまで行なう。図２（ｂ）および（ｃ）に示す例では、ナノワイヤ１１０'が下部電極１２０上に選択的に成長している。
次に、図２（ｄ）に示すように、ナノワイヤ１１０'のうち、上部電極１２０で覆われていない部分をエッチングによって除去し、ナノワイヤ１１０'の束から構成された活性領域１１０を形成する。このエッチングは、上部電極１３０をマスクとして行なう。このため、上部電極１２０は、ナノワイヤ１１０'に対するエッチャントによってエッチングされにくい材料から形成されていることが好ましい。例えば、上部電極１２０に白金を用いた時のエッチャントとしては、ＨＢＲや塩素ガスが好ましい。また、ナノワイヤ１１０'の下に位置する下部電極１２０をエッチングしないようにするためには、下部電極１３０も、上記のエッチャントに対してエッチングされにくい材料から形成されていることが好ましい。ナノワイヤ１１０'の不要部分は、異方性エッチングによって除去されることが好ましいが、等方的なエッチングが生じても、それによるエッチング量が少なければ問題は無い。完全な異方性エッチングを行なわなかった場合、活性領域１１０の外周側面の位置は、上部電極１３０のオーバーハング部１３０ａ、１３０ｂのエッジの位置よりも内側にシフトする。本明細書における「整合」は、このようなシフトが発生している状態をも含むものとする。
図２（ａ）から（ｄ）に示す方法によれば、上部電極１３０および誘電体部１４０の形状および配置関係により、活性領域１１０の形状を規定することができる。図３から図５を参照しながら、このことを説明する。
図３（ａ）は、上部電極１３０および誘電体部１４０の配置関係を模式的に示す平面図である。この平面図は、図１に示す下部電極１２０の側から上部電極１３０および誘電体部１４０を見た図面であり、簡単のため、下部電極１２０の記載は省略している。上部電極１３０の下面のうち、誘電体部１４０の上面と接触している部分は図３（ａ）には現れておらず、上部電極１３０のうち、誘電体部１４０の背後に隠れていない部分（はみ出し部分）が、上部電極１３０のオーバーハング部分である。
上部電極１３０および誘電体部１４０が図３（ａ）に示す配置関係を有している場合、活性領域１１０は、最終的に、図３（ｂ）に示す平面形状を有することになる。すなわち、活性領域１１０は、上部電極１３０の真下のうち、誘電体部１４０が存在していない領域にのみ存在することになる。活性領域１１０が上部電極１３０の外側に位置していない理由は、図２（ｄ）を参照して説明したように、上部電極１３０をマスクとするエッチングによって活性領域１１０を構成するナノワイヤをエッチングするからである。
本発明で用いる上部電極１３０および誘電体部１４０は、図３に示すものに限定されない。図４や図５に示す配置関係であってもよい。
図４（ａ）に示す配置関係によれば、図４（ｂ）に示す活性領域１１０が形成される。また、図５（ａ）に示す配置関係によれば、図５（ｂ）に示す活性領域１１０が形成される。このように、上部電極１３０および誘電体部１４０の形状と配置関係を調節することにより、所望の平面形状を有する活性領域１１０を形成することができる。
以下、本発明の好ましい実施形態を説明する。
（実施形態１）
図６（ａ）および（ｂ）を参照しながら、本発明による縦型電界効果トランジスタの第１の実施形態を説明する。図６（ａ）は、実施形態の縦型電界効果トランジスタの構成を模式的に示す上面図（上部電極７の記載を省略している）であり、図６（ｂ）は、そのＢ−Ｂ'線断面図である。
本実施形態のトランジスタは、ガラス基板１上に形成された縦型薄膜電界効果型トランジスタ（以下縦型ＴＦＴと略す）であり、活性領域８のナノワイヤをキャリアがガラス基板１の主面に垂直な方向に走行する。
本実施形態における活性領域８は、ｐ型不純物がドープされたＧｅナノワイヤの束から構成されており、この活性領域８は、ドレイン電極として機能する下部電極４と、ソース領域として機能する上部電極７とを縦方向に接続している。
下部電極４は、ガラス基板１上に積層された酸化シリコン膜２および透明導電膜３の上に設けられている。透明導電膜３は典型的にはＩＴＯから形成されている。なお、酸化シリコン膜２や透明導電膜３は本発明のトランジスタにとって不可欠の構成要素ではない。
上部電極７は、誘電体部９を介して下部電極４の上に位置しており、誘電体部９の上面から横方向に突出したオーバーハング部分７ａ、７ｂを有している。活性領域８の外周側面には、ゲート絶縁膜６を介してゲート電極５が対向している。
このＴＦＴのゲート電極５および上部電極７は、それぞれ、図７に示すように、ゲート配線１０およびデータ配線１１に接続され、例えば、表示装置などのスイッチング素子として機能させることができる。本実施形態のＴＦＴを、液晶表示装置におけるアクティブマトリクス基板上のＴＦＴとして用いる場合は、図７に示すゲート配線１０が走査線（ケートバス）として機能し、ゲートバス・ドライバからの信号によってＴＦＴのオン・オフを制御する。一方、データ配線１１は、ソースバスとして機能し、ソースバス・ドライバからの信号によって透明導電膜３の電位を変化させる。透明導電膜３は、個々の画素を規定し、不図示の対向電極との間でキャパシタを形成する。このキャパシタに蓄えられる電荷の量によって透明導電膜３と対向電極との間に画素毎に異なる電界が形成され、液晶の配向状態が制御させることになる。液晶の配向状態を画素単位で調節することにより、液晶層を透過する光の偏光状態が変化するため、画素配列によって構成される２次元的な像を形成することが可能になる。
上記の説明では、透過型の液晶表示装置に本実施形態のＴＦＴを用いているが、このＴＦＴは、反射型液晶表示装置や有機ＥＬのＴＦＴとしても用いることができ、また、撮像装置や集積回路におけるＴＦＴとしても用いることが可能である。なお、撮像装置や集積回路を形成する場合、図６（ｂ）に示す透明導電膜３は不要である。
本実施形態では、ＴＦＴを支持する基板としてガラス基板１を用いているが、基板は、ガラス基板に限定されず、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化チタン、アクリル樹脂、エポキシ樹脂、ポリイミド等などの絶縁物から形成された任意の基板を用いることが可能である。なお、基板の全体が絶縁物から形成されている必要はないため、基板は、シリコン基板、ＳＯＩ基板、化合物半導体基板であってもよい。
再び、図６（ｂ）を参照する。
上部電極７のうち、誘電体部９の上面から横方向に延びるオーバーハング部７ａ、７ｂの各々の横方向サイズは、１０ｎｍ以上であることが好ましく、５０〜１００ｎｍ程度の範囲内にあることが更に好ましい。誘電体部９の高さは、活性領域８の高さ（基板主面に垂直方向のサイズ）を規定しており、必要なチャネル長に応じて任意の大きさに設計され得る。本実施形態では、誘電体部９の高さを例えば５０ｎｍ以上１μｍ以下の大きさに設定する。
活性領域８を構成するナノワイヤは、種々の半導体材料から形成され得るが、本実施形態では、Ｇｅから形成されたナノワイヤを用いて活性領域８を形成している。Ｇｅのナノワイヤは、ＶＬＳ（Ｖａｐｏｒ−Ｌｉｑｕｉｄ−Ｓｏｌｉｄ）成長メカニズムにより、ＣＶＤ法によって触媒金属から好適に成長させられる。この方法によれば、直径が１ｎｍ〜１００ｎｍの範囲内に制御されたナノワイヤを成長させることができる。
Ｇｅナノワイヤの成長に適した触媒金属は、たとえば、金、鉄、コバルト、ニッケルのような遷移金属、または、それら遷移金属の合金である。触媒金属は、任意の方法で形成され得るが、たとえば、基板上に堆積した触媒金属薄膜に対して熱処理を施すことにより形成された触媒微粒子を用いても良い。本実施形態では、１つの活性領域を構成するナノワイヤの束は、１０本から１０万本程度のナノワイヤから構成される。
下部電極４および上部電極７は、種々の導電材料から形成され得る。下部電極４の上にＧｅナノワイヤを成長させるという観点からは、下部電極４を例えば金、銀、白金のような金属やコバルトやニッケルとのシリサイドから形成することが好ましい。触媒として機能しない導電性材料から下部電極４を形成する場合は、下部電極４の表面に触媒金属の微粒子を配置することが望ましい。
活性領域８とゲート電極５とを絶縁するゲート絶縁膜６の材料は、たとえば、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ゲルマニウム、酸化ハフニウムなどの絶縁材料から形成される。ゲート電極５は、例えば金、銀、白金、モリブデン、クロム、多結晶シリコンなどの導電性材料から形成される。
本実施形態では、上部電極７のオーバーハング部分７ａ、７ｂの真下に自己整合的に配置したＧｅナノワイヤを用いて縦型の活性領域８を形成しているため、上部電極７を支持する誘電体部９の高さを調節することにより、ＴＦＴのチャネル長を制御することができる。誘電体部９は、堆積した絶縁膜をパターニングすることによって好適に作製され得る。この方法によって誘電体部９を形成する場合、誘電体部９の高さは堆積する絶縁膜の厚さによって規定される。堆積する絶縁膜の厚さは、高精度で制御できるため、本実施形態におけるＴＦＴのチャネル長も高精度で制御され得る。このため、リソグラフィ技術の微細化可能限界に制約されることなく、トランジスタのチャネル長を短縮し、集積度の向上をはかることが可能になる。さらに、縦型ＴＦＴ構造によれば、従来の横型ＴＦＴに比べ、ＴＦＴの占有面積を縮小できるため、透過型液晶表に装置のスイッチング素子に用いた場合、開口率を向上させることができる。
［製造方法］
以下、図８〜図１０を参照しながら、本実施形態のＴＦＴを製造する方法の好ましい実施形態を説明する。
まず、図８（ａ）に示すように、ガラス基板１上に酸化シリコン膜２、ＩＴＯ膜３、下部電極（ドレイン電極）４となる第１導電体膜４'、誘電体部９となる絶縁膜９'、および上部電極（ソース電極）７となる第２導電体膜７'をこの順番で積層する。下部電極４および上部電極７は、金、銀、多結晶シリコンのような導電性材料をスパッタリング法やＣＶＤ法によって堆積することによって形成される。また、誘電体部８は、例えば酸化シリコンや窒化シリコンなどの絶縁材料をスパッタリング法やＣＶＤ法によって堆積することによって形成される。
次に、フォトリソグラフィ技術により、第２導電体膜７'の上にレジストマスク（不図示）を形成した後、異方性エッチング技術により、第２導電体膜７'をパターニングして、図８（ｂ）に示す上部電極（ソース電極）７および誘電体部９を形成する。
レジストマスクを酸素系プラズマエッチングによって除去した後、ウェットエッチングにより、誘電体部９に対するサイドエッチを行ない、図９（ａ）に示す構造を得る。誘電体部９のサイドエッチは、下部電極４となる第１導電体膜４'および上部電極７をほとんどエッチングしないエッチング条件のもとで誘電体部９を優先的にエッチングすることが好ましい。誘電体部９のサイドエッチは等方的に進行するため、誘電体部９の側面を部分的にマスクしない限り、誘電体部９の側面は均一にエッチングされ、例えば図３に示すような構造が形成される。したがって、図４および図５に示すような構造を形成するためには、誘電体部９の側面の一部をマスクし、マスクされていない部分からサイドエッチを進行させる必要がある。
このようなサイドエッチは、ウェットエッチングによって行なうことが好ましい。誘電体部９が酸化シリコンから形成されている場合、エッチャントとしてはフッ酸溶液を用いることができる。誘電体部９が窒化シリコンから形成されている場合は、熱リン酸を用いることができる。エッチングレート及びエッチング時間を制御することにより、サイドエッチの深さ（横方向のエッチング深さ）を調節することができる。本実施形態では、このサイドエッチの深さを調節することにより、オーバーハング部分７ａ、７ｂのサイズを、１０ｎｍ以上、例えば５０〜１００ｎｍ程度に設定する。
次に、図９（ｂ）に示すように、ＣＶＤ法によって下部電極４の表面上にナノワイヤ８'を成長させる。Ｇｅナノワイヤを成長させる場合は、ゲルマンガスを使用するが、Ｓｉナノワイヤを成長させる場合、シランやジシランガスを使用する。
下部電極４を触媒金属から形成しない場合は、ＣＶＤ法によるナノワイヤの成長を開始する前、触媒として、例えばＮｉ、Ｃｏなどの遷移金属微粒子、または、そのような遷移金属の合金の微粒子を下地表面上に堆積しておくことが好ましい。このような触媒の堆積法としては、例えば、ナノワイヤ成長前に、溶媒中にある金属微粒子を分散させる方法や、触媒となる金属薄膜に熱処理を行うことで凝集させ、微粒子化する方法を用いることができる。
次に、図１０（ａ）に示すように、異方性のエッチングを行なうことにより、ナノワイヤ８'のうち、上部電極７によって覆われていない部分を選択的に除去する。上部電極７をエッチングマスクとして用いるため、残ったナノワイヤ８'によって構成される活性領域８の外側面は、上部電極７のエッジに自己整合する。活性領域８の横方向サイズは、上部電極７のオーバーハング部分７ａ、７ｂの横方向サイズによって規定されるため、フォトリソグラフィ技術による微細化の限界に制約されることなく、活性領域８を小さくすることが可能である。
なお、ナノワイヤ８'のうち、活性領域８として機能させるべき部分以外の部分を選択的に除去するには、まず、基板全面に塩素系ガスを用いた異方性エッチ処理を行った後、洗浄等を行えばよい。
次に、ゲート絶縁膜６を堆積した後、図１０（ｂ）に示すように、ゲート電極形成領域を規定する開口部を有するレジストパターン１５を形成する。ゲート絶縁膜６は、例えば酸化シリコン、窒化シリコン、または酸化ハフニウムのような絶縁体から形成され得る。ゲート電極５を形成するための電極材料をレジストバターン１５上に堆積すると、レジストパターン１５の開口部内では、ゲート電極５が形成されるべき位置に電極材料が堆積する。この後、レジストパターン１５を除去することにより、ゲート電極材料からなる膜の不要部分をリフトオフして、図１１（ａ）に示すゲート電極５を形成することができる。次に、第１導電体膜４'および上部電極７の上に存在するゲート絶縁膜６の不要部分をウェットエッチングによって除去する。
なお、本実施形態では、リフトオフによってゲート電極５を形成しているが、ゲート絶縁膜６上にゲート電極材料からなる膜を堆積した後、この膜に対してエッチバックや研磨処理を行うことにより、ゲート電極５を形成してもよい。
次に、図１１（ｂ）に示すように、第１導電体膜４'をパターニングすることにより、ドレイン電極として機能する下部電極４を形成する。その後、リソグラフィおよびエッチング技術により、透明導電膜３をパターニングして、例えば図７に示すように画素電極の形状に加工する。本実施形態では、上部電極７およびゲート電極５をマスクとして第１導電体膜４'をパターニンングしているため、下部電極４のためのフォトマスクが不要である。ただし、下部電極４の形状を規定するフォトマスクを用意し、任意の形状を有するように下部電極４をパターニングしてもよい。
以上説明してきたように、本実施形態による縦型ＴＦＴの製造法によれば、ナノワイヤ８'を成長させた後、リソグラフィ工程を行なうことなく、ナノワイヤ８'のうち不要な部分を上部電極７に対して「自己整合的」に除去することができる。このため、ナノワイヤ８'からなる活性領域８の位置および形状を高い精度で制御できる。また、マスクアライメント用のマージンを設ける必要がなくなるため、更なる微細化が可能になる。
なお、ナノワイヤ８'を成長させた後、その上に上部電極７となる第２導電体膜７'を堆積しようとすると、多数のナノワイヤ８'の隙間に第２導電体膜を構成する導電材料が進入するため、半導体特性を示す活性領域８を形成できない。これに対し、本実施形態では、ナノワイヤ８'の成長に先立って上部電極７を形成しているため、このような問題を回避できる。
このように本実施形態によれば、チャネル長がフォトリソグラフィの精度に依存しないため、微細なチャネルを高い制度で実現できる。その結果、チャネル長のバラツキに起因するトラジスタ特性の変動を抑制することもできる。
図１２は、本実施形態のＴＦＴが複数配列された半導体集積回路装置の一部を模式的に示す断面図である。図１２では、２種類のトランジスタが図示されているが、好ましい例では、多数のトランジスタが同一基板上に集積される。図１２に示す装置では、透明導電膜３が設けられておらず、各トランジスタは、不図示の配線によって相互接続される。このような半導体集積回路装置は、例えば表示装置の駆動回路などに好適に用いられる。
図１２に示す２つのトランジスタは、それぞれ、ｎ型不純物がドープされた半導体ナノワイヤからなるｎ型活性領域１３およびｐ型不純物がドープされた半導体ナノワイヤからなるｐ型活性領域１４を有しており、不図示の配線を介してＣＭＯＳ回路を形成するように相互接続されている。
（実施形態２）
以下、図１３から図１５を参照しながら、本発明による縦型電界効果トランジスタの第２の実施形態を説明する。
図１３に示す縦型電界効果トランジスタは、基本的には、実施形態１における縦型電界効果トランジスタの構成と同様の構成を有しており、異なる点は、下部電極４の形状およびそのパターニング方法の差異にある。
以下、図面を参照しながら、本実施形態の製造方法を説明する。
まず、図１４（ａ）に示すように、酸化シリコン膜２、透明導電膜３、下部電極４となる第１導電体膜４'、絶縁膜９'、および上部電極７となる第２導電体膜７'を、この順序で絶縁基板１上に堆積する。
次に、図１４（ｂ）に示すように、リソグラフィおよび異方性エッチング技術により、第２導電体膜７'、絶縁膜９'、および第１導電体膜４'をパターニングし、それによって上部電極７、誘電体部９、および下部電極４を形成する。このパターニングに際しては、上部電極７の形状および位置を規定するレジストパターン（不図示）を第２導電体膜７'上に形成するが、このレジストパターンは、パターニングが終了した後、酸素系プラズマエッチングによって除去される。
次に、図１５（ａ）に示すように、ウェットエッチングにより、誘電体部９に対するサイドエッチを行ない、上部電極７のオーバーハング部７ａ、７ｂを形成する。ウェットエッチングのための薬液や、絶縁膜９'の材料を適切に選択することにより、上記のパターンに際して透明導電膜３を殆んどエッチングしないようにすることができる。具体的には、透明導電膜３のエッチングレートは、下部電極４'のエッチングの１／１０以下に抑えることが好ましい。
次に、図１５（ｂ）に示すように、実施形態１で行なったナノワイヤ８'の成長と同様の方法によってナノワイヤ８'を成長させる。ただし、本実施形態では、上部電極７と同様の形状を有するようにパターニングされた下部電極４の表面に対して、ナノワイヤを選択的に成長させている。このため、透明導電膜３上にはナノワイヤ８'がほとんど成長しない。図１５（ｂ）に示すように、下部電極４の側面から横方向に成長するナノワイヤ８'も存在するが、下部電極４の側面のサイズ（下部電極４の厚さ）は５０〜２００ｎｍ程度であるため、下部電極４の側面上に成長するナノワイヤ８'の量は相対的に少ない。また、この不要なナノワイヤは、上部電極７によって覆われていない領域に存在するため、上部電極７をマスクとする異方性エッチングを行なうことにより、容易に除去することができる。こうして不要なナノワイヤをエッチングすることにより、図１３に示す構造を形成ができる。この後、実施形態１における製造方法と同様の製造方法を実施すれば、最終的な縦型薄膜トランジスタを得ることができる。
ナノワイヤ８'の成長に必要な触媒は、下部電極４となる第１導電体膜４'を堆積した後、第１導電体膜４'の上面に配置してもよい。このようにすると、図１５（ａ）に示すようにパターニングされた下部電極４の上面に存在するが、その側面には、ほとんど存在しななくなる。このため、ナノワイヤ８'は下部電極４の上面に選択的に成長し、下部電極４の側面には殆んど成長しなくなり、図１５（ｂ）を参照しながら説明した特別のエッチングが不要になる。
本実施形態の製造方法によれば、下部電極４のパターニングを、上部電極７に対して自己整合的に行なうことができるため、下部電極４のためのフォトマスクを別途用意する必要が無くなり、また、そのようなフォトマスクのためのマスクアライメント工程も不要になる。
（実施形態３）
次に、図１６を参照しながら、本発明による縦型電界効果トランジスタの第３の実施形態を説明する。
図１６に示す縦型電界効果トランジスタ１６０が図１の縦型電界効果トランジスタ１００と異なる点は、円柱状のゲート電極１５０が誘電体部１４０の中央部に位置している点にある。この点を除いて、トランジスタ１６０とトランジスタ１００は同一の構成を有している。
上部電極１３０が誘電体部１４０を介して下部電極１２０の上に位置しており、誘電体部１４０の上面から横方向に突出したオーバーハング部１３０ａを有している点は、図１の上部電極１３０と同様である。しかし、図１６に示す上部電極１３０の中央部には、ゲート電極１５０を不図示の配線に接続するための開口部が設けられている。この開口部は、活性領域１１０を構成するナノワイヤ１１０'の成長を行う前において、上部電極１３０のパターニングを行なうときに形成することが好ましい。
なお、１つの縦型電界効果トランジスタ１６０が、図１６に示すゲート電極１５０に加えて、図１に示すゲート電極１５０を備えていても良い。
以下に、図１７（ａ）から（ｃ）を参照しながら、本実施形態の製造方法の一例を説明する。
まず、前述の実施形態について説明した方法と同様の方法により、図１７（ａ）に示すように上部電極１３０が誘電体部１４０によって下部電極１２０上に支持された構造を形成する。
次に、図１７(ｂ)に示すように、上部電極１３０の中央部をエッチングすることにより、上部電極１３０の中央に円柱状の第１開口部を形成する。この開口部は、例えば公知のリソグラフィ技術および異方性エッチング技術によって形成できる。エッチングの前には、開口部の位置および形状を規定するレジストパターン（不図示）を上部電極１３０上に形成するが、このレジストパターンは、エッチングが終了した後、酸素系プラズマエッチングによって除去される。
次に、図１７（ｃ）に示すように、誘電体部１４０の中央部にゲート電極を形成する。具体的には、リソグラフィ技術およびエッチング技術により、誘電体部１４０の中央部を異方的にエッチングし、誘電体部１４０の中央に円柱状の第２開口部を形成する。第２開口部の直径は、上部電極１３０の中央部に形成した第１開口部の直径よりも、例えば２００ｎｍから４００ｎｍ程度は小さく設定することが好ましい。
その後、例えばリフトオフ法などにより、上記第１および第２開口部に円柱状のゲート電極１５０を形成することができる。
図１７（ｃ）に示す工程の後は、前述した実施形態で用いた方法と同様の方法により、ナノワイヤ１１０'を所望の領域に成長させることにより、図１６のトランジスタ１６０を形成することができる。
（実施形態４）
次に、図１８を参照しながら、本発明による縦型電界効果トランジスタの第４の実施形態を説明する。
図１８に示すトランジスタ１７０が図１６のトランジスタ１６０と異なる点は、トランジスタ１６０では、誘電体部１４０がゲート絶縁膜として機能するのに対して、本実施形態のトランジスタ１７０では、誘電体部１４０とは別にゲート絶縁膜１８０を備えている点にある。この点を除けば、トランジスタ１７０およびトランジスタ１６０は、実質的に同一の構成を有している。
図１８（ａ）に示されるように、本実施形態における上部電極１３０も、誘電体部１４０を介して下部電極１２０の上に位置しており、誘電体部１４０の上面から横方向に突出したオーバーハング部１３０ａを有している。また、図１８（ｂ）に示されるように、上部電極１３０は、活性領域１１０の外側に広がる誘電体部１４０の上面を覆っている。
以下に、図１９（ａ）から（ｃ）を参照しながら、本実施形態の製造方法の一例を説明する。
まず、前述の実施形態について説明した方法と同様の方法により、図１９（ａ）に示すように上部電極１３０が誘電体部１４０によって下部電極１２０上に支持された構造を形成する。ただし、複数の円柱状開口部が設けられた一枚の絶縁層パターンを有するように加工されている。
次に、図１９（ｂ）に示すように、円柱状の開口部の内部を埋めるようにゲート絶縁膜１８０およびゲート電極１５０の材料となる膜を、この順序で堆積する。これらの膜は、蒸着法、スパッタ法、またはCVD法などの各種の薄膜堆積方法で堆積され得る。
次に、図１９（ｃ）に示すように、ゲート電極１５０およびゲート絶縁膜１８０のうち、上部電極１３０の上に存在する部分をエッチバック法または研磨法によって除去・平坦化し、ゲート電極１５０およびゲート絶縁膜１８０を最終的な形状に加工する。
上記いずれの実施形態においても、ＶＬＳ法によってナノワイヤを成長させるため、その成長温度を低温ポリシリコンの成長温度に比べて低下できる。このため、耐熱性の高い高価な基板を用いることなく、薄膜トランジスタを製造することが可能になる。また、ナノワイヤの成長温度を更に低下させることができれば、プラスチック基板のような低融点基板上にナノワイヤを形成することも可能となり、フレキシブルディスプレイや有機ＥＬの駆動回路を実現できる可能性がある。
なお、ＶＬＳ法によって成長させたナノワイヤは、単結晶構造を有しているため、高移動度の実現が期待でき、高速動作が求められる駆動回路の形成も可能となり、高性能なシステムオンディスプレイを実現することもできる。
以上説明してきたように、本発明によれば、ナノワイヤからなる活性領域を必要な領域に自己整合的に形成することができる。また、チャネル長の制御がリソグラフィの精度に依存しないため、フォトリソグラフィでは実現が困難な微細チャネル長を実現することができる。また、トランジスタとして縦型構造を採用しているため、個々のトランジスタ素子のサイズを縮小し、集積度を向上させやすい。
以上の各実施形態では、線状構造物としてナノワイヤを用いたトランジスタを説明してきたが、ナノワイヤに代えてＣＮＴを用いても良い。
本発明による縦型電界効果トランジスタは、高移動度チャネルを実現でき、システムＬＳＩ等のロジックＩＣとして有用である。さらにナノワイヤの成長は低温成長可能なため、ガラスやプラスチック基板上に成長し、システムオンディスプレイやシートディスプレイ等として有用である。
本発明の縦型薄膜トランジスタの構成例を模式的に示す構造図である。 （ａ）から（ｄ）は、図１の縦型電界効果トランジスタの製造方法の一例を示す工程断面図である。 （ａ）は、図２（ａ）に示される状態の上部電極１３０および誘電体部１４０の配置関係を模式的に示す平面図であり、（ｂ）は、図２（ｄ）に示される状態の活性領域１１０および誘電体部１４０の配置関係を模式的に示す平面図である。 （ａ）は、図２（ａ）に示される状態の上部電極１３０および誘電体部１４０の他の配置関係を模式的に示す平面図であり、（ｂ）は、図２（ｄ）に示される状態の活性領域１１０および誘電体部１４０の配置関係を模式的に示す平面図である。 （ａ）は、図２（ａ）に示される状態の上部電極１３０および誘電体部１４０の更に他の配置関係を模式的に示す平面図であり、（ｂ）は、図２（ｄ）に示される状態の活性領域１１０および誘電体部１４０の配置関係を模式的に示す平面図である。 （ａ）は、本発明による縦型薄膜トランジスタの第１の実施形態を模式的に示す平面図であり、（ｂ）は、そのＢ−Ｂ'線断面図である。 図６に示す縦型薄膜トランジスタが液晶表示装置のスイッチング素子として用いられた場合におけるアクティブマトリクス基板の部分平面図である。 （ａ）および（ｂ）は、図６の縦型薄膜トランジスタ（実施形態１）を製造する方法の実施形態を示す工程断面図である。 （ａ）および（ｂ）は、実施形態１における縦型薄膜トランジスタを製造する方法の実施形態を示す工程断面図である。 （ａ）および（ｂ）は、実施形態１における縦型薄膜トランジスタを製造する方法の実施形態を示す工程断面図である。 （ａ）および（ｂ）は、実施形態１における縦型薄膜トランジスタを製造する方法の実施形態を示す工程断面図である。 は、本発明による縦型薄膜トランジスタによってＣＭＯＳ回路を構成した装置の断面図である。 本発明による縦型薄膜トランジスタの第２の実施形態を模式に示す断面図である。 （ａ）および（ｂ）は、図１２の縦型薄膜トランジスタ（実施形態２）を製造する方法の実施形態を示す工程断面図である。 （ａ）および（ｂ）は、実施形態２における縦型薄膜トランジスタを製造する方法の実施形態を示す工程断面図である。 （ａ）は、本発明の縦型薄膜トランジスタの第３の実施形態を模式的に示す断面図であり、（ｂ）は、その上面図である。 （ａ）から（ｃ）は、図１６の縦型薄膜トランジスタ（実施形態３）を製造する方法の実施形態を示す工程断面図である。 （ａ）は、本発明の縦型薄膜トランジスタの第４の実施形態を模式的に示す断面図であり、（ｂ）は、その上面図である。 （ａ）から（ｃ）は、図１８の縦型薄膜トランジスタ（実施形態４）を製造する方法の実施形態を示す工程断面図である。
符号の説明
１ 基板
２ 酸化シリコン膜
３ 透明導電膜
４ 下部電極
４' 第１導電体膜
５ ゲート電極
６ ゲート絶縁膜
７ 上部電極
７' 第２導電体膜
７ａ 上部電極７のオーバーハング部分
７ｂ 上部電極７のオーバーハング部分
８ 活性領域
８' ナノワイヤ
９ 誘電体部
９' 絶縁膜
１３ ｎ型チャネル領域
１４ ｐ型チャネル領域
１５ レジストパターン
１００ 縦型電界効果トランジスタ
１１０ 活性領域
１２０ 下部電極
１３０ 上部電極
１４０ 誘電体部
１３０ａ オーバーハング部分
１３０ｂ オーバーハング部分
１５０ ゲート電極
１６０ 縦型電界効果トランジスタ

Claims (23)

  1. 荷電粒子を走行させるチャネル領域として機能する複数の線状構造物の束を有する活性領域と、
    前記活性領域の下端に接続され、ソース領域およびドレイン領域の一方として機能する下部電極と、
    前記活性領域の上端に接続され、前記ソース領域およびドレイン領域の他方として機能する上部電極と、
    前記活性領域に含まれる線状構造物の束の少なくとも一部における導電性を制御するゲート電極と、
    前記活性領域と前記ゲート電極との間に配置され、前記ゲート電極を前記線状構造物の束から電気的に絶縁するゲート絶縁膜と、
    を備えた縦型電界効果トランジスタであって、
    前記上部電極と前記下部電極との間に配置され、前記上部電極の側面に対して内側に外周側面を有した誘電体部を更に備え、
    前記上部電極は、前記誘電体部を介して、前記下部電極の上に位置し、しかも、前記誘
    電体部の上面から横方向に突出し、前記誘電体部とは離間したオーバーハング部分を有しており、
    前記活性領域は前記誘電体部の外周側面の外側で前記上部電極のオーバーハング部分の真下に配置されている、縦型電界効果トランジスタ。
  2. 前記複数の線状構造物の束は、それぞれ、前記下部電極上に成長した柱状半導体から構成されている、請求項１に記載の縦型電界効果トランジスタ。
  3. 前記柱状半導体は単結晶構造を有している、請求項２に記載の縦型電界効果トランジスタ。
  4. 前記活性領域の外周側面の位置は、前記上部電極の側面の位置に整合している、請求項１から３の何れかに記載の縦型電界効果トランジスタ。
  5. 前記誘電体部は、前記上部電極を支持する電気絶縁材料から形成されており、
    前記上部電極の下面は、前記誘電体部または前記活性領域と接触している、請求項１から４の何れかに記載の縦型電界効果トランジスタ。
  6. 前記柱状半導体は、シリコン、ゲルマニウム、及び炭素からなる群から選択された少なくとも１つの元素を含有している請求項２に記載の縦型電界効果トランジスタ。
  7. 前記柱状半導体には、導電型を規定するドーパントが含有されている請求項２に記載の縦型電界効果トランジスタ。
  8. 前記基板は、半導体基板またはＳＯＩ基板である請求項１に記載の縦型電解効果トランジスタ。
  9. 基板と、前記基板上に形成された複数の電界効果トランジスタとを備える電子装置であって、
    前記複数の電界効果トランジスタの少なくとも１つは、
    荷電粒子を走行させるチャネル領域として機能する複数の線状構造物の束を有する活性領域と、
    前記活性領域の下端に接続され、ソース領域およびドレイン領域の一方として機能する下部電極と、
    前記活性領域の上端に接続され、前記ソース領域およびドレイン領域の他方として機能する上部電極と、
    前記活性領域に含まれる線状構造物の束の少なくとも一部における導電性を制御するゲート電極と、
    前記活性領域と前記ゲート電極との間に配置され、前記ゲート電極を前記線状構造物の束から電気的に絶縁するゲート絶縁膜と、
    を備えた縦型電界効果トランジスタであって、
    前記上部電極と前記下部電極との間に配置され、前記上部電極の側面に対して内側に外周側面を有した誘電体部を更に備え、
    前記上部電極は、前記誘電体部を介して、前記下部電極の上に位置し、しかも、前記誘電体部の上面から横方向に突出し、前記誘電体部とは離間したオーバーハング部分を有しており、
    前記活性領域は前記誘電体部の外周側面の外側で前記上部電極のオーバーハング部分の真下に配置されている、電子装置。
  10. 前記複数の電界効果トランジスタはＣＭＯＳ回路を形成している請求項９に記載の電子装置。
  11. 大規模集積回路として動作する請求項９に記載の電子装置。
  12. 前記基板は、ガラス基板またはプラスチック基板である請求項９に記載の電子装置。
  13. 前記電界効果トランジスタは、前記基板上において画素ごとにマトリクス状に配置されており、
    表示装置として動作する請求項９に記載の電子装置。
  14. 荷電粒子を走行させるチャネル領域として機能する複数の線状構造物の束を有する活性領域と、前記活性領域の下端に接続され、ソース領域およびドレイン領域の一方として機能する下部電極と、前記活性領域の上端に接続され、前記ソース領域およびドレイン領域の他方として機能する上部電極と、前記活性領域に含まれる線状構造物の束の少なくとも一部における導電性を制御するゲート電極と、前記活性領域と前記ゲート電極との間に配置され、前記ゲート電極を前記線状構造物の束から電気的に絶縁するゲート絶縁膜とを備えた縦型電界効果トランジスタの製造方法であって、
    前記上部電極と前記下部電極との間に誘電体部が挟まれ、前記上部電極が前記誘電体部の上面から横方向に突出したオーバーハング部分を有している構造を形成する工程（Ａ）と、
    前記下部電極の上面において前記誘電体部が存在していない領域から前記上部電極におけるオーバーハング部分の下面に達するように複数の線状構造物の束を成長させる工程（Ｂ）と、
    を含む、製造方法。
  15. 前記工程（Ａ）は、
    前記上部電極と前記下部電極との間に誘電体部が挟まれた構造を形成する工程（ａ１）と、
    前記誘電体部の側面の少なくとも一部をサイドエッチによってセットバックさせる工程（ａ２）と、
    を含む、請求項１４に記載の製造方法。
  16. 前記工程（ａ２）は、ウェットエッチングによって前記誘電体部の側面をエッチングする工程を含む、請求項１５に記載の製造方法。
  17. 前記工程（ａ１）は、
    前記下部電極のための第１導電体膜を形成する工程と、
    絶縁膜を前記第１導電体膜上に形成する工程と、
    前記上部電極のための第２導電体膜を前記絶縁膜上に形成する工程と、
    前記上部電極の位置および形状を規定するマスク層を前記第２導電体膜上に形成する工程と、
    前記第２導電体膜のうち前記マスク層で覆われてない部分をエッチングすることにより、前記第２導電体膜から前記上部電極を形成する工程と、
    前記絶縁膜をエッチングすることにより、前記誘電体部を形成する工程と、
    前記第１導電体膜をパターニングすることにより、前記第１導電体膜から前記下部電極を形成する工程と、
    を含む、請求項１４に記載の製造方法。
  18. 前記工程（ａ１）は、
    前記下部電極のための第１導電体膜を形成する工程と、
    絶縁膜を前記第１導電体膜上に形成する工程と、
    前記上部電極のための第２導電体膜を前記絶縁膜上に形成する工程と、
    前記上部電極の位置および形状を規定するマスク層を前記第２導電体膜上に形成する工程と、
    前記第２導電体膜のうち前記マスク層で覆われていない部分をエッチングすることにより、前記第２導電体膜から前記上部電極を形成する工程と、
    前記上部電極をマスクとして前記絶縁膜をエッチングすることにより、前記誘電体部を形成する工程と、
    を含む、請求項１４に記載の製造方法。
  19. 前記絶縁膜は酸化シリコンまたは窒化シリコンから形成されている請求項１７または１８に記載の製造方法。
  20. 前記上部電極をマスクとする異方性エッチングを行なうことにより、前記複数の線状構造物のうち前記上部電極によって覆われていない部分を選択的に除去する工程（Ｃ）を更に含む請求項１４から１９のいずれかに記載の製造方法。
  21. 前記工程（Ｂ）は、ＣＶＤ法により、前記線状構造物を成長させる工程を含む請求項１４から２０の何れかに記載の製造方法。
  22. 前記工程（Ａ）は、前記第１導電体膜の堆積後に、線状構造物成長の触媒を付着させる工程を含む請求項２１に記載の製造方法。
  23. 前記工程（Ａ）は、前記絶縁膜の堆積後に、線状構造物成長の触媒を付着させる工程を含む請求項２１または２２に記載の製造方法。
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