JP4567685B2 - Ｃｍｏｓ撮像装置及びデジタルビデオ装置 - Google Patents

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関連出願

本出願は、２００３年９月３０日に出願した米国仮出願番号６０／５０７，３４６号、発明の名称「固定パターン雑音を抑圧したＣＭＯＳ撮像装置（CMOS IMAGING SYSTEM WITH LOW FIXED PATTERN NOISE）」に対する優先権を主張し、この文献は、引用により本願に援用されるものとする。

本発明は、一般的には、ＣＭＯＳ撮像装置に関し、特に、高分解能、低消費電力及び低雑音の高性能画像センサを製造するための撮像装置のオンチップ実装に関する。

ＣＭＯＳで実現された可視撮像装置では、画像センサと、ドライバ回路及び出力信号調整回路の電子部品を含む補助電子回路とを効率的に組み合わせることによって、ビデオカメラのコスト及び消費電力を大幅に削減することができる。ビデオカメラは、例えば発振器と電池で動作する単一のＣＭＯＳ集積回路として構成することができる。このようなオンチップのＣＭＯＳ撮像装置は、補助カメラ装置を有するＣＣＤベースの撮像装置に比べて、必要な電圧が低く、消費電力も小さい。これらの改良により、カメラサイズはより小さくなり、電池寿命はより長くなり、多くの新たな製品に応用することができる。

ＣＭＯＳの可視撮像素子によってもたらされる利点により、アクティブピクセルセンサ（active-pixel sensor：ＡＰＳ）素子の研究が盛んになっている。オンチップのアナログ及び／又はデジタル信号処理を有するアクティブピクセルセンサにより、科学グレードのＣＣＤ装置（scientific grade CCD system）と同等又はより優れた低い時間雑音を実現することができる。一方、ＣＭＯＳアクティブピクセル回路では、固定パターン雑音（この雑音を抑圧するために更なるカメラ回路が必要となる可能性がある）が増加し、画像センサのスケーラビリティが制限され、写真フィルムに匹敵する画質を有するデジタル画像を生成するための十分に高い分解能が得られないことがある。

したがって、ＣＭＯＳ画像センサの設計では、画素から始まり、最高画質のビデオストリームを生成するオンチップのデジタイザまでの全体の構成を最適化しなければならない。多くの従来の技術では、オンチップの撮像装置の１つ又は幾つかの側面だけにしか対処しておらず、全体的な挑戦は行われていない。１９６０年代後半から１９８０年後半にかけては、現代のディープサブミクロンＣＭＯＳプロセス（deep submicron CMOS processe）を用いることなく、焦点面上にＡ／Ｄ変換、利得及びオフセット補正、及び画像センサ制御を組み込む３次元的な組立を含む様々な手法で、総合的なソリューションを最適化するような研究がなされた。より近年では、ＣＣＤとＣＭＯＳを合わせた技術又は初期のＣＭＯＳ技術を用いて、オンチップシステムのソリューションが設計された。

例えば、米国特許第６，４５６，３２６号では、時間雑音が小さい比較的複雑な画素設計に、従来の相関二重サンプリングを適用することによって、画素ベースの固定パターン雑音を抑圧しているが、全体的な固定パターン雑音を０．２％未満にすることはできない（第５欄、第２３行）。代替となる画像センサは、現在のＣＣＤに競合するには、固定パターン雑音を少なくとも１桁低くする必要がある。しかしながら、後続の列毎の信号処理又はＡ／Ｄ変換によって生成される列毎の雑音を抑圧する手法は、開示されていない。更に、対象となる可視波長に対して透明であるフローティングゲートは、通常利用できないので、半導体工場プロセス（foundry processes）に対するスケーラビリティ及び互換性は開示されていない。図２は、青色領域において、１０％未満の不十分な量子効率を示している。更に、サンプリングノードは、迷光（stray light）に起因した信号放電（signal discharge）の影響を受けやすく、この寄生効果は、捕捉画像の品質を低下させる。

また、米国特許第５，４７１，５１５号には、従来のＣＭＯＳ画像センサプロセスを用いた先導的な半導体工場（leading foundries）プロセスにおけるスケーリング及び生産に同様に互換性を有さない時間雑音及び空間雑音を容易に低減するアクティブピクセルが教示されている。広い波長域の照射光に対してフォトゲートを透明にすることは重要であるが、インジウム酸化スズ（Indium Tin Oxide：ＩＴＯ）等のゲートを構成する材料は、主流のＣＭＯＳ技術では、まだ利用することができない。また、この非互換性は、ガイダッシュ（Guidash）による米国特許第６，６２４，８５０号でも教示されているが、後者は、各画素に４個のみのトランジスタを用いることによってスケーラビリティをより高めている。

米国特許第５，８８０，４６０号には、画素毎の雑音及び、特に、サンプリング電源雑音によって行毎に発生するカメラオンチップ雑音を抑圧する技術が開示されている。ここでは、コモンモード信号を減算することにより、全読出雑音を、画素設計によってのみ設定されるレベルに低減するが、後続の信号処理、すなわち画素の下流側の雑音を抑圧する手法は全く開示されていない。

フォックス（Fox）による米国特許第６，５６６，６９７号には、ＣＭＯＳ半導体工場の生産に潜在的に互換性がある画素設計が開示されているが、この手法では、５つのトランジスタを用いているので、数メガ画素の撮像素子フォーマットを生産するためのより小さい画素ピッチへのスケーラビリティが制限される。また、従来のＣＭＯＳプロセス技術において、ＰＩＮダイオード（pinned diode）の実現することは、低電圧動作させると、図３Ｂに示すように、ＰＩＮダイオード１２とサンプリングノード１８間に、残像となる電荷移送バリアが形成されるために、問題がある。更に、サンプリングノード１８が高インピーダンスであるので、リセット雑音を発生するとともに、固定パターン雑音を生成するフィードスルーオフセットの検出に対して影響を与える。

オンチップの低雑音ＣＭＯＳ撮像装置は、最適な画素設計に加えて、各画素からの光電変換信号（photo-generated signal）を処理する補助回路（suppor circuit）を必要とする。米国特許第５，４７１，５１５号には、相関二重サンプリングを容易にするために、各画素からの信号及びリセットレベルを処理する１つの手法が開示されている。ガイダッシュ（Guidash）は、米国特許第５，４７１，５１５号において、下流の回路にクロック機能を統合することによって、各画素から１つのトランジスタを取り除くことによる画素の小型化を開示している。しかしながら、これらの手法も、透明ゲート技術がサポートされなければ、最良には機能しない。

更に、オンチップのＣＭＯＳ撮像装置は、下流に、オンチップのデジタル変換（on-chip digitization）を必要とする。現在主流の手法は、チェン（Chen）による（"PASIC: A processor-A/D converter sensor integrated circuit"in Circuits and Systems, 1990, IEEE International Symposium on, 1-3 May 19 pp 1705-1708 vol. 3）に開示されているように、タイミングコントローラを含むカメラオンチップ実装を実現し、又はチェン（Chen）による（"PASIC.A sensor/processor array for computer vision, "Proceedings of the International Conference on Application Specific Array Processors, 5-7 Sept.1990, pp. 352-366）に開示されているように、非常に高いフレームレートを容易にするために、列方向のＡ／Ｄ変換（Column-wise A/D conversion）を含んでいる。ゴウダ（Gowda）の米国特許第６，１１５，０６６号にも開示されているように、比較的低速のＡ／Ｄ変換器を各列毎に用いることにより、全体のビデオフレームレートを非常に高くすることができる。しかしながら、多くのデジタイザ間のばらつきを補償するために、リー（Lee）の米国特許第６，５８３，８１７号に開示されているような手法により、全体的な較正が必要である。この手法の他の問題として、より高速のデジタイザに比べて、各Ａ／Ｄ変換器の消費電力が大きいので、消費電力が相対的に大きいという問題がある。高速Ａ／Ｄ変換器による低速の無信号時の動作点（quiescent operating point）は、デジタル変換周波数には余り依存しない基本消費電力レベルを必要とする。したがって、例えば、１センサ当たり１つのＡ／Ｄ変換器から、１センサ当たり複数のＡ／Ｄ変換器、１列当たり１つのＡ／Ｄ変換器（チェン（Chen））及び１画素当たり１つのＡ／Ｄ変換器（マンドル（Mandl）の米国特許第５，２４８，９７１号及びファウラー（Fowler）の（ISSCC Digest of Technical Papers, San Francisco, CA, February 1994）に開示されている。）に移行するにつれて、デジタル変換の統合率が低下すると、基本的な電力効率が低下する。

引用により本明細書に援用される米国特許第６，４９３，０３０号に開示されているように、標準ＣＭＯＳプロセス技術で生産することができるＣＭＯＳ画像センサ用の拡張性がある高性能低雑音増幅器の装置は、図１に示すように構成することできる。センサアレー（図示せず）の各画素１０は、例えばフォトダイオードからなる光検出器１２を備え、光検出器１２は、例えばデュアルドライバのＭＯＳＦＥＴ１４のゲートと、リセットＭＯＳＦＥＴ１６の一方の端子とに接続されている。リセットＭＯＳＦＥＴ１６の他方の端子は、ＭＯＳＦＥＴ１４の端子及びＭＯＳＦＥＴ２０の端子に接続されている。ＭＯＳＦＥＴ２０は、全リセット中は、電流源として機能し、画素読出中は、スイッチとして機能する。行選択ＭＯＳＦＥＴ１８の一方の端子は、ＭＯＳＦＥＴ１４に接続され、他方の端子は、列バス２４に接続されている。列バス２４は、光検出器アレーの列内の全ての画素を、行選択ＭＯＳＦＥＴ１８を介してソース電源３０に接続する。また、行バス２２は、行内の全ての画素リセット（pixel resets）をアクセス電源（access supply）Ｖｄｄに接続する。逓減リセット電源（tapered reset supply）５０は、米国特許第６，４９３，０３０号に開示されているように、及び図２に示すように、リセットＭＯＳＦＥＴ１６のゲートに最適化されたアクティブピクセルリセット波形を供給する。

リセットは、選択された行の画素の行選択ＭＯＳＦＥＴ１８を完全にイネーブルにすることによって開始され、これにより、（ソース電源３０内に設けられている）低インピーダンスの電圧源を、行内の全ての画素のＭＯＳＦＥＴ１４の一方の端子に接続する。図６は、ソース電源３０の具体的な構成を示している。二重の用途のＭＯＳＦＥＴ２０は、ゲート２６の波形Ｖｂｉａｓによって、電流源としてバイアスされ、撮像素子内の全ての画素増幅器は、ＭＯＳＦＥＴ１４のミラー容量によって提供される容量性帰還を有するトランスインピーダンス増幅器として構成される。したがって、ＭＯＳＦＥＴ１４は、相互コンダクタンスとして機能し、リセットＭＯＳＦＥＴ１６は、逓減リセット電源５０によって制御される抵抗として機能する。リセットＭＯＳＦＥＴ１６の直列抵抗は、リセットＭＯＳＦＥＴ１６のゲートに減衰ランプ波形（decreasing ramp waveform）を印加することによって、徐々に高くなり、ＭＯＳＦＥＴ１４の帰還相互コンダクタンスは、リセット雑音（ｋＴＣ）をゼロにする機会が与えられる。

上述したＭＯＳＦＥＴ２０は、ｐ型ＦＥＴとして構成され（米国特許第６，４９３，０３０号の図５及び図６参照）、一方、他のトランジスタは、ｎ型ＦＥＴである。このような構成において、分布帰還増幅器（distributed feedback amplifier）は、単純なインバータであり、リセット雑音を抑圧する逓減リセット雑音抑圧機構を実現するために必要な利得を提供する。

引用により本明細書に援用される米国特許第５，８９２，５４０号に開示されているように、高性能低雑音増幅器の装置は、列毎の各画素からの信号を適切に処理している間に、列毎の固定パターン雑音を最小にする。画素の各列の読出回路は、高利得広帯域ＣＭＯＳ差動増幅器と、リセットスイッチと、選択可能な帰還コンデンサと、選択可能な負荷コンデンサと、相関二重サンプリング及びサンプルアンドホールド回路と、オプションのパイプライン回路と、列増幅器の入力オフセットのばらつきを抑圧する出力バスに接続されたオフセット補正回路とを備える。

本発明は、一般的には、性能が、ＣＭＯＳ画素の時間暗雑音のみによって制限されるＣＭＯＳ撮像装置を提供する。各画素のアクティブピクセルセンサは、分布帰還増幅器を備え、分布帰還増幅器は、画素読出中は単純なソースフォロワとして構成され、画素リセット中はカスコード接続されたインバータとして順次構成されるので、すなわち、アクティブピクセルセンサは、時間雑音も固定パターン雑音も加えない列毎の低雑音増幅器によって順次読み出されるので、画素の３ｅ⁻ 未満の非常に低い暗雑音は、ビデオレートには殆ど無関係であり、他のＣＭＯＳ又はＣＣＤ画像センサよりも優れている。終段のビデオバッファに接近して実装された１つ又は比較的少ない数の高速Ａ／Ｄ変換器により、列バッファからの多重化信号をデジタル変換することによって、画像センサの性能は、ＣＭＯＳ画素の時間暗雑音のみによって制限され、チップ消費電力は、特定のビデオレートに対して最も低くなる可能性がある。

具体的には、一実施の形態において、本発明に係る回路は、各画素毎に、同じ極性を有する３つのトランジスタと、光検出器とを備える。本発明に係る回路は、小型であり、０．１８μｍＣＭＯＳ製造技術を用いた３μｍ以下の画素ピッチに互換性を有する。本発明に係る回路は、増幅器の部品が、画素内及び画素外の両方にある分布反転増幅器とすることにより、小型であり、０．１８μｍＣＭＯＳ製造技術を用いた３μｍ以下の画素ピッチに互換性を有する。アクティブピクセル回路が接続されるアクセス電源は、画素トランジスタが接続されたときに、分布帰還増幅器として機能する電流源である。アクセス電源は、出力ノードから共通ノードを分離するアクセスＭＯＳＦＥＴが接続される。

更に、本発明に係る装置は、プログラマブル利得及び自動固定パターン雑音（fixed-pattern noise：ＦＰＮ）抑圧を有する列バッファと、プログラマブル利得及び帯域幅を有するビデオバッファと、センサと同じ領域に配置（co-located）された高効率Ａ／Ｄ変換器とを備え、終段のビデオバッファとＡ／Ｄ変換器間の有効な伝送路が、リアクタンスではなく、抵抗として機能する。

以下、当業者が発明を実施及び利用できるように、及び本発明者が、本発明を実施するために最良と考える実施の形態を用いて、本発明を説明する。なお、本発明の基本的な原理、特に、固定パターン雑音が小さい低雑音撮像装置に関するこの説明により、当業者にとっては、様々な変形例が明らかである。これらの変形例、等価物、代替物は、全て、本発明の思想及び範囲内に含まれる。

本発明は、標準サリサイド（self-aligned silicide：自己整合型シリサイド）サブミクロンＣＭＯＳに対する完全なプロセス互換性を有する。これにより、回路の複雑さがアクティブピクセル及び周辺回路に亘って分散され、ＣＭＯＳに対して固有の信号処理能力が利用できるので、歩留まりが最大化され、ダイコストが低減される。発明の分光感度（spectral response）は、近紫外線（４００ｎｍ）から近赤外線（＞９５０ｎｍ）に亘る。

本発明の低雑音装置は、各画素当たり僅かに３個のＭＯＳＦＥＴしか用いないので、本発明は、ＣＭＯＳにおける０．２５ｎｍデザインルールを用いた５μｍの画素ピッチにおいて、描画されたものとして（as-drawn）、開口率＞５０％を実現する。また、本発明の開口率は、０．１８μｍデザインルールを用いた３．９μｍの画素ピッチでも、４０％を上回る。実際の開口率は、商用ＣＭＯＳプロセスの横方向の収縮（lateral collection）及び長い拡散距離（large diffusion length）のために、これよりも幾らか大きくなる。更なる利点は、電磁干渉に対する耐性が高いため、デジタル論理回路と信号処理回路とを一緒に配置（collocate）できる柔軟性である。低雑音アクティブピクセルセンサ（active pixel sensor：ＡＰＳ）は、所望のカメラオンチップ構成（camera-on-a-chip architecture）内に完全に実装されると、（電子回路を介して、高精細度テレビジョン映像又はスチル写真に互換性があるデータレートにおいて）３ｅ⁻未満の時間読出雑音、最大信号の０．０２％未満の固定パターン雑音（競合するＣＣＤ撮像素子と同等）、０．５％未満の非線形性、３．３Ｖ電源に対して１．５Ｖ以上の信号振幅、大きな電荷処理能力、及びホストマイクロプロセッサからデジタルインタフェースを介してフレーム毎に更新される簡単なシリアルインタフェースを用いた可変感度を実現することができる。

低雑音ＡＰＳのプロトタイプの実施の形態では、可視光検出器（フォトディテクタ）の１０８０（行）×１９２０（列）のアレーからなる撮像素子を構成する。画素の行及び列は、中心から中心までの間隔を５μｍとし、標準の０．２５μｍデザインルールを用い、描画されたものとして、５０％の開口率を実現する。０．１８μｍデザインルールを用いたレイアウトでは、本発明が約４μｍピッチの開口率を実現していることを示している。受光領域の外側の光検出器の幾つかの列及び行は、金属で覆われており、チップ外の信号処理における黒レベルを設定するのに用いられる。更に、各行の光検出器は、カラーフィルタで覆われており、カラー撮像素子を構成している。例えば、各行において、奇数行では、左から赤色フィルタ、緑色フィルタ、青色フィルタの順で、偶数行では、青色フィルタ、赤色フィルタ、緑色フィルタの順で、これらのパターンが繰り返されている。

本発明の基本的なブロック図を図３Ａに示す。撮像装置３００は、逓減リセット波形２００（例えば、米国特許第６，４９３，０３０号及び米国特許第６，５３５，２４７号）を印加することによって雑音が最小化される小型のアクティブピクセル３０２と、（利得及び固定パターン雑音（ＦＰＮ）抑圧を有する）補助列バッファ（supporting column buffer）３０４と、オプションの帯域幅が調整可能なアナログプログラマブル利得増幅器３０８と、５μｍの画素ピッチにおいて、少なくとも１２ビット、最大１４ビットの画素のダイナミックレンジを最もサポートする１２ビット以上の分解能を有する、接近して配置された高速Ａ／Ｄ変換器３１２とを備える。１２ビット以上の分解能を有するＡ／Ｄ変換器３１２は、好ましくは、処理段の数をプログラムすることによって、消費電力を最小にし、分解能を変えることができる単一のパイプラインユニットである。引用により本願に援用される、２００３年６月１１日に出願された米国特許出願番号第１０／４６０，０１４号、発明の名称「ＣＭＯＳ画像センサ用の高分解能を有するデジタルプログラマブル利得段（DIGITAL PROGRAMMABLE GAIN STAGE WITH HIGH RESOLUTION FOR CMOS IMAGE SENSORS）」に開示されているようなデジタルプログラマブル利得段３１４を用いて、最終出力の利得を調整してもよい。図３Ｂは、図７に示す画素センサを含む図３Ａの回路の実現例を示している。

図４は、高精細度テレビジョンのビデオ信号を出力する周辺回路４０２を含む代表的な実施の形態の基本的なブロック図４００を示している。図５は、代表的な実施の形態の詳細なブロック図を示している。Ａ／Ｄ変換器は、Ａ／Ｄ変換器と他の回路間の全ての伝送路が、リアクタンスではなく、主として抵抗として機能するように、回路の残りの部分と同じ領域に配置（co-located）されている。

図７は、本発明に基づく低雑音アクティブピクセルセンサ１００を示している。センサアレー内の各アクティブピクセルセンサ１００は、例えばフォトダイオードからなる光検出器１２０を備え、光検出器１２０は、例えば、ＭＯＳＦＥＴ１４０のゲートと、リセットＭＯＳＦＥＴ１６０の一方の端子とに接続されている。この回路において、全てのＭＯＳＦＥＴは、同じ極性を有する（例えば、好ましい実施の形態では、全てｎ型ＭＯＳＦＥＴである）。リセットＭＯＳＦＥＴ１６０の他方の端子は、ＭＯＳＦＥＴ１４０の一方の端子に接続されている。ＭＯＳＦＥＴ１４０の他方の端子は、行選択ＭＯＳＦＥＴ１８０の一方の端子に接続され、行選択ＭＯＳＦＥＴ１８０の他方の端子は、列バス２００に接続されている。列バス２００は、行選択ＭＯＳＦＥＴ１８０によって、光検出器アレーの列内の全ての画素をソース電源３００に接続する。行バス２２０は、行内の全ての画素リセット端子をアクセス電源４００に接続する。逓減リセット電源５００は、リセットＭＯＳＦＥＴ１６０のゲートに、最適化されたアクティブピクセルリセット波形（図２）を供給する。

アクセス電源４００は、画素ＭＯＳＦＥＴが接続されたときに、分布帰還増幅器（distributed feedback amplifier）を構成する電流源である。図８に詳細に示すように、アクセス電源４００は、バイアストランジスタＭ５６と、モードトランジスタＭ５４とを備えている。モードトランジスタＭ５４は、モードがハイに設定されると、ディスエーブルされ、バイアストランジスタＭ５６は、画素内のトランジスタにカスコード接続された分布反転増幅器を形成する。モードがローに設定されると、Ｖｄｄを供給し、画素内のトランジスタをソースフォロワとして動作させる。

光検出器（以下、フォトダイオードともいう。）１２０は、例えば、透明にされたシリサイドを有する（with the silicide cleared）基板ダイオードであってもよい。シリサイドは可視光を通さないので、この実施の形態では、フォトダイオード上に配置されたシリサイドを透明にする必要がある。アクティブピクセルセンサ１００は、広い分光感度、ブルーミング及び信号蓄積時間の制御、ＣＭＯＳ製造プロセスとの互換性を考慮しながら、利用可能な最も広い光検出領域が得られるように設計される。

標準サブミクロンＣＭＯＳプロセスとの最大限の互換性が得られるように、フォトダイオード１２０は、選択されたプロセスにおいて、ｎ型ＭＯＳＦＥＴの低不純物濃度ドレイン（ＬＤＤ）の注入と同時に形成することができ、これにより、ｐ型基板上にｎ−ｐフォトダイオード接合が形成される。この場合、更なるイオン注入が必要ないので、アクティブピクセルセンサ１００のプロセス及びウェハコストは、大量生産の標準デジタル電子回路と同じである。

逓減リセット波形（図２）を増幅器に印加することにより、リセットＭＯＳＦＥＴ１６０が完全にオフする前に、リセット雑音（ｋＴＣ雑音）の包絡線を減衰させることができる。また、本発明では、フォトダイオード１２０のノードが、ｋＴＣ雑音とＭＯＳＦＥＴ１４０の画素毎のばらつきとの両方を完全にキャンセルする電圧に、数十μ秒以内に充電するので、各画素のＭＯＳＦＥＴ１４０からの固定パターンオフセットは減少する。また、カスコード接続インバータを形成する第４のトランジスタを付加することによって、行を雑音なく、完全な雑音抑圧の場合には数μ秒以内で、少ない雑音低減の場合には短い時間でリセットすることができる。図９は、４個のトランジスタを用いた他の実施の形態を示しており、この動作は、２００３年９月３０日に出願された、関連する米国特許出願番号第１０／６７５，８５４号、発明の名称「低雑音ＣＭＯＳ増幅器（LOW NOISE CMOS AMPLIFIER）」に開示されており、この内容は、引用により本願に援用される。

列バス２００は、好ましくは、例えば、米国特許第５，８９２，５４０号に開示されるような標準的な列バッファによってモニタされ、利用可能なときに、ビデオ信号が読み出される。列バス２００のバッファに対する重要な条件は、電圧モードの信号を処理しなければならないという従来の設計と同じであり、当該技術分野では周知のことである。

アクティブピクセルセンサ１００用のリセットクロック信号（図２）及びアクティブピクセルのリセット及び読出を容易にするソース電源３００（図６）のクロックは、標準的なＣＭＯＳデジタル論理回路を用いてオンチップで発生される。したがって、このデジタル論理回路方式は、「ウィンドウ処理（windowing）」を可能にし、ユーザは、適切なサブフォーマット用のクロックを発生する（clock）適切な補助論理回路を単にイネーブルすることによって、撮像素子を様々なフォーマットで読み出すことができる。ウィンドウ処理により、プロトタイプの実施の形態の１９２０×１０８０のフォーマットは、アレー全体を読み出すことなく、１つ以上の任意のサイズ及び任意の位置のＭ×Ｎアレーとして読み出すことができる。例えば、ユーザは、コンピュータに互換性がある「ＶＧＡ」フォーマット（すなわち、約６４０×４８０）を、アレー全体の全ての画素を読み出すことなく、コモンインタフェースフォーマット（ＣＩＦ；通常３５２×２４０）又はク_オータコモンインタフェースフォーマット（ＱＣＩＦ；通常１７６×１２０）に変更することを望むことがある。この特徴により、補助電子回路を簡単にし、コストを削減し、特定の通信媒体の要求に一致させることができる。具体例として、ＱＣＩＦ能力だけを有するリモートユーザへの個人的な電子会議リンクは、ＱＣＩＦ解像度を提供するように最適化することができ、したがって、電子会議リンクにおける帯域幅要求を低減することができる。更なる具体例として、コモンインタフェースフォーマット（ＣＩＦ）で構成された撮像素子は、完全なＣＩＦ画像を提供することができるとともに、信号処理及びデータ圧縮のために最も高い効果がある画像の一部のウィンドウ情報を更に提供することができる。電子会議中に、（例えば、）人物の口の周りのウィンドウを、全体のＣＩＦ画像よりも頻繁に送信することができる。この方式により、電子会議リンクにおける帯域幅要求を削減することができる。

本発明の好ましい実施の形態は、０．２５μｍＣＭＯＳプロセス技術によって、５μｍ×５μｍの面積を有する画素に組み込まれる場合、以下のような近似設計値を有する。
行選択ＭＯＳＦＥＴ１８０：Ｗ＝０．４８μｍ及びＬ＝０．３４μｍ
リセットＭＯＳＦＥＴ１６０：Ｗ＝０．４８μｍ及びＬ＝０．４２μｍ
ＭＯＳＦＥＴ１４０：Ｗ＝０．６μｍ及びＬ＝０．５０μｍ
フォトダイオード１２０：Ｃ_ｄｅｔ＝５．５ｆＦ

好ましい実施の形態では、光検出器１２０からの信号は、光検出器アレーの下から上に、１行同時に読み出される。各行内では、光検出器１２０は、左から右に読み出される。読出は、選択された行内の全ての光検出器１２０のリセットＭＯＳＦＥＴ１６０をオンにすることによって開始される。これにより、選択された行内の各光検出器１２０は、それぞれに対応する列バス２００に接続される。米国特許第５，８９２，０４０号の図１及び本願の図１０に示すように、各列バス２００は、容量性トランスインピーダンス増幅器（capacitive transimpedance amplifier：ＣＴＩＡ）２２からなる電荷積分増幅器（charge integrating amplifier circuit）に接続されている。これにより、それぞれの行で選択されたフォトダイオード１２０からの光電荷（photocharge）は、列バス２００によって、対応するＣＴＩＡ２２に転送される。

容量性トランスインピーダンス増幅器（ＣＴＩＡ）２２は、高利得広帯域ＣＭＯＳ差動増幅器２４と、それに並列に接続された小さい帰還コンデンサ２６とを備え、電荷増幅器を構成している。ＣＴＩＡ２２の感度は、最小の帰還コンデンサ２６と組み合わされて利得を設定する１つ以上の並列の帰還コンデンサ３０Ａ〜３０Ｄを選択することによって、調整することができる。並列の帰還コンデンサ３０Ａ〜３０Ｄの両端子に接続されたリセットスイッチ３２により、ＣＴＩＡ２２からの信号（すなわち、光によって発生された電荷）は、読み出した後に、クリアすることができる。最適な負荷コンデンサ３４（半導体コンデンサ３４Ａと、切換可能な半導体コンデンサ３４Ｂとを含む。）がＣＴＩＡ２２の出力に接続されており、負荷コンデンサ３４は、必要に応じて帯域幅を制限するように選択することができ、したがって、雑音、特にＣＴＩＡ２２の広帯域チャンネル雑音を制御する。

差動増幅器２４の正（＋、非反転）端子に、低雑音の基準電圧ＲＥＦ１を印加することができる。基準電圧ＲＥＦ１は、通常、バンドギャップ基準回路によって（可能な最低の時間雑音のために）オンチップで発生され、ＭＯＳＦＥＴスイッチ３６とコンデンサ３８から構成されるサンプルアンドホールド（Ｓ／Ｈ）回路によってサンプリングされる。基準電圧ＲＥＦ１をサンプリングすることによって、基準電圧ＲＥＦ１の広帯域雑音の帯域は、Ｓ／Ｈクロック周波数によって定まるナイキスト帯域幅に制限される。他の実施の形態では、各差動増幅器２４（すなわち、上述したように、二次元撮像アレーの各列当たり１つの増幅器）の非反転（＋）端子に、一組の「黒」基準画素（この実施の形態では、基準電圧ＲＥＦ１を構成する。）からの平均信号を印加して、列毎のオフセット及び他のコモンモード雑音を抑圧する。各「黒」基準画素は、光吸収材料で覆われた標準の画素からなり、その出力は、主として、黒信号機構（dark signal mechanisms）によって生成される。この構成により、ＣＴＩＡ２２のフロントエンドにおいて、列毎のオフセットに関連した雑音を取り除くことによって、空間雑音を低減することができる。

アクティブピクセルセンサ１００の好ましい実施の形態では、回路感度を改善するために、２つの相関二重サンプリング回路を用いている。第１の相関二重サンプリング回路４２は、ＣＴＩＡ２２の出力とクランプスイッチ４６間に接続された直列コンデンサ４４を含む。パッシブピクセル（例えば画素１２）が読み出され、リセットされた直後に、クランプスイッチ４６は、基準電圧（ＲＥＦ２）を直列コンデンサ４４に印加し、ＣＴＩＡ２２は、（リセットスイッチ３２が閉じられることによって、）リセットレベルに保持される。直列コンデンサ４４用のクランプスイッチ４６は、リセットスイッチ３２が開かれて、ＣＴＩＡ２２が安定できた後にのみ、解放される（開かれる）。このように、ＣＴＩＡ２２が、その最終的なリセットレベルになったときに、直列コンデンサ４４の反対側の端子は、基準電圧ＲＥＦ２になる。列バス２００の容量及び差動増幅器２４に関連した時間的なリセット雑音は、この時点で抑圧される。

直列コンデンサ４４の反対側の端子には、Ｓ／Ｈバッファ５０が接続されており、Ｓ／Ｈバッファ５０は、ユニティゲインバッファアンプ５２と、ＣＭＯＳサンプルアンドホールド（Ｓ／Ｈ）スイッチ５４と、Ｓ／Ｈコンデンサ５６とを備える。第２の相関二重サンプリング回路６２は、Ｓ／Ｈバッファ５０（ＣＴＩＡ２２のサンプルアンドホールド出力）と、クランプスイッチ６６との間に接続された直列コンデンサ６４を含み、列毎の固定パターン雑音を抑圧する。各フレームの始めにおいて、ＣＴＩＡ２２、第１の相関二重サンプリング回路４２及びＳ／Ｈバッファ５０からなる信号処理チェイン（signal processing chain）を介して、「黒」画素からの安定したリセット信号が読み出されたとき、クランプスイッチ６６は、基準電圧（ＲＥＦ３）を直列コンデンサ６４に印加する。直列コンデンサ６４用のクランプスイッチ６６は、リセットスイッチ３２が開かれて、ＣＴＩＡ２２が安定でき、クランプスイッチ４６が開かれた後にのみ、解放される（開かれる）。このように、ＣＴＩＡ２２が、その安定したリセット電圧になったときに、直列コンデンサ６４の反対側の端子は、基準電圧ＲＥＦ３になる。列毎のパターン雑音は、この時点で抑圧される。

直列コンデンサ６４の反対側の端子は、オフセット補正回路７０に接続されており、オフセット補正回路７０は、主増幅器７２を備え、主増幅器７２は、出力バスに接続された高出力インピーダンスを有する一段のトランスコンダクタからなる。主増幅器７２の出力を、帰還接続オフセットスイッチ７４を介して、その反転（−）入力端子に入力し、基準電圧ＲＥＦ３を基準スイッチ７６によって外す（unhooking）とともに、第１の相関二重サンプリング回路６２からの光電荷信号（photocharge signal）を非反転（＋）入力端子に入力することによって、ユニティゲインバッファアンプが得られる。閾値の調整は、主増幅器７２に並列に低相互コンダクタンス増幅器８２を設けることによって、行われる。オフセットをキャンセルするために、帰還接続オフセットスイッチ７４を開くことによって、主増幅器７２を高利得モード（high gain mode）に入れる。相互コンダクタンス増幅器８２の反転（−）入力端子には、基準電圧ＲＥＦ３が印加されており、出力端子には、フィルタコンデンサ８４と、オフセットスイッチ８８を介してサンプルコンデンサ８６が接続されている。したがって、相互コンダクタンス増幅器８２は、主増幅器７２の不平衡電流をキャンセルする電流を生成する。補正電圧は、サンプルコンデンサ８６にトラップされ、主増幅器７２は、ユニティゲイン構成とされる。この出力バスドライバのオフセット補正の技術については、「Degrauwe et al.,"A Micropower CMOS-Instrumentation Amplifier,"IEEE Journal of Solid-State Circuits, vol. SC-20, No. 3, pp. 805-807 (June 1985)」に詳細に記載されている。

オプションとして、ユニティゲインバッファアンプ５２の出力は、少なくとも１つの並列回路９０を加えることによって、少なくとも２つの並列分岐を含むアナログのパイプラインに供給することができる。並列回路９０は、単に、それが並列のサンプルアンドホールド（Ｓ／Ｈ）回路及び第２の相関二重サンプリング回路６２と同じ回路である。パイプライン化されたサンプルアンドホールド回路を適切に切り換えることによって、光検出器アレーの現在選択されている行からの光検出器信号を、前に選択された行からのデータを出力バスに多重化して出力している間に、ＣＴＩＡ２２に転送することができる。最終的な多重化は、赤色信号、緑色信号、青色信号を分配するのに用いることができる。

図１１に示すように、差動増幅器２４の好ましい実施の形態では、差動増幅器２４は、閉ループ駆動能力を最大にするフォールデッドカスコード構成（folded cascode architecture）を有し、パラメータの変動にかかわらず、信号を適切に安定化させ、電荷積分段のミラー容量を最小にし、増幅器雑音を最小にし、アナログデジタル環境（mixed-signal environment）において安定した信号処理能力（robust signal-handling capability）を提供する。コアの増幅段１００は、電流源のｎ型ＦＥＴ１０２が接続された差動増幅器のｎ型ＦＥＴ１０４、１０６を備える。電流源のＦＥＴ１０２は、例えば、ビデオフレームレートでの動作において２０μＡの電流を流すように、ＡＭＰバイアスが内部的に設定されている。増幅段１００は、ｎ型ＦＥＴ１０８がカスコード接続された反転端子によって、フォールデッドカスコードカレントミラー能動負荷１１４を駆動する。一対のｐ型ＦＥＴ１１０、１１２は、平衡電流源を構成しており、１２μＡの無信号時バイアス電流（quiescent bias current）をビデオフレームレートで供給し、ミラー容量を適切なバイアスレベルに設定することによって、この増幅器の能動負荷１１４の各端子には、約２μＡの電流が流れる。能動負荷１１４の電流を減らすと、同様の性能利得を達成するために更なるチップ「面積（real estate）」を必要とする他の差動増幅器方式に比べて、開ループ利得は高くなる。この種類の差動増幅器２４は、低雑音装置において、１／ｆ及び広帯域雑音を抑圧すると同時に、利得を高めるために、必要である。

図１１に示す差動増幅器２４の設計により、僅かな信号変動から固定パターン雑音が発生することを回避することができる。また、差動増幅器２４は、適切な電源電圧除去及び一緒に配置（collocated）された信号処理回路からの発生する可能性があるクロック雑音を排除し、その安定した特性により、画素ピッチを２０μｍ以下に削減しても、低雑音ＣＴＩＡ２２を列毎の回路にそれぞれ設けることができる。水平方向に１０μｍの画素ピッチを有する回路１０の好ましい実施の形態では、画像形成領域（imaging area）の上部及び下部に交互に配置された（２０μｍピッチでレイアウトされた）列バッファを有する複数の低雑音ＣＴＩＡ２２によって、画素の交互列を処理することができる。この方式によって、交互の列から読み出された信号は、ＣＴＩＡ２２の上部バンクと下部バンクに分割される。

本発明においては、画素アクセス及びリセット、電荷積分増幅器の読出及びリセット、相関二重サンプリング及び列オフセット補正を含む回路１０用の全てのクロック信号は、標準ＣＭＯＳデジタル論理回路を用いて、オンチップで生成される。

各列バッファからのそれぞれの出力は、共通バス上に多重化され、そして、１つ以上の高速Ａ／Ｄ変換器に供給され、これらのＡ／Ｄ変換器は、伝送路の影響を効果的になくすために、接近して一緒に配置されている。したがって、共通バスは、慎重なインピーダンスマッチングを必要とする複雑な伝送路ではなく、事実上、単純な線（wire）とみなすことができる。可能な限り少ない、可能であれば１つのみのＡ／Ｄ変換器を用いることによって、デジタル変換装置（digitization system）の電力効率を最大にすることができる。

従来の論理回路では、機能的ブロックの消費電力による熱が画像センサを加熱し、それによって、各画素で暗電流が発生することを避けるために、Ａ／Ｄ変換はチップ外で行うことが提案されている。過度の暗電流は、ダイナミックレンジ及びＳ／Ｎ比に関する画像センサ性能を劣化させる。また、過度の暗電流により、最大露出時間が短くなる。また、標準的手法では、半導体工場におけるＣＭＯＳプロセス技術は、１２ビットの画素Ｓ／Ｎ比の達成又は低電力の１２ビットＡ／Ｄ変換器の製造とは両立しない。

したがって、多くの低雑音画素設計は、各画素において１２ビット性能を目標とする、ＣＣＤに似た信号処理を用いている。これらの及び他の設計では、実際問題として、達成可能なＳ／Ｎ比が制限されるので、オンチップでデジタル変換を行う殆どのＣＭＯＳセンサがサポートするビット分解能は、高々１０ビットである。したがって、オンチップのＡ／Ｄ変換器を有する従来のＣＭＯＳセンサ設計では、通常達成可能な画素Ｓ／Ｎ比と通常製造可能なＡ／Ｄ変換器とを一致させるために、多くの場合、各列毎に８〜１０ビットのＡ／Ｄ変換器を用いている。画素及び補助画像センサ構成（supporting image sensor architecture）がこのような高い性能をサポートしている場合、画素毎のデジタル変換では、オーバサンプリングにより、原理的には、デジタル変換範囲が１１ビット以上に拡大されることが教示されている。また、特に、ゴウダ（Gowda）の米国特許第６，１１５，０６６号に及びこれより以前のルードウッヒ（Ludwig）（ＳＰＩＥ １０９７，１９８７）及びチェン（Chen）によって、列方向のＡ／Ｄ変換が、ダイレクトデジタル相関二重サンプリング（direct digital correlated double sampling）に有用であることが教示されている。

本発明では、０．２５μｍＣＭＯＳにおける５μｍ×５μｍ画素は、約５．５ｆＦの検出器容量を有し、３ｅ⁻ 未満の最小雑音を有する約５００００ｅ⁻の飽和電荷をサポートする。したがって、最大ダイナミックレンジは、５００００／３＝１６０００：１又は約１４ビットである。したがって、真の１２ビット以上の画素性能及び補助列バッファは、最大の画像センサ性能をサポートする最大１４ビットの分解能でのデジタル変換を必要とする。しかしながら、ＣＣＤセンサを有する市販のデジタルスチルカメラでは、経験的に、ＣＣＤと補助電子回路（supporting electronic）間のアナログインタフェースに関する実際問題により、２８ＭＨｚの一般的な最大ビデオ周波数で、分解能が１２ビットに制限されることがわかっている。重要な実際問題としては、画像センサとチップ外のＡ／Ｄ変換器間の配線（cabling）がある。分解能及び／又はビデオ周波数を高めるためには、技術の転換（shift in technology）が必要である。

例えば、技術的な計算によれば、高精細度テレビジョンをサポートする７４．１２５ＭＨｚのビデオ周波数を目標とすると、１４ビットのデジタル変換をサポートするために、アナログビデオ信号を３２８００分の１（1 part in 32,800）に安定化させるためには、１．３ｎｓの立上がり時間に相当する１０．４の時定数が必要となる。対象となる最大帯域幅に対応する波長は、３８．７ｃｍである。伝送路分野における保守的な経験則では、ビデオバッファと補助Ａ／Ｄ変換器間のビデオ配線（video line）は、帯域幅波長のｌ／１６、すなわち２．４ｃｍよりも長くなると、伝送路として扱わなければならず、また、適切に終端しなければならない。これは、大まかには画像センサのサイズであり、通常、従来のＣＣＤセンサのアナログビデオタップと補助Ａ／Ｄ変換器間の実効の電気的距離（effective electrical distance）よりも短い。したがって、最適に設計された画像センサモジュールでは、モジュール自体は小型であり、Ａ／Ｄ変換器を、表面実装技術を用いて画像センサの近くに配置し、プリント配線基板のビア、すなわち配線の内部接続を可能な限り少なくして、追加される寄生インダクタンスを最小にする。ビア及びソケットによって加わるインダクタンス及び抵抗は、古典的なπ等価回路（classic pi-networks）を形成し、事実上、ビデオ配線の電気的長さを増し、それによって、ビデオ信号にリンギングが発生する可能性を高める。リンギングは、設定時間を長くし、設定時間が長くなると、サンプリングビデオ信号の分解能は低下する。

ビデオセンサから典型的な媒体、例えばセンサ内の金属配線又は補助プリント配線基板のトレース（trace）を介して伝送されるビデオ信号の電気的長さに関する同様の考察からも同様の結論が得られる。空気中における通常の時間遅延は、１インチ当たり８０ｐｓであり、プリント配線基板のトレースでは、１インチ当たりの１４０ｐｓであるので、１．３ｎｓの時定数を有する信号の電気的長さは、９．２インチである。伝送路の影響をなくすために、アナログビデオバッファと補助Ａ／Ｄ変換器間の信号線の長さは、９．２インチの１／１６未満、すなわち１．５ｃｍ未満にする必要がある。

一般通念とは異なり、今日、通常に用いられている周波数以上の周波数で１２ビット及び１４ビットのレベルのデジタル変換をサポートするには、１２ビット以上のＡ／Ｄ変換器のオンチップで集積化する必要がある。したがって、特に、ＨＤＴＶをサポートする画像センサは、性能の低下を避けるためには、オンチップのデジタル変換を必要とする。

したがって、性能を最大にするには、画像センサの高速ビデオバッファから１．５ｃｍ以内に配置された１つ又は数個の高速Ａ／Ｄ変換器を用いる必要がある。この短い長さ及び漂遊インダクタンスを最小にする補完的な必要性のために、Ａ／Ｄ変換器は、オンチップである必要がある。

また、画像センサ上にＡ／Ｄ変換器を併設することにより、短い配線の伝送路特性を最適化でき、過剰雑音を増大させる原因となる有害なアーチファクト（artifacts）がビデオ信号に重畳することを排除することができる。ＬＳＩ配線の単位長当たりの容量は、以下の式で近似される（see Gao; 2000 SIGDA {Special Interest Group on Design Automation; www.sigda.org} Proceedings参照）。

ここで、Ｃ_０は、４ｎｆ／ｃｍであり、Ｗは、金属トレースの幅であり、Ｃ_ｆは、０．５８ｐＦ／ｃｍのフリンジ容量を表す。単位長当たりのインダクタンスは、以下の式で近似される。

ここで、Ｔ_ｔｏｔは、金属配線と導体板間の距離であり、μ _０ は、透磁率である。４μｍのトレース幅及びディープサブミクロンＣＭＯＳ技術を用いて、第３の金属層内にビデオ配線を配置することによって、金属導体の厚さは、約０．６μｍとなり、金属層間の誘電体の厚さは、約１μｍとなる。これにより得られるフリンジ容量Ｃ_ｆは、０．５８ｐＦ／ｃｍであり、Ｃ_０は、基底の金属に対して４ｎＦ／ｃｍであり、Ｃ_ｔｏｔは、２．１７ｐＦ／ｃｍであり、Ｌ_ｓｅｌｆは、４．２２ｎＨ／ｃｍとなる。

したがって、ディープサブミクロンＶＬＳＩチップ内で設計される特性ラインインピーダンス（characteristic line impedance）は、以下のようになる。

このように、短いビデオ配線の特性ラインインピーダンスは、信号伝送を最適化するための目標値に非常に近い値となる。これに代えて、例えば、トレース幅を約１．５μｍに削減することにより、同様に、特性ラインインピーダンスを約７５Ωに設定することができる。金属層の抵抗率は、通常、１００ｍΩ／ｃｍ^２以下の桁であるので、トレース幅を狭くすることにより、ライン抵抗は高くなる。したがって、この特定の設計により、直列抵抗も最適化するためには、Ａ／Ｄ変換器までの距離は更に短くされる。

また、カメラの消費電力を最小にするために、１つ又は数個のオンチップのＡ／Ｄ変換器を用いる。Ａ／Ｄ変換器の電力効率を解析すると、高速のＡ／Ｄ変換器、特に、パイプライン構成を有するＡ／Ｄ変換器が、最高の電力効率を有することが明らかになった。図１２は、電力効率を、ｐジュール／最下位ビット（pJoule/LSB）に関して比較した結果を示している。最も効率が高い構成は、Ａ／Ｄ変換器を、画像センサのビデオレートをサポートするために必要な可能な限り高い周波数で動作させる場合であることが証明された。

発明の範囲及び精神から逸脱することなく、上述した好ましい実施の形態の様々な適応化及び変更を構成できることは当業者にとって明らかである。本発明は、添付の特許請求の範囲から逸脱することなく、本明細書に特別に開示した形態以外の形態でも実施できることは明らかである。

従来の回路のブロック図である。 本発明に用いられる逓減リセット波形の代表的なクロックを示す信号図である。 本発明の代表的な実施の形態の単純化されたエンドツーエンドブロック図である。 図３Ａに示す代表的な実施の形態の画素及び補助回路素子を含むブロック図である。 図３Ａに示す代表的な実施の形態の画素及び補助回路素子を含むブロック図である。 本発明の一実施の形態のより詳細なブロック図である。 本発明の実施の形態の低レベルであるブロック図である。 本発明の実施の形態の低レベルであるブロック図である。 本発明の実施の形態の低レベルであるブロック図である。 本発明に用いられる列毎のソース信号供給回路の実施の形態を示す回路図である。 本発明の実施の形態における画素の構成を示す図である。 アクセス電源の実施の形態を示す図である。 本発明の他の画素回路における画素の構成を示す図である。 本発明に用いられる従来の列バッファの構成を示す図である。 図１０の列バッファに用いられる従来の差動増幅器の構成を示す図である。 ｋＨｚ〜ＧＨｚのサンプリング周波数で動作するＡ／Ｄ変換器によって得られた電力効率を示すグラフである。

Claims (14)

1. アクティブピクセルセンサと、
   上記アクティブピクセルセンサに接続された列バッファと、
   上記アクティブピクセルセンサ及び上記列バッファと同じ領域に配置されたＡ／Ｄ変換器と、
   上記列バッファと上記Ａ／Ｄ変換器間に接続されたアナログプログラマブル利得増幅器とを備え、
   上記アナログプログラマブル利得増幅器と上記Ａ／Ｄ変換器間の伝送路は、リアクタンスではなく、抵抗として機能することを特徴とするＣＭＯＳ撮像装置。
2. 上記アクティブピクセルセンサは、アクセス電源、逓減リセット電源及びソース電源を備えることを特徴とする請求項１記載のＣＭＯＳ撮像装置。
3. 上記Ａ／Ｄ変換器は、１２ビット以上の分解能を有する高速Ａ／Ｄ変換器であることを特徴とする請求項２記載のＣＭＯＳ撮像装置。
4. 上記列バッファは、利得及び固定パターン雑音（ＦＰＮ）抑圧を有することを特徴とする請求項３記載のＣＭＯＳ撮像装置。
5. 上記アナログプログラマブル利得増幅器は、帯域幅が調整可能であることを特徴とする請求項４記載のＣＭＯＳ撮像装置。
6. アクティブピクセルセンサと、
   上記アクティブピクセルセンサに接続され、該アクティブピクセルセンサの出力が供給される列バッファと、
   上記列バッファに接続されたアナログプログラマブル利得増幅器と、
   上記アナログプログラマブル利得増幅器に接続され、上記アクティブピクセルセンサ、上記列バッファ及び上記アナログプログラマブル利得増幅器と同じ領域に配置されたＡ／Ｄ変換器と、
   上記Ａ／Ｄ変換器の出力に接続されたデジタルプログラマブル利得増幅器と、
   上記デジタルプログラマブル利得増幅器の出力に接続されたデジタルビデオインタフェースとを備え、
   上記アナログプログラマブル利得増幅器と上記Ａ／Ｄ変換器間の伝送路は、リアクタンスではなく、抵抗として機能することを特徴するデジタルビデオ装置。
7. 上記アクティブピクセルセンサは、アクセス電源、逓減リセット電源及びソース電源を備えることを特徴とする請求項６記載のデジタルビデオ装置。
8. 上記Ａ／Ｄ変換器は、１２ビット以上の分解能を有する高速Ａ／Ｄ変換器であることを特徴とする請求項７記載のデジタルビデオ装置。
9. 上記列バッファは、利得及び固定パターン雑音（ＦＰＮ）抑圧を有することを特徴とする請求項８記載のデジタルビデオ装置。
10. 上記アナログプログラマブル利得増幅器は、帯域幅が調整可能であることを特徴とする請求項９記載のデジタルビデオ装置。
11. アクティブピクセルセンサと、
    上記アクティブピクセルセンサに接続された列バッファと、
    上記アクティブピクセルセンサ及び上記列バッファと同じ領域に配置され、複数の列バッファに対して１つの、１２ビット以上の分解能を有する高速Ａ／Ｄ変換器と、
    上記列バッハと上記高速Ａ／Ｄ変換器間に接続されたアナログプログラマブル利得増幅器とを備え、
    上記アナログプログラマブル利得増幅器と上記高速Ａ／Ｄ変換器間の伝送路は、リアクタンスではなく、抵抗として機能することを特徴するＣＭＯＳ撮像装置。
12. 上記アクティブピクセルセンサは、アクセス電源、逓減リセット電源及びソース電源を備えることを特徴とする請求項１１記載のＣＭＯＳ撮像装置。
13. 上記列バッファは、利得及び固定パターン雑音（ＦＰＮ）抑圧を有することを特徴とする請求項１２記載のＣＭＯＳ撮像装置。
14. 上記アナログプログラマブル利得増幅器は、帯域幅が調整可能であることを特徴とする請求項１３記載のＣＭＯＳ撮像装置。

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