JP4552946B2 - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

Description

本発明は、ダイナミックランダムアクセスメモリ（以下ＤＲＡＭ）に使用できるような、半導体基板の上方にシリンダ状に積層されたキャパシタ、いわゆるスタック型キャパシタを有する半導体記憶装置とその製造方法に関する。

半導体素子の微細化が進むにつれて、ＤＲＡＭ(Dynamic Random Access Memory)で使用されているメモリセルも縮小化されて、キャパシタ容量を十分に確保する事が困難になってきている。しかし、ＤＲＡＭの安定動作および信頼性確保のためには、一定以上のキャパシタ容量が必要である。そこで、キャパシタ容量を決める要因の一つである表面積を確保する為に、基板の上方に形成するスタック型キャパシタ、基板を深く掘り込むトレンチ型キャパシタなど、３次元構造により容量を増やす努力が行われている。これまでは、キャパシタ容量を稼ぐ方法として、下部電極のシリコン膜表面にＨＳＧ−Ｓｉ（Hemi Shericall Grain Silicon）を多数形成する方法を積極的に使用していたが、下部電極の空乏化による容量損失を回避するために、下部電極にＴｉＮ等の金属系材料を用いた、ＭＩＭ(Metal-Insulator-Metal)構造のキャパシタが登場している。（特許文献１参照）

ＭＩＭ構造のキャパシタを備えた、この種、従来構造の半導体記憶装置の製造方法の一例を図６〜図８を用いて説明する。
図６に示すように、まず半導体基板１０１上に、素子分離領域１０２を形成し、この素子分離領域１０２によって区画されたトランジスタ形成領域に、ウェル形成およびチャネルドープ工程を行う（図示せず）。さらに、このトランジスタ形成領域に、ゲート絶縁膜１０３、シリコン膜１０４とＷ等の金属膜１０５からなるゲート電極１０６、ｎ型拡散層からなるソース１０７及びドレイン１０８を有するトランジスタを形成する。

次に、半導体基板１０１全面に、ＢＰＳＧ膜(Boro Phospho Silicate Glass)とＴＥＯＳ（Tetra Ethyl Ortho Silicate）−ＮＳＧ（Non-doped Silicate Glass）膜の積層膜からなる第１の層間絶縁膜１０９を形成し、この第１の層間絶縁膜１０９を貫通して半導体基板１０１のｎ型拡散層からなるソース１０７、ドレイン１０８に達するセルコンタクト孔１１０を開口して形成する。
次に、リン等の不純物を含有する多結晶シリコン膜を、セルコンタクト孔１１０に充填するとともに第１の層間絶縁膜１０９上に堆積させる。そして、ドライエッチング技術によるエッチバックと化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以下、ＣＭＰと言う）技術により、第１の層間絶縁膜１０９上の不純物含有多結晶シリコン膜を除去することにより、セルコンタクトプラグ１１１を形成する。

次に、セルコンタクトプラグ１１１を形成した半導体基板１０１全面に、シリコン酸化膜からなる第２の層間絶縁膜１１２を形成する。
そして、フォトリソグラフィ技術とドライエッチング技術を用いて、第２の層間絶縁膜１１２および第１の層間絶縁膜１０９を貫通してゲート電極１０６に達するゲートコンタクト孔（図示せず）を形成する。このゲートコンタクト孔は、ゲート電極に電位を与えるためのゲートコンタクトプラグが形成されるものである。
また、第２の層間絶縁膜１１２を貫通して、セルコンタクトプラグ１１１の上端部に達するビットコンタクト孔１１３を形成する。

なお、このゲートコンタクト形成工程およびビットコンタクト形成工程では、図示しない周辺回路領域において、第２の層間絶縁膜１１２および第１の層間絶縁膜１０９を貫通して周辺回路用トランジスタのゲート電極に達するゲートコンタクト孔、および、これら膜１０９、１１２を貫通して周辺回路領域用トランジスタの拡散層(ソース電極及びドレイン電極)に達するビットコンタクト孔を同時に形成する。

そして、ビットコンタクト孔１１３およびゲートコンタクト孔に、導電性物質で埋め込むことによりビットコンタクトプラグ１１４およびゲートコンタクトプラグ（図示せず）を形成した後、ビットコンタクトプラグ１１４と電気的に接続されたビット線１１５を形成する。

次に、第２の層間絶縁膜１１２、ビットコンタクトプラグ１１４およびビット線１１５の上に、プラズマＣＶＤ技術により、シリコン酸化膜からなる第３の層間絶縁膜１１６を形成した後、ＣＭＰ技術により平坦化する。そして、フォトリソグラフィ技術とエッチング技術により、第３の層間絶縁膜１１６および第２の層間絶縁膜１１２を貫通してセルコンタクトプラグ１１１に達する容量コンタクト孔１１７を形成する。この容量コンタクト孔１１７は、セルコンタクトプラグ１１１と後述のキャパシタ用深穴シリンダ１１８を接続する容量コンタクトプラグ１１９が形成されるものである。
そして、この容量コンタクト孔１１７に、セルコンタクトプラグ１１１の場合と同様にして不純物含有多結晶シリコンを埋め込み、容量コンタクトプラグ１１９を形成する。

次に、図７に示すように、第３の層間絶縁膜１１６および容量コンタクトプラグ１１９の上に、エッチングストッパ窒化膜１２０、シリンダのコアとなるシリコン酸化膜１２１を順次形成し、第４の層間絶縁膜１２２を形成する。そして、フォトリソグラフィ技術と異方性エッチングを用いて、第４の層間絶縁膜１２２を貫通して容量コンタクトプラグ１１９に達するキャパシタ用深穴シリンダ１１８を形成する。

次に、図８に示すように、容量コンタクトプラグ１１９との界面での抵抗を抑えるためのウェット前処理を行った後、キャパシタ用深穴シリンダ１１８内およびシリンダ１１８の隔壁部の上面に、ＣＶＤ法により、ＭＩＭキャパシタの下部電極１２３となる金属膜を堆積させる。この金属膜としては、例えば、ＴｉとＴｉＮを積層した積層膜が設けられる。この金属膜の下層は、多結晶シリコン膜で埋め込まれている容量コンタクトプラグ１１９と接するため、コンタクト抵抗が低くなる材料が望ましい。
ここで、金属膜の下層としてＴｉ膜を成膜した場合、容量コンタクトプラグ１１９のキャパシタ用深穴シリンダ１１８の底部に露出する表面に、ＳｉとＴｉが反応することによって生成されるシリサイド層１１９ａが形成される。このシリサイド層１１９ａは低抵抗膜であり、これによりキャパシタ−容量コンタクトプラグ間の抵抗が低減する。

その後、金属膜全面に、ポジ型レジスト（図示せず）を塗布し、全面露光を行った後、現像を行う。その結果、キャパシタ用深穴シリンダ１１８の中だけが感光されず、レジストが残存する。このレジストを、キャパシタ用深穴シリンダ１１８内の金属膜を保護する保護膜として使用して、シリンダ１１８の隔壁部分に形成された金属膜を異方性エッチング技術によりエッチバックする。これにより、キャパシタ用深穴シリンダ１１８内の金属膜（下部電極１２３）のみ残る。さらに、プラズマ剥離と有機系の剥離液を使用して、キャパシタ用深穴シリンダ１１８内に残ったレジストを除去する。こうして、Ｔｉ膜とＴｉＮ膜からなる下部電極１２３を形成する。

そして、キャパシタ用深穴シリンダ１１８内の下部電極上に、Ａｌ_２Ｏ_３等からなる容量絶縁膜１２４を形成した後、ＴｉＮからなる上部電極１２５とＷ等からなる容量プレート１２６を順次形成し、シリンダ構造のＭＩＭキャパシタが完成する（図９）。
特開２００４−２４７４４１号公報

しかしながら、ＤＲＡＭの製造工程においては、微細化を図りながらキャパシタ容量を確保するために、キャパシタ用深穴シリンダ１１８を、高さが３μｍもの高アスペクト比で形成するようになっており、キャパシタの底部面積も小さくなっている。また、微細化によって、キャパシタとセルコンタクトプラグとを接続する容量コンタクトプラグ１１９も小さくなっており、キャパシタの底部と容量コンタクトプラグ１１９の接触面積が非常に小さくなっている。ここで、キャパシタの底部と容量コンタクトプラグ１１９の接触面積が小さいと、下部電極１２３として用いる金属の被覆状態が悪い場合、キャパシタ用深穴シリンダ１１８の底に膜が付かずシリサイド層１１９ａの形成不良が起こってしまう可能性がある。こうなると、キャパシタ-容量コンタクトプラグ間が高抵抗化してしまうため、歩留りを落としてしまう可能性がある。

本発明は、このような事情に鑑みてなされたものであり、下部電極を構成する金属膜の被覆状態に関わらず、キャパシタ−容量コンタクトプラグ間の電気抵抗を小さく抑えることができ、高い歩留まりが得られる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。

上記の課題を解決するため、本発明の半導体記憶装置は、半導体基板と、前記半導体基板に形成されたトランジスタと、前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜を、厚さ方向に貫通して設けられ、前記トランジスタのソースに接続された不純物を含有するシリコン膜からなるコンタクトプラグと、前記層間絶縁膜上に設けられ、前記コンタクトプラグの前記ソース側と反対側の端面を露出させるようにして、シリンダ孔が貫通して設けられた絶縁膜と、前記シリンダ孔の底面及び側面を、順次覆って形成された前記不純物と同じ不純物を含有するシリコン膜、Ｔｉ膜、ＴｉＮ膜、容量絶縁膜及び上部電極を有するキャパシタとを有し、前記キャパシタのシリコン膜は、前記Ｔｉ膜との界面近傍に、前記Ｔｉ膜と反応することによって生成されたＴｉシリサイド層を有することを特徴とする。
この構成によれば、下部金属電極の被覆状態が不良であっても、下部金属電極の下側に不純物含有シリコン膜が設けられていることにより、このシリコンと下部金属電極に含まれる金属とが反応し、電気抵抗の低いＴｉシリサイド層が広い面積で形成される。これにより、キャパシタ−容量コンタクトプラグ間の電気抵抗が小さく抑えられるので、高い歩留まりが得られ、また、信頼性に優れた半導体記憶装置を提供できる。

本発明においては、前記コンタクトプラグのシリコン膜および前記キャパシタのシリコン膜が含有する不純物はリンであることが好ましい。
本発明においては、前記コンタクトプラグのシリコン膜および前記キャパシタのシリコン膜は、前記不純物を含有した多結晶シリコン膜であることが好ましい。

本発明において、前記金属シリサイドは、ＴｉＳｉ_２を主体とするものであることが望ましい。この構成によれば、キャパシタ−容量コンタクトプラグ間の電気抵抗を確実に低く抑えることができる。
本発明において、前記不純物含有シリコン膜は、不純物含有多結晶シリコン膜であることが望ましい。この構成によれば、電気抵抗の低い容量コンタクトプラグを得ることができる。

本発明の半導体記憶装置の製造方法は、トランジスタが形成された半導体基板上に、層間絶縁膜を形成する工程と、前記層間絶縁膜を、厚さ方向に貫通し、前記トランジスタのソースに達する不純物を含有するシリコン膜からなるコンタクトプラグを形成する工程と、前記層間絶縁膜上に、絶縁膜を形成する工程と、前記絶縁膜に、該絶縁膜を貫通し、前記コンタクトプラグのソース側と反対側の端面を露出させるシリンダ孔を形成する工程と、前記シリンダ孔の底面及び側面を覆うようにして、前記不純物と同じ不純物を含有するシリコン膜を形成する工程と、このシリコン膜上に、キャパシタの下部金属電極としてＴｉ膜とＴｉＮ膜を順次形成するとともに、前記シリコン膜と前記Ｔｉ膜との界面近傍に、前記シリコン膜と前記Ｔｉ膜とを反応させることによってＴｉシリサイド層を生成する工程とを有することを特徴とする。
この構成によれば、下部金属電極の被覆状態が不良であっても、下部金属電極の下側に不純物含有シリコン膜を設けていることにより、このシリコンと下部金属電極に含まれる金属とが反応し、電気抵抗の低いＴｉシリサイド層が広い面積で形成される。これにより、キャパシタ−容量コンタクトプラグ間の電気抵抗が小さく抑えられるので、信頼性に優れた半導体記憶装置を高い歩留まりで製造することができる。

本発明においては、前記下部金属電極を形成するに際し、ＴｉについてはプラズマＣＶＤ法を用い、ＴｉＮについては熱ＣＶＤ法を用いて形成することが望ましい。この構成によれば、シリサイド層を十分に生成することができる。
本発明においては、前記下部金属電極を、６５０℃以上の雰囲気下で形成することが望ましい。この構成によれば、シリサイド層を十分に生成することができる。

以上説明したように、本発明によれば、コンタクトプラグとキャパシタの下部電極の最下層を共に不純物を含有したシリコン膜で形成し、キャパシタのシリコン膜とＴｉ膜との界面近傍にＴｉ膜との反応により生成したＴｉシリサイド層を有するので、下部金属電極の被覆状態が不良であっても、下部金属電極の下側に不純物含有シリコン膜が設けられていることにより、このシリコンと下部金属電極に含まれる金属とが反応し、電気抵抗の低いＴｉシリサイド層が広い面積で形成される。これにより、キャパシタ−容量コンタクトプラグ間の電気抵抗が小さく抑えられるので、高い歩留まり得られ、また、高い信頼性が得られる。

また、このようにＴｉシリサイド層が形成されることにより、キャパシタの底部と容量コンタクトプラグの接触面積がさらに小さくなった場合でも、キャパシタ−容量コンタクトプラグ間の抵抗を小さく抑えることができる。したがって、ＤＲＡＭのさらなる微細化を図ることが可能となる。

以下、本発明の一実施形態による半導体記憶装置および半導体記憶装置の製造方法を、図面を参照して説明する。
図１は、本発明の半導体記憶装置の実施形態を示す縦断面図である。
この図において、半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。

素子分離領域２は、半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により、トランジスタ形成領域以外の部分に形成され、トランジスタ（選択用トランジスタ）を絶縁分離する。
トランジスタ形成領域において、ゲート絶縁膜３は、半導体基板１表面に、例えば熱酸化などにより、シリコン酸化膜として形成されている。
ゲート電極６は多結晶シリコン膜４と金属膜５との多層膜により形成されており、多結晶シリコン膜４はＣＶＤ法での成膜時に不純物を含有させて形成するドープト多結晶シリコン膜を用いることができる。金属膜５はタングステン（Ｗ）や、タングステンシリサイド（ＷＳi）などの高融点金属を用いることができる。
ゲート電極６の上に、すなわち金属膜５の上には窒化シリコン（ＳiＮ）等の絶縁膜７が形成され、ゲート電極６の側壁には窒化シリコンなどの絶縁膜によるサイドウォール８が形成されている。
本実施形態においては、絶縁分離領域２により囲まれている１つの活性領域に２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の一例構造を示す。図１に示す絶縁分離領域２により囲まれている１つの活性領域に、活性領域の両端部と中央部に個々に不純物拡散層が配置され、本実施形態では中央部にドレイン１０、その両端部側にソース９、９が形成され、ソース９とドレイン１０の上にこれらに接触するように形成されているゲート絶縁膜３とその上に形成されているゲート電極６によりトランジスタの基本構造が形成されている。

半導体基板１および絶縁膜７の上には、全面的に第１の層間絶縁膜（層間絶縁膜）１１が形成されている。この第１の層間絶縁膜１１は、ＢＰＳＧ膜とＴＥＯＳ−ＮＳＧ膜の積層膜によって構成されている。
この第１の層間絶縁膜１１には、ソース９およびドレイン１０が露出するように、セルコンタクト孔１２が貫通して設けられている。このセルコンタクト孔１２には、所定の不純物濃度の多結晶シリコン膜が充填されており、これによってセルコンタクトプラグ（コンタクトプラグ）１３が形成されている。

第１の層間絶縁膜１１およびセルコンタクトプラグ１３の上には、全面的に第２の層間絶縁膜１４が形成されている。この第２の層間絶縁膜（層間絶縁膜）１４は、シリコン酸化膜によって構成されている。
第２の層間絶縁膜１４には、セルコンタクトプラグ１３の端面が露出するように、ビットコンタクト孔１５が貫通して設けられている。このビットコンタクト孔１５内には、導電性材料が充填されており、これによりビットコンタクトプラグ１６が形成されている。
ビットコンタクトプラグ１６の表面には、タングステン膜などの金属膜からなるビット配線層１７が形成されている。すなわち、ビット配線層１７は、ビットコンタクトプラグ１６及びセルコンタクトプラグ１３を介して、ドレイン電極の拡散層と接続されている。

第２の層間絶縁膜１４およびビット配線層１７の上には、全面的に第３の層間絶縁膜１８が形成されている。第３の層間絶縁膜１８は、プラズマＣＶＤ法によって形成されたシリコン酸化膜によって構成されている。

第３の層間絶縁膜１８および第２の層間絶縁膜１４には、セルコンタクトプラグ１３の端面が露出するように、容量コンタクト孔１９が貫通して設けられている。この容量コンタクト孔１９内には、所定の不純物濃度の多結晶シリコン膜が充填されており、これによって容量コンタクトプラグ（コンタクトプラグ）２０が形成されている。

第３の層間絶縁膜１８および容量コンタクトプラグ２０の上には、第４の層間絶縁膜(絶縁膜)２３が形成されている。第４の層間絶縁膜２３は、窒化膜２１と、シリンダのコアとなるシリコン酸化膜２２によって構成されている。窒化膜２１は、キャパシタ用深穴シリンダ２４を形成する際にエッチングストッパとして用いるものである。
第４の層間絶縁膜２３には、容量コンタクトプラグ２０の表面が露出される位置に、キャパシタ用深穴シリンダ（シリンダ孔）２４が貫通して設けられている。キャパシタ用深穴シリンダ２４の内底面と内周面には、不純物含有シリコン膜２５および下部金属電極２６がこの順で積層形成された下部電極２７が設けられている。

この不純物含有シリコン膜２５は、少なくとも下部金属電極２６との界面近傍に、下部金属電極２６に含まれる金属とシリコンとが反応することによって生成されたシリサイド層２５ａを有している。このシリサイド層２５ａは低抵抗膜であり、これにより、キャパシタ−容量コンタクトプラグ間の電気抵抗が低減する。

下部電極２７の表面および第４の層間絶縁膜２３上には、容量絶縁膜２８および上部電極２９がこの順で積層形成されている。さらに、上部電極２９で囲まれたシリンダ内を充填するとともに、第４の層間絶縁膜２３上に形成された上部電極２９上に積層されて、容量プレート３０が設けられている。すなわち、下部電極２７，容量絶縁膜２８、上部電極２９及び容量プレート３０により、データを蓄積する容量記憶部６０となるキャパシタが形成されている。
以上のような半導体記憶装置では、下部金属電極２６の被覆状態が不良であっても、下部金属電極２６の下側に不純物含有シリコン膜２５が設けられており、このシリコンと下部金属電極に含まれる金属とが反応し、電気抵抗の低いシリサイド層２５ａが広い面積で形成されるので、キャパシタ−容量コンタクトプラグ間の電気抵抗が小さく抑えられる。したがって、高い歩留まりが得られ、また、高い信頼性が得られる。

次に、図２〜図５により、本発明の半導体記憶装置の製造方法について説明する。以下の説明においては、ＤＲＡＭのメモリセル領域の製造方法について説明する。また、周辺回路領域の製造方法についてはメモリセル領域のトランジスタの製造方法と同様のため省略する。
図２〜図５は、本発明の半導体記憶装置の製造方法を工程順に示す縦断面図である。

まず、図２に示すように、半導体基板１上に、素子分離領域２を形成し、この素子分離領域２によって区画されたトランジスタ形成領域に、ゲート絶縁膜３、シリコン膜４とＷ等の金属膜５からなるゲート電極６、ｎ型拡散層からなるソース９及びドレイン１０を有するトランジスタ及び絶縁膜７、サイドウォール８を形成する。

次に、半導体基板１およびトランジスタの上に、ＣＶＤ法により、ＢＰＳＧ膜を６００ｎｍ〜７００ｎｍ程度成膜した後、８００℃のリフローとＣＭＰ技術により、このＢＰＳＧ膜の表面を平坦化する。次いで、このＢＰＳＧ膜の上に、ＴＥＯＳ−ＮＳＧ膜を２００ｎｍ程度成膜し、ＢＰＳＧ酸化膜とＴＥＯＳ−ＮＳＧ膜からなる第１の層間絶縁膜１１を形成する。

次に、フォトリソグラフィ技術とドライエッチング技術を用い、フォトレジスト膜をマスクとして、第１の層間絶縁膜１１を貫通して半導体基板１上のｎ型拡散層からなるソース９，ドレイン１０に達するセルコンタクト孔１２を開口して形成する。その後、ドライエッチング技術によりフォトレジスト膜を剥離する。

次いで、リン等の不純物を添加した多結晶シリコンやアモルファスシリコンからなる第１のシリコン膜をセルコンタクト孔１２に充填するとともに第１の層間絶縁膜１１上に堆積させる。そして、ドライエッチング技術を用いた塩素系プラズマガスによるエッチバックとＣＭＰ技術により、第１の層間絶縁膜１１上の第１のシリコン膜のみ除去することにより、セルコンタクトプラグ１３を形成する。
なお、第１のシリコン膜の不純物濃度は、１.０×１０^２０〜４.５×１０^２０ａｔｏｍｓ/ｃｍ^３とする。また、第１のシリコン膜をＣＭＰ技術により除去した後の第１の層間絶縁膜１１の上面と半導体基板１表面との距離は、約４５０ｎｍとなる。

次に、セルコンタクトプラグ１３を形成した第１の層間絶縁膜１１全面に、シリコン酸化膜からなる第２の層間絶縁膜１４を２００ｎｍ程度形成する。
そして、フォトレジスト膜をマスクとして用い、ドライエッチング技術により、第２の層間絶縁膜１４および第１の層間絶縁膜１１を貫通してゲート電極６に達するゲートコンタクト孔（図示せず）を形成する。このゲートコンタクト孔は、ゲート電極６に電位を与えるためのゲートコンタクトプラグが形成されるものである。その後、ドライエッチング技術によりフォトレジスト膜を剥離する。
また、フォトレジスト膜をマスクとして用い、ドライエッチング技術により、第２の層間絶縁膜１４を貫通して、セルコンタクトプラグに達するビットコンタクト孔１５を形成する。その後、ドライエッチング技術によりフォトレジスト膜を剥離する。

なお、このゲートコンタクト形成工程およびビットコンタクト形成工程では、図示しない周辺回路領域において、第２の層間絶縁膜１４および第１の層間絶縁膜１１を貫通して周辺回路用トランジスタのゲート電極に達するゲートコンタクト孔、及び、これら膜１１，１４を貫通して周辺回路領域用トランジスタの拡散層（ソース電極及びドレイン電極）に達するビットコンタクト孔を同時に形成する。

次に、ビットコンタクト孔１５内、ゲートコンタクト内および第２の層間絶縁膜１４上に、ＣＶＤ技術により、バリアメタルとしてＴｉとＴｉＮを順番に１１ｎｍと１３ｎｍ程度成膜した後、タングステンをビットコンタクト孔１５内に充填するとともに第２の層間絶縁膜１４上に形成されたＴｉＮ膜の上に２００ｎｍ程度成膜する。そして、ＣＭＰ技術により、ビットコンタクト孔１５内以外のＴｉ，ＴｉＮ及びタングステンを除去し、ビットコンタクトプラグ１６を形成する。

次に、第２の層間絶縁膜１４、ビットコンタクトプラグ１６およびゲートコンタクトプラグの上に、スパッタ技術により、窒化タングステン膜とタングステン膜を、それぞれ膜厚１０ｎｍと４０ｎｍ程度の膜厚で順次成膜する。そして、これらの膜を、フォトリソグラフィ技術とドライエッチング技術によりパターニングして、ビットコンタクトプラグ１６と電気的に接続されたビット線１７を形成する。そして、ビット線１７の酸化保護膜となるシリコン窒化膜（図示せず）を、ＣＶＤ技術により５ｎｍ程度形成する。

次に、第２の層間絶縁膜１４、ビットコンタクトプラグ１６およびビット線１７の上に、プラズマＣＶＤ技術により、第３の層間絶縁膜１８となるシリコン酸化膜を５００ｎｍ成膜した後、このシリコン酸化膜の表面を、ＣＭＰ技術により平坦化する。平坦化後における第３の層間絶縁膜１８の上面とビット線１７上面との距離は、３００ｎｍ程度である。

次に、この第３の層間絶縁膜１８に、フォトリソグラフィ技術とエッチング技術により、第３の層間絶縁膜１８および第２の層間絶縁膜１４を貫通してセルコンタクトプラグ１３に達する容量コンタクト孔１９を形成する。この容量コンタクト孔１９は、セルコンタクトプラグ１３とキャパシタ用深穴シリンダ２４を接続する容量コンタクトプラグ２０が形成されるものである。

次に、リン等の不純物を添加した多結晶シリコンやアモルファスシリコンからなる第２のシリコン膜を、容量コンタクト孔１９に充填するとともに第３の層間絶縁膜１８上に堆積させ、ドライエッチング技術を用いた塩素系プラズマガスによるエッチバックとＣＭＰ技術により、第３の層間絶縁膜１８上の第２のシリコン膜のみ除去することにより、容量コンタクトプラグ２０を形成する。
なお、第２のシリコン膜の不純物濃度も、１.０×１０^２０〜４.５×１０^２０ａｔｏｍｓ/ｃｍ^３とする。また、第２のシリコン膜を除去する際に第３の層間絶縁膜１８を削り込んでしまうため、最終的な第３の層間絶縁膜１８の上面とビット線１７の上面との距離は、２００ｎｍ程度となる。

次に、第３の層間絶縁膜１８および容量コンタクトプラグ２０の上に、エッチングストッパ窒化膜２１を形成し、その上に、シリンダのコアとなるシリコン酸化膜２２を３μｍ程度形成することによって第４の層間絶縁膜２３を形成する。そして、図３に示すように、フォトリソグラフィ技術と異方性エッチング技術を用いて、第４の層間絶縁膜２３を貫通して容量コンタクトプラグ２０まで達するキャパシタ用深穴シリンダ２４を形成する。

次に、次工程で行う第３のシリコン膜２５の成膜に先行して、容量コンタクトプラグ２０との界面での抵抗を抑えるために、フッ酸を含有する溶液によりウェット前処理を行い、容量コンタクト孔１９内の第２のシリコン膜表面に付いている自然酸化膜を除去する。
次に、図４に示すように、前処理後、ＣＶＤ法により、キャパシタ用深穴シリンダ２４の内底面２４ａ、内側面２４ｂ及びシリンダ２４間の隔壁部の上面を含む全面に、不純物を含有する多結晶シリコンやアモルファスシリコンよりなる第３のシリコン膜２５を２５〜３５ｎｍ程度形成する。なお、第３のシリコン膜２５中の不純物の好ましい濃度は、４.４×１０^２０ａｔｏｍｓ/ｃｍ^３程度である。

次に、第３のシリコン膜２５の全面にポジ型レジストを塗布し、全面露光を行った後、現像を行う。その結果、キャパシタ用深穴シリンダ２４の中だけは感光されず、レジストが残存する。このレジストを、キャパシタ用深穴シリンダ２４内の第３のシリコン膜２５を保護する保護膜として使用して、シリンダ２４の隔壁部分に形成された第３のシリコン膜２５を、Ｃｌを用いた異方性エッチング技術によりエッチバックする。これにより、キャパシタ用深穴シリンダ２４内の第３のシリコン膜のみ残存する。そして、レジストを、ドライエッチング技術による剥離（プラズマ剥離）とウェット処理による剥離により除去する。

次に、図５に示すように、ＭＩＭ構造の下部金属電極２６を形成する。
この下部金属電極２６としては、例えばＴｉ膜とＴｉＮ膜を、それぞれ高温プラズマＣＶＤ技術と熱ＣＶＤ技術を用いて順に積層した積層膜を設ける。Ｔｉ膜とＴｉＮ膜の膜厚は、それぞれ１０ｎｍ／２０ｎｍ程度とする。Ｔｉ膜の成膜を、６５０℃程度の高温で行うと、Ｔｉ膜がインサイチュ（in-situ）に完全にシリサイド化し、第３のシリコン膜２５と下部金属電極２６との界面にシリサイド（ＴｉＳｉ_２）と呼ばれる抵抗が低い膜が形成される。ここで、この製造方法では、Ｔｉの被覆状態が悪くても、キャパシタ用深穴シリンダ２４の内底面２４ａおよび内側面２４ｂに、第３のシリコン膜２５が形成されていることにより、Ｔｉとシリコン膜との接触面積が広く、シリサイド層２５ａが広い面積で形成される。そのため、シリサイド層２５ａの形成不良が防止され、キャパシタ−容量コンタクト間の抵抗を低減することができる。なお、下部金属電極２６を構成する金属系材料、下部金属電極２６の膜厚および形成方法はこれに限るものではない。
ただし、本発明における良好なコンタクト特性を得るために、第３のシリコン膜２５においては２０〜４０ｎｍ程度の膜厚とすることが望ましく、下部金属電極２６のとくにTi膜においては１０〜１５ｎｍ程度の範囲とすることが望ましい。
第３のシリコン膜２５の厚さが上記の範囲を大きく超えると、シリサイド層の生成には充分であるが、キャパシタ用としては容量低下の面で不向きとなり、第３のシリコン膜２５の厚さが１５ｎｍを下回ると、シリサイド層の生成厚さが不足してコンタクト特性が低下する。下部金属電極２６のTi膜においては、２０ｎｍを超えるとシリサイド層の過剰反応の面で望ましくなく、５ｎｍを下回ると、シリサイド層の生成量が不足し、キャパシタ-容量コンタクト間の抵抗が増大する。

下部金属電極２６を形成した後、第３のシリコン膜２５と同様の方法で、キャパシタ用深穴シリンダ２４の隔壁部分の金属膜（下部金属電極２６）を除去する。具体的には、再度全面にポジ型レジストを塗布し、全面露光を行った後、現像を行う。これにより、キャパシタ用深穴シリンダ２４の中だけは感光されず、レジストが残存する。このレジストを、キャパシタ用深穴シリンダ２４内の下部金属電極２６を保護する保護膜として使用して、シリンダ２４の隔壁部分に形成された下部金属電極２６を、Ｃｌを用いた異方性エッチング技術によりエッチバックする。これにより、キャパシタ用深穴シリンダ２４内の下部金属電極２６のみ残存する。そして、レジストを、ドライエッチング技術による剥離（プラズマ剥離）と有機系の剥離液を使用して除去する。
なお、ここでは前述の第３のシリコン膜２５と下部金属電極２６とを合わせて下部電極２７と呼ぶ。

そして、キャパシタ用深穴シリンダ２４内の下部電極２７上に、容量絶縁膜２８となる高誘電率膜のＡｌ_２Ｏ_３やＨｆＯ_２を数ｎｍ程度形成した後、上部電極２９となるＴｉＮと容量プレート３０となるＷを順次形成する。こうしてＭＩＭ構造の下に第３のシリコン膜２５が設けられたシリンダ構造を有する半導体記憶装置が完成する（図５）。なお、容量絶縁膜２８として、他の酸化膜、例えばＴａ_２Ｏ_５膜または複数の酸化物膜の積層膜等を用いるようにしてもよい。

以上のように、この製造方法では、下部金属電極の被覆状態が不良であっても、キャパシタ−容量コンタクトプラグ間の界面抵抗が低く抑えられるので、この界面抵抗の上昇を考慮せずにＤＲＡＭの微細化を図ることができ、また、高い歩留まりと信頼性を得ることができる。

なお、前記実施形態において、半導体記憶装置を構成する各部の構成材料、膜厚および形成方法は一例であって、本発明の範囲を逸脱しない範囲で適宜変更することができる。

次に図１０と図１１は、本発明に係る半導体記憶装置の第２の実施形態を説明するためのもので、この第２の実施形態の構造において、図１〜図５を元に先に説明した第１の実施形態の半導体記憶装置と同等の構造と製造方法については説明を省略する。
この第２の実施形態の半導体記憶装置において、第１の実施形態の構造と異なる点は、第３層間絶縁膜１８の上に形成されているキャパシタ部分の構造（シリンダ部分の構造）である。
図１１に示す如く第２の実施形態の半導体記憶装置において、第３の層間絶縁膜１８の上に窒化膜２１を介し形成されているシリコン酸化膜２２Ａが、先の第１の実施形態の構造において適用したシリコン酸化膜２２（図５参照）の半分程度の高さに形成され、その内側に形成されている第３のシリコン膜２５と下部金属電極２６からなる下部電極２７は第１の実施形態と同等の構造とされ、下部金属電極２６の内側と第３のシリコン膜２５の外側とそれに隣接するシリコン酸化膜２２Ａの上部２２Ｂを順次覆うように容量絶縁膜５１と上部電極５２とが積層され、これらを覆うように容量プレート５３が積層されてシリンダ部分が構成されてなる。

図１０に示すシリンダ構造を得るには、先の第１の実施形態に説明の如く図５に示す断面構造まで製造した後、シリコン酸化膜２２の部分をウエットエッチングにより除去すれば、図１０に示す構造を得ることができる。このウエットエッチング時において下部金属電極２６をレジスト膜などにより保護しておけば良い。

図１１に示すシリンダ構造を備えた半導体記憶装置であるならば、シリコン酸化膜２２Ａが第１実施形態の深孔シリンダ部分の約半分の高さであるがために、シリコン酸化膜２２Ａまでの高さの部分のシリンダ構造がＭＩＭ構造であり、シリコン酸化膜２２Ａの上部２２Ｂより上の部分がＭＩＳ構造となるので、第１の実施形態の構造よりも容量において約１．２倍〜１．３倍の高容量とすることができる。

図１２と図１３は、本発明に係る半導体記憶装置の第３の実施形態を説明するためのものであり、この第３の実施形態の構造において、図１〜図５を元に先に説明した第１の実施形態の半導体記憶装置と同等の構造と製造方法については説明を省略する。
この第３の実施形態の半導体記憶装置において、第１の実施形態の構造と異なる点は、第３層間絶縁膜１８の上に形成されているキャパシタ部分の構造（シリンダ部分の構造）である。
図１３に示す如く第３の実施形態の半導体記憶装置においては、第３の層間絶縁膜１８の上に形成されていた第１の実施形態におけるシリコン酸化膜２２が略され、第３のシリコン膜２５と下部金属電極２６からなる下部電極２７の周囲に容量絶縁膜５４と上部電極５５が形成され、これらを覆うように容量プレート５６が積層されてキャパシタ部分が構成されてなる。

図１３に示すシリンダ構造を得るには、先の第１の実施形態に説明の如く図５に示す断面構造まで製造した後、シリコン酸化膜２２の部分をウエットエッチングにより全部除去して、図１２に示す構造を得ることができる。このウエットエッチング時において第３のシリコン膜２５と下部金属電極２６をレジスト膜などにより保護しておけば良い。シリコン酸化膜２２を全部除去した後、第３のシリコン膜２５と下部金属電極２６を形成し、容量プレート５６を成膜すれば良い。
このように先の第１の実施形態において設けていたシリコン酸化膜２２を全部抜いたシリンダ構造を有する、第３の実施形態の半導体記憶装置では、内壁ＭＩＭ、外壁ＭＩＳ構造と称することができ、第１の実施形態の構造よりも約１．５倍〜約１．６倍の高容量化を実現できる。

図１４〜図１７は、本発明に係る半導体記憶装置の第４の実施形態を説明するためのものであり、この第４の実施形態の構造において、図１〜図５を元に先に説明した第１の実施形態の半導体記憶装置と同等の構造と製造方法については説明を省略する。
この第４の実施形態の半導体記憶装置において、第１の実施形態の構造と異なる点は、第３層間絶縁膜１８の上に形成されているキャパシタ部分の構造（シリンダ部分の構造）である。
図１７に示す如く第４の実施形態の半導体記憶装置においては、第３の層間絶縁膜１８の上に形成されていた第１の実施形態におけるシリコン酸化膜２２と下部金属電極２６が略され、第３のシリコン膜２５の周囲にシリサイド膜６０と容量絶縁膜６１と上部電極６２が形成され、これらを覆うように容量プレート６３が積層されてキャパシタ部分が構成されてなる。

図１７に示すキャパシタ構造を得るには、先の第１の実施形態に説明の如く図５に示す断面構造まで製造した後、シリコン酸化膜２２と下部金属電極２６の部分をウエットエッチングにより全部除去して、図１４に示す構造を得る。このウエットエッチング時において第３のシリコン膜２５をレジスト膜などにより保護しておけば良い。シリコン酸化膜２２と下部金属電極２６を全部除去した後、第３のシリコン膜２５の周囲にタングステンなどの金属シリサイド下地層６５を選択成長により形成し、第３のシリコン膜２５と金属シリサイド下地膜６５との界面をシリサイド化してシリサイド層６６とし、この後に容量絶縁膜６１と上部電極６２を形成し、容量プレート６３を成膜すれば良い。

このように先の第１の実施形態において設けていたシリコン酸化膜２２と下部金属電極２６を全部抜いてシリサイド層６６と上部電極６２とを備えたシリンダ構造を有する、第４の実施形態の半導体記憶装置では、内壁ＭＩＭ、外壁ＭＩＭ構造と称することができ、第１の実施形態の構造よりも約２倍の高容量化を実現できる。

本発明の活用例として、ダイナミックランダムアクセスメモリ（以下ＤＲＡＭ）に使用できるような、半導体基板の上方にシリンダ状に積層されたキャパシタ、いわゆるスタック型キャパシタを有する半導体記憶装置が挙げられる。

本発明の半導体記憶装置の第１の実施形態を示す縦断面図である。 本発明の半導体記憶装置の製造方法を工程順に示すもので、ソースドレインとゲート電極からなるトランジスタ構造に加えてセルコンタクトプラグ、容量コンタクトプラグまでを形成した状態を示す縦断面図である。 本発明の半導体記憶装置の製造方法を工程順に示すもので、層間絶縁膜にキャパシタ用深穴シリンダを形成した状態を示す縦断面図である。 本発明の半導体記憶装置の製造方法を工程順に示すもので、深穴シリンダ内にシリコン膜を形成した状態を示す縦断面図である。 本発明の半導体記憶装置の製造方法を工程順に示すもので、深穴シリンダ内に下部金属電極を形成した状態を示す縦断面図である。 従来の半導体記憶装置の製造方法を工程順に示すもので、ソースドレインとゲート電極からなるトランジスタ構造に加えてセルコンタクトプラグ、容量コンタクトプラグまでを形成した状態を示す縦断面図である。 従来の半導体記憶装置の製造方法を工程順に示すもので、層間絶縁膜にキャパシタ用深穴シリンダを形成した状態を示す縦断面図である。 従来の半導体記憶装置の製造方法を工程順に示すもので、深穴シリンダ内に下部電極を形成した状態を示す縦断面図である。 従来の半導体記憶装置の製造方法を工程順に示すもので、深穴シリンダ内に容量絶縁膜、上部電極、容量プレートを形成した状態を示す縦断面図である。 本発明の第２の実施形態に係る半導体記憶装置の製造方法を示すもので、深孔シリンダの加工後に下部金属電極と第３のシリコン膜までを形成し加工した状態を示す縦断面図である。 本発明の第２の実施形態に係る半導体記憶装置の縦断面図である。 本発明の第３の実施形態に係る半導体記憶装置の製造方法を示すもので、深孔シリンダの加工後に下部金属電極と第３のシリコン膜を形成し加工した状態を示す縦断面図である。 本発明の第３の実施形態に係る半導体記憶装置の縦断面図である。 本発明の第４の実施形態に係る半導体記憶装置の製造方法を示すもので、深孔シリンダの加工後に第３のシリコン膜を形成し加工した状態を示す縦断面図である。 本発明の第４の実施形態に係る半導体記憶装置の製造方法を示すもので、深孔シリンダの加工後に第３のシリコン膜を形成し加工した後、タングステンの選択成長を行った状態を示す縦断面図である。 図１５に示す状態からシリサイド化した状態を示す縦断面図。 本発明の第４の実施形態に係る半導体記憶装置の縦断面図である。

符号の説明

１…半導体基板、 ２…素子分離領域、３…ゲート絶縁膜、 ６…ゲート電極、
９…ソース、１０…ドレイン、 １１…第１の層間絶縁膜、 １２…セルコンタクト孔、１３…セルコンタクトプラグ、 １４…第２の層間絶縁膜、 １５…ビットコンタクト孔、 １６…ビットコンタクトプラグ、 １７…ビット線、 １８…第３の層間絶縁膜、 １９…容量コンタクト孔、 ２０…容量コンタクトプラグ、 ２１…窒化膜、 ２２…シリコン酸化膜、 ２３…第４の層間絶縁膜、２４…キャパシタ用深穴シリンダ、 ２５…第３のシリコン膜（不純物含有シリコン膜）、 ２５ａ…シリサイド層、 ２６…下部金属電極、 ２７…下部電極、 ２８…容量絶縁膜、 ２９…上部電極、 ３０…容量プレート。

Claims (7)

1. 半導体基板と、前記半導体基板に形成されたトランジスタと、前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜を、厚さ方向に貫通して設けられ、前記トランジスタのソースに接続された不純物を含有するシリコン膜からなるコンタクトプラグと、前記層間絶縁膜上に設けられ、前記コンタクトプラグの前記ソース側と反対側の端面を露出させるようにして、シリンダ孔が貫通して設けられた絶縁膜と、前記シリンダ孔の底面及び側面を、順次覆って形成された前記不純物と同じ不純物を含有するシリコン膜、Ｔｉ膜、ＴｉＮ膜、容量絶縁膜及び上部電極を有するキャパシタとを有し、前記キャパシタのシリコン膜は、前記Ｔｉ膜との界面近傍に、前記Ｔｉ膜と反応することによって生成されたＴｉシリサイド層を有することを特徴とする半導体記憶装置。
2. 前記コンタクトプラグのシリコン膜および前記キャパシタのシリコン膜が含有する不純物はリンであることを特徴とする請求項１記載の半導体記憶装置。
3. 前記コンタクトプラグのシリコン膜および前記キャパシタのシリコン膜は、前記不純物を含有した多結晶シリコン膜であることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. トランジスタが形成された半導体基板上に、層間絶縁膜を形成する工程と、前記層間絶縁膜を、厚さ方向に貫通し、前記トランジスタのソースに達する不純物を含有するシリコン膜からなるコンタクトプラグを形成する工程と、前記層間絶縁膜上に、絶縁膜を形成する工程と、前記絶縁膜に、該絶縁膜を貫通し、前記コンタクトプラグのソース側と反対側の端面を露出させるシリンダ孔を形成する工程と、前記シリンダ孔の底面及び側面を覆うようにして、前記不純物と同じ不純物を含有するシリコン膜を形成する工程と、このシリコン膜上に、キャパシタの下部金属電極としてＴｉ膜とＴｉＮ膜を順次形成するとともに、前記シリコン膜と前記Ｔｉ膜との界面近傍に、前記シリコン膜と前記Ｔｉ膜とを反応させることによってＴｉシリサイド層を生成する工程とを有することを特徴とする半導体記憶装置の製造方法。
5. 前記コンタクトプラグのシリコン膜および前記キャパシタのシリコン膜を、リンを含有した多結晶シリコン膜によって形成することを特徴とする請求項４記載の半導体記憶装置の製造方法。
6. 前記下部金属電極を形成するに際し、Ｔｉについては高温プラズマＣＶＤ法を用い、ＴｉＮについては熱ＣＶＤ法を用いて形成することを特徴とする請求項４または請求項５記載の半導体記憶装置の製造方法。
7. 前記Ｔｉ膜を、６５０℃以上の雰囲気下で形成することで、前記Ｔｉシリサイド層を生成することを特徴とする請求項４乃至６のいずれか一項に記載の半導体記憶装置の製造方法。

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