JP4552934B2 - 電子部品の実装方法 - Google Patents

電子部品の実装方法 Download PDF

Info

Publication number
JP4552934B2
JP4552934B2 JP2006510559A JP2006510559A JP4552934B2 JP 4552934 B2 JP4552934 B2 JP 4552934B2 JP 2006510559 A JP2006510559 A JP 2006510559A JP 2006510559 A JP2006510559 A JP 2006510559A JP 4552934 B2 JP4552934 B2 JP 4552934B2
Authority
JP
Japan
Prior art keywords
melting point
point metal
electrode
alloy
electronic component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006510559A
Other languages
English (en)
Other versions
JPWO2005086221A1 (ja
Inventor
公三 藤本
和尚 池見
裕彦 渡邉
慶一 松村
将義 下田
克己 谷口
友彰 後藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Holdings Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Holdings Ltd filed Critical Fuji Electric Holdings Ltd
Publication of JPWO2005086221A1 publication Critical patent/JPWO2005086221A1/ja
Application granted granted Critical
Publication of JP4552934B2 publication Critical patent/JP4552934B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/328Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81193Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812Applying energy for connecting
    • H01L2224/81201Compression bonding
    • H01L2224/81203Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H01L2224/81204Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding with a graded temperature profile
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • H01L2224/8182Diffusion bonding
    • H01L2224/81825Solid-liquid interdiffusion
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01032Germanium [Ge]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01051Antimony [Sb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01088Radium [Ra]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/0781Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811Extrinsic, i.e. with electrical conductive fillers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/0278Flat pressure, e.g. for connecting terminals with anisotropic conductive adhesive

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

本発明は、例えば、小型化が必要とされる回路基板あるいはモジュール(マルチチップモジュール)等において、半導体チップ等の電子部品をプリント基板等の回路基板に直接実装する方法に関する。
近年の電子機器等の小型化や高機能化に伴い、回路基板上へ、半導体チップ等の電子部品を直接実装する、いわゆるベアチップ実装と呼ばれる実装方法が広く行なわれている。
図3(a)、(b)には、従来から行なわれているベアチップ実装の一例が示されている。
図3(a)においては、基板50上に設けられた回路基板電極51と、半導体チップ60上に電極パッド62を介して設けられた、Au、又は、はんだからなるバンプ(電極)61とを対向させて接触させた後、はんだ70によって回路基板電極51とバンプ61との接合が行なわれ、更に、絶縁のために、はんだ70の周囲が樹脂80で覆われている。
また、図3(b)においては、同じく基板50上に設けられた回路基板電極51と、半導体チップ60上に電極パッド62を介して設けられた、Au又ははんだからなるバンプ61とを対向させ、両者を、導電性粒子91を含有した樹脂である、異方導電性接着剤(ACF)90で覆うことにより、回路基板電極51とバンプ61とを接合し、両者の導通が導電性粒子91によって行なわれるように構成されている。
上記のような、回路基板電極と、半導体チップ等の電子部品とをバンプで直接接続する方法はフリップチップ技術と呼ばれ、回路基板電極と電子部品とをワイヤで結線するワイヤボンド方式に比べて小型化が可能であることから、従来から広く用いられている実装方法である。
また、上記フリップチップ技術に用いられるバンプとして、蒸着法によって合金のはんだバンプを形成することも知られており、例えば、多層膜形成による鉛フリーはんだバンプの形成法として、Sn1−x(M:Au、Inのうち少なくとも一つ以上を含みかつ0<x<0.5)なる組成になるように設定したSnおよびMの膜厚を交互に蒸着して多層膜を形成し、その後マスクを除去して前記多層膜からなる、はんだバンプ前駆体を形成し、つぎにアニールを行ってバンプ前駆体の組成の均一化を行い、更に、前駆体の共晶温度においてリフローさせてはんだバンプを形成することが、特開2002−43348号公報に開示されている。
また、蒸着用るつぼ中に、予め所望の組成及び膜厚の合金膜が得られるように調整した組成及び量の母合金を用意し、この母合金を蒸発し切ることによって基板上に目的の合金膜を得ることができ、目的の組成の合金を蒸着するための母合金組成を予め求めおくことによって、任意の組成の合金の蒸着膜を得る合金蒸着方法が、特開平5−9713号公報に開示されている。
上記のように、従来のフリップチップ実装技術においては、半導体チップ60上のバンプ61と、回路基板上の電極51との接合手段は、はんだや樹脂接着剤等を介して行われている。
この場合、接合時の加熱温度は、はんだを用いた場合には、はんだ材料の融点に依存するので、通常のはんだでは200〜300℃の高温が必要とされ、電子部品への熱的ダメージが生じ易いという問題がある。また、樹脂接着剤の場合においては、加熱温度は150〜200℃と低温であるが、樹脂の硬化に30〜60分の長時間を要するという問題があった。
また、強度や疲労寿命等に代表される接合部の信頼性は、介在する接合材料の特性に依存することになる。しかしながら、上記のはんだや樹脂接着剤を接合材とした場合には、高温特性や熱疲労寿命に問題があり、充分な接合部の信頼性が得られないという問題があった。
更に、はんだ接合においては、通常厚さで15μm以上の、多量のはんだを供給する必要があるため、300μm以上の接合間隔が必要であり、微細接合が困難である。また、樹脂接着剤による接合においても、絶縁特性や接続抵抗を満足するためには、通常100μm以上の接合間隔が必要とされることから、やはり、100μm未満の接合間隔での微細接合が困難であった。
また、特開2002−43348号公報の鉛フリーはんだバンプの形成法においては、低温、短時間での接合が不充分であり、例えば、200℃以下の低温で、かつ、短時間での接合が困難であった。
また、特開平5−9713号公報の合金蒸着方法においては、あらかじめ、るつぼ中の母合金の組成と、蒸着膜における合金組成との関係を求め、その補正曲線から母合金組成を決定する必要があるため、蒸着に至るまでの準備工程が煩雑であるという問題があった。
本発明は、以上の問題点を鑑みなされたもので、半導体チップなどの電子部品の電極と回路基板電極とを対向させて、電子部品を基板上に直接実装する方法において、低温かつ短時間の接合を可能とし、また、より信頼性の高い接合部を得ることができ、更に、微細なピッチでの接合が可能な、電子部品の実装方法を提供することを目的とする。
上記目的を達成するため、本発明の電子部品の実装方法は、回路基板上に形成された金属からなる回路電極と、電子部品上に形成された金属からなる素子電極とを接合して、前記電子部品を前記回路基板上に実装する方法において、
前記回路電極及び/又は前記素子電極上に、合金を形成できる少なくとも2種類以上の金属を2層以上に積層し、該積層した金属層を予備加熱して反応させて合金層とすることにより、低融点金属層をあらかじめ形成した後、前記回路電極及び前記素子電極を対向させて、少なくとも低融点金属が溶融する温度で加熱加圧し、前記低融点金属層を、前記回路電極及び前記素子電極中へ固液拡散させることによって、前記回路電極と前記素子電極とを接合すると共に、接合される前記回路電極と前記素子電極との間にあらかじめ形成される、前記低融点金属層の合計厚さが0.1〜1μmであることを特徴とする。
本発明の方法によれば、電極上に低融点金属層を形成したので、低融点金属として用いる材料にもよるが、例えば、200℃以下の低温、かつ、短時間での接合が可能となる。また、低融点金属層は少なくとも拡散するのに充分な量であればよく、例えば合計厚さ10μmあるいはそれ以下の薄膜とすることができるので、メッキや蒸着による微細なパターン形成が容易であり、微細間隔での接合が可能となって、よりコンパクトな実装が可能となる。更に、低融点金属層の固液拡散による接合方式を採用して、高温特性や熱疲労寿命特性に問題のある、はんだや樹脂接着剤などの接合材を不要としたことにより、接合部の信頼性が向上する。
更に、本発明においては、接合される前記回路電極と前記素子電極との間にあらかじめ形成される、前記低融点金属層の合計厚さが0.1〜1μmとなっている。このように、低融点金属層は、接合時の拡散反応に必要なだけの供給量となるように合計厚さ0.1〜1μmの薄膜としたので、メッキや蒸着による微細なパターン形成が容易であり、微細間隔での接合が可能となって、よりコンパクトな実装が可能となる。
また、上記のように低融点金属層の合計厚さを0.1〜1μmとしたことにより、低融点金属は電極を構成する母材金属に完全に拡散し、低融点金属単体層が消滅するので、接合に寄与しない単体状態の低融点金属が接合部端から排出されることが無いため、隣接する電極同士の間隔をより近接したものとすることができ、より狭いピッチ間隔での電子部品実装にも対応することが可能となる。
したがって、本発明による電子部品の実装方法は、実装される電子部品が、特に、フリップチップ接合用の半導体チップのような、部品本体の同一面上に複数個の素子電極が配置された構成、あるいは、例えば表面実装用としてミニモールドパッケージされたIC部品のような、部品本体の少なくとも1辺に複数個の素子電極が配列された構成である場合に、隣接する電極同士の間隔をより近接したものとすることができるという点で、極めて好適な実装方法となっている。
また、本発明においては、前記回路電極及び/又は前記素子電極上に、合金を形成できる少なくとも2種類以上の金属を2層以上に積層し、該積層した金属層を予備加熱して反応させて合金層とすることにより、低融点金属層が予め形成されるようになっている。これにより、合金層における合金組成や供給量のバラツキがなくなるので、低温での安定した拡散接合が可能となり、信頼性の高い接合部を得ることができる。
本発明においては、前記低融点金属層が、SnIn又はSnBiであることが好ましい。特に、前記低融点金属層が、SnInの共晶合金であることが好ましい。上記の低融点金属は、いずれも融点が180℃以下の材料であるから、加熱温度もより低温とすることができるので、実装する電子部品への熱によるダメージを防止することができる。
また、本発明においては、前記接合時の加熱温度が、前記低融点金属の融点より0〜100℃高い温度であることが好ましい。上記の低融点金属は、いずれも融点が180℃以下の材料であるから、加熱温度もより低温とすることができるので、実装する電子部品への熱によるダメージを防止することができる。
また、本発明においては、前記回路電極及び前記素子電極の材質が、Cu、Ni、Au、Alより選択される一種又はそれらの合金であることが好ましい。これによれば、Cu、Ni、Au、Alより選択される一種又はそれらの合金は、低融点金属が固液拡散しやすいので、本発明に特に好適に用いられる。
また、本発明においては、前記回路電極及び前記素子電極表面の表面粗さRaが0.4〜10μmの粗面であって、前記接合時に前記粗面同士が塑性変形して接合可能となるように加圧することが好ましい。これによれば、電極表面が塑性変形するまで加圧するので、例えば、電解メッキ等によって形成される電極のように、表面に析出による凹凸がある場合においても、良好な接合状態を得ることができる。
更に、本発明においては、前記加熱加圧において、前記低融点金属層が、前記回路電極及び前記素子電極中に完全に固液拡散して、低融点金属の濃度勾配を有するが全体として単一の合金層となるまで行なうことが好ましい。これによれば、低融点金属層が完全に固液拡散して、全体として1つの合金層となり、はんだのように、合金層が接合部に中間層として存在しない。したがって、接合部の信頼性は、介在する接合材料の特性に依存せず、主に電極の母材金属によるので、更に接続部の信頼性を向上することができる。
また、本発明においては、前記低融点金属層の合金は融点が220℃以下の合金であることが好ましい。
更に、本発明においては、前記積層した金属層を前記少なくとも2種類以上の金属の各融点のうち最も低い融点以下の温度で予備加熱することが好ましい。
また、本発明においては、SnとInとを2層以上に積層し、該積層した金属層を110〜125℃の温度で予備加熱することが好ましい。
以下、図面を用いて本発明について説明する。図1には、本発明の電子部品の実装方法の一実施形態が示されている。
図1は本発明の実装方法における電極同士の接合原理を示す工程図である。
まず、図1(a)に示すように、この実施形態においては、回路基板10上に形成された金属からなる回路電極11と、電子部品20上に形成された金属からなる素子電極21とが対向するように配置されており、回路電極11及び素子電極21上には、低融点金属層31、32がそれぞれ形成されている。
回路基板10としては、例えば、従来公知のプリント基板等の配線板が使用でき、特に限定されない。また、回路基板10上に形成された金属からなる回路電極11は、導電性を有する金属であれば特に限定されないが、低融点金属層31、32と固液拡散を行ないやすい点から、Cu、Ni、Au、Alより選択される一種又はそれらの合金であることが好ましい。回路基板10上に回路電極11を形成する方法としては、従来公知の蒸着やエッチング等によるパターン形成が可能であり特に限定されない。
電子部品20としては、例えば、半導体チップ等が挙げられるが、これらに限定されるものではない。また、電子部品20上に形成される素子電極21としては、上記の回路電極11と同様に特に限定されないが、低融点金属層31、32と固液拡散を行ないやすい点から、やはり、Cu、Ni、Au、Alより選択される一種又はそれらの合金であることが好ましい。
また、素子電極21は、半導体チップ等の電極パッド上にバンプとして形成されていることが好ましい。これにより、回路基板電極と、半導体チップ等の電子部品とをバンプで直接接続するフリップチップ技術において、本発明の方法が特に好適に使用できる。
なお、回路電極11、素子電極21の表面粗さは平滑であるほうが接合状態が良好となるので好ましいが、本発明においては、表面粗さRaが0.4〜10μmの粗面であってもよい。
次に、低融点金属層31、32について説明すると、回路電極11及び素子電極21上には、あらかじめ、合計厚さが0.1〜1μmとされた低融点金属層31、32がそれぞれ形成されている。
低融点金属層31、32に用いられる金属としては、回路電極11及び素子電極21と固液拡散によって合金を形成するような金属であればよく、更に、融点が220℃以下、より好ましくは180℃以下の金属であることが好ましい。これにより、従来用いられている、錫鉛共晶はんだ(融点183℃)や、代表的な鉛フリーはんだであるSnAg系(融点210〜223℃)に比べて、低温での接合が可能となるので、電子部品への熱的ダメージを抑えることができる。
このような低融点金属としては、例えば、SnIn、In、Bi、SnBiより選択される一種を少なくとも含有する金属が挙げられる。これらの金属材料は、単独又は複数組み合わせて用いてもよく、また、合金の場合の組成比についても適宜設定可能である。
また、上記の金属材料をベース金属として、更に微量の添加元素が含有されていてもよい。このような添加元素としては、例えば、Cu、Ni、Ge、Sb、Ag、P等が挙げられる。
なお、上述のように、本発明における回路電極および素子電極の材料については、低融点金属が固液拡散しやすい材料として、Cu、Ni、Au、Alより選択される一種又はそれらの合金であることが好ましいが、その中でも、Cuが、低融点金属の拡散係数を大きなものとすることができる点で特に好適である。
すなわち、本発明の接合での固液拡散などにおける拡散の度合いは一般的に拡散係数で表され、拡散係数の数値が大きいほど、拡散し易くなる。この拡散係数Dは、実験的に、D=Dexp(−Q/RT)で表される。ここで、D:振動数項、Q:活性化エネルギー、R:気体定数、T:絶対温度である。
そして、低融点金属の材料として例えばInを選定した場合、その拡散係数は、電極の材料がAuのとき7.18×10−6 であるのに対して、Cuのときは1.23×10−4 という極めて大きな値となる。
また、低融点金属の材料としてSnを選定した場合も、その拡散係数は、電極の材料がAuのとき3.96×10−6 であるのに対して、Cuのときは1.05×10−5 という大きな値となる。
また、電極の材料がNiの場合は、これに対して拡散係数の大きな低融点金属はない。
このように、電極の材料がCuの場合、低融点金属の拡散係数が特に大きな値となるので、固液拡散における拡散反応速度が速く、低融点金属単体層の残存の生じない拡散接合を実現するために特に好適である。
また、低融点金属層31、32の厚さは、両者を合計して0.1〜1μmである。
合計厚さが1μmを越えると、数分の接合時間では拡散しきれず、低融点金属の状態で電極間に残存しやすくなり、接合部の信頼性が低下するので好ましくない。
また、低融点金属層の合計厚さが1μmを越えている場合に、上記のような未反応層が接合部に残らないようにするために、数十MPa程度の大きな荷重による加圧が必要となるが、このような加圧により、反応に寄与しない低融点金属が接合部端より排出されてしまう。また、接合部端より排出される低融点金属は、接合部端の外周に沿って均等に排出されるわけではなく、表面張力などの影響により、接合部端の外周のうちの局部に固まった状態で残存するようになる。そして、このような低融点金属の排出物が接合部端の外周面から半径方向の外側に向って数十μm程度の幅で突出するような場合があり、高密度実装時の隣接電極間での短絡不良の原因となる可能性がある。
また、低融点金属層の合計厚さが0.1μm以下では、母材金属である電極の表面粗さの影響により、接合が不充分となるので好ましくない。すなわち、低融点金属層の膜厚下限値は電極の表面粗さに依存し、低融点金属層が電極の表面粗さに対し充分に厚ければ、軟質な低融点金属層の膜面同士が加圧により隙間無く密着し、ボイドの無い拡散層を形成することが可能であるが、電子部品の電極面の表面粗さは一般に0.1μm以下と考えられるので、低融点金属層の合計厚さの下限値は0.1μmとなる。
低融点金属層31、32の形成方法としては、上記の従来公知の薄膜形成法が利用でき特に限定されず、蒸着、スパッタリング、メッキ、エッチング等を適宜用いることができる。また、メタルマスクを用いた蒸着や、フォトレジストを用いたエッチッグ等により、必要に応じてパターン形成して設けることができる。ここで、上記のように、本発明においては接合材となる低融点金属の供給量が非常に少量でよく、低融点金属層30の厚さを極めて薄くすることができるため、微細なパターニングが可能となる。
なお、本発明においては、低融点金属層31、32のそれぞれの厚さは異なっていてもよい。また、低融点金属層31又は32は、どちらか一方のみが形成されていてもよい。
上記の低融点金属層31、32の形成方法のうち、前記のSnInやSnBi等の2元以上の合金を形成できる、少なくとも2種類以上の金属を2層以上に積層し、この積層した金属層を予備加熱して反応させて合金層とすることにより形成する方法が好ましく用いられる。
例えば、SnInの場合、Snの融点は232℃、Inの融点は157℃であるが、それより低い121℃で、SnはInに26.4%固溶することが知られている。したがって、あらかじめSn層とIn層とを積層しておき、これを予備加熱によって反応させて、低融点金属層31、32としてSnIn合金層を形成した後に、この合金層を、回路電極11及び素子電極21中へ固液拡散させることによって、回路電極11と素子電極21とを接合できる。
これにより、合金層における合金組成や供給量のバラツキがないので、低温での接合を確実に行なうことができ、信頼性の高い接合部を得ることができる。なお、上記のSnIn合金の場合には、最表面がIn層となるように積層することが好ましい。これにより、Sn層が酸化されるのを防止することができる。
それぞれの単一金属層の膜厚は、目標とする合金組成に合わせて適宜選択されるが、短時間の予備加熱で合金層が形成される点から薄いほうが好ましく、具体的には、それぞれ0.1〜1μmの範囲であることが好ましい。また、それぞれの単一金属層は1層づつ設けられていてもよく、複数の層が交互に設けられていてもよい。
その他の低融点金属層31、32の形成方法としては、低融点金属がSnInやSnBi等の2元以上の合金である場合には、合金を蒸発源として蒸着することにより形成し、前記蒸着時に、前記合金の各金属成分の蒸気圧比を制御することによって、目標とする合金組成となるように成膜する方法も好ましく用いられる。
上記のように、接合時の温度は、低融点金属層31、32の融点に依存する。例えばSnIn合金においては、共晶温度は117℃であり、そのときの共晶組成は、In:Sn=52:48である。したがって、この共晶組成以外では低融点金属層31、32の融点が上昇してしまうので、低温接合を安定的に可能にするには、低融点金属層31、32の合金組成をIn:Sn=52:48に維持することが必要である。
しかし、通常、母合金を単一の蒸発源とする蒸着法によって合金薄膜層を形成する場合、それぞれの金属成分によって蒸気圧が異なるため、あらかじめIn:Sn=52:48の母合金を蒸発源としても、InとSnの蒸気圧が同じでないために、形成される蒸着膜の組成は目標からずれてしまう。したがって、蒸着時に、合金の各金属成分の蒸気圧比を制御することによって、目標とする合金組成を維持しながら成膜できる。
特に、あらかじめ蒸発源の合金組成と、蒸着後の合金層の合金組成とが等しくなるような各金属成分の蒸気圧比を求めておき、この蒸気圧比を蒸着中に制御すれば、低融点金属層として、蒸発源の母合金と同じ組成の蒸着膜を得ることができ、上記の目標からのずれを解消できる。このような制御条件である各金属成分の蒸気圧比は、例えば、以下の計算にしたがって求めることができる。
まず、合金蒸気の主成分は、合金に含まれている金属の原子であるから、各成分の分圧を、以下の(1)式のような、希薄溶液の溶媒の蒸気圧に関するRaoultの法則を拡張適用することにより見積もることができる。

=χ (1)

ここで、a、χはそれぞれi成分の活量及びモル分率である。i成分の合金状態における蒸気圧をpとし、i成分の純粋状態における蒸気圧をpi(0)とすれば、定義により、a=p/pi(0)である。
上記の(1)式がそのまま成立する場合は稀であるので、実測のaがRaoultの法則からどの程度ずれているかを表すために、以下の(2)式で定義される活量係数γを用いる。

=γχ (2)

合金のi成分に対する部分モル自由エネルギー変化ΔGは、以下の(3)式で与えられるので、(2)式を用いて、(4)式のように変形できる。

ΔG=RTlna (3)
ΔG=RTlnγ+RTlnχ (4)

ここで、Rは気体定数、Tは絶対温度である。また、組成Xにおける自由エネルギーΔGは、以下の(5)式で表すことができる。

ΔG=X(1−X)(Aij+(1−2X)Bij+CijX(1−X)) (5)

ここで、例えば、SnInの共晶合金の場合、上記のように、Inの組成はX=52、Snの組成はX=48である。
ここで、InとCuとの反応性を考慮して(5)式の各係数にAij=−12990、Bij=−14383、Cij=23982、X=0.52を代入すると、

ΔG=−1604.62J/mol (6)

が得られる。同様に、SnとCuとの反応性を考慮して、(5)式の各係数にAij=−35479、Bij=−19182、Cij=59493、X=0.48を代入すると、

ΔG=−5340.65J/mol (7)

が得られる。(3)式と(6)式より、In-Cu反応における活量aAを求め、(3)式と(7)式より、Sn-Cu反応における活量aBを求めると、以下の(8)(9)式となる。ただし、R=8.314[J・mol−1・K−1]、T=700K(427℃)である。

=exp(ΔG/RT)=0.835 (8)
=exp(ΔG/RT)=0.632 (9)

次に、真空蒸着における各成分の線束を考えると、2元合金が蒸発しているとき、ある瞬間における表面組成をχA、χBとすれば、蒸発線束比JA/JBは、以下の(10)、(11)式で表される。

/J=(a/a)(M/M)1/2
=(γχ/γχ)(M/M)1/2=Z(χ/χ) (10)
Z=(γ/γ)(M/M)1/2 (11)

この(10)、(11)式のZの値が1となるときが、蒸発成分比が元の合金の組成(Inの組成:χA=52、Snの組成:χB=48)に等しくなる条件である。よって、(10)式において、Inの分子量MA=114.818、Snの分子量MB=118.710、aA=0.835、aB=0.632、Z=1を代入して、

(p/p)=Z(χ/χ)(a/a)(M/M)1/2=0.81 (12)

が得られる。したがって、この(12)式を満たす蒸気圧となるような条件下で蒸着することで、In:Sn=52:48となるような、Cu上へのSnIn共晶合金の成膜が可能となる。
なお、上記の蒸気圧比(pA/pB)は、実際の蒸着時に、蒸発源の温度、蒸着中の真空度を制御することによって制御可能である。このうち、蒸発源である母合金の温度は、電子ビーム蒸着装置の場合、加熱用電子ビームのエネルギーの調整により制御することができる。電子ビームエネルギーの調整により溶融状態の母合金の温度が変化すると、各金属成分の蒸発源からの蒸発速度および活量がそれぞれ変化するが、温度変化に対応する蒸発速度および活量の相対変化率が各金属成分毎に異なることにより、蒸気圧比が変化する。
次に、蒸着中の真空度は、蒸着槽内を真空ポンプで真空引きしながら、調整する。真空度の調整により、各金属成分の蒸気圧の和が変化すると、各金属成分のモル分率が変化し、活量が変化するが、真空度の変化に対応する活量の相対変化率が各金属成分毎に異なることにより、蒸気圧比が変化する。
蒸発源の温度および蒸着中の真空度のいずれか一方を制御してもよく、両方の制御を組み合わせてもよい。
また、In−Cu反応およびSn−Cu反応における活量aA、aBを求める際に(5)式に代入した係数Aij、Bij、Cijの値は、所定の基準温度条件について得られている物性値であるので、蒸着対象であるCu電極の温度が前記基準温度になるように、蒸着対象に対するヒータ加熱温度を調整する。
なお、本発明においては、上記の蒸着時の各金属成分の反応過程における蒸気圧比の代わりに、各金属成分の反応過程における蒸気圧比及び活量係数比の積を制御してもよい。
この場合、例えば、SnIn共晶合金における、InおよびSnの各組成をW、W(重量%)で示すと、以下の(13)、(14)式となる。

χ=1/(1+(W/W)(M/M)) (13)
χ=1/(1+(W/W)(M/M)) (14)

したがって、上記の(13)、(14)式を、(10)、(11)式に代入して、蒸発線束重量比Γ/Γは、以下の(15)式で表される。

Γ/Γ=(γχ/γχ)(M/M)1/2
=(γ/γ)(M/M)1/2(W/W) (15)

(13)、(14)式において、Inの分子量M=114.818、Snの分子量M=118.710、Inの重量%W=0.52、Snの重量%W=0.48を代入すると、χA=0.528、χB=0.472を得る。
したがって、(15)式の左辺(Γ/Γ)が0.52/0.48となるような(γAA/γBB)の比を計算すると、

/γ)=(Γ/Γ)(M/M)1/2/χ)=0.98 (16)

が得られる。したがって、この(16)式を満たす活量係数及び蒸気圧となるような条件下で蒸着することで、In:Sn=52:48となるような、Cu上へのSnIn共晶合金の成膜が可能となる。
なお、上記の蒸気圧比及び活量係数比の積(γAA/γBB)は、実際の蒸着時に、蒸発源の温度、蒸着中の真空度および蒸着対象の温度を制御することによって制御可能である。
このうち、蒸発源である母合金の温度は、電子ビーム蒸着装置の場合、加熱用電子ビームのエネルギーの調整により制御することができる。電子ビームエネルギーの調整により溶融状態の母合金の温度が変化すると、各金属成分の蒸発源からの蒸発速度および活量がそれぞれ変化するが、温度変化に対応する蒸発速度および活量の相対変化率が各金属成分毎に異なることにより、蒸気圧比が変化する。
次に、蒸着中の真空度は、蒸着槽内を真空ポンプで真空引きしながち、調整する。真空度の調整により、各金属成分の蒸気圧の和が変化すると、各金属成分のモル分率が変化し、活量が変化するが、真空度の変化に対応する活量の相対変化率が各金属成分毎に異なることにより、蒸気圧比が変化する。
次に、蒸気対象であるCu電極の温度は加熱用ヒータへの供給電力により調整することができる。ヒータへの供給電力の調整により蒸着対象のCu電極の温度が変化すると、各金属成分In、Snと母材金属Cuとの反応における活量が変化するが、温度変化に対応する活量の相対変化率が各金属成分毎に異なることにより、活量係数比が変化する。
蒸発源の温度,蒸着中の真空度および蒸着対象の温度の各制御項目のいずれか一つの制御項目を制御してもよく、複数の制御項目を組み合わせてもよい。
なお、条件出しの蒸着プロセスにより目標の膜組成比に対応した制御パラメータ値を求めていく場合、第1回目のプロセスで設定する暫定的な制御パラメータ値を求めるのには、各金属成分の蒸気圧比を制御する方式がより適合しており、その後の第2回目以降のプロセスで設定する制御パラメータの見直し値を求めるのには、各金属成分の蒸気圧比及び活量係数比の積を制御する方式がより適合しているので、条件出しの段階では、両者の方式を組合わせるとより効率的である。
また、以上では、低融点金属層として蒸発源の母合金と同じ組成の蒸着膜を得ることができるようにするための方法を述べたが、本発明における低融点金属層の形成方法は、上述のような方法に限定されるものではなく、蒸発源の母合金と異なる組成の蒸着膜を得るようにしてもよい。この場合、蒸発源の母合金の組成比と目標の膜組成比との関係に応じて、各金属成分の蒸気圧比の制御目標値あるいは各金属成分の蒸気圧比及び活量係数比の積の制御目標値が決まる。
次に、図1(a)に示す低融点金属層31、32が対向した状態から、図1(b)に示すように、電子部品20を回路基板10側へ移動させ、低融点金属層31、32同士が接触するように配置する。
なお、前述したように、回路電極11及び素子電極21上には、あらかじめ、合計厚さが0.1〜1μmとされた低融点金属層31、32がそれぞれ形成されている。
そして、この状態で、200℃以下で加熱加圧を行なうと、図1(c)に示すように、低融点金属層31、32が溶融して低融点金属層30となり、更に、回路電極11及び素子電極21中へ固液拡散して、図1(d)に示すように接合が行なわれる。
なお、上記の電極同士の位置決めや、移動、加熱加圧等の操作は、従来公知の実装設備である、例えば、フリップチップボンダなどを用いて行なうことができる。また、電極同士の位置決めは、カメラ等を用いた座標決定により正確に行なうことができる。
このように、本発明においては、加熱加圧を200℃以下で行なうようにすることができる。これにより、従来のはんだ接合における一般的な加熱温度である、200〜250℃に比べて低温での接合が可能となるので、電子部品20への熱的ダメージを抑えることができる。この場合、更に、接合時の加熱温度は、低融点金属層31、32の融点より0〜100℃高い温度であることが好ましい。
また、低融点金属層31、32は、接合時の拡散反応に必要なだけの供給量となるように合計厚さ0.1〜1μmの薄膜としたので、メッキや蒸着による微細なパターン形成が容易であり、微細間隔での接合が可能となって、よりコンパクトな実装が可能となる。
また、上記のように低融点金属層31、32の合計厚さを0.1〜1μmとしたことにより、低融点金属31、32は電極を構成する母材金属に完全に拡散し、低融点金属単体層が消滅するので、接合に寄与しない単体状態の低融点金属が接合部端から排出されることが無いため、隣接する電極同士の間隔をより近接したものとすることができ、より狭いピッチ間隔での電子部品実装にも対応することが可能となる。
それに加えて、この実施形態においては、低融点金属層30が、回路電極11及び素子電極21中へ完全に固液拡散するまで、加熱加圧状態が維持される。本発明においては、このように、低融点金属層が、電極中へ完全に固液拡散するまで所定の時間、加熱加圧することが好ましい。
これによって、図1(d)に示すように、接合後の接合部においては、接合電極35が、全体として単一の合金層として形成される。この接合電極35は、その中央部分から各電極側に向かって低融点金属の濃度勾配を有するが、全体として単一の合金層となる。
したがって、接合電極35には、中間合金層が別途形成されていないので、接合部の信頼性は介在する接合材料の特性に依存せず、主に電極の母材金属によることになる。したがって、はんだ等の場合と比較して、接続部の信頼性を向上させることができる。
このように、電極中へ低融点金属層が完全に固液拡散するのに要する時間は、加熱温度、圧力、電極材料、低融点金属の材料等によって異なるが、通常、10〜180秒である。
また、加圧条件としては、上記の加熱温度、電極材料、低融点金属の材料等によって異なるが、好ましくは10〜30MPaである。
また、上記のように、回路電極11、素子電極21の表面粗さRaが0.4〜10μmの粗面である場合においては、接合時に粗面同士が塑性変形して接合可能となるように加圧することが好ましい。これによれば、電極表面が塑性変形するまで加圧するので、電解メッキの析出条件やバラツキ等によって、形成される電極表面に凹凸がある場合においても、良好な接合状態を得ることができる。この場合の加圧条件としては、好ましくは30〜100MPaである。
なお、前記のように、低融点金属層31、32が、2層以上の単一金属層を反応させて得られる合金層からなる場合には、まず、それぞれの単一金属の融点以下の温度で予備加熱を行い、2層以上の単一金属層を固溶させて合金層を形成し、その後、200℃以下で加熱加圧を行なうことが好ましい。
この場合、予備加熱の温度は、合金層を形成する単一金属層の種類や膜厚によって適宜選択できるが、例えば、Sn層とIn層とからなる2層構成の場合には、110〜125℃で予備加熱を行なうことが好ましい。
図2には、本発明の実装方法の参考例が示されている。なお、以下の参考例の説明においては、前記実施形態と同一部分には同符合を付して、その説明を省略することにする。
この参考例においては、図2(a)に示すように、回路電極11、素子電極21上に形成された低融点金属層31、32を対向させて位置合わせを行い、図2(b)に示すように、低融点金属層31、32を接触させる。そして、この状態で、図2(c)に示すように加熱加圧して、低融点金属層31、32を溶融させて低融点金属層30とし、更に、図2(d)に示すように、回路電極11、素子電極21とが拡散反応により中間合金層36を形成するまで加熱加圧を行なう。
そして、中間合金層36を形成した後、加圧に加えて、図2(d)に示すように、電子部品20を保持するフリップチップボンダのヘッド部40によって、電子部品20を、図2(d)の矢印方向に沿って左右に振動させる。
このように加圧状態で左右に振動させることで、低融点金属中にある酸化物が除去され、対向した両電極の未接触部の接触状態が向上するとともに、加圧、振動により押し出された余剰分の低融点金属が、はみ出し部36aとなって接合部の側面外周に突出し、回路電極11と素子電極21との接合部として、中間合金層36のみが介在し、余剰の低融点金属が残存しない接合部を得ることができる。
上記の加熱加圧工程における、中間合金層36を形成するのに要する時間は、加熱温度、圧力、電極材料、低融点金属の材料等によって適宜設定されるが、上記の低融点金属を完全に拡散させる実施形態に比べて短く、通常1〜5秒でよい。
なお、この接合部における、中間合金層36の厚さは1〜5μmであることが好ましい。また、この明確な中間合金層36の存在は、断面の観察によっても確認でき、また、電気抵抗、熱抵抗等の測定によって非破壊で確認することもできる。
この参考例によれば、低融点金属層が完全には拡散せず、中間合金層を形成する段階まで加熱すれば足りるので、接合に要する時間を大幅に短縮することができる。また、低融点金属の供給量は、中間合金層を形成するための必要量以上が供給されておればよいので、低融点金属の供給量の厳密な管理が不要となる。
以上、本発明によれば、従来のはんだや接着剤を使用した接合方式に比べ、低温でかつ短時間での接合が可能となり、接合時の加熱による電子部品の損傷を抑制できるとともに、生産効率を向上できる。また、接合部の信頼性を向上させることができ、更に、微細なピッチでの接合が可能な、電子部品の実装方法を提供できる。
以下、実施例を用いて、本発明の電子部品の実装方法について更に詳細に説明する。
参考例1
図1に示す方法を用いて電子部品を回路基板上に実装した。
まず、電子部品としては半導体チップを用い、この半導体チップ上に電極としてCuのバンプを形成した。一方、回路基板上にもCu電極を形成した。
次に、低融点金属層として、半導体チップのCuバンプ上、及び、回路基板のCu電極上に、それぞれ2μm及び2μm、合計厚さ4μmのSnIn(融点117℃)を蒸着により形成した。
このとき、蒸着方法としては、蒸発源としてSnInの母合金(In:Sn=52:48)を用い、上記の(12)式における蒸気圧比(pA/pB)=0.81となるように蒸着条件を制御しながら成膜を行った。なお、蒸着装置は電子ビーム蒸着装置を用い、蒸着時の真空度は10−5Pa、蒸着速度は0.4nm/minで行った。
その結果、形成されたSnIn薄膜の組成を、断面サンプルのμ−AES分析によって調べたところ、In:Sn=52:48となっており、目的とする合金組成の低融点金属層が得られていた。
そして、図1(a)に示すように、半導体チップのCuバンプと、回路基板のCu電極の位置を合わせた後、図1(b)に示すように電極を接触させ、図1(c)に示すように、SnInの融点より20℃高い、温度137℃、圧力90MPaで、30秒間加熱加圧して接合した。
その結果、図1(d)に示すように、SnInは、Cu電極中へ完全に拡散され、中間合金層が存在しない、全体として1つの合金層である接合部が得られていることが、高真空走査型電子顕微鏡による断面観察と、X線マイクロアナライザ(EPMA)による接合界面の元素分析によって確認できた。
参考例2
蒸着による低融点金属層の形成において、上記の(16)式における蒸気圧比と活量係数比の積(γ/γ)=0.98となるように制御しながら成膜を行った以外は参考例1と同様の条件で、半導体チップと回路基板との接合を行った。
その結果、形成されたSnIn薄膜の組成はIn:Sn=52:48となっており、目的とする合金組成の低融点金属層が得られていた。
また、接合後は、図1(d)に示すように、SnInは、Cu電極中へ完全に拡散され、中間合金層が存在しない、全体として1つの合金層である接合部が得られていることが、高真空走査型電子顕微鏡による断面観察と、X線マイクロアナライザ(EPMA)による接合界面の元素分析によって確認できた。
実施例1
図1に示す方法を用いて電子部品を回路基板上に実装した。
まず、電子部品としては半導体チップを用い、この半導体チップ上に電極としてCuのバンプを形成した。一方、回路基板上にもCu電極を形成した。
次に、低融点金属層として、半導体チップのCuバンプ上、及び、回路基板のCu電極上のそれぞれに、単一金属層として、Sn層0.48μm、In層0.52μmを順に積層し、合計厚さ1μmとなるように蒸着により形成した。
そして、図1(a)に示すように、半導体チップのCuバンプと、回路基板のCu電極の位置を合わせた後、図1(b)に示すように電極を接触させ、温度120℃で10秒間の予備加熱を行い、Sn層とIn層とを固溶させてSnInの合金層を得た。
その後、図1(c)に示すように、SnInの融点より20℃高い、温度137℃、圧力90MPaで、30秒間加熱加圧して接合した。
その結果、図1(d)に示すように、SnInは、Cu電極中へ完全に拡散され、中間合金層が存在しない、全体として1つの合金層である接合部が得られていることが、高真空走査型電子顕微鏡による断面観察と、X線マイクロアナライザ(EPMA)による接合界面の元素分析によって確認できた。
実施例2
図1に示す方法を用いて電子部品を回路基板上に実装した。
まず、電子部品としては半導体チップを用い、この半導体チップ上に素子電極としてCuのバンプを形成した。一方、回路基板上にも回路電極としてCu電極を形成した。
次に、低融点金属層として、半導体チップのCuバンプ上、及び、回路基板のCu電極上に、それぞれ0.5μm及び0.5μm、合計厚さ1μmのIn(融点157℃)の層を蒸着により形成した。
そして、図1(a)に示すように、半導体チップのCuバンプと、回路基板のCu電極の位置を合わせた後、図1(b)に示すように電極を接触させ、図1(c)に示すように、Inの融点より20℃高い、温度177℃、圧力30MPaで、60秒間加熱加圧して接合した。
その結果、図1(d)に示すように、Inは、Cu電極中へ完全に拡散され、中間合金層が存在しない、全体として1つの合金層である接合部が得られていることが、高真空走査型電子顕微鏡による断面観察と、X線マイクロアナライザ(EPMA)による接合界面の元素分析によって確認できた。
また、この接合部について、接合部端からのInの排出の状況を観察したところ、接合部端にはInの排出が全く観られなかった。
参考例3
低融点金属層として、1対のCu電極上に、それぞれ1μm及び1μm、合計厚さ2μmのIn層を蒸着により形成した以外は、実施例2と同様の条件で接合し、参考例3の接合部を得た。この接合部について、接合部端からのInの排出の状況を観察したところ、接合部端には10〜20μm程度のInの排出が観られた。
次に、実施例2及び参考例3の接合部とそれぞれ同じ材料、接合条件で、せん断強度試験用の接合部サンプルを作成し、接合面に平行な方向のせん断力を加える、せん断強度試験を行ったところ、図4のような結果が得られた。
図4は、低融点金属層としてのIn膜厚(μm)とせん断応力(MPa)との関係を示すものであり、実施例2によるIn膜厚0.5μm(合計厚さ1μm)の場合の接合部サンプル5個、及び、参考例3によるIn膜厚1μm(合計厚さ2μm)の場合の接合部サンプル4個に対するせん断応力試験データが示されている。
図4の結果より、実施例2の接合部と参考例3の接合部とは、せん断応力特性において、ほぼ同等である。
以上のように、Inよりなる低融点金属層の合計厚さを1μmとした実施例2の接合部は、Inよりなる低融点金属層の合計厚さを2μmとした参考例3の接合部と同等のせん断応力特性を有するとともに、接合部端での低融点金属層の排出が全く無く、特に狭ピッチ実装に適合した良好な特性の接合部となっていることがわかる。
本発明は、例えば、小型化が必要とされる回路基板あるいはモジュール(マルチチップモジュール)等において、半導体チップ等の電子部品をプリント基板等の回路基板への直接実装に好適に利用できる。
本発明の実装方法の一実施形態における電極同士の接合原理を示す工程図であって、(a)電極同士を対向させた状態、(b)電極同士を接触させた状態、(c)加熱加圧を行なっている接合部の状態、(d)接合後の状態を示す図である。 本発明の実装方法の参考例における電極同士の接合原理を示す概念図であって、(a)電極同士を対向させた状態、(b)電極同士を接触させた状態、(c)加熱加圧を行なっている接合部の状態、(d)電子部品の振動を行なっている状態、(e)接合後の接合部の状態を示す図である。 従来技術における基板へ電子部品を実装した状態を示す概略図である。 実施例2及び参考例3における接合部のせん断強度試験データを示す図表である。

Claims (10)

  1. 回路基板上に形成された金属からなる回路電極と、電子部品上に形成された金属からなる素子電極とを接合して、前記電子部品を前記回路基板上に実装する方法において、
    前記回路電極及び/又は前記素子電極上に、合金を形成できる少なくとも2種類以上の金属を2層以上に積層し、該積層した金属層を予備加熱して反応させて合金層とすることにより、低融点金属層をあらかじめ形成した後、前記回路電極及び前記素子電極を対向させて、少なくとも低融点金属が溶融する温度で加熱加圧し、前記低融点金属層を、前記回路電極及び前記素子電極中へ固液拡散させることによって、前記回路電極と前記素子電極とを接合すると共に、接合される前記回路電極と前記素子電極との間にあらかじめ形成される、前記低融点金属層の合計厚さが0.1〜1μmであることを特徴とする電子部品の実装方法。
  2. 前記低融点金属層が、SnIn又はSnBiである請求項1に記載の電子部品の実装方法。
  3. 前記低融点金属層が、SnInの共晶合金である請求項2に記載の電子部品の実装方法。
  4. 前記接合時の加熱温度が、前記低融点金属の融点より0〜100℃高い温度である請求項2又は3に記載の電子部品の実装方法。
  5. 前記回路電極及び前記素子電極の材質が、Cu、Ni、Au、Alより選択される一種又はそれらの合金である請求項1〜のいずれか1つに記載の電子部品の実装方法。
  6. 前記回路電極及び前記素子電極表面の表面粗さRaが0.4〜10μmの粗面であって、前記接合時に前記粗面同士が塑性変形して接合可能となるように加圧する請求項1〜のいずれか1つに記載の電子部品の実装方法。
  7. 前記加熱加圧は、前記低融点金属層が、前記回路電極及び前記素子電極中に完全に固液拡散して、低融点金属の濃度勾配を有するが全体として単一の合金層となるまで行なう請求項1〜のいずれか1つに記載の電子部品の実装方法。
  8. 前記低融点金属層の合金は融点が220℃以下の合金である請求項1〜7のいずれか1つに記載の電子部品の実装方法。
  9. 前記積層した金属層を前記少なくとも2種類以上の金属の各融点のうち最も低い融点以下の温度で予備加熱する請求項1〜7のいずれか1つに記載の電子部品の実装方法。
  10. SnとInとを2層以上に積層し、該積層した金属層を110〜125℃の温度で予備加熱する請求項に記載の電子部品の実装方法。
JP2006510559A 2004-03-02 2004-03-02 電子部品の実装方法 Expired - Fee Related JP4552934B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2004/002534 WO2005086221A1 (ja) 2004-03-02 2004-03-02 電子部品の実装方法

Publications (2)

Publication Number Publication Date
JPWO2005086221A1 JPWO2005086221A1 (ja) 2008-01-24
JP4552934B2 true JP4552934B2 (ja) 2010-09-29

Family

ID=34917806

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006510559A Expired - Fee Related JP4552934B2 (ja) 2004-03-02 2004-03-02 電子部品の実装方法

Country Status (4)

Country Link
US (1) US20070152025A1 (ja)
EP (1) EP1734570A4 (ja)
JP (1) JP4552934B2 (ja)
WO (1) WO2005086221A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4136845B2 (ja) * 2002-08-30 2008-08-20 富士電機ホールディングス株式会社 半導体モジュールの製造方法
JP2007234841A (ja) * 2006-02-28 2007-09-13 Kyocera Corp 配線基板、実装部品、電子装置、配線基板の製造方法および電子装置の製造方法
KR101011199B1 (ko) * 2007-11-01 2011-01-26 파나소닉 주식회사 실장 구조체
JP4454658B2 (ja) * 2007-12-04 2010-04-21 パナソニック株式会社 電子部品製造方法
US7811932B2 (en) * 2007-12-28 2010-10-12 Freescale Semiconductor, Inc. 3-D semiconductor die structure with containing feature and method
US8441123B1 (en) * 2009-08-13 2013-05-14 Amkor Technology, Inc. Semiconductor device with metal dam and fabricating method
JP2011061073A (ja) * 2009-09-11 2011-03-24 Toshiba Corp 半導体装置の製造方法及び半導体製造装置
TWI399974B (zh) * 2010-03-12 2013-06-21 Primax Electronics Ltd 攝像模組之組裝方法
JP5273073B2 (ja) * 2010-03-15 2013-08-28 オムロン株式会社 電極構造及び当該電極構造を備えたマイクロデバイス用パッケージ
DE112013007187B4 (de) 2013-09-13 2023-08-10 Ev Group E. Thallner Gmbh Verfahren zum Aufbringen einer Bondschicht
US9865565B2 (en) 2015-12-08 2018-01-09 Amkor Technology, Inc. Transient interface gradient bonding for metal bonds
US10037957B2 (en) 2016-11-14 2018-07-31 Amkor Technology, Inc. Semiconductor device and method of manufacturing thereof
JP6613336B2 (ja) * 2018-05-02 2019-11-27 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ボンディング層を施与する方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH083732A (ja) * 1994-06-16 1996-01-09 Seiko Instr Inc 金色装飾品の製造方法
JP2001274195A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 半導体装置及びその製造方法
JP2001274201A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 電子デバイス及びその製造方法
JP2002110726A (ja) * 2000-10-04 2002-04-12 Nec Corp 半導体装置及びその製造方法
JP2002289768A (ja) * 2000-07-17 2002-10-04 Rohm Co Ltd 半導体装置およびその製法
JP4136845B2 (ja) * 2002-08-30 2008-08-20 富士電機ホールディングス株式会社 半導体モジュールの製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3446780A1 (de) * 1984-12-21 1986-07-03 Brown, Boveri & Cie Ag, 6800 Mannheim Verfahren und verbindungswerkstoff zum metallischen verbinden von bauteilen
JP3347342B2 (ja) * 1991-07-08 2002-11-20 富士通株式会社 合金はんだバンプの形成方法
DE4303790A1 (de) * 1993-02-10 1994-08-11 Daimler Benz Ag Verfahren zur Erzeugung einer formschlüssigen Verbindung zwischen Halbleiterbauelementen und metallischen Oberflächen von Trägerelementen
JP3348528B2 (ja) * 1994-07-20 2002-11-20 富士通株式会社 半導体装置の製造方法と半導体装置及び電子回路装置の製造方法と電子回路装置
KR20000057810A (ko) * 1999-01-28 2000-09-25 가나이 쓰토무 반도체 장치
FR2811475B1 (fr) * 2000-07-07 2002-08-23 Alstom Procede de fabrication d'un composant electronique de puissance, et composant electronique de puissance ainsi obtenu
JP3640017B2 (ja) * 2000-07-24 2005-04-20 日本電信電話株式会社 鉛フリーはんだバンプとその形成法
JP4136844B2 (ja) * 2002-08-30 2008-08-20 富士電機ホールディングス株式会社 電子部品の実装方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH083732A (ja) * 1994-06-16 1996-01-09 Seiko Instr Inc 金色装飾品の製造方法
JP2001274201A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 電子デバイス及びその製造方法
JP2001274195A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 半導体装置及びその製造方法
JP2002289768A (ja) * 2000-07-17 2002-10-04 Rohm Co Ltd 半導体装置およびその製法
JP2002110726A (ja) * 2000-10-04 2002-04-12 Nec Corp 半導体装置及びその製造方法
JP4136845B2 (ja) * 2002-08-30 2008-08-20 富士電機ホールディングス株式会社 半導体モジュールの製造方法

Also Published As

Publication number Publication date
EP1734570A4 (en) 2008-03-05
EP1734570A1 (en) 2006-12-20
WO2005086221A1 (ja) 2005-09-15
US20070152025A1 (en) 2007-07-05
JPWO2005086221A1 (ja) 2008-01-24

Similar Documents

Publication Publication Date Title
JP5807221B2 (ja) 接合構造体製造方法および加熱溶融処理方法ならびにこれらのシステム
US7977158B2 (en) Manufacturing method for electronic devices
US8013428B2 (en) Whisker-free lead frames
JP4552934B2 (ja) 電子部品の実装方法
JP2007019360A (ja) 電子部品の実装方法
KR102121176B1 (ko) 반도체 패키지의 제조 방법
JP4136844B2 (ja) 電子部品の実装方法
JP2000311912A (ja) 半導体基板の処理方法、電気的組立体の製作方法、及び、はんだバンプ付き半導体基板
JP2009110995A (ja) 3次元実装方法及び装置
TW201201289A (en) Semiconductor device and semiconductor device manufacturing method
JP4136845B2 (ja) 半導体モジュールの製造方法
JP2006135264A (ja) 電子部品の製造方法及びそれを用いた電子部品
JP5035134B2 (ja) 電子部品実装装置及びその製造方法
US7750484B2 (en) Semiconductor device with flip-chip connection that uses gallium or indium as bonding material
KR102110754B1 (ko) 반도체 칩의 제조 방법
JP5376356B2 (ja) 電子素子の実装方法および該実装方法によって実装された電子部品
JP3998484B2 (ja) 電子部品の接続方法
TW200919605A (en) Method for manufacturing wiring substrate having solder bumps
JP4508189B2 (ja) 半導体モジュールの製造方法
US6806118B2 (en) Electrode connection method, electrode surface activation apparatus, electrode connection apparatus, connection method of electronic components and connected structure
KR102181706B1 (ko) 반도체 칩의 제조 방법
JP2003229513A (ja) 素子内蔵基板および素子内蔵基板の製造方法
JP4590783B2 (ja) はんだボールの形成方法
JP2009194357A (ja) 半導体装置およびその製造方法
JPH05267391A (ja) 析出半田法を用いた部品の実装方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090707

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090902

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091006

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100622

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100705

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130723

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4552934

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130723

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130723

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees