JP4547871B2

JP4547871B2 - 固体撮像素子

Info

Publication number: JP4547871B2
Application number: JP2003168699A
Authority: JP
Inventors: 克己山岸; 功広田; 勝則野口; 隆之遠山; 実安田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-06-13
Filing date: 2003-06-13
Publication date: 2010-09-22
Anticipated expiration: 2023-06-13
Also published as: JP2005005554A

Description

【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子に関し、特に信号電荷を電気信号に変換する電荷検出部を複数隣接配置してなるＣＣＤ(Charge Coupled Device)固体撮像素子に代表される電荷転送型固体撮像素子に関する。
【０００２】
【従来の技術】
従来、電荷転送型固体撮像素子、例えばＣＣＤ固体撮像素子として、高画素化（多画素化）に適し、かつ低消費電力化および高速駆動化を可能にするために、垂直ＣＣＤによって転送されてくる信号電荷を電圧変換する電荷検出部を垂直ＣＣＤごとに複数設け、これら複数の電荷検出部の各々から出力される信号電圧を順次走査しつつ読み出すいわゆる水平スキャン方式の固体撮像素子がある（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００２−１３５６５６号公報
【０００４】
図７は、従来一般的な電荷検出部の構成を示す回路図である。図７において、電荷転送部（図示せず）によって転送されてくる信号電荷は、フローティングディフュージョン領域ＦＤに画素単位で注入される。このフローティングディフュージョン領域ＦＤに注入された信号電荷は、当該領域ＦＤにゲートが接続されたソースフォロアの出力トランジスタ１０１からなる出力回路１００によって信号電圧に変換されて出力端子１０２から出力される。出力トランジスタ１０１は、電源電圧ＶＤＤが与えられる電源端子１０３にドレインが接続され、ソースが抵抗１０４を介して接地されている。
【０００５】
フローティングディフュージョン領域ＦＤから信号電荷が読み出されると、当該領域ＦＤの電位がリセットトランジスタ１０５によってリセットドレイン電圧Ｖ_RDにリセットされる。リセットドレイン電圧Ｖ_RDは、電圧値が電源電圧ＶＤＤとほぼ等しくなるように設定されている。リセットトランジスタ１０５は、リセットドレイン電圧Ｖ_RDが与えられるリセットドレイン（ＲＤ）端子１０６にドレインが、フローティングディフュージョン領域ＦＤにソースがそれぞれ接続されており、リセットゲートパルスφＲＧが所定の周期でリセットゲート（ＲＧ）に与えられることにより、フローティングディフュージョン領域ＦＤの電位をリセットドレイン電圧Ｖ_RDにリセットする。
【０００６】
図８は、フローティングディフュージョン領域ＦＤおよびリセットトランジスタ１０５の構造を示す断面図である。図８において、フローティングディフュージョン領域ＦＤは、例えばシリコン基板１１０の表層部に形成されたｎ+ 型拡散領域１１１である。このｎ+ 型拡散領域１１１には、電荷転送部１２０の出力ゲート部１２１を介して信号電荷が注入される。リセットトランジスタ１０５は、ｎ+ 型拡散領域１１１をソース領域としており、当該ソース領域１１１と、シリコン基板１１０の表層部に形成されたｎ+ 型ドレイン領域１１２と、両領域１１１，１１２間のチャネル領域上の基板表面にゲート絶縁膜１１４を介して形成されたゲート電極１１３とから構成されている。
【０００７】
上記構成の電荷検出部を複数、例えば２つ隣接して配置した場合の平面的な配置パターン例を図９に示す。同図から明らかなように、１つの電荷検出部は、電源（ＶＤＤ）端子１０３、フローティングディフュージョン領域ＦＤ、出力端子（ＶＯＵＴ）１０２、リセットトランジスタ１０５のゲート電極（ＲＧ）およびリセットドレイン（ＲＤ）端子１０６の５つ端子電極が横に順に並んで配置された構成となっている。そして、この１つの電荷検出部が、本例の場合には２つ並んで隣接して配置されることになる。
【０００８】
【発明が解決しようとする課題】
上述した水平スキャン方式の固体撮像素子では、上記構成の電荷検出部を垂直ＣＣＤごとに配置するには、当該電荷検出部が５つの端子電極を横に並べた構成となっているために、垂直ＣＣＤ間のピッチをある程度確保する必要がある。したがって、画素が２次元配置されてなるセンサ部（画素部）において、特に水平方向（左右方向）のサイズの縮小化を図る上で限界が生ずる。また、垂直ＣＣＤ間のピッチは水平方向の画素間のピッチで決まるため、垂直ＣＣＤ間のピッチをある程度確保するということは、画素間のピッチを狭くできないことを意味し、多画素化を図る上で非常に不利になる。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、電荷検出部を複数隣接配置するに当たって、当該電荷検出部の微細化を可能にした固体撮像素子を提供することにある。
【００１０】
【課題を解決するための手段】
本発明による固体撮像素子は、
受光した光を光電変換する複数の光電変換素子と、
前記複数の光電変換素子からの信号電荷を転送する複数の電荷転送部と、
前記複数の電荷転送部に対して所定の単位ごとに隣接して配置された電荷検出部とを備え、
前記電荷検出部は、
前記電荷転送部から電荷が注入されるフローティングディフュージョン領域と、
前記フローティングディフュージョン領域をリセットする電圧を与えるリセット端子と前記フローティングディフュージョン領域との間に接続されたリセットトランジスタと、
前記フローティングディフュージョン領域にゲートが、電源電圧を与える電源端子にドレインが、出力端子にソースがそれぞれ接続されたソースフォロアの出力トランジスタとを有し、
隣り合う前記電荷検出部間において前記電源端子と前記リセット端子とを共通化し、
当該共通化した電源／リセット端子、前記フローティングディフュージョン領域、前記出力端子および前記リセットトランジスタのゲート電極は、前記電荷検出部の隣接方向に順に並んで配置されている
構成となっている。
【００１１】
上記構成の固体撮像素子において、フローティングディフュージョン構成の電荷検出部を複数隣接配置するに当たり、隣り合う電荷検出部間において電源端子とリセット端子とを共通化することで、一方の端の電荷検出部を除いて、１つの電荷検出部につき端子を１つずつ削減できる。その結果、削減できる端子１個分の幅だけ個々の電荷検出部を微細化できる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１３】
図１は、本発明の一実施形態に係る固体撮像素子を示す概略構成図である。ここでは、センサ部（画素部）の各画素で光電変換された信号電荷を垂直転送部で垂直方向に転送し、垂直転送部の各々の後段に設けられた電荷検出部で電圧変換して得られる各信号電圧を水平走査にて順次読み出す水平スキャン方式のＣＣＤ固体撮像素子に適用した場合を例に挙げている。
【００１４】
図１において、半導体基板１０上にはセンサ部２０と共に、その周辺回路部３０が搭載されている。センサ部２０は、半導体基板１０上に行列状に多数二次元配置されたフォトダイオード等からなるフォトセンサ（光電変換素子）２１と、これらフォトセンサ２１に対して垂直画素列ごとに配された垂直ＣＣＤ（垂直転送部）２２と、これら垂直ＣＣＤ２２毎にその転送先側の端部に配された電荷検出部２３とを有する構成となっている。
【００１５】
フォトセンサ２１は、受光した光を露光期間に亘って光電変換し、光電変換によって発生する信号電荷を蓄積する。垂直ＣＣＤ２２は、フォトセンサ２１の各々から読み出される信号電荷を、例えば４相のクロックパルスφＶ１〜φＶ４によって駆動されることで垂直方向に転送する。垂直ＣＣＤ２２の各々からは、対応する電荷検出部２３に対して信号電荷が１行（１ライン）単位で転送される。
電荷検出部２３は、垂直ＣＣＤ２２によって転送される信号電荷を信号電圧に変換して出力する。この電荷検出部２３の構成が本発明の特徴とする部分であり、その具体的な構成については後で詳細に説明する。
【００１６】
周辺回路部３０は、一例として、センサ部２０の各垂直画素列に対応して設けられた信号処理回路３１と、この信号処理回路３１を通して出力される各信号電圧を水平走査にて順次読み出す水平出力回路３２および水平走査回路３３を有する構成となっている。
【００１７】
信号処理回路３１は、出力回路３３を経由して供給される信号電圧中に含まれるノイズ成分を除去するノイズ除去回路、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング回路)などを有する構成となっている。水平出力回路３３も同じ半導体基板１０に搭載される周辺回路の一つであり、当該水平出力回路３３と共に基板１０上に搭載され、シフトレジスタ等からなる水平走査回路３４から順次出力される水平走査パルスに同期して、信号処理回路３２を通して供給される１ライン分の信号を画素単位で順次選択してＣＣＤ撮像信号Ｖｏｕｔとして基板１０外に出力する。
【００１８】
図２は、電荷検出部２３が複数の垂直ＣＣＤ２２の各々に対応して１つずつ設けられてなる電荷検出部群のうち、一番端から２つの電荷検出部２３−１，２３−２の構成を示す回路図である。
【００１９】
図２において、一番端側に位置する電荷検出部２３−１は、垂直ＣＣＤ２２の出力ゲート２２１−１を介して信号電荷が注入されるフローティングディフュージョン領域（以下、「ＦＤ領域」と記す）４１−１と、このＦＤ領域４１−１にソースが接続され、ゲートにリセットゲートパルスφＲＧが与えられるリセットトランジスタ４２−１と、ＦＤ領域４１−１にゲートが、電源電圧ＶＤＤが与えられる電源端子４３−１にドレインがそれぞれ接続され、ソースが抵抗４４−１を介して接地されたソースフォロアの出力トランジスタ４５−１からなる出力回路４６−１とを有する構成となっている。
【００２０】
リセットトランジスタ４２−１は、隣接する電荷検出部２３−２の電源端子４３−２にドレインが接続されており、ゲートにリセットゲートパルスφＲＧが所定の周期で与えられることによってＦＤ部４１−１の電位を電源電圧ＶＤＤにリセットする。出力トランジスタ４５−１は、垂直ＣＣＤ２２から画素単位でＦＤ部４１−１に注入される信号電荷を信号電圧に変換し、出力端子４７−１を通して次段の回路へ出力する。リセットトランジスタ４２−１および出力トランジスタ４５−１としては、例えばＭＯＳトランジスタが用いられる。
【００２１】
２つ目の電荷検出回路２３−２も、１つ目の電荷検出回路２３−１と同様に、垂直ＣＣＤ２２の出力ゲート２２１−２を介して信号電荷が注入されるＦＤ領域４１−２と、このＦＤ領域４１−２にソースが接続され、ゲートにリセットゲートパルスφＲＧが与えられるリセットトランジスタ４２−２と、ＦＤ領域４１−２にゲートが、電荷検出回路２３−１のドレイン端子と共通化された電源端子４３−２にドレインがそれぞれ接続され、ソースが抵抗４４−２を介して接地されたソースフォロアの出力トランジスタ４５−２からなる出力回路４６−２とを有する構成となっている。
【００２２】
リセットトランジスタ４２−２は、電荷検出回路２３−１と反対側に隣接する電荷検出部２３−３の電源端子４３−３にドレインが接続されており、ゲートにリセットゲートパルスφＲＧが与えられることによってＦＤ部４１−２の電位を電源電圧ＶＤＤにリセットする。出力トランジスタ４５−２は、垂直ＣＣＤ２２から画素単位でＦＤ部４１−２に注入（転送）される信号電荷を信号電圧に変換し、出力端子４７−２を通して次段の回路へ出力する。リセットトランジスタ４２−２および出力トランジスタ４５−２としても、ＭＯＳトランジスタが用いられる。
【００２３】
なお、本回路例では、出力回路４６−１，４６−２，…として、単一の出力トランジスタ４５−１，４５−２，…および抵抗４４−１，４４−２，…によって構成した場合を例に挙げたが、これに限られるものではなく、駆動ＭＯＳトランジスタおよび負荷ＭＯＳトランジスタからなるソースフォロア段を多段縦続接続してなる周知のソースフォロア回路構成の出力回路を用いても良いことは勿論である。
【００２４】
上記構成の例えば２つの電荷検出部２３−１，２３−２を隣接して配置した場合の平面的な配置パターン例を図３に示す。同図から明らかなように、１つの電荷検出部２３−１は、リセットドレイン端子が隣接する電荷検出部２３−２の電源端子４３−２と共通化されていることで、電源（ＶＤＤ）端子４３−１、ＦＤ領域４１−１、出力端子（ＶＯＵＴ）４７−１およびリセットトランジスタ４２−１のゲート電極（ＲＧ）４８−１の４つ端子電極が横に順に並んで配置された構成となっている。
【００２５】
続いて、上記構成の例えば電荷検出回路２３−１の動作について、図４のタイミングチャートを用いて説明する。
【００２６】
ある時刻に入力パルスに応答して出力ゲート２２１−１がオン（開）すると、垂直ＣＣＤ２２によって転送されてきた信号電荷が当該出力ゲート２２１−１を介してＦＤ領域４１−１に注入される。すると、ＦＤ領域４１−１の電位が、ＦＤ領域４１−１のＦＤ容量をＣ_FD、注入される信号電荷の電荷量（数）をＱ_Totとすると、ＦＤ容量Ｃ_FDおよび電荷量Ｑ_Totで決定される電位ΔＶ、即ち
ΔＶ＝Ｑ_Tot／Ｃ_FD
なる電位分だけリセットレベル、即ち電源電圧ＶＤＤから下がる。
【００２７】
この電位ΔＶが信号レベルとなり、出力トランジスタ４５−１によって信号電圧として検出され、出力端子４７−１を介して次段の回路へ渡される。その後、リセットトランジスタ４２−１のゲートにリセットゲートパルスφＲＧが与えられると、ＦＤ領域４１−１、即ち出力トランジスタ４５−１のゲートに蓄積されていた信号電荷がリセットされ、その結果、ＦＤ領域４１−１の電位が電源電圧ＶＤＤになる。
【００２８】
上述したように、垂直ＣＣＤ２２の各々に対応してフローティングディフュージョン構成の電荷検出部２３を複数隣接配置してなる水平スキャン方式のＣＣＤ固体撮像素子において、電荷検出部２３の各々を形成するに当たって、隣り合う電荷検出部２３−１，２３−２，…の各々の間で電源端子とリセットドレイン端子とを共通化することで、一方の端の電荷検出部を除いて、１つの電荷検出部につき端子電極、具体的にはリセットドレイン端子の電極を１つずつ削減できる。
【００２９】
これにより、削減できるリセットドレイン端子の電極１個分の幅だけ個々の電荷検出部２３を微細化できる。このように、電荷検出部２３を微細化できることにより、垂直ＣＣＤ２２のピッチを狭く設定でき、その分だけ光電変換素子２１の水平方向の画素ピッチを狭くできるため、さらなる多画素化に大きく寄与できることになる。
【００３０】
なお、上記実施形態では、複数の垂直ＣＣＤ２２の各々に対して電荷検出部２３を１つずつ配置してなる水平スキャン方式のＣＣＤ固体撮像素子に適用した場合を例に挙げて説明したが、図５に示すように、垂直ＣＣＤ２２を複数個ずつ、例えば２個ずつ単位として当該単位ごとに電荷検出部２３を１つずつ配置してなる水平スキャン方式のＣＣＤ固体撮像素子にも同様に適用可能である。この水平スキャン方式のＣＣＤ固体撮像素子では、２本の垂直ＣＣＤ２２，２２によってそれぞれ転送される信号電荷は、出力ゲート部２４によって選択的に電荷検出部２３に転送される。
【００３１】
このように、水平スキャン方式のＣＣＤ固体撮像素子において、垂直ＣＣＤ２２を２個ずつ単位として当該単位ごとに電荷検出部２３を１つずつ配置することにより、電荷検出部２３の数を半減、またはそれ以上に削減できるため、電荷検出部２３個々の配置スペースを確実に確保することができる。換言すれば、複数の垂直ＣＣＤ２２の各々に対して電荷検出部２３を１つずつ配置する場合に比べて、電荷検出部２３全体の配置スペースを半減、またはそれ以上に削減できるため、垂直ＣＣＤ２２のピット、ひいては水平方向の画素ピッチを狭くでき、よって画素の微細化に寄与できる。しかも、先述したように、隣り合う電荷検出部２３，２３間で電源端子とリセットドレイン端子とを共通化することにより、電荷検出部２３全体の配置スペースをさらに削減できるため、さらなる多画素化に寄与できる。
【００３２】
なお、本適用例では、垂直ＣＣＤ２２を２個ずつ単位として当該単位ごとに電荷検出部２３を１つずつ配置してなる水平スキャン方式のＣＣＤ固体撮像素子に適用する場合を例に挙げて説明したが、これに限られるものではなく、垂直ＣＣＤ２２を３個以上ずつ単位として当該単位ごとに電荷検出部２３を１つずつ配置してなる水平スキャン方式のＣＣＤ固体撮像素子にも同様に適用可能である。
【００３３】
また、本発明は水平スキャン方式のＣＣＤ固体撮像素子への適用に限られるものではなく、図６に示すように、センサ部２０から垂直ＣＣＤ２２の各々によって１行分（１ライン分）ずつ転送される信号電荷を、水平ＣＣＤ（水平転送部）５１によってさらに水平転送した後、電荷検出部５２によって信号電圧に変換するいわゆる水平ＣＣＤ方式のＣＣＤ固体撮像素子であって、水平ＣＣＤ５１を複数有するＣＣＤ固体撮像素子にも同様に適用可能である。
【００３４】
すなわち、水平ＣＣＤ方式のＣＣＤ固体撮像素子において、水平ＣＣＤ５１を複数、例えば２つの水平ＣＣＤ５１−１，５１−２を設けるとともに、これら水平ＣＣＤ５１−１，５１−２間に振り分けゲート部５３を配置して、当該振り分けゲート部５３の作用によって２つの水平ＣＣＤ５１−１，５１−２に信号電荷を振り分けて、水平ＣＣＤ５１−１，５１−２によって並行して水平転送することにより、水平ＣＣＤ５１−１，５１−２の駆動周波数を水平ＣＣＤ５１が１本の場合に比べて落とすことができるため、その分だけ低消費電力化を図ることができる。
【００３５】
この２つの水平ＣＣＤ５１−１，５１−２を持つ水平ＣＣＤ方式のＣＣＤ固体撮像素子では、水平ＣＣＤ５１−１，５１−２の各転送先側の端部に電荷検出部５２−１，５２−２を設けて、水平ＣＣＤ５１−１，５１−２によって転送されてくる信号電荷を電荷検出部５２−１，５２−２でそれぞれ検出し、信号電圧に変換して出力することになる。したがって、２つの電荷検出部５２−１，５２−２は互いに隣接して配置されることになる。
【００３６】
そこで、この２つの水平ＣＣＤ５１−１，５１−２を持つ水平ＣＣＤ方式のＣＣＤ固体撮像素子に本発明を適用し、２つの電荷検出部５２−１，５２−２間で電源端子とリセットドレイン端子とを共通化することにより、電荷検出部５２−１，５２−２全体の配置スペースを削減できる。すなわち、先述したように、１つの電荷検出部５２で５つの端子電極が必要となることから、２つの電荷検出部５２−１，５２−２で計１０個の端子電極を設ける必要があるのに対して、電荷検出部５２−１，５２−２間で電源端子とリセットドレイン端子とを共通化することで端子電極を１つ削減できるため、その分だけ電荷検出部５２−１，５２−２全体の配置スペースを削減でき、その結果、２つの水平ＣＣＤ５１−１，５１−２間のピッチを狭くできるため、デバイス全体の小型化に寄与できる。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、フローティングディフュージョン構成の電荷検出部を複数隣接配置するに当たって、隣り合う電荷検出部間で電源端子とリセット端子とを共通化することにより端子電極を削減できるため、個々の電荷検出部を微細化できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る水平スキャン方式のＣＣＤ固体撮像素子を示す概略構成図である。
【図２】２つの電荷検出部の構成を示す回路図である。
【図３】２つの電荷検出部を隣接して配置した場合の平面的な配置パターン例を示す図である。
【図４】電荷検出部の動作説明のためのタイミングチャートである。
【図５】本発明の他の適用例に係る水平スキャン方式のＣＣＤ固体撮像素子を示す概略構成図である。
【図６】本発明の他の適用例に係る水平ＣＣＤ方式のＣＣＤ固体撮像素子を示す概略構成図である。
【図７】電荷検出部の一般的な構成を示す回路図である。
【図８】フローティングディフュージョン領域およびリセットトランジスタの構造を示す断面図である。
【図９】従来技術に係る電荷検出部の平面的な配置パターン例を示す図である。
【符号の説明】
１０…半島タイミング基板、２０…センサ部、２１…光電変換素子、２２…垂直ＣＣＤ、２３，２３−１，２３−２，５２−１，５２−２…電荷検出部、３２…水平出力回路、３３…水平走査回路、４１−１，４１−２…フローティングディフュージョン（ＦＤ）領域、４２−１，４２−２…リセットトランジスタ、４５−１，４５−２…出力トランジスタ，５１−１，５１−２…水平ＣＣＤ

Claims

受光した光を光電変換する複数の光電変換素子と、
前記複数の光電変換素子からの信号電荷を転送する複数の電荷転送部と、
前記複数の電荷転送部に対して所定の単位ごとに隣接して配置された電荷検出部とを備え、
前記電荷検出部は、
前記電荷転送部から電荷が注入されるフローティングディフュージョン領域と、
前記フローティングディフュージョン領域をリセットする電圧を与えるリセット端子と前記フローティングディフュージョン領域との間に接続されたリセットトランジスタと、
前記フローティングディフュージョン領域にゲートが、電源電圧を与える電源端子にドレインが、出力端子にソースがそれぞれ接続されたソースフォロアの出力トランジスタとを有し、
隣り合う前記電荷検出部間において前記電源端子と前記リセット端子とを共通化し、
当該共通化した電源／リセット端子、前記フローティングディフュージョン領域、前記出力端子および前記リセットトランジスタのゲート電極は、前記電荷検出部の隣接方向に順に並んで配置されている
固体撮像素子。
前記複数の電荷転送部は、前記複数の光電変換素子の垂直画素列ごとに配置されて当該複数の光電変換素子からの信号電荷を垂直方向に転送する複数の垂直転送部であり、
前記電荷検出部は、前記複数の垂直転送部の各々に対して１つずつ配置されている
請求項１記載の固体撮像素子。
前記電荷検出部は、前記複数の垂直転送部を複数個ずつ単位として当該単位ごとに１つずつ配置されている
請求項２記載の固体撮像素子。
前記複数の電荷転送部は、前記複数の光電変換素子の垂直画素列ごとに配された複数の垂直転送部によって転送されてくる信号電荷を並行して水平方向に転送する複数の水平転送部であり、
前記電荷検出部は、前記複数の水平転送部の各々に対して１つずつ配置されている
請求項１記載の固体撮像素子。