KR20140040328A - 락 검출기 및 이를 포함하는 클럭 발생기 - Google Patents

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이광천
정재호
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한국전자통신연구원
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    • H—ELECTRICITY
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector

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Abstract

락 검출기 및 이를 포함하는 클럭 발생기가 개시된다. 락 검출기는 기준 신호와 비교 신호의 위상을 비교한 비교결과 신호인 제1 신호 및 제2 신호의 비정합 구간을 카운트하여 카운트 값을 제공하는 카운터부와, 카운트 값을 기준값과 비교한 비교 결과에 기초하여 락 검출 신호를 출력하는 락 검출부를 포함한다. 따라서, 위상 고정 루프의 락 상태를 신속하고 정확하게 검출할 수 있다.

Description

락 검출기 및 이를 포함하는 클럭 발생기{LOCK DETECTER AND CLOCK GENERATOR HAVING THE SAME}
본 발명은 위상 동기 검출 기술에 관한 것으로, 더욱 상세하게는 신속하게 위상 동기 여부를 판단할 수 있는 락 검출기 및 이를 포함하는 클럭 발생기에 관한 것이다.
위상 고정 루프(PLL: Phase Locked Loop) 회로는 기준 클럭과 출력 클럭의 위상을 지속적으로 비교하고, 그 결과에 기초하여 주파수를 보정함으로써 출력 클럭이 항상 일정한 주파수를 유지하도록 하는 회로로서, 전자 시스템에 일반적으로 구비되는 기본 회로들 중 하나이다.
일반적으로 위상 고정 루프 회로는 출력 클럭과 기준 클럭의 위상이 일치하는가를 판단하는 락(lock) 검출 회로를 포함한다. 여기서, 락 상태는 출력 클럭과 기준 클럭의 위상이 일치하는 상태를 의미하며, 위상 고정 루프 회로의 출력 클럭에 기초하여 동작하는 회로들은 락 상태의 위상 동기 고정 회로의 출력을 사용하게 된다.
그러나, 종래의 위상 고정 루프 회로에 구비되는 락 검출 회로는 전압 제어 발진기(VCO: Voltage Controlled Oscillator)로부터 출력된 클럭 신호를 낮은 주파수를 가지는 클럭 신호로 분주한 후, 분주된 클럭 신호에 기초하여 락 검출을 수행하기 때문에 락 검출 속도가 느린 단점이 있다.
또한, 종래의 락 검출 회로는 위상 고정 루프 회로의 각 구성요소들의 파라미터가 공정, 전압, 온도(PVT: Process Voltage Temperature) 등으로 변화하는 특성을 고려하지 않기 때문에 위상 고정 루프 회로의 락 상태를 정확하게 검출할 수 없는 단점이 있다.
상술한 문제를 해결하기 위한 본 발명의 목적은 신속하고 정확하게 락 상태를 검출할 수 있는 락 검출기를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 락 검출기를 포함하는 클럭 발생기를 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위한 본 발명의 일 측면에 따른 락 검출기는, 기준 신호와 비교 신호의 위상을 비교한 비교결과 신호인 제1 신호 및 제2 신호의 비정합 구간을 카운트하여 카운트 값을 제공하는 카운터부 및 상기 카운트 값을 기준값과 비교한 비교 결과에 기초하여 락 검출 신호를 출력하는 락 검출부를 포함한다.
여기서, 상기 카운터부는 상기 제1 신호 및 상기 제2 신호의 비정합 구간을 판단하고 판단 결과로 판단 결과 신호를 출력하는 제1 게이트 및 상기 제1 게이트의 판단 결과 신호가 비정합 상태임을 지시하는 경우 클럭 신호를 카운트 하는 제1 카운터를 포함할 수 있다. 또한, 상기 카운터부는 상기 판단 결과 신호를 지연시켜 지연 클럭을 출력하는 제1 지연부 및 상기 지연 클럭에 상응하여 상기 카운트 값을 저장하는 제1 레지스터를 더 포함할 수 있다.
여기서, 상기 카운터부는 위상 고정 루프와 연결되며 상기 위상 고정 루프의 전압 제어 발진기로부터 출력된 클럭 신호를 이용하여 상기 제1 신호 및 상기 제2 신호의 비정합 구간을 카운트할 수 있다.
여기서, 상기 락 검출부는 상기 카운트 값과 상기 기준값을 비교하고 비교 결과 신호를 출력하는 비교기와, 복수의 지연소자가 직렬로 연결되고 각 지연소자가 미리 설정된 시간만큼 신호를 지연시킨 지연 신호를 출력하는 제2 지연부와, 상기 비교 결과 신호가 상기 카운트 값이 상기 기준값 보다 작음을 지시하는 제1 레벨인 경우 상기 기준 신호를 이용하여 상기 제1 레벨의 폭을 카운트하여 폭 카운트 값을 제공하는 제2 카운터와, 상기 제2 지연부에서 출력되는 복수의 지연 신호 중 상기 폭 카운트 값에 대응되는 지연 신호와 상기 비교 결과 신호에 기초하여 최종 락 검출 신호를 출력하는 제2 게이트를 포함할 수 있다. 또한, 상기 락 검출부는 상기 비교 결과 신호를 지연시켜 지연된 비교 결과 신호를 출력하는 제3 지연부 및 상기 지연된 비교 결과 신호에 기초하여 상기 폭 카운트 값을 저장하는 제2 레지스터를 더 포함할 수 있다. 또한, 상기 락 검출부는 상기 비교 결과 신호와 상기 제2 지연부에서 출력되는 복수의 지연 신호 중 가장 짧은 지연시간을 가지는 지연 신호에 기초하여 제1 락 검출 신호를 출력하는 제2 게이트를 더 포함할 수 있다.
여기서, 상기 기준값은 상기 락 검출기 외부로부터 제공되며 상기 기준값의 크기 및 지속 구간은 조정 가능하도록 구성될 수 있다.
여기서, 상기 락 검출기는 상기 락 검출기가 연결되는 회로의 동작 특성을 보상하기 위한 보상 신호를 제공할 수 있다.
또한, 본 발명의 다른 목적을 달성하기 위한 본 발명의 일 측면에 따른 클럭 발생기는, 생성된 클럭 신호를 분주한 비교 신호와 기준 신호를 비교하고, 비교 결과에 기초하여 상기 클럭 신호의 주파수를 조정하여 상기 클럭 신호를 미리 설정된 주파수로 고정시키는 위상 고정 루프 회로 및 상기 위상 고정 루프 회로와 연결되고, 상기 기준 신호와 상기 비교 신호의 위상을 비교한 비교결과 신호인 제1 신호 및 제2 신호의 비정합 구간을 카운트하여 카운트 값을 생성한 후 상기 카운트 값을 기준값과 비교한 비교 결과에 기초하여 락 검출 신호를 출력하는 락 검출기를 포함한다.
여기서, 상기 위상 고정 루프 회로는 상기 비교 신호와 기준 신호를 비교한 비교 결과에 상응하는 전류 신호를 생성하는 전하 펌프를 포함하고, 상기 락 검출기는 상기 전하 펌프의 전류 특성을 보상하기 위한 보상 신호를 상기 전하 펌프에 제공할 수 있다. 또한, 상기 위상 고정 루프 회로는 상기 클럭 신호를 생성하는 전압 제어 발진기를 포함하고, 상기 락 검출기는 상기 클럭 신호를 이용하여 상기 제1 신호 및 상기 제2 신호의 비정합 구간을 카운트할 수 있다.
상술한 바와 같은 락 검출기 및 이를 포함하는 클럭 발생기에 따르면, 락 검출기는 전압 제어 발진기의 출력 신호 또는 전압 제어 발진기의 출력 신호를 낮은 값으로 분주한 신호를 이용하여 락을 검출하기 때문에 고속으로 락을 검출할 수 있다.
또한, 외부 신호를 통해 락 검출 정밀도를 조절할 수 있기 때문에 락 상태를 정확하게 검출할 수 있다. 또한, 외부 신호를 통해 위상 고정 루프 회로의 비매칭 상태를 용이하게 판별할 수 있고, 비매칭 상태를 보상할 수 있다.
본 발명의 실시예에 따른 락 검출기는 구성이 간단하기 때문에 구현이 용이하고, 이를 통해 위상 고정 루프 회로 뿐만 아니라 주파수 합성기 등과 같은 모든 전자 회로에 용이하게 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 클럭 발생기의 구성을 나타내는 블록도이다.
도 2는 도 1에 도시한 위상 주파수 비교기의 구성 및 동작을 나타낸다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 락 검출기의 구성 중 카운터부의 구성 및 동작을 나타낸다.
도 4는 도 3a에 도시한 제1 카운터의 구성 예를 나타내는 회로도이다.
도 5은 본 발명의 일 실시예에 따른 락 검출기의 구성 중 락 검출부의 구성을 나타내는 회로도이다.
도 6은 락 검출기의 동작을 나타내는 타이밍 다이어그램이다.
도 7은 도 6에 도시한 타이밍 다이어그램의 일부 구간을 확대하여 나타낸 것이다.
도 8은 본 발명의 일 실시예에 따른 락 검출기의 정밀도 조정을 설명하기 위한 타이밍 다이어그램이다.
도 9는 전하 펌프의 동작 조정을 통한 락 검출을 설명하기 위한 회로도이다.
도 10은 본 발명의 일 실시예에 따른 전압 제어 발진기의 보상 회로를 나타낸 것이다.
도 11은 본 발명의 일 실시예에 따른 위상 주파수 비교기의 보상 회로를 나타낸 것이다.
도 12는 본 발명의 일 실시예에 따른 루프 필터 보상 회로를 나타낸 것이다.
도 13은 본 발명의 일 실시예에 따른 분주기 보상 회로를 나타낸 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 클럭 발생기의 구성을 나타내는 블록도이다.
도 1을 참조하면, 클럭 발생기는 위상 고정 루프 회로(100) 및 위상 고정 루프 회로(100)와 연결되어 위상 고정 루프의 락(lock) 상태를 검출하는 락 검출기(300)를 포함한다.
먼저, 위상 고정 루프 회로(100)의 구성 및 동작을 설명한다.
위상 고정 루프 회로(100)는 기준신호 제공기(110), 위상 주파수 비교기(120), 전하 펌프(130), 루프 필터(140), 전압 제어 발진기(150), 버퍼(160) 및 분주기(170)를 포함할 수 있다.
기준신호 제공기(110)는 분주기(divider) 및/또는 체배기(multiplier)로 구성될 수 있고, 외부의 발진 회로(미도시)로부터 생성된 발진 클럭 신호(Fref)를 분주하거나 체배하여 위상 주파수 비교기(120)에 기준 신호(ref)를 공급한다. 예를 들어, 클럭 발생기의 출력 신호(PLL_OUT) 주파수가 2.4 GHz 또는 5 GHz이고, 발진 클럭 신호(Fref)가 10 MHz 내지 40 MHz인 경우, 기준신호 제공기(110)는 발진 클럭 신호(Fref)를 분주하거나 체배하여 1 MHz 내지 80 MHz 정도의 기준 신호(ref)를 제공할 수 있다.
위상 주파수 비교기(PFD: Phase Frequency Detector)(120)는 위상 비교기(미도시)를 포함할 수 있고, 기준신호 제공기(110)로부터 제공된 기준 신호(ref)의 위상과 분주기(170)로부터 제공된 비교 신호(div)의 위상을 비교하고, 비교 결과에 따라 비교결과 신호(up, down)를 출력한다. 예를 들어, 위상 주파수 비교기(120)는 기준 신호(ref)의 위상이 비교 신호(div)의 위상 보다 빠른 경우 두 신호의 위상차에 상응하는 비교결과 신호(up=1)를 전하 펌프(130)에 제공한다. 또는 위상 주파수 비교기(120)는 기준 신호(ref)의 위상이 비교 신호(div)의 위상 보다 느린 경우 두 신호의 위상차에 상응하는 비교결과 신호(down=1)를 전하 펌프(130)에 제공할 수 있다.
전하 펌프(CP: Charge Pump)(130)는 위상 주파수 비교기(120)로부터 제공된 비교결과 신호에 상응하는 레벨을 가지는 전류 신호(vcp)를 루프 필터(140)에 제공한다.
루프 필터(LF: Loop Filter)(140)는 전하 펌프(130)로부터 제공된 전류 신호(vcp)로부터 고주파 성분을 제거하고, 이와 동시에 상기 전류 신호(vcp)를 전압 신호로 변환하여 제어 전압(vc1)을 생성하고, 생성한 제어 전압(vc1)을 전압 제어 발진기(150)에 공급한다.
전압 제어 발진기(VCO: Voltage Controlled Oscillator)(150)는 루프 필터(140)로부터 제공된 제어 전압(vc1)에 상응하는 발진 주파수를 가지는 클럭 신호(vco1)를 생성한다. 예를 들어, 전압 제어 발진기(150)는 루프 필터(140)로부터 위상차 신호에 상응하는 제어 전압(vc1)이 제공되면, 제공된 제어 전압(vc1)에 따라 발진 주파수를 높여서 클럭 신호(vco1)의 위상을 빠르게 할 수도 있고, 발진 주파수를 낮추어서 클럭 신호(vco1)의 위상을 지연시킬 수도 있다.
전압 제어 발진기(150)는 예를 들어 2.4 GHz 또는 5 GHz 정도의 주파수를 가지는 클럭 신호(vco1)를 출력하도록 구성될 수 있다.
전압 제어 발진기(150)로부터 출력된 클럭 신호(vco1)는 버퍼(160)를 거친 후 다른 장치 또는 동일한 장치 내의 다른 회로의 시스템 클럭 신호(PLL_OUT)로 사용될 수 있다. 또한, 전압 제어 발진기(150)로부터 출력되는 클럭 신호(vco1)는 분주기(170)에 제공된다.
분주기(170)는 전압 제어 발진기(150)로부터 출력된 클럭 신호(vco1)를 미리 설정된 분주율로 분주하여 비교 신호(div)를 생성한 후, 비교 신호(div)를 위상 주파수 비교기(120)에 제공한다. 여기서, 분주기(170)에서 분주되는 값(N)은 전압 제어 발진기(150)의 출력으로 요구되는 발진 주파수에 따라 설정될 수 있다.
락 검출기(300)는 위상 고정 루프 회로(100)와 연결되어 고속으로 위상 고정 루프의 락(lock) 상태를 검출하고, 이를 지시하는 락검출 신호(LD)를 출력한다.
락 검출기(300)는 위상 주파수 비교기(120)의 출력인 비교결과 신호(up, down)를 모니터링해서 up 신호와 down 신호가 매칭되지 않는 구간을 클럭 신호(vco1)를 이용하여 카운트하고, 카운트 값이 비교 기준값 이내인 경우 위상 고정 루프가 락킹(locking)된 것으로 판단하여 락검출 신호(LD)를 활성화시킨다. 여기서, 락 검출기(300)는 전압 제어 발진기(150)의 출력인 클럭 신호(vco1)를 up 신호와 down 신호가 매칭되지 않는 구간의 카운트를 위한 클럭 신호로 사용하거나, 상기 클럭 신호(vco1)를 N 분주한 신호를 카운트를 위한 클럭 신호로 사용함으로써, 위상 고정 루프의 락 상태를 고속으로 검출할 수 있다. 예컨대, 전압 제어 발진기(150)의 출력이 2.4 GHz 또는 5 GHz인 경우, N은 2 내지 8로 설정될 수 있다.
또한, 락 검출기(300)는 위상 고정 루프 회로(100)의 위상 주파수 비교기(120), 전하 펌프(130), 루프 필터(140), 전압 제어 발진기(150), 분주기(170)의 동작 특성을 보상(compensation)하기 위한 보상신호(CS_PFD, CS_CP, CS_LF, CS_VCO, CS_DIV)를 해당 구성요소에 제공할 수 있다.
또한, 락 검출기(300)는 외부로부터 제공된 설정 신호(REG_SET)에 기초하여 락 상태 검출 정밀도를 조정할 수 있고, 위상 고정 루프 회로(100)의 각 구성 요소들의 동작 이상 유무를 확인할 수 있다.
락 검출기의 보다 상세한 구성 및 동작은 도 3a 내지 도 9를 참조하여 보다 상세하게 설명한다.
도 2는 도 1에 도시한 위상 주파수 비교기의 구성 및 동작을 나타낸다. 도 2의 (a)는 3상 위상 주파수 비교기(120)의 회로 구성을 나타내고, 도 2의 (b)는 위상 주파수 비교기(120)의 동작 상태를 나타낸 것이며, 도 2의 (c)는 위상 주파수 비교기(120)의 동작을 나타내는 타이밍 다이어그램이다.
도 2의 (a)를 참조하면, 위상 주파수 비교기(120)는 두 개의 D-플립플롭(121)과 한 개의 AND 게이트(123)로 구성될 수 있고, 입력 신호인 기준 신호(ref) 및 비교 신호(div)에 따라 비교결과 신호(up, down)를 출력한다. 여기서, 비교결과 신호 중 up 신호가 활성화 되는 경우는 기준 신호(ref)의 위상이 비교 신호(div)의 위상보다 빠름을 의미하고, down 신호가 활성화되는 경우는 기준 신호(ref)의 위상이 비교 신호(div)의 위상보다 지연됨을 의미한다.
이하에서는 설명의 편의를 위해 논리 회로의 출력 중 활성화 상태를 논리 '하이(high)' 또는 '1'로 지칭하고, 비활성화 상태를 논리 '로우(low)' 또는 '0'으로 지칭한다.
도 2의 (a)에 도시한 바와 같은 구조를 가지는 위상 주파수 비교기(120)는 에지 트리거(edge-triggered)되는 순차 회로로 기준 신호(ref)와 비교 신호(div)의 상승 에지(rising edge 또는 positive transition)에 따라 동작하기 때문에 위상 주파수 비교기(120)의 출력은 입력 신호의 듀티 사이클(duty cycle)에 관계없이 동작한다.
위상 주파수 비교기(120)는 동작에 따라 도 2의 (b)에 도시한 바와 같은 세가지 논리 상태(State 0, State 1, State 2)를 가진다.
즉, 도 2의 (c)에 도시한 바와 같이 기준 신호(ref)의 위상이 비교 신호(div)의 위상보다 앞서고 있을 때는 이전 상태에 따라 ‘State 0' 이나 ‘State 1’로 이동하고, 이와는 반대로 기준 신호(ref)의 위상이 비교 신호(div)의 신호의 위상보다 지연되어 있을 때는 이전 상태에 따라 ‘State 0' 이나 ‘State 2'로 이동한다. 또는 기준 신호(ref)와 비교 신호(div)가 락킹(locking)되었을 경우에는 계속 'State 0' 상태를 유지하게 된다.
한편 도 2의 (c)의 down 신호를 참조하면, 도 2의 (b)에서 기술되지 않은 상태인 up 신호와 down 신호가 모두 1인 경우(Trst 구간)가 존재하게 된다. 위상 주파수 비교기(120)의 비교 출력 신호인 up 신호와 down 신호가 모두 1인 경우에는 AND 게이트(123)를 통해 두 개의 D-플립플롭(121)이 즉시 리셋(reset) 되어야 하나, 논리 회로의 지연시간으로 인하여 또 하나의 상태(즉, up=1, down=1)가 존재하게 된다.
또한, 위상 동기 루프 회로(100)가 락킹(locking)된 경우에도 up 신호와 down 신호가 모두 1인 경우가 존재하게 된다. 이 때, 기준 신호(ref) 또는 비교 신호(div)의 주기마다 Trst 구간동안 up 신호와 down 신호가 동시에 1이 되는 경우가 발생한다.
본 발명의 일 실시예에 따른 락 검출기(300)는 위상 주파수 비교기(120)로부터 출력되는 비교 검출 신호인 up 신호와 down 신호를 입력 신호로 이용하여 락(lock) 상태를 검출한다.
도 2에서는 위상 주파수 비교기(120)가 두 개의 D-플립플롭(121) 및 하나의 AND 게이트(123)로 구성된 것으로 예를 들어 도시하였으나, 위상 주파수 비교기(120)의 구성이 도 2에 도시된 내용으로 한정되는 것은 아니며 다양한 형태로 구현될 수 있다.
한편, 위상 고정 루프는 2차 피드백 시스템으로 간략화 할 수 있다.
이 때, 위상 고정 루프의 응답 시간(ts)은 댐핑비(damping ratio, ψ)와 고유 주파수(national frequency, ωn)에 의해 수학식 1과 같이 근사화 될 수 있다.
Figure pat00001
수학식 1에 나타낸 바와 같이, 위상 고정 루프의 응답 시간(ts)을 감소시키기 위해서는 고유 주파수(ωn) 또는 댐핑비(ψ)를 증가시켜야 한다.
그러나, 고유 주파수(ωn)는 시스템의 루프 대역폭에 의해 결정되기 때문에 응답 시간을 감소시키기 위해서는 댐핑비(ψ)를 증가시켜야 하고, 고속으로 락(lock)을 판별하기 위해서는 위상 고정 루프의 댐핑비(ψ)가 최소 이상이 되어야 한다. 또한, 위상 고정 루프의 안정도를 고려하는 경우에도 댐핑비(ψ)가 높아야 하며 일반적으로 로 설정된다.
본 발명의 일 실시예에서는 위상 고정 루프 회로(100)가 안정적으로 동작할 수 있고 신속하고 정확하게 락 상태를 검출할 수 있도록 위상 고정 루프 회로(100)의 댐핑비를 이상으로 구현하였다. 여기서, 댐핑비(ψ)는 전압 제어 발진기(150)의 이득, 전하 펌프(130)의 전류량, 루프필터(140) 값 등을 이용하여 결정할 수 있다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 락 검출기의 구성 중 카운터부의 구성 및 동작을 나타낸다.
도 3a는 위상 주파수 비교기(120)에서 출력되는 비교 결과 신호인 up 신호와 down 신호의 비정합 구간을 카운트하는 카운트부(310)의 구성을 나타낸 것이다. 도 3b는 도 3a에 도시한 카운트부(310)의 동작을 나타내는 타이밍 다이어그램이다. 여기서, 상기 비정합 구간은 up 신호와 down 신호의 전압 레벨이 서로 일치하지 않는 구간을 의미한다. 예를 들어, 도 3b에 도시한 바와 같이 up 신호의 전압 레벨이 '하이'이고, down 신호의 전압 레벨이 '로우'인 구간이 비정합 구간이다.
도 3a 및 3b를 참조하면, 카운트부(310)는 EX-NOR 게이트(311), 제1 카운터(312), 제1 DAC(313), 제1 지연부(314), 제1 레지스터(315), 제2 DAC(316)를 포함할 수 있다. 여기서, 제1 DAC(313) 및 제2 DAC(316)는 카운트부(310)의 동작을 설명하기 위한 것으로, 카운트부(310)의 실제 구현에서는 포함되지 않을 수 있다.
EX-NOR 게이트(311)는 위상 주파수 비교기(120)로부터 제공된 up 신호 및 down 신호를 입력받고 up 및 down 신호에 대해 배타적 NOR(Exclusive NOR) 연산을 수행한 후, 그 결과로 카운터 리셋 신호(nor_up_dn)를 출력한다. 예를 들어, 도 3b에 도시한 바와 같이 EX-NOR 게이트(311)는 up 신호 및 down 신호가 모두 '하이' 또는 모두 '로우'인 경우에는 카운터 리셋 신호(nor_up_dn)로 '하이'를 출력하고, 그 이외의 경우에는 '로우'를 출력한다.
제1 카운터(312)는 EX-NOR 게이트(311)로부터 제공된 카운터 리셋 신호(nor_up_dn)가 '하이'인 경우 리셋을 수행하고, 카운터 리셋 신호(nor_up_dn)가 '로우'인 경우에는 전압 제어 발진기(150)로부터 제공된 클럭 신호(vco1)를 카운트하여 카운트 값(D<5:0>)을 출력한다. 여기서, 제1 카운터(312)는 6 비트의 카운트 값(D<5:0>)을 가지는 것으로 예를 들어 도시하였다. 또한, 제1 카운터(312)는 일반적인 업 카운터(up-counter) 또는 다운 카운터(down-counter)가 사용될 수도 있고, 업-다운 카운터가 사용될 수도 있다. 예를 들어, up 신호와 down 신호의 비정합 상태가 up 신호에서 발생하는가 또는 down 신호에서 발생하는가를 판단하기 위해 제1 카운터(312)로 업-다운 카운터를 사용할 수 있다.
제1 DAC(313)는 제1 카운터(312)로부터 출력되는 카운트 값(D<5:0)을 십진수로 변환하여 변환된 카운트 값(diff_up_down)을 출력한다. 제1 DAC(313)는 설명의 편의를 위해 도시한 것이며 실제 구현시에는 제외될 수 있다.
제1 지연부(314)는 EX-NOR 게이트(311)로부터 출력되는 카운터 리셋 신호 (nor_up_dn)를 지연시켜 지연 클럭 신호(clk_hold)를 출력한다.
제1 레지스터(315)는 제1 지연부(314)로부터 제공된 지연 클럭 신호(clk_hold)에 상응하여 제1 카운터(312)의 카운터 값(D<5:0>)을 저장함으로써, 제1 카운터(312)가 카운트한 최종 카운트 값(또는 카운트 최대값)을 저장한다. 이와 같은 방법으로 제1 레지스터(315)에 저장된 최종 카운트 값이 DD<5:0> 이다.
제2 DAC(316)는 제1 레지스터(315)에 저장된 최종 카운트 값 DD<5:0>를 십진수로 변환하여 변환된 최종 카운트 값(diff_up_down_hold)을 출력한다. 여기서, 제2 DAC(316)는 설명의 편의를 위해 도시한 것이며 실제 구현시에는 제외될 수 있다.
도 3b를 참조하면, 위상 주파수 비교기(120)의 비교결과 신호 중 up 신호와 down 신호가 각각 '로우'인 구간에서 카운트 리셋 신호(nor_up_dn)는 '하이'가 되어 제1 카운터(312)가 리셋되고 이에 따라 카운트 값(diff_up_down)은 '0'이 된다.
이후, up 신호가 '하이'로 천이하면 카운트 리셋 신호(nor_up_dn)는 '로우'가 되어 제1 카운터(312)가 클럭 신호(vco1)를 이용하여 카운트를 시작하게 된다. 카운트는 down 신호가 '하이'로 천이하여 up 신호와 down 신호가 모두 '하이'가 될 때까지 계속된다.
up 신호 및 down 신호가 모두'하이'가 되면 카운트 리셋 신호(nor_up_dn)는 '하이'가 되어 제1 카운터(312)가 리셋되고 이에 따라 카운트 값(diff_up_down)은 '0'이 된다. 또한, 위상 주파수 비교기(120)에 의해 up 신호와 down 신호 모두 '로우'가 되고 이와 같은 과정은 계속 반복 된다.
카운터 리셋 신호(nor_up_dn)가 '로우'인 구간 동안 제1 카운터(312)가 카운트한 카운트 값(diff_up_down) 중 최대 또는 최종 값은 제1 지연부(314)를 통해 카운터 리셋 신호(nor_up_dn)를 지연시켜서 얻은 지연 클럭 신호(clk_hold)에 상응하여 제1 레지스터(315)에 저장된다.
도 4는 도 3a에 도시한 제1 카운터의 구성 예를 나타내는 회로도이다.
도 4에서는 6개의 T-플립플롭 및 5개의 AND 게이트를 이용하여 구성된 6비트 카운터를 예를 들어 도시하였으나, 제1 카운터(312)의 구성이 도 4에 도시된 것으로 한정되는 것은 아니며 카운터는 다양한 형태로 구성될 수 있고, 다양한 비트 크기를 가지도록 구성될 수 있다.
도 4에 도시한 제1 카운터(312)는 6비트 카운터(D<5:0>)이므로 십진수 0 내지 63까지 카운팅이 가능하고, 클럭 신호(vco1)의 상승 에지에서 카운터 출력값이 1(십진수)씩 증가한다.
즉, 카운터 리셋 신호(nor_up_dn)가 '하이'인 경우에는 출력 값이 0으로 리셋되고, 카운터 리셋 신호(nor_up_dn)가 '로우'일 때 클럭 신호(vcol)의 상승 에지마다 카운터 값이 1씩 증가한다.
도 5은 본 발명의 일 실시예에 따른 락 검출기의 구성 중 락 검출부의 구성을 나타내는 회로도로서, 도 3a에 도시한 카운터부(310)의 최종 카운터 값(diff_up_down_hold)에 기초하여 락킹 여부를 판단하고, 그 결과인 락 검출 신호를 출력하는 락 검출부(330)의 구성을 나타낸 것이다.
또한, 도 6은 락 검출기의 동작을 나타내는 타이밍 다이어그램이고, 도 7은 도 6에 도시한 타이밍 다이어그램의 일부 구간을 확대하여 나타낸 것이다.
도 5 내지 도 7를 참조하면, 락 검출부(330)는 비교기(331), 제2 지연부(333), AND 게이트(335), 인버터(337), 제2 카운터(339), 제3 DAC(341), 제3 지연부(343), 제2 레지스터(345), 제4 DAC(347), 멀티플렉서(349) 및 AND 게이트(351)로 구성될 수 있다.
비교기(331)는 카운트부(310)로부터 출력된 최종 카운트 값(diff_up_down_hold)과 비교 기준값(N_set)을 비교한 후 그 결과인 비교 결과 신호(b30)를 출력한다. 여기서, 최종 카운트 값(diff_up_down_hold)은 카운트부(310)의 제1 레지스터(315)에 저장된 값이며, 비교 기준값(N_set)은 카운트부(310)의 외부로부터 제공되는 디지털 설정 신호(REG_SET)의 일부 신호이다. 실질적으로 최종 카운트 값(diff_up_down_hold) 및 비교 기준값(N_set)은 각각 복수의 비트로 구성된 디지털 데이터로 구성될 수 있다.
비교기(331)는 락 검출기(300) 외부에서 값이 정해질 수 있는 비교 기준값(N_set) 보다 최종 카운트 값(diff_up_down_hold)이 작은 경우 '하이'를 출력할 수 있고, 그 이외의 경우에는 '로우'를 출력할 수 있다.
제2 지연부(333)는 직렬로 연결된 복수의 지연소자(333-1)로 구성될 수 있고, 비교기(331)로부터 출력된 비교 결과 신호(b30)를 지연시킨다. 각 지연소자(333-1)는 입력 신호를 기준 신호(ref)의 주기만큼 지연시켜 출력할 수 있다. 본 발명의 일 실시예에서는 제2 지연부(333)가 직렬로 연결된 8개의 지연소자(333-1)로 구성된 것으로 예를 들어 도시하였으나, 제2 지연부(333)의 구성이 여기에 한정되는 것은 아니다.
AND 게이트(335)는 비교기(331)의 출력인 비교 결과 신호(b30)와 제2 지연부(333)의 첫 번째 지연기의 출력 신호(b31)에 대한 AND 연산을 수행하고 그 결과로 도 6 및 도 7에 도시한 바와 같은 단순 락 검출 신호(lock3)를 출력한다.
그러나, 도 6에 도시한 바와 같이 실제로 락킹이 완료되지 않은 경우에도 단순 락 검출 신호(lock3) 및 비교 결과 신호(b30)가 '하이'로 유지되는 구간이 발생할 수 있다.
본 발명의 일 실시예에 따른 락 검출기(300)는 상기한 바와 같은 문제를 해결하기 위해 비교 결과 신호(b30)가 활성화되는 구간(예를 들면, '하이'구간)의 폭(width)을 기준 신호(ref)를 이용하여 카운트하는 구성을 포함한다.
이하에서는, 비교 결과 신호(b30)의 활성화 구간의 폭을 카운트하고, 카운트 값에 기초하여 최종 락 검출 신호를 출력하는 구성에 대해 설명한다.
인버터(337)는 비교기(331)의 출력 신호인 비교 결과 신호(b30)를 반전 시켜 제2 카운터(339)의 리셋 입력으로 제공한다. 여기서, 인버터(337)는 비교기의 출력인 비교 결과 신호(b30)가 '하이'인 경우 제2 카운터(339)가 카운트 동작을 수행하도록 하기 위한 목적으로 사용된다. 따라서, 제2 카운터(339)가 액티브 로우(active low)로 동작하는 리셋 단자를 구비하는 경우에는 인버터(337)는 락 검출부(330)의 구성에서 제외될 수 있다.
제2 카운터(339)는 인버터(337)의 출력 신호(/b30)를 리셋 신호로 제공받고, 기준 신호(ref)를 입력 신호로 제공받는다. 제2 카운터(339)는 리셋 신호가 비활성화된 경우(예를 들어, 인버터(337)의 출력 신호가 '로우'인 경우) 기준 신호(ref)를 이용하여 카운팅을 수행하여 카운트 값(W<5:0>)을 출력한다. 여기서, 카운트 값(W<5:0>)은 비교기(331)의 출력 신호인 비교 결과 신호(b30)가 '하이'인 구간의 폭(width)을 카운트한 값을 의미한다.
제3 DAC(341)는 제2 카운터(339)로부터 출력된 카운트값(W<5:0>)을 십진수로 변환하여 변환된 카운트 값(width_lock)을 출력한다. 제3 DAC(341)는 설명의 편의를 위해 도시한 것이며 실제 구현시에는 제외될 수 있다.
제3 지연부(343)는 인버터(337)의 출력(/b30)을 지연시켜 지연 클럭 신호(clk_lk_hold)를 출력한다. 여기서, 지연 클럭 신호(clk_lk_hold)는 제2 레지스터(345)의 클럭 신호로 입력된다.
제2 레지스터(345)는 제3 지연부(343)로부터 출력된 지연 클럭 신호(clk_lk_hold)에 따라 제2 카운터(339)의 최종 카운트 값(또는 카운트 값 중 최대값)을 저장한다. 제2 레지스터(345)에 저장된 최종 카운트 값은 WW<5:0> 이다.
제4 DAC(347)는 제2 레지스터(345)에 저장된 최종 카운트 값 WW<5:0>을 십진수로 변환하여 변환된 최종 카운트 값(width_lock_hold)을 출력한다. 여기서, 제4 DAC(347)는 설명의 편의를 위해 도시한 것이며 실제 구현시에는 제외될 수 있다.
멀티플렉서(349)는 제2 지연부(333)에 포함된 각 지연소자의 출력 신호(b30, b31, b32, b33, b34, b35, b36, b37, b38)를 입력으로 제공받고, 제4 DAC(347)로부터 제공된 최종 카운트 값(width_lock_hold)에 따라 입력 신호 중 어느 하나의 신호를 출력 한다.
AND 게이트(351)는 멀티플렉서(349)의 출력 신호(bb)와 비교기(331)로부터 출력된 비교 결과 신호(b30)에 대해 AND 연산을 수행하여 그 결과로 최종 락 검출신호(lock3b)를 출력한다.
최종 락 검출신호(lock3b)는 도 1에 도시한 락 검출기(300)의 락 검출신호(LD)로 사용될 수 있다.
그러나, 후술하는 바와 같이 단순 락 검출신호(lock3)를 락 검출신호(LD)로 사용할 수도 있다. 또한, 단순 락 검출신호(lock3)를 이용하여 락 상태 검출의 정밀도를 조정할 수 있다.
구체적으로, 도 5에 도시한 비교기(331)의 입력 신호인 비교 기준 값(N_set) 및/또는 지속 구간을 어떻게 설정하는가에 따라 단순 락 검출신호(lock3)가 정확한 락 검출신호가 될 수도 있고, 정확하지 않은 락 검출신호가 될 수도 있다.
도 8은 본 발명의 일 실시예에 따른 락 검출기의 정밀도 조정을 설명하기 위한 타이밍 다이어그램이다.
도 8에서, 'lock0'는 전압 제어 발진기(150)의 출력인 클럭 신호(vco1)로 카운트한 값의 최대값만 샘플링한 신호인 최종 카운트 값(diff_up_down_hold)이 비교 기준값(N_set)인 0 이하의 값을 일정구간 유지한 경우에 락 여부를 판단하는 신호를 의미한다. 또한, 'lock1'은 최종 카운트 값(diff_up_down_hold)이 비교 기준값(N_set)인 1 이하의 값을 일정구간 유지한 경우에 락 여부를 판단하는 신호를 의미한다. 또한, 'lock2'는 최종 카운트 값(diff_up_down_hold)이 비교 기준값(N_set)인 2 이하의 값을 일정구간 유지한 경우에 락 여부를 판단하는 신호를 의미한다. 또한, 'lock3'은 최종 카운트 값(diff_up_down_hold)이 비교 기준값(N_set)인 3 이하의 값을 일정구간 유지한 경우에 락 여부를 판단하는 신호를 의미한다. 또한, 'lock4'는 최종 카운트 값(diff_up_down_hold)이 비교 기준값(N_set)인 4 이하의 값을 일정구간 유지한 경우에 락 여부를 판단하는 신호를 의미한다. 또한, 'lock5'는 최종 카운트 값(diff_up_down_hold)이 비교 기준값(N_set)인 5 이하의 값을 일정구간 유지한 경우에 락 여부를 판단하는 신호를 의미한다.
즉, 비교 기준값(N_set)을 어떤 값으로 설정하는가에 따라 중간에 오동작하는 경우가 생길 수 있고, 락을 판별하는 시간이 달라질 수 있다.
한편, 비교 기준값(N_set)의 활성화 구간인 상기 일정 구간은 임의로 설정할 수 있다. 도 8에 도시한 타이밍 다이어그램에서는 일정 구간을 기준 신호 주기(Tref)의 3배로 설정하였다.
도 8에 도시한 바와 같이 각각의 lock0, lock1, lock2, lock3, lock4, lock5 신호에 따라 락을 전혀 판별하지 못한 경우(lock0)가 존재하고, 정확하게 락을 판별하는 경우(lock1, lock2)와, 정확하지는 않지만 락을 판별할 수 있는 경우(lock3, lock4, lock5)가 존재한다.
원하는 특정 비교 기준값(N_set)에서 락을 검출할 수 없는 경우(예를 들면, lock0)는 위상 고정 루프 회로(100)의 각 구성 요소 중 정상적으로 동작하지 않는 부분이 있기 때문이다.
예를 들어, 시스템에서 원하는 전압 제어 발진기(150)의 제어 신호(vc1)의 리플(ripple)은 작은데 실제 위상 고정 루프가 락 상태가 된 이후에 발생하는 리플은 이보다 크기 때문에 lock0은 락을 판별할 수 없다.
따라서, 위상 고정 루프 회로(100)의 구성 요소 중 어떤 구성 요소에 문제가 있는지 알아보기 위해서 보상 신호들을 이용하여 구성 블럭의 동작을 미세 조정하고 상기한 lock0 내지 lock5 신호들을 다시 확인하는 방법을 통해 lock0에서도 락을 판별하도록 할 수 있다.
도 9는 전하 펌프의 동작 조정을 통한 락 검출을 설명하기 위한 회로도이다.
도 9를 참조하면, 전하 펌프(130)는 락 검출기(300)로부터 제공되는 전하펌프 조정신호(CS_CP)에 의해 동작이 미세 조정된다.
구체적으로, 전하 펌프(130) 회로에서 상부 전류(Iup)와 하부 전류(Idn)가 정확하게 일치해야 위상 고정 루프가 락 상태가 된 후, 전압 제어 발진기(150)의 제어 전압(vc1)이 리플을 줄일 수 있다.
도 8에 도시한 전하 펌프(130) 회로에서 If 전류는 Iup 및 Idn 전류보다 상대적으로 작고(예를 들면, 1/10에서 1/100 정도), 각 If 전류는 2의 배수로 증가하며, 전하펌프 보상신호(CS_CP)에 의해 스위칭되는 스위치들(SP1, SP2,, SPN, SN1, SN2,, SNN)의 동작에 따라 흐름이 제어된다.
상기한 바와 같은 회로 구조에서 상부 전류(Iup)가 하부 전류(Idn)전류보다 큰 경우를 고려하면, 락 검출기는 Iup과 Idn의 전류차이만큼 전하펌프 보상신호(CS_CP)를 이용하여 해당 스위치들(SN1, SN2, , SNN)을 조절해서 Iup = Idn + If + 2If + + 2NIf 이 되도록 한다. 이에 따라, vc1의 리플이 감소하여 lock0에서도 락 검출 신호가 발생할 수 있다.
여기서, 상부 전류(Iup)가 하부 전류(Idn)의 차이는 초기에 각 스위치를 모두 열고 위상 고정 루프 회로의 락 상태시에 얻어지는 최종 카운트 값(diff_up_down_hold)에 의해서 결정할 수 있고, Iup과 Idn 전류 중에 어느 쪽이 작은지는 위상 고정 루프의 한 주기 동안에 up 신호와 down 신호 중에 먼저 1로 활성화되는 신호에 의해 해당 전류소스의 전류가 작은 것으로 판단할 수 있다.
따라서, 전하펌프 보상신호(CS_CP)를 이용하여 전류가 작은 전류소스의 스위치를 하나씩 닫으면서 위상 고정 루프가 락 상태가 되었을 때 얻어지는 최종 카운트 값(diff_up_down_hold)이 최소가 되도록 전하 펌프(130)의 각 스위치에 대한 디지털 비트 값을 결정하고, 결정된 디지털 비트 값을 전하 펌프(130)에 제공함으로써 신속하고 정확하게 락 상태를 검출할 수 있다.
상술한 전하 펌프(130)의 전류 변화 이외에도, 물리적 환경이나 온도, 전압 등에 의해서 루프 필터(140)에서 누설 전류(leakage current)가 흐르거나 루프 필터(140)의 파라미터 값의 변동할 수 있고, 이와 같은 루프 필터(140)의 비정상적인 동작을 보상하기 위해 락 검출기(300)는 루프필터 보상신호(CS_LF)를 루프 필터(140)에 제공할 수 있다.
또한, 물리적 환경이나 온도, 전압 등에 의해서 전압 제어 발진기(150)의 이득 등이 변경되고, 분주기(170)의 분주율이 변경되는 것을 보상하기 위해 락 검출기(300)는 전압제어발진기 보상신호(CS_VCO)를 전압 제어 발진기(150)에 제공하고, 분주기 보상신호(CS_DIV)를 분주기(170)에 제공할 수 있다.
또한, 락 검출기(300)는 물리적 환경이나 온도, 전압 등에 의해서 위상 주파수 비교기(120)의 특성이 변경되는 것을 보상하기 위한 위상주파수비교기 보상신호(CS_PFD)를 위상 주파수 비교기(120)에 제공할 수 있다.
도 10은 본 발명의 일 실시예에 따른 전압 제어 발진기의 보상 회로를 나타낸 것이다.
도 10의 (a)는 가변 전류원(Ib_VCO, 1010)이 전압 제어 발진기(150)와 그라운드(ground) 사이에 연결된 경우를 도시한 것이고, 도 10의 (b)는 가변 전류원(1010)이 전원전압(VDD)와 전압 제어 발진기(150) 사이에 연결된 경우를 예를 들어 도시한 것이다. 또한, 도 10의 (c)는 (a) 및 (b)에 도시한 가변 전류원(1010)의 상세한 구성을 나타내는 회로도이다.
도 10의 (c)에 도시한 바와 같이 가변 전류원(1010)은 바이어스 전류원(IV)과, 복수의 전류원(IV, 2IV, 2NIv)이 병렬 연결된 구조로 구성될 수 있고, 복수의 전류원(IV, 2IV, 2NIV)은 각각 전압제어발진기 보상신호(CS_VCO)를 구성하는 복수의 스위칭 제어신호(SV1 ~ SVN)에 의해 스위칭 되는 스위치들이 직렬 연결된 구조로 구성된다.
즉, 가변 전류원(1010)은 락 검출기(300)로부터 제공된 전압제어발진기 보상신호(CS_VCO)에 기초하여 각 전류원(IV, 2IV, 2NIv)으로부터 제공되는 전류의 흐름을 제어함으로써 전압 제어 발진기(150)의 바이어스 전류를 조절하고, 이를 통해 전압 제어 발진기(150)의 바이어스 전류 값을 최적으로 설정한다.
도 11은 본 발명의 일 실시예에 따른 위상 주파수 비교기의 보상 회로를 나타낸 것이다.
도 11의 (a)는 가변 지연 소자(1110)와 위상 주파수 비교기(120)의 연결 구조를 나타내는 회로도이고, 도 11의 (b)는 가변 지연 소자(1110)의 상세한 구성을 나타내는 회로도이다.
도 11에서 SPF1 ~ SPFN은 위상주파수비교기 보상신호(CS_PFD)를 의미한다.
도 11에 도시한 바와 같이 가변 지연 소자(1110)는 위상 주파수 비교기(120) 내부의 AND 게이트(123)의 출력과 두 개의 D-플립플롭(121)의 리셋 단자 사이에 연결될 수 있고, 위상주파수비교기 보상신호(CS_PFD, SPF1 ~ SPFN)에 상응하여 AND 게이트(123)의 출력 신호를 지연시킴으로써, 최적의 지연 값을 설정한다.
구체적으로, 도 11의 (b)에 도시한 바와 같이 가변 지연 소자(1110)는 고정 지연값을 가지며 서로 직렬로 연결된 복수의 지연 셀(1111)과, 복수의 지연 셀(1111) 각각의 출력을 입력으로 이용하고 제공된 위상주파수비교기 보상신호(SPF1 ~ SPFN)에 기초하여 복수의 지연 셀(1111)로부터 제공된 지연 신호 중 특정 지연 신호를 출력하는 멀티플렉서(1113)로 구성된다.
도 12는 본 발명의 일 실시예에 따른 루프 필터 보상 회로를 나타낸 것이다.
도 12의 (a)는 3차 수동 루프 필터의 회로 구성을 예를 들어 도시한 것이고, 도 12의 (b)는 도 12의 (a)에 도시한 가변 저항 R2의 구체적인 구성을 나타내는 회로도이며, 도 12의 (c)는 가변 커패시터 C2의 구체적인 구성을 나타내는 회로도이다.
도 12에서, SLC11~SLC1N, SLC21~SLC2N, SLC31~SLC3N, SLR21~SLR2N, SLR31~SLR3N은 루프필터 보상신호(CS_LF)를 의미한다.
도 12에 도시한 바와 같이, 본 발명의 일 실시예에서는 락 검출기(300)로부터 제공된 루프필터 보상신호(CS_LF)에 따라 루프 필터의 각 저항(R2, R3) 및 각 커패시터(C1, C2, C3)의 값을 조정함으로써 루프 필터의 값을 최적으로 설정할 수 있다.
예를 들어, 도 12의 (b)에 도시한 바와 같이 가변 저항 R2는 복수의 저항들(R2f, 2R2f,, 2NR2f)이 직렬로 연결되고, 각 저항에는 루프필터 보상신호(CS_LF)에 따라 스위칭되는 스위치들이 병렬 연결된 구조로 구성됨으로써, 루프필터 보상신호(CS_LF)를 통해 가변 저항 R2의 저항값을 조정할 수 있다.
또한, 도 12의 (c)에 도시한 바와 같이 가변 커패시터 C2는 복수의 커패시터들(C1f, 2C1f, , 2NC1f)이 병렬로 연결되고, 각 커패시터에는 루프필터 보상신호(CS_LF)에 따라 스위칭되는 스위치들이 직렬 연결된 구조로 구성됨으로써, 루프필터 보상신호(CS_LF)를 통해 가변 커패시터 C2의 커패시턴스값을 조정할 수 있다.
도 13은 본 발명의 일 실시예에 따른 분주기 보상 회로를 나타낸 것으로, 분주기 중에서 전압 제어 발진기(150)의 출력 신호와 직접 연결되는 프리 스케일러(prescaler) 회로를 예를 들어 도시한 것이다.
도 13의 (a)는 바이어스 전류원(Ib_DIV, 1310)이 분주기(170)와 그라운드(ground) 사이에 연결된 경우를 도시한 것이고, 도 13의 (b)는 바이어스 전류원(1310)이 전원전압(VDD)와 분주기(170) 사이에 연결된 경우를 예를 들어 도시한 것이다. 또한, 도 13의 (c)는 (a) 및 (b)에 도시한 바이어스 전류원(1310)의 상세한 구성을 나타내는 회로도이다.
도 13에서 SD1 ~ SDN은 분주기 보상신호(CS_DIV)를 의미한다.
분주기(170)는 바이어스 전류원(1310)의 전류값에 따라 동작 주파수의 범위가 조정된다. 구체적으로, 도 13의 (c)에 도시한 바와 같이 바이어스 전류원(1310)은 바이어스 전류원(Idiv)과, 복수의 전류원(Idiv, 2Idiv, 2NIdiv)이 병렬 연결된 구조로 구성될 수 있고, 복수의 전류원(Idiv, 2Idiv, 2NIdiv)은 각각 분주기 보상신호(SD1 ~ SDN)에 따라 스위칭이 제어되는 스위치들이 직렬 연결된 구조로 구성된다.
즉, 바이어스 전류원(1310)은 락 검출기(300)로부터 제공된 분주기 보상신호(CS_DIV 또는 SD1 ~ SDN)에 기초하여 각 전류원(Idiv, 2Idiv, 2NIdiv)으로부터 제공되는 전류의 흐름을 제어함으로써 분주기(170)의 바이어스 전류를 조절하고, 이를 통해 분주기(170)의 바이어스 전류 값을 최적으로 설정한다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 위상 고정 루프 회로 110 : 기준신호 제공기
120 : 위상 주파수 비교기 121 : D-플립플롭
123 : AND 게이트 130 : 전하 펌프
140 : 루프 필터 150 : 전압 제어 발진기
160 : 버퍼 170 : 분주기
300 : 락 검출기 310 : 카운트부
311 : EX-NOR 게이트 312 : 제1 카운터
313 : 제1 DAC 314 : 제1 지연부
315 : 제1 레지스터 316 : 제2 DAC
330 : 락 검출부 331 : 비교기
333 : 제2 지연부 333-1 : 지연소자
335 : AND 게이트 337 : 인버터
339 : 제2 카운터 341 : 제3 DAC
343 : 제3 지연부 345 : 제2 레지스터
347 : 제4 DAC 349 : 멀티플렉서
351 : AND 게이트 1010 : 가변 전류원
1110 : 가변 지연 소자 1111 : 지연 셀
1113 : 멀티플렉서 1310 : 바이어스 전류원

Claims (12)

  1. 기준 신호와 비교 신호의 위상을 비교한 비교결과 신호인 제1 신호 및 제2 신호의 비정합 구간을 카운트하여 카운트 값을 제공하는 카운터부; 및
    상기 카운트 값을 기준값과 비교한 비교 결과에 기초하여 락 검출 신호를 출력하는 락 검출부를 포함하는 락 검출기.
  2. 청구항 1에 있어서,
    상기 카운터부는 상기 제1 신호 및 상기 제2 신호의 비정합 구간을 판단하고 판단 결과로 판단 결과 신호를 출력하는 제1 게이트; 및
    상기 제1 게이트의 판단 결과 신호가 비정합 상태임을 지시하는 경우 클럭 신호를 카운트 하는 제1 카운터를 포함하는 것을 특징으로 하는 락 검출기.
  3. 청구항 2에 있어서,
    상기 카운터부는 상기 판단 결과 신호를 지연시켜 지연 클럭을 출력하는 제1 지연부; 및
    상기 지연 클럭에 상응하여 상기 카운트 값을 저장하는 제1 레지스터를 더 포함하는 것을 특징으로 하는 락 검출기.
  4. 청구항 1에 있어서,
    상기 카운터부는 위상 고정 루프와 연결되며 상기 위상 고정 루프의 전압 제어 발진기로부터 출력된 클럭 신호를 이용하여 상기 제1 신호 및 상기 제2 신호의 비정합 구간을 카운트하는 것을 특징으로 하는 락 검출기.
  5. 청구항 1에 있어서, 상기 락 검출부는
    상기 카운트 값과 상기 기준값을 비교하고 비교 결과 신호를 출력하는 비교기;
    복수의 지연소자가 직렬로 연결되고, 각 지연소자가 미리 설정된 시간만큼 신호를 지연시킨 지연 신호를 출력하는 제2 지연부;
    상기 비교 결과 신호가 상기 카운트 값이 상기 기준값 보다 작음을 지시하는 제1 레벨인 경우 상기 기준 신호를 이용하여 상기 제1 레벨의 폭을 카운트하여 폭 카운트 값을 제공하는 제2 카운터;
    상기 제2 지연부에서 출력되는 복수의 지연 신호 중 상기 폭 카운트 값에 대응되는 지연 신호와 상기 비교 결과 신호에 기초하여 최종 락 검출 신호를 출력하는 제2 게이트를 포함하는 것을 특징으로 하는 락 검출기.
  6. 청구항 5에 있어서, 상기 락 검출부는
    상기 비교 결과 신호를 지연시켜 지연된 비교 결과 신호를 출력하는 제3 지연부; 및
    상기 지연된 비교 결과 신호에 기초하여 상기 폭 카운트 값을 저장하는 제2 레지스터를 더 포함하는 것을 특징으로 하는 락 검출기.
  7. 청구항 5에 있어서, 상기 락 검출부는
    상기 비교 결과 신호와 상기 제2 지연부에서 출력되는 복수의 지연 신호 중 가장 짧은 지연시간을 가지는 지연 신호에 기초하여 제1 락 검출 신호를 출력하는 제2 게이트를 더 포함하는 것을 특징으로 하는 락 검출기.
  8. 청구항 1에 있어서, 상기 기준값은
    상기 락 검출기 외부로부터 제공되며 상기 기준값의 크기 및 지속 구간은 조정 가능한 것을 특징으로 하는 락 검출기.
  9. 청구항 1에 있어서, 상기 락 검출기는
    상기 락 검출기가 연결되는 회로의 동작 특성을 보상하기 위한 보상 신호를 제공하는 것을 특징으로 하는 락 검출기
  10. 생성된 클럭 신호를 분주한 비교 신호와 기준 신호를 비교하고, 비교 결과에 기초하여 상기 클럭 신호의 주파수를 조정하여 상기 클럭 신호를 미리 설정된 주파수로 고정시키는 위상 고정 루프 회로; 및
    상기 위상 고정 루프 회로와 연결되고, 상기 기준 신호와 상기 비교 신호의 위상을 비교한 비교결과 신호인 제1 신호 및 제2 신호의 비정합 구간을 카운트하여 카운트 값을 생성한 후 상기 카운트 값을 기준값과 비교한 비교 결과에 기초하여 락 검출 신호를 출력하는 락 검출기를 포함하는 클럭 생성기.
  11. 청구항 10에 있어서,
    상기 위상 고정 루프 회로는 상기 비교 신호와 기준 신호를 비교한 비교 결과에 상응하는 전류 신호를 생성하는 전하 펌프를 포함하고, 상기 락 검출기는 상기 전하 펌프의 전류 특성을 보상하기 위한 보상 신호를 상기 전하 펌프에 제공하는 것을 특징으로 하는 클럭 생성기.
  12. 청구항 10에 있어서,
    상기 위상 고정 루프 회로는 상기 클럭 신호를 생성하는 전압 제어 발진기를 포함하고, 상기 락 검출기는 상기 클럭 신호를 이용하여 상기 제1 신호 및 상기 제2 신호의 비정합 구간을 카운트하는 것을 특징으로 하는 클럭 생성기.
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