JP4545719B2 - 画像読取信号処理ｉｃおよび画像読取装置と画像形成装置 - Google Patents

Description

この発明は、原稿のカラー画像情報を光学的に読み取って３原色に対応する電気信号に変換したアナログ画像信号を入力して、その各画像信号を増幅した後デジタル画像データに変換して低電圧差動信号（ＬＶＤＳ）レベルで出力する画像読取信号処理ＩＣ、およびそれを使用するイメージスキャナ等の画像読取装置、さらにその画像読取装置を画像読取部として備えたデジタル複写機、ファクシミリ装置、あるいはこれらの機能を複合した複合機等の画像形成装置に関する。

上述のような画像読取装置や画像形成装置の画像読取部は、一般に原稿を光走査して縮小画像を結像する走査光学系と、その画像情報を一ラインずつ順次電気信号に変換するラインセンサであるＣＣＤと、そのＣＣＤから出力されるアナログ画像信号を増幅した後、デジタル画像データに変換するなどの処理を行う画像読取信号処理回路と、そのデジタル信号に対して、走査光学系における光源の光量分布とＣＣＤの１ラインを構成する各画素の感度のバラツキを補正するためのシェーディング補正回路などを備えている（例えば、特許文献１参照）。

また、原稿のカラー画像を読み取るために、赤、緑、青の３原色に色分解した画像情報をそれぞれ電気信号に変換するカラーイメージセンサを使用し、その各色の信号をそれぞれ増幅してアナログ・デジタル変換（Ａ／Ｄ変換）するようにしたものもある（例えば、特許文献２参照）。
さらに、検査パターン（テストパターン）信号を生成する手段を備え、カラー画像読取信号と検査パターン信号とを選択して、デジタル信号に変換して出力できるようにした画像読取装置もある（例えば、特許文献３参照）。
特許第３２６２６０９号公報 特開２０００−１２２１８８号公報 特開２００３−２７４０９２号公報

このような画像読取装置における画像読取信号処理回路をＩＣ（半導体集積回路）化したものもあり、その従来例を図１８に示す。
この例では、原稿の画像情報を読み取るＣＣＤ６が、赤、緑、青の３原色の画像読取信号（アナログ画像信号）ＲＯ，ＧＯ，ＢＯを出力するカラーリニア・イメージセンサである。そして、画像読取信号処理ＩＣ１００は、ＣＣＤ６が出力する３色の画像読取信号ＲＯ，ＧＯ，ＢＯをそれぞれコンデンサＣｒ，Ｃｇ，Ｃｂを介して入力する。

この図１８に示す画像読取信号処理ＩＣ１００には、各入力信号ＲＩＮ，ＧＩＮ，ＢＩＮに対し、コンデンサＣｒ，Ｃｇ，Ｃｂによる交流結合後の入力端子電位を規定するためのクランプ（ＣＬＭＰ）回路１２Ｒ，１２Ｇ，１２Ｂと、ＣＣＤ６からの画像読取信号成分のみを取り出すためのサンプルホールド（ＳＨ）回路１３Ｒ，１３Ｇ，１３Ｂと、その各サンプルホールド後の信号を設定した増幅率で増幅する可変ゲインアンプ（ＶＧＡ）１４Ｒ，１４Ｇ，１４Ｂと、それらによって増幅したアナログ信号をそれぞれデジタル信号（デジタル画像データ）ＤＲＯ，ＤＧＯ，ＤＢＯに変換するＡ／Ｄ変換回路（ＡＤＣ）１５Ｒ，１５Ｇ，１５Ｂと、そのデジタル画像データを低電圧差動信号レベルで出力するＬＶＤＳ（Low Voltage Differential Signaling）処理回路１７Ｒ，１７Ｇ，１７Ｂとからなる信号系統を、赤、緑、青の３原色に対応する各アナログ画像信号毎に独立して備えている。

そして、各色毎の画像データＤＲＯ，ＤＧＯ，ＤＢＯを、それぞれＬＶＤＳ処理回路１７Ｒ，１７Ｇ，１７Ｂによって、パラレルデータをシリアルデータに変換し、低振幅（低電圧）の差動信号に変換して、それぞれＬＶＲ＋／ＬＶＲ−、ＬＶＧ＋／ＬＶＧ−、ＬＶＢ＋／ＬＶＢ−の３系統の低電圧差動信号として、図示していない画像処理基板へ出力する。
この画像読取信号処理ＩＣ１００はさらに、これらの回路の動作タイミングをとるためのタイミングジェネレータ兼入出力回路（ＴＧ＆Ｉ／Ｆ）１０１と、ＬＶＤＳ処理回路１７Ｋ及びフェーズロックドループ（ＰＬＬ）回路１９を備えている。

タイミングジェネレータ兼入出力回路（ＴＧ＆Ｉ／Ｆ）１０１への入力信号ＣＬＭＰＩＮは各クランプ（ＣＬＭＰ）回路１２Ｒ，１２Ｇ，１２Ｂを制御するためのゲート信号ＣＬＭＰとなり、入力信号ＳＨは各サンプルホールド（ＳＨ）回路１３Ｒ，１３Ｇ，１３Ｂに画像信号の信号領域をサンプルさせるためのサンプルクロックＳＨであり、入力信号ＭＣＬＫはＡ／Ｄ変換回路（ＡＤＣ）１５Ｒ，１５Ｇ，１５Ｂを制御するための基準クロックＭＣＬＫである。これらの信号は専用のタイミング発生ＡＳＩＣから、信号ＳＣＬＫ，ＳＤ，ＣＳは図示していない画像処理基板のＣＰＵからそれぞれ入力される。

なお、可変ゲインアンプ１４Ｒ，１４Ｇ，１４Ｂは、図示していない後段のＣＰＵのデータ・アドレスバスを通して設定されるゲイン設定値（Gain）を保持するレジスタを持っている。
基準クロックＭＣＬＫは、ＰＬＬ回路１９でn逓倍されて、各ＬＶＤＳ処理回路１７Ｒ，１７Ｇ，１７Ｂでシリアル化する際に必要となるシリアル化用クロックＬＶＣＫとなって各ＬＶＤＳ処理回路１７Ｒ，１７Ｇ，１７Ｂ、及び１７Ｋに供給される。ここで、nは各ＬＶＤＳ処理回路１７Ｒ，１７Ｇ，１７Ｂでシリアル化する入力パラレルデータのビット数である。ＬＶＤＳ処理回路１７Ｋではシリアル化は行わないが、そのシリアル化用クロックＬＶＣＫを低電圧差動信号ＬＶＣＫ＋／ＬＶＣＫ−として、画像処理基板へ出力する。

このように、画像読取信号処理ＩＣ１００からの出力画像データは、図示しない画像処理基板に出力されるが、従来から市場での基板の故障又は異常画像の原因確認用に、各基板には規定のテストパターンデータ出力機能が用意されている。
ただ、コストを削減する上では部品点数を削減することが有効であるが、一般にＣＣＤが実装された画像読取基板はスキャナユニット内にレイアウトされおり、出力段は画像読取信号処理ＩＣ又は別機能のＬＳＩである。そして、市場対応を考えると画像読取信号処理ＩＣの後段にテストパターン生成回路が必要になる。しかし、上述した例のように画像読取信号処理ＩＣの後段にＬＳＩを有していない構成の場合には、外部回路としてテストパターン生成回路用意する必要があり、その場合は部品点数、基板レイウアト、コストの面から難しい。市場では故障部品検出にテストパターンを使用するので、画像読取基板の状況を判断するのに時間がかかる。

また、上記画像読取信号処理ＩＣ１００のように出力がＬＶＤＳ信号レベルのＩＣの場合、その後段にＬＳＩを配置する場合には、ＬＶＤＳ信号レベルをＴＴＬ入力レベルあるいはＣＭＯＳ入力レベルに変換する必要がある。

この発明は、このような背景に鑑みてなされたものであり、画像読取信号処理ＩＣ自体がテストパターン生成機能を有し、画像読取信号処理ＩＣの後段にテストパターン生成回路を設けなくて済むようにして、画像読取装置のコストを低減するとともに実装面積を低減することを目的とする。
また、画像読取信号処理ＩＣの検査工程で、その内部で生成したテストパターンによる出力回路の検査を可能にして、画像読取信号処理ＩＣの故障検出の効率を向上し、検査コストを低減することも目的とする。

この発明による画像読取信号処理ＩＣは、上記の目的を達成するため、原稿のカラー画像情報を光学的に読み取って３原色に対応する電気信号に変換したアナログ画像信号を入力でき、そのアナログ画像信号の指定範囲をサンプルホールドするサンプルホールド回路と、そのサンプルホールド後の信号を増幅する可変ゲインアンプと、その増幅したアナログ画像信号をデジタル画像データに変換するＡ／Ｄ変換回路と、そのデジタル画像データを低電圧差動信号レベルで出力するＬＶＤＳ処理回路とを有する信号系統を、前記３原色に対応する各画像信号毎に独立して備えた画像読取信号処理ＩＣである。

そして、上記３原色に対応する各信号系統における前記Ａ／Ｄ変換回路と前記ＬＶＤＳ処理回路との間に、それぞれテストパターンのデジタルデータを生成する機能を有するテストパターン生成回路を設けると共に、その各テストパターン生成回路に対して、動作モードの決定情報を与える動作モード決定情報入力手段を設け、その動作モードの決定情報に応じて、上記各信号系統に設けたテストパターン生成回路の動作モードが、上記Ａ／Ｄ変換回路から入力するデジタル画像データをそのまま出力する通常モードと、上記テストパターンのデジタルデータを生成してそれを出力するテストパターン出力モードのいずれか一方に切り替わるようにしたことを特徴とする。

この画像読取信号処理ＩＣにおいて、上記テストパターン生成回路がテストパターンとして出力するデジタルデータは、原稿の読取イメージに準じたテストパターンであり、１ライン中の指定した範囲のみ該テストパターンのデジタルデータを出力し、該範囲外の領域では規定値のデジタルデータを出力するようにするとよい。
また、テストパターンのデジタルデータとして、主走査方向階調パターンデータ、副走査方向階調パターンデータ、全面固定値データ、格子パターンデータのいずれか一つ以上を含むようにするのが望ましい。

その場合、上記テストパターン生成回路が上記各テストパターンのデジタルデータを発生する際に、その各テストパターンごとに次のパラメータの内一つ以上を指定する手段を有するようにするとよい。
全面固定値パターンに対しては、固定値データ、
主走査階調パターンに対しては、１ラインの開始レベル、同レベル出力画素数、階調間変化レベル、
副走査階調パターンに対しては、開始ラインの開始レベル、同レベル出力ライン数、階調間変化レベル、
格子パターンに対しては、主及び副格子間隔、格子線レベル、地肌レベル、

これらの画像読取信号処理ＩＣにおいて、上記３色に対応する各信号系統に設けた上記各テストパターン生成回路によって生成する各テストパターンの開始ラインを指定のライン数ずつずらす手段を有するとよい。
また、上記３原色に対応する各信号系統に設けた上記各テストパターン生成回路のうち、指定された色に対応する信号系統に設けたテストパターン生成回路のみがテストパターンのデジタルデータを出力し、他の信号系統に設けたテストパターン生成回路はデジタルデータフルスケールの全面固定値を出力するようにしてもよい。
さらに、上記３原色に対応する各信号系統に設けた上記各テストパターン生成回路によって生成するテストパターンの種類を、外部信号によって切り換える手段を有するとよい。

この発明による画像読取装置は、上記いずれかの画像読取信号処理ＩＣと、原稿のカラー画像情報を光学的に読み取って３原色に対応する電気信号に変換し、その各アナログ画像信号を上記画像読取信号処理ＩＣに入力させるカラーリニア・イメージセンサとを備えたものである。
この発明による画像形成装置は、上記画像読取装置による画像読取部と、その画像読取部が出力するデジタル画像データを記録紙に印刷する画像形成部とを備えたものである。

この発明によれば、画像読取信号処理ＩＣ自体がテストパターン生成機能を有し、画像読取信号処理ＩＣの後段にテストパターン生成回路を設けなくて済むので、画像読取装置のコストを低減するとともに実装面積を低減することができる。
また、画像読取信号処理ＩＣの検査工程で、その内部で生成したテストパターンによる出力回路の検査が可能になり、画像読取信号処理ＩＣの故障検出の効率を向上し、検査コストを低減することができる。

以下、この発明を実施するための最良の形態を図面に基づいて具体的に説明する。
〔各実施形態に共通の走査光学系：図２〕
先ず、この発明の各実施形態に係る画像読取装置に共通の走査光学系の一例を図２によって説明する。図２はその走査光学系の構成図である。

図２において、１はコンタクトガラスであり、その下部に配置された光源７を有する照明光学系によって、その上面に載置された原稿２が照明される。原稿２によって反射された照明光は、第１の走行体３の第１ミラー３ａにより反射偏向された後、第２の走行体４の第１ミラー４ａ及び第２ミラー４ｂで順次反射偏向され、結像レンズ５に導かれ、その結像レンズ５によってカラーリニア・イメージセンサであるＣＣＤ６の受光面上に縮小結像される。

このＣＣＤ６は、受光面に結像されるカラー画像の赤色成分のみ、緑色成分のみ、青色成分のみをそれぞれ透過するカラーフィルタを備えた３種類の受光部（光電変換部）を備え、その各受光部から赤、緑、青の３原色に対応するアナログ画像信号をそれぞれ出力する。
原稿読み取り時には、原稿２の長手方向に沿って、第１の走行体３が速度Ｖで３′で示す位置まで移動し、同時にそれと連動して第２の走行体４が、第１の走行体３の半分の速度すなわち１／２Ｖで４′で示す位置まで移動して、原稿２の長手方向全体を読み取る。

また、コンタクトガラス１の図１で左端部にはシェーディングデータ生成及び自動ゲイン調整に使用する基準白板８が設けられている。この基準白板８はこの画像読取装置の白レベルの基準となるものであり、この基準白板８を読み取った場合の出力レベルが予め決められている。その出力レベルを、以後「白レベル目標値」と称す。
基準白板８の読み取りレベルが白レベル目標値になるように、後述する可変ゲインアンプ（ＶＧＡ）のゲインを調整する。これは、後述する信号処理ＩＣ内のアナログ・デジタル変換回路（Ａ／Ｄ変換回路）のダイナミックレンジの極力広い範囲を使いたい理由からである。

〔第１の実施形態：図１〜図１１〕
次に、この発明による画像読取信号処理ＩＣの第１の実施形態について図１〜図１１によって説明する。図１はその画像読取信号処理ＩＣの構成を示すブロック図である。
この例では、図２に示したＣＣＤ６が、赤、緑、青の３原色のアナログ画像信号である画像読取信号ＲＯ，ＧＯ，ＢＯを出力するカラーリニア・イメージセンサである。そして、この画像読取信号処理ＩＣ１０は、図１８によって説明した画像読取信号処理ＩＣ１００と基本的に共通の構成を有しているので、図１において図１８と同じ部分には同一の符号を付してあり、それらの説明は省略する。

この図１に示す画像読取信号処理ＩＣ１０が図１８に示した画像読取信号処理ＩＣ１００と相違するのは、カラーリニア・イメージセンサであるＣＣＤ６からコンデンサＣｒ，Ｃｇ，Ｃｂを介して入力する赤、緑、青の各色の入力画像信号ＲＩＮ，ＧＩＮ，ＢＩＮに対して、それぞれ独立して設けられた各信号系統において、Ａ／Ｄ変換回路１５Ｒ，１５Ｇ，１５ＢとＬＶＤＳ処理回路１７Ｒ，１７Ｇ，１７Ｂとの間に、それぞれテストパターンのデジタルデータを発生する機能を有するテストパターン生成回路２１Ｒ，２１Ｇ，２１Ｂを設け、その各制御端子に、タイミングジェネレータ兼入出力回路（ＴＧ＆Ｉ／Ｆ）１８が出力する制御信号ＴＥＳＴＰ_ＯＮと登録信号ＴＥＳＴＰ_ＯＮ_ＲＥＧのオアをとって入力させるオアゲート２３を設けた点である。

各テストパターン生成回路２１Ｒ，２１Ｇ，２１Ｂは、ＴＧ＆Ｉ／Ｆ１８に外部から入力する制御信号ＴＥＳＴＰ_ＯＮをオアゲート２３を介して制御端子に入力し、その信号が“Ｈ”の時には、各色の画像データＤＲＯ，ＤＧＯ，ＤＢＯから内部生成のテストパターンのデジタルデータを出力するテストパターン出力モードになり、制御信号ＴＥＳＴＰ_ＯＮが“Ｌ”の時には、各Ａ／Ｄ変換回路１５Ｒ，１５Ｇ，１５Ｂからの各色の画像データＤＲＯ，ＤＧＯ，ＤＢＯをそのまま出力する通常モードになる。
また、ＴＧ＆Ｉ／Ｆ１８の内部で、入力信号ＳＣＬＫ，ＳＤ，ＣＳのシリアル通信により、図示しないＣＰＵからこの画像読取信号処理ＩＣ１０のデータ・アドレスバスを通してテストパターンＯＮ／ＯＦＦレジスタに値を書き込むことによって、そのレジスタの登録信号ＴＥＳＴＰ_ＯＮ_ＲＥＧの論理を制御できるようになっている。

その登録信号ＴＥＳＴＰ_ＯＮ_ＲＥＧも、オアゲート２３を通して各テストパターン生成回路２１Ｒ，２１Ｇ，２１Ｂの制御端子に入力される。そして、各テストパターン生成回路２１Ｒ，２１Ｇ，２１Ｂは、登録信号ＴＥＳＴＰ_ＯＮ_ＲＥＧが“Ｈ”の時にはテストパターン出力モードになり、原稿の読取イメージに準じたテストパターンのデジタルデータを生成してそれを出力し、ＴＥＳＴＰ_ＯＮ_ＲＥＧが“Ｌ”の時には通常モードになって、各Ａ／Ｄ変換回路１５Ｒ，１５Ｇ，１５Ｂからの各色の画像データＤＲＯ，ＤＧＯ，ＤＢＯをそのまま出力する。
ここで、「原稿の読取イメージに準じた」とは、出力フォーマットがＣＣＤ６による読み取り時と同じで、画像としてはアナログ的なパターン変化を含む連続パターンである。

したがって、この実施形態では、ＴＧ＆Ｉ／Ｆ１８の上述した外部からの制御信号ＴＥＳＴＰ_ＯＮの入力端子と内蔵するテストパターンＯＮ／ＯＦＦレジスタと、ＴＧ＆Ｉ／Ｆ１８からの制御信号ＴＥＳＴＰ_ＯＮと登録信号ＴＥＳＴＰ_ＯＮ_ＲＥＧのオア出力を各テストパターン生成回路２１Ｒ，２１Ｇ，２１Ｂの制御端子に入力させるオアゲート２３が、各テストパターン生成回路２１Ｒ，２１Ｇ，２１Ｂに対して動作モードの決定情報を与える動作モード決定情報入力手段である。

そして、この動作モード決定情報入力手段から入力する動作モードの決定情報（制御信号ＴＥＳＴＰ_ＯＮ又は登録信号ＴＥＳＴＰ_ＯＮ_ＲＥＧのいずれかが“Ｈ”か，いずれも“Ｌ”か）に応じて、各信号系統に設けたテストパターン生成回路２１Ｒ，２１Ｇ，２１Ｂの動作モードが、Ａ／Ｄ変換回路１５Ｒ，１５Ｇ，１５Ｂから入力するデジタル画像データＤＲＯ，ＤＧＯ，ＤＢＯをそのまま出力する通常モードと、テストパターンのデジタルデータを生成してそれを出力するテストパターン出力モードのいずれか一方に切り替わる。

このように、この画像読取信号処理ＩＣ１０は内部にテストパターン生成機能を内蔵しているので、後段にテストパターン生成回路を設ける必要がない。したがって、画像読取装置のコストを低減するとともに実装面積を低減することができる。また、画像読取信号処理ＩＣの検査工程で、内部で生成するテストパターンによって出力回路の検査が可能になる。そのため、画像読取信号処理ＩＣの故障検出の効率が向上し、検査コストを低減することもできる。

ここで、テストパターン生成回路２１Ｒ，２１Ｇ，２１Ｂの構成例とその動作を図３によって説明する。なお、テストパターン生成回路２１Ｒ，２１Ｇ，２１Ｂは同じ構成であるから、図３では共通の符号２１を付している。
このテストパターン生成回路２１は、パターン生成回路２１１とセレクタ（ＳＥＬ）２１３によって構成されている。図１におけるＡ／Ｄ変換回路１５Ｒ，１５Ｇ，１５Ｂから出力されるデジタル画像データＤＲＯ，ＤＧＯ，ＤＢＯのいずれかであるＤＩＮがセレクタ２１３の一方の入力端子に入力される。

パターン生成回路２１１は、この画像読取信号処理ＩＣ１０を搭載した画像読取装置のライン同期信号ＸＬＳＹＮＣに同期したテストパターンデータを生成してセレクタ２１３のもう一方の入力端子に入力させている。
信号Ｔ_ＯＮは、図１におけるオアゲート２３の出力信号、すなわち前述した制御信号ＴＥＳＴＰ_ＯＮ信号と登録信号ＴＥＳＴＰ_ＯＮ_ＲＥＧの論理和の信号である動作モードの決定情報である。
セレクタ２１３は、信号Ｔ_ＯＮ＝“Ｈ”の時にパターン生成回路２１１からのテストパターンデータを出力し、信号Ｔ_ＯＮ＝“Ｌ”の時にはデジタル画像データＤＩＮを出力する。

図４に、このテストパターン生成回路２１の他の構成例を示す。この図４に示すテストパターン生成回路の構成は、図３に示したテストパターン生成回路２１の構成とほぼ同じであるが、パターン生成回路２１１に代えて、ライン同期信号であるＸＬＳＹＮＣの他に信号ＴＥＳＴＰ_ＳＴを入力するパターン生成回路２１２を設けた点が異なる。
そのパターン生成回路２１２は、信号ＴＥＳＴＰ_ＳＴ＝“Ｌ”の期間はライン同期信号ＸＬＳＹＮＣに同期したテストパターンデータを生成して出力するが、信号ＴＥＳＴＰ_ＳＴ＝“Ｈ”の期間には０ＬＳＢ固定データ、すなはち規定値のデジタルデータを出力する。信号ＴＥＳＴＰ_ＳＴとしては、信号Ｔ_ＯＮと同様に外部端子からの入力又はレジスタの設定による生成が可能である。

図５は、ライン同期信号ＸＬＳＹＮＣと信号ＴＥＳＴＰ_ＳＴ及び画像データＤＩＮの関係を示すタイミングチャートである。この図５から分かるように１ライン周期の間に、テストパターン出力期間と０ＬＳＢ（最小信号単位０の）出力期間とがある。ＣＣＤ６の出力による画像データＤＩＮは、空送り期間とＯＰＢ（OPtical Black）期間と有効画像期間がある。ＯＰＢ期間は、ＣＣＤ６に光りが入らない場合の出力レベル期間である。
テストパターン出力期間は、有効画像期間の開始後少ししてから有効画像期間の終了時までとなる。

ところで、画像読取装置では光量分布やＣＣＤ感度のバラツキの影響を除去するために、一般的にシェーディング補正が行われる。そのシェーディング補正の中には黒レベルオフセットを除去する演算が含まれる。（シェーディング補正以外の別回路で黒レベル除去を行う場合もある。）
一般的なＣＣＤによる1ラインの画像データは、有効画像の前に黒レベル画素を有している。通常の画像処理では上記黒レベル画素を有する期間の黒レベル画素を平均化して、減算する黒レベルを確定している。

テストパターンデータを出力する場合も、後段の画像処理基板内の処理は同じであるため、テストパターンデータとしてはＣＣＤの黒レベル画素期間の出力を０ＬＳＢとすることで減算する黒レベルを０ＬＳＢとすることができる。
このようにすることにより、黒レベルオフセット除去のための黒レベル減算を行ってもテストパターンデータレベルが変わらないようにすることができる。
また、画像読取装置の機種間で1画素目となるＣＣＤ画素番号は同じではないため、１ライン中でのテストパターンデータ出力期間を指定できるようにすることにより、複数システムに対応可能になる。

ところで、画像読取装置のシェーディング補正演算は下記のようにする。
（Dout＝｛（Din−黒レベル）／（Dsh−黒レベル）｝×（２ⁿ−１）
Dout：シェーデイング後の出力画像データ
Din：原稿画像データ
Dsh：基準白板画像データ
ｎ：Ａ／Ｄ変換回路のビット数
通常画像処理は上記計算結果を出力画像データとして出力する。
テストパターンデータ出力の場合も後段の画像処理基板内の処理は同じであるため、テストパターンとしてはDsh＝２^ｎ−１，黒レベル＝０とすることでテストパターン生成回路で生成したレベルをそのまま後段回路へ出力する。

図６に、テストパターン生成回路２１のさらに他の構成例を示す。この図６に示すテストパターン生成回路の構成は、図３、図４に示したテストパターン生成回路２１の構成とはかなり異なっているが、便宜上同じ符号２１を付している。
このテストパターン生成回路２１には、パターン生成回路として、主走査階調パターン生成回路２１４、副走査階調パターン生成回路２１５、固定値パターン生成回路２１６、格子パターン生成回路２１７を設けており、それぞれ信号ＴＥＳＴＰ_ＳＴ＝“Ｌ”の期間に、ライン同期信号ＸＬＳＹＮＣに同期した主走査階調パターン、副走査階調パターン、固定値パターン、および格子パターンのテストパターンデータを生成して出力する。

そして、これらの4種類のテストパターンデータのいずれかを選択するセレクタ（ＳＥＬ）２１８を設けており、選択信号Ｐ_ＳＥＬ［１：０］の論理値に応じて次のようにテストパターンデータを選択して、それをセレクタ２１３の入力端子に入力させるようにしている。
Ｐ_ＳＥＬ［１：０］＝００ｂ： 主走査階調パターン
Ｐ_ＳＥＬ［１：０］＝０１ｂ： 副走査階調パターン
Ｐ_ＳＥＬ［１：０］＝１０ｂ： 固定値パターン
Ｐ_ＳＥＬ［１：０］＝１１ｂ： 格子パターン

図７に主走査階調パターンのイメージ図を、図８に副走査階調パターンのイメージ図を、図９に格子パターンのイメージ図を、それぞれ示す。
セレクタ２１３の機能は、図３、図４に示したテストパターン生成回路２１のセレクタ２１３と同じである。
図１０に、この場合の主走査出力フォーマットのタイミングチャートの例を示す。出力画像のビット数は１０ｂｉｔで記載している。ここで、ＭＣＬＫとは画像データに同期したクロックのことである。
固定値パターン出力の場合は、０００ｈ〜３ＦＦｈの出力レベルを任意に選択可能である。テストパターン出力期間内では固定値パターン設定値を出力し、それ以外の期間は全て０００ｈを出力する。

主走査諧調パターン出力の場合は、次の各設定が可能である。
信号patlvl[9:0]のレジスタ設定により、１ラインの開始レベルpatlvlを設定
信号patw[7:0]のレジスタ設定により、同レベル出力画素数patwを設定
信号pats[7:0]のレジスタ設定によ、階調間変化レベルpatsを設定
図示しないが、信号patlvl[9:0]、信号patw[7:0]、および信号pats[7:0]は、図６の主走査階調パターン生成回路２１４に入力される信号である。
また、上記各レジスタは主走査、副走査階調パターンで共通であり、Ｐ_ＳＥＬ［１：０］＝００ｂの場合に上記機能となる。

したがって、主走査諧調パターン出力は、patlvl[9:0]のレジスタ設定値のレベル（図１０に示す例ではpatlvl＝００ｈ）からスタートし、インクリメントしていって、３ＦＦｈを超えたら設定値に戻る。patw[7:0]のレジスタ設定幅のクロック数（ＭＣＬＫカウント数：同レベル出力画素数patw）だけ同じ出力コードとする（図１０に示す例ではpatw＝５）。そして、pats[7:0]のレジスタ設定のステップ（階調間変化レベルpats）単位で出力コードをインクリメントする。

格子パターンの場合は図示しないが、次の各設定が可能である。
信号ｋ_sp[9:0]のレジスタ設定により、主走査格子間隔を設定
信号ｋ_lvl[9:0]のレジスタ設定により、格子線レベルを設定
信号J_lvl[9:0]のレジスタ設定により、地肌レベルを設定
図示しないが、信号ｋ_sp[9:0]、信号ｋ_lvl[9:0]、および信号J_lvl[9:0]は、図６の格子パターン生成回路２１７に入力される信号である。

図１１に副走査出力フォーマットのタイミングチャートの例を示す。出力画像のビット数は図１０と同じく１０ｂｉｔで記載している。
固定値パターン出力の場合は、０００ｈ〜３ＦＦｈの出力レベルが任意に選択可能である。

副走査諧調パターン出力の場合は、次の各設定が可能である。
信号patlvl[9:0]のレジスタ設定により、開始ラインのレベルを設定
信号patw[7:0]のレジスタ設定により、同レベル出力ライン数を設定
信号pats[7:0]のレジスタ設定により、階調間変化レベルを設定
図示しないが信号patlvl[9:0]、信号patw[7:0]、および信号pats[7:0]は、図６の副走査階調パターン生成回路２１５に入力される信号である。
また、上記各レジスタは主走査、副走査階調パターンで共通であり、Ｐ_ＳＥＬ［１：０］＝０１ｂの場合に上記機能となる。

したがって、副走査諧調パターン出力は、patlvl[9:0]のレジスタ設定値レベル（図１１に示す例ではpatlvl＝００ｈ）からスタートし、インクリメントしていって、３ＦＦｈを超えたら設定値に戻る。patw[7:0]のレジスタ設定幅のライン数（ＸＬＳＹＮＣカウント数：同レベル出力ライン数patw）だけ同じ出力コードとする（図１０に示す例ではpatw＝２）。そして、pats[7:0]のレジスタ設定のステップ（階調間変化レベルpats）単位で出力コードをインクリメントする。
格子パターンの場合は図示しないが、格子パターン生成回路２１７に入力される信号sk_sp[9:0]のレジスタ設定により副格子間隔を設定可能である。

このように複数種類のテストパターンを選択できるようにすることによって、画像読取装置の故障検出精度及び異常画像解析精度、画像読取信号処理ＩＣの検査精度を、それぞれ向上させることができる。
複数種類のテストパターンに関して、複数パラメータの制御を可能にすることによって、画像読取装置の故障検出精度及び異常画像解析精度、画像読取信号処理ＩＣの検査精度を、それぞれさらに向上させることができる。たとえば、主走査階調パターンにより、１ＬＳＢ単位のインクリメントパターンを確認することによってｂｉｔ故障がわかる。また、主走査階調パターンにより副走査制御信号の異常が確認できる。固定値パターンによりＬＶＤＳ出力信号のエラー検査ができる。

〔第２の実施形態：図１２〜図１５〕
次に、この発明による画像読取信号処理ＩＣの第２の実施形態について図１２〜図１５によって説明する。図１２はその画像読取信号処理ＩＣの構成を示すブロック図である。
この画像読取信号処理ＩＣ２０も、図１によって説明した画像読取信号処理ＩＣ１０および図１８によって説明した画像読取信号処理ＩＣ１００と共通の部分には同一の符号を付してあり、それらの説明は省略する。

図１３は、図１２において画像読取信号処理ＩＣ２０と共に画像読取装置を構成するカラーリニア・イメージセンサ６の受光部をガラス面側から見た一例を示す図である。
このカラーリニア・イメージセンサ６の受光面６ａには、ＲＥＤ（赤）、ＧＲＥＥＮ（緑）、ＢＬＵＥ（青）の３ラインの受光部６Ｒ，６Ｇ，６Ｂが有り、その各色のライン間隔が４ ラインとなっている。このように、カラーリニア・イメージセンサ６はＲ，Ｇ，Ｂの受光部６Ｒ，６Ｇ，６Ｂの位置が物理的に離れている。そのため、その各受光部６Ｒ，６Ｇ，６Ｂが原稿の同じ場所を読む時間がずれることになる。

これによるＲ，Ｇ，Ｂの画像データの時間的ズレを補正して、画像形成時に合成後のＲ，Ｇ，Ｂの画像が合うようにするためには、特定の色を基準にして他の色の画像データを所定ライン数分遅らせる処理を行う必要がある。
画像読取装置の構成により、どの色の読取情報が原稿に対して先頭側の情報になるかは異なるが、例えば、ＲＥＤが先頭側になる場合について考えると、ＢＬＵＥを基準にした場合、画像形成時の合成後の画像位置を合わせるためには、ＧＲＥＥＮの画像データを４ライン遅延、ＲＥＤの画像データを８ライン遅延させる必要がある。

図１２に示す画像読取信号処理ＩＣ２０は、その内部でこのような画像データの遅延処理を行えるようにしたものである。そのため、カラーリニア・イメージセンサであるＣＣＤ６からコンデンサＣｒ，Ｃｇ，Ｃｂを介して入力する赤、緑、青の各色の入力画像信号ＲＩＮ，ＧＩＮ，ＢＩＮに対して、それぞれ独立して設けられた各信号系統において、テストパターン生成回路２１Ｒ，２１Ｇ，２１ＢとＬＶＤＳ処理回路１７Ｒ，１７Ｇ，１７Ｂとの間に、それぞれライン遅延回路２２Ｒ，２２Ｇ，２２Ｂを設け、その各制御端子に、タイミングジェネレータ兼入出力回路（ＴＧ＆Ｉ／Ｆ）２８が出力するライン遅延量設定の制御信号Ｒ_ＤＬＹ［７：０］，Ｇ_ＤＬＹ［７：０］，Ｂ_ＤＬＹ［７：０］がそれぞれ入力されており、各色の信号系統におけるライン遅延回路２２Ｒ，２２Ｇ，２２Ｂごとに任意のライン数分の遅延量を設定可能になっている。

したがって、前述したカラーリニア・イメージセンサ６を使用する場合には、下記の設定を行うことによって、画像形成時の合成後の画像位置を合わせることができる。
Ｒ_ＤＬＹ［７：０］＝８
Ｇ_ＤＬＹ［７：０］＝４
Ｂ_ＤＬＹ［７：０］＝０

図１２に示す画像読取信号処理ＩＣ２０におけるテストパターン生成回路２１Ｒ，２１Ｇ，２１Ｂとしては、第１の実施形態で説明したテストパターン生成回路２１のいずれを使用してもよいが、図６に示したテストパターン生成回路２１を各色毎に設け、選択信号Ｐ_ＳＥＬ［１：０］および信号Ｔ_ONを各色毎に入力するようにすれば、赤、緑、青の各色毎にテストパターンの種類の選択及びテストパターンのＯＮ／ＯＦＦ制御を行うことができる。

また、指定色のテストパターン生成回路にのみテストパターンデータを出力させ、他の色のテストパターン生成回路にはデジタルデータフルスケールの全面固定値を出力させることも可能になる。このようにすることにより、特定色に関して他色と分けて確認し易くなるため、画像読取装置の故障検出精度及び異常画像解析精度、画像読取信号処理ＩＣの検査精度を、それぞれを向上させることができる。

あるいは、図１４に示すテストパターン生成回路２１を、図１２に示した画像読取信号処理ＩＣ２０におけるテストパターン生成回路２１Ｒ，２１Ｇ，２１Ｂとして使用してもよい。この図１４に示すテストパターン生成回路２１は、図４に示したテストパターン生成回路２１におけるパターン生成回路２１２に代えてパターン生成回路２１９を設け、そこに信号ＴＥＳＴＰ_ＳＴに代えて副走査期間を示すゲート信号ＸＦＧＴを入力させている。

図１５にゲート信号ＸＦＧＴを含むタイミングチャートを示す。このテストパターン生成回路２１は、ＸＦＧＴ＝“Ｌ”の期間には選択されたテストパターンのデータを出力する。ＸＦＧＴ＝“Ｈ”の期間は固定値レベルのデータを出力する。図１５の例では「３ＦＦｈ」となっている。
このテストパターン生成回路２１を使用すれば、副走査期間を示すゲート信号ＸＦＧＴによってテストパターンの出力データを切り換えることができる。

〔画像読取装置の実施形態：図１６〕
次に、この発明による画像読取装置の一実施形態を図１６によって説明する。
この図１６に示す画像読取装置６０において、原稿２のカラー画像情報をＣＣＤ６で３原色に対応する電気信号に変換する部分は、図２に示した走査光学系を使用する。そのＣＣＤから出力される３色の画像読取信号を処理する画像読取信号処理ＩＣは、便宜上図１に示した第１の実施形態における画像読取信号処理ＩＣ１０の符号を付しているが、図１２に示した第２の実施形態の画像読取信号処理ＩＣ２０を用いてもよい。

画像信号系としては、画像読取信号処理ＩＣ１０の後にさらにシェーディング補正回路６１とデジタル処理部６２が設けられている。シェーディング補正回路６１は、画像読取信号処理ＩＣ１０から出力されるデジタル画像データに対して、図２に示した光源７の光量分布とＣＣＤ６の各画素感度のバラツキを補正するために、基準白板８を読み取ったデータをシェーディング補正用データとしてメモリに記憶し、実際の原稿２を読み取るときに、その補正用データメモリから読み出して、シェーディング補正を行う。

デジタル処理部６２では、変倍処理、γ変換、色変換等の画像処理を行って、その画像データをスキャナ出力として図示しないパーソナルコンピュータやプリンタなどへ送出する。さらに、ＣＰＵを中心とするスキャナ制御部６３と、図２に示した第１の走行体３及び第２の走行体４や冷却ファンなどを駆動するメカ駆動部６４と、蛍光灯やランプなどの光源を点灯するランプ点灯回路６５と、走行体のホームポジションや光源の温度など検知するセンサ部６６なども設けられている。スキャナ制御部６３は、上述した画像信号系とこれらの各部の動作及びそのタイミングを制御する。

この画像読取装置６０の構成および機能は、画像読取信号処理ＩＣ１０を除いては従来の画像読取装置と同様であるから、その詳細な説明は省略する。
この画像読取装置６０は、前述したこの発明による画像読取信号処理ＩＣ１０を使用することによって、それ自体がテストパターン生成機能を有し、後段にテストパターン生成回路を設けなくて済むので、画像読取装置のコストを低減するとともに実装面積を低減することができる。また、複数種類のテストパターンを選択できるようにするなど、画像読取信号処理ＩＣ１０を前述の各実施形態のように構成することにより、画像読取装置６０の故障検出精度及び異常画像解析精度などの検査精度を向上させることもできる。

〔画像形成装置の実施形態：図１７〕
次に、この発明による画像形成装置の一実施形態を図１７によって説明する。
図１７はその画像形成装置の概略構成を示すブロック図である。この画像形成装置７０は、この装置全体を制御するＣＰＵ７１と、そのＣＰＵ７１の動作プログラムを格納したＲＯＭ７２と、この装置の動作に関する各種のデータを格納するとともにＣＰＵ７１のワーキングメモリともなるＲＡＭ７３と、それらを接続するバス７９とを有し、これらによってマイクロコンピュータを構成している。

さらに、操作表示部７４、画像読取部７５、画像形成部７６、ページメモリ７７、および給紙部７８等を備えており、これらもバス７９を介してＣＰＵ７１と接続されるとともに相互に接続されている。
操作表示部７４は、この装置の動作状態等の情報を表示するＬＣＤ等のディスプレイと、オペレータが各種の入力操作を行うキーボード（タッチパネルも含む）等の入力装置を備えている。

画像読取部７５は、前述したこの発明による画像読取装置６０に相当し、前述した各実施形態のいずれかの画像読取信号処理ＩＣ１０又は２０を備えており、原稿のカラー画像を光学的に読み取って３原色に対応するデジタル画像データを出力し、それをＣＰＵ７１の制御によって各色毎のページメモリ７７にページ単位で蓄積する。
画像形成部７６は、その各ページメモリ７７に蓄積した画像データを記録紙にカラー印刷するレーザプリンタやインクジェットプリンタ等のプロッタである。給紙部７８は、その画像形成部７６へ記録紙を給送するための装置であり、給紙トレイ、給紙ローラ、および搬送機構などからなる。

この画像形成装置７０は、その画像読取部７５に前述したこの発明による画像読取信号処理ＩＣを使用しているので、それ自体がテストパターン生成機能を有し、後段にテストパターン生成回路を設けなくて済むので、画像読取部７５のコストを低減するとともに実装面積を低減することができる。また、複数種類のテストパターンを選択できるようにするなど、画像読取信号処理ＩＣを前述の各実施形態のように構成することにより、画像読取部７５の故障検出精度及び異常画像解析精度などの検査精度を向上させることもできる。
この画像形成装置７０は、デジタル複写機、ファクシミリ装置、あるいはそれらの機能とプリンタ等の機能を複合化した複合機などのいずれでもよい。

以上説明してきたように、この発明による画像読取信号処理ＩＣは、原稿のカラー画像情報を読み取るイメージスキャナ等のカラー画像読取装置、さらにその画像読取装置を画像読取部として備えたデジタル複写機、ファクシミリ装置、あるいはこれらとプリンタ等の機能を複合化した複合機等のカラー画像形成装置に利用できる。

この発明による画像読取信号処理ＩＣの第１の実施形態の構成を示すブロック図である。 この発明の各実施形態に係る画像読取装置の走査光学系の一例を示す構成図である。 図１の画像読取信号処理ＩＣにおけるテストパターン生成回路の構成例を示すブロック図である。 図１の画像読取信号処理ＩＣにおけるテストパターン生成回路の他の構成例を示すブロック図である。 図５に入力するライン同期信号ＸＬＳＹＮＣと信号ＴＥＳＴＰ_ＳＴ及び画像データＤＩＮの関係を示すタイミングチャートである。

図１の画像読取信号処理ＩＣにおけるテストパターン生成回路のさらに他の構成例を示すブロック図である。 図６の主走査階調パターン生成回路２１４により生成される主走査階調パターンのイメージ図である。 図６の副走査階調パターン生成回路２１５により生成される副走査階調パターンのイメージ図である。 図６の格子パターン生成回路２１７により生成される格子パターンのイメージ図である。 図６のテキストパターン生成回路における主走査出力フォーマットのタイミングチャートである。 同じく副走査出力フォーマットのタイミングチャートである。

この発明による画像読取信号処理ＩＣの第２の実施形態の構成を示すブロック図である。 図１２におけるカラーリニア・イメージセンサの受光部をガラス面側から見た一例を示す図である。 図１２画像に示した画像読取信号処理ＩＣにおけるテストパターン生成回路の構成例を示すブロック図である。 図１４に示したテストパターン生成回路２１の動作を説明するためのタイミングチャートである。 この発明による画像読取装置の一実施形態を示すブロック図である。 この発明による画像形成装置の一実施形態を示すブロック図である。 従来技術の画像読取信号処理ＩＣの構成例を示すブロック図である。

符号の説明

１：コンタクトガラス ２：原稿 ３：第１の走行体
３ａ：第１の走行体の第1ミラー ４：第２の走行体
４ａ：第２の走行体の第１ミラー ４ｂ：第２の走行体の第２ミラー
５：結像レンズ ６：ＣＣＤ（カラーリニア・イメージセンサ）
７：光源 ８：基準白板 １０，２０，１００：画像読取信号処理ＩＣ
１２Ｒ，１２Ｇ，１２Ｂ：クランプ（ＣＬＭＰ）回路
１３Ｒ，１３Ｇ，１３Ｂ：サンプルホールド（ＳＨ）回路
１４Ｒ，１４Ｇ，１４Ｂ：可変ゲインアンプ（ＶＧＡ）
１５Ｒ，１５Ｇ，１５Ｂ：アナログ・デジタル変換回路（ＡＤＣ）
１７Ｒ，１７Ｇ，１７Ｂ、１７Ｋ：ＬＶＤＳ処理回路
１８，２８：タイミングジェネレータ兼入出力回路（ＴＧ＆Ｉ／Ｆ）
１９：フェーズロックドループ（ＰＬＬ）回路
２１Ｒ，２１Ｇ，２１Ｂ：テストパターン生成回路
２２Ｒ，２２Ｇ，２２Ｂ：ライン遅延回路
６０：画像読取装置 ７０：画像形成装置
７５：画像読取部 ７６：画像形成部

Claims (9)

1. 原稿のカラー画像情報を光学的に読み取って３原色に対応する電気信号に変換したアナログ画像信号を入力でき、そのアナログ画像信号の指定範囲をサンプルホールドするサンプルホールド回路と、そのサンプルホールド後の信号を増幅する可変ゲインアンプと、その増幅したアナログ画像信号をデジタル画像データに変換するＡ／Ｄ変換回路と、そのデジタル画像データを低電圧差動信号レベルで出力するＬＶＤＳ処理回路とを有する信号系統を、前記３原色に対応する各画像信号毎に独立して備えた画像読取信号処理ＩＣであって、
   前記３原色に対応する各信号系統における前記Ａ／Ｄ変換回路と前記ＬＶＤＳ処理回路との間に、それぞれテストパターンのデジタルデータを生成する機能を有するテストパターン生成回路を設けると共に、
   該各テストパターン生成回路に対して動作モードの決定情報を与える動作モード決定情報入力手段を設け、
   該動作モードの決定情報に応じて、前記各信号系統に設けた前記テストパターン生成回路の動作モードが、前記Ａ／Ｄ変換回路から入力するデジタル画像データをそのまま出力する通常モードと、前記テストパターンのデジタルデータを生成してそれを出力するテストパターン出力モードのいずれか一方に切り替わるようにしたことを特徴とする画像読取信号処理ＩＣ。
2. 請求項１に記載の画像読取信号処理ＩＣにおいて、前記テストパターン生成回路がテストパターンとして出力するデジタルデータは、原稿の読取イメージに準じたテストパターンであり、１ライン中の指定した範囲のみ該テストパターンのデジタルデータを出力し、該範囲外の領域では規定値のデジタルデータを出力することを特徴とする画像読取信号処理ＩＣ。
3. 請求項１又は２に記載の画像読取信号処理ＩＣにおいて、テストパターンのデジタルデータとして、主走査方向階調パターンデータ、副走査方向階調パターンデータ、全面固定値データ、格子パターンデータのいずれか一つ以上を含むことを特徴とする画像読取信号処理ＩＣ。
4. 請求項３に記載の画像読取信号処理ＩＣにおいて、前記テストパターン生成回路が前記各テストパターンのデジタルデータを発生する際に、前記各テストパターンごとに次のパラメータ、すなわち
   前記全面固定値パターンに対しては、固定値データ、
   前記主走査階調パターンに対しては、１ラインの開始レベル、同レベル出力画素数、階調間変化レベル、
   前記副走査階調パターンに対しては、開始ラインの開始レベル、同レベル出力ライン数、階調間変化レベル、
   前記格子パターンに対しては、主及び副格子間隔、格子線レベル、地肌レベル、
   の内一つ以上を指定する手段を有することを特徴とする画像読取信号処理ＩＣ。
5. 請求項２，３，４のいずれか一項に記載の画像読取信号処理ＩＣにおいて、前記３色に対応する各信号系統に設けた前記各テストパターン生成回路によって生成する各テストパターンの開始ラインを指定のライン数ずつずらす手段を有することを特徴とする信号処理ＩＣ。
6. 請求項２，３，４のいずれか一項に記載の画像読取信号処理ＩＣにおいて、前記３原色に対応する各信号系統に設けた前記各テストパターン生成回路のうち、指定された色に対応する信号系統に設けたテストパターン生成回路のみが前記テストパターンのデジタルデータを出力し、他の信号系統に設けたテストパターン生成回路はデジタルデータフルスケールの全面固定値を出力することを特徴とする画像読取信号処理ＩＣ。
7. 請求項２，３，４のいずれか一項に記載の画像読取信号処理ＩＣにおいて、前記３原色に対応する各信号系統に設けた前記各テストパターン生成回路によって生成するテストパターンの種類を、外部信号によって切り換える手段を有することを特徴とする画像読取信号処理ＩＣ。
8. 請求項１から７のいずれか一項に記載の画像読取信号処理ＩＣと、原稿のカラー画像情報を光学的に読み取って３原色に対応する電気信号に変換し、その各アナログ画像信号を前記画像読取信号処理ＩＣに入力させるカラーリニア・イメージセンサとを備えたことを特徴とする画像読取装置。
9. 請求項８に記載の画像読取装置による画像読取部と、該画像読取部が出力するデジタル画像データを記録紙に印刷する画像形成部とを備えたことを特徴とする画像形成装置。
   

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