JP4541021B2

JP4541021B2 - 半導体装置の製造方法

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Publication number: JP4541021B2
Application number: JP2004127485A
Authority: JP
Inventors: 正道佐藤; 道昭杉山; 安巳堤
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-04-23
Filing date: 2004-04-23
Publication date: 2010-09-08
Anticipated expiration: 2024-04-23
Also published as: JP2005311138A

Description

本発明は、配線基板に複数の半導体チップを搭載した半導体装置、更には前記半導体装置の製造方法に関し、例えば配線基板の小型化のためのボンディングパッドの配置や電解メッキ用の給電配線の敷設形態等に適用して有効な技術に関する。

特許文献１には配線基板にコントローラチップとフラッシュメモリを搭載したメモリカードについて記載が有る。コントローラチップとフラッシュメモリは双方のボンディングパッドを配線基板上のボンディングパッドに共通接続して、対応端子間を結合している。さらに、コントローラチップとフラッシュメモリが共通接続される配線基板上のボンディングパッドは配線基板上のテスト端子に結合されている。

特許文献２には基板上の配線を電解メッキにより形成した後、電解メッキ用配線をエッチング、砥石、レーザなどにより除去し、基板状態で電気的導通試験を行なってから、樹脂モールド及び配線基板領域のダイシングを経て組立てる方法を開示する。ダイシングの後、メッキ用配線パターンの端部に対する処理については言及されていない。

特許文献３にはボンディングパッドのメッキ用配線パターンと配線パターンとの間にダイシング幅よりも幅広の溝を形成して分離し、その溝に封止樹脂を埋めることによって、ダイシングの後にメッキ用配線パターンの端部が樹脂モールドから露出するのを防止する技術が記載される。

日本国特許特開２００１−２０９７７３号公報日本国特許特開２００１−２０９７７３号公報日本国特許特開２０００−２１６２８３号公報

本発明は、配線基板に複数の半導体チップを搭載した半導体装置の配線基板を小型化するためにボンディングパッドの配置や電解メッキ用の給電配線の敷設形態等について検討した。

第１に、一の半導体チップと他の半導体チップとの接続形態について検討した。特許文献１に記載のように双方の半導体チップのボンディングパッドを配線基板上のボンディングパッドに共通接続すると、前記共通接続されるボンディングパッドは配線基板の縁辺部から離れることになるので、当該ボンディングパッドに対する電解メッキ用の給電配線の引き回し距離が長くなり、それによる配線領域が大きくなってしまう。

第２に、ボンディングパッドに対する電解メッキ用の給電配線の引き出しスペースについて検討した。半導体チップの外部端子が多端子化され狭ピッチ化されると、配線基板上ではボンディングパッドを複数列並列させることが必要になる。その場合、前列のボンディングパッドから縁辺部に引き出される電解メッキ用の給電配線は後列のボンディングパッドの間を通すことが必要になり、必然的に後列ではボンディングパッドの配列ピッチを大きくしなければならない。このとき、半導体チップの間に配置すべきボンディングパッドについては配線基板の幅寸法の制約などから同様の構成を採用し難い場合があり、本発明者は電解メッキ用の給電配線についても配線基板の表層と共に内層の配線層を考慮することの必要性を見出した。

第３に、電解メッキ用の給電配線に対する処理についてである。電解メッキ用の給電配線の端部がモールド樹脂のダイシング面に露出されると、湿度の影響や外部からの導電接触などにより端子間に不所望なリークを生ずる虞がある。特許文献２記載の技術ではその点について認識されていない。特許文献３の技術は湿度の影響や外部からの導電接触などによる端子間の不所望なリークは防止されるが、銅などの配線パターンを切断して分離溝を形成するとき当該配線パターンの切断端面が塑性変形して隣同士接触する可能性の有ることが本発明者によって見出された。

本発明の目的は、配線基板に複数の半導体チップを搭載した半導体装置をボンディングパッドの配置や電解メッキ用の給電配線の敷設形態等の観点より小型化することにある。

本発明の別の目的は、ボンディングパッド特に半導体チップ間に配置すべきボンディングパッドに対する電解メッキ用の給電配線の引き出しに要する面積を縮小することにある。

本発明の更に別の目的は、配線基板上の電解メッキ用の給電配線の端面が隣同士で接触する虞を未然に防止することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕《メッキ用給電配線》本発明に係る半導体装置は、表層及び内層の配線層を有する配線基板に第１の半導体チップ（３）と第２の半導体チップ（４，５）とを備える。前記配線基板は、前記第１の半導体チップの端子にワイヤボンディングされる複数の第１のボンディングパッド（９Ａａ，９Ａｂ）と、前記第２の半導体チップの端子にワイヤボンディングされる複数の第２のボンディングパッド（１０ａ、１０ｂ）と、前記第１のボンディングパッドと前記第２のボンディングパッドとの間を接続する第１の配線（１６）と、第２のボンディングパッドから配線基板の縁辺部に引き出された第２の配線（４４）とを有する。前記第１のボンディングパッド及び第２のボンディングパッドは電解メッキされ、前記第２の配線は前記電解メッキ用の電源との接続に利用されたものである。

上記した手段によれば、第１及び第２のボンディングパッドに対する電解メッキ用給電配線として前記第２の配線を共通に利用するから、第１のボンディングパッドから配線基板の縁辺部に電解メッキ用給電配線を引き出すことを要せず、配線基板の小型化に資する。

本発明の具体的な形態では、前記第１の半導体チップと前記第２の半導体チップは離間して配置され、前記第１の半導体チップと前記第２の半導体チップとの間に前記第１のボンディングパッドが配置され、前記第２の半導体チップと前記配線基板の縁辺部との間に前記第２のボンディングパッドが配置される。前記第１のボンディングパッドが配線基板の縁辺部から離れていても電解メッキ用の給電配線の引き回し距離は長くならない。

本発明の具体的な形態では、前記第１の配線は、第２の配線に比べて前記表層及び内層の双方の配線層を用いて形成される配線を多く含む。第１の配線は前記表層及び内層の双方の配線層を多く用いるから、配線構造が複雑になっても第１のボンディングパッドの配列ピッチを比較的小さく抑えることができ、多数の第１のボンディングパッドを配置することが容易になる。配線基板の縁辺部に近いところでは短い距離で第２の配線を引き出すことが容易であり、そのような場所では配線構造を簡素化する方が望ましいからである。

本発明の具体的な形態では、前記配線基板は前記第１の半導体チップの端子にワイヤボンディングされる複数の第３のボンディングパッド（９Ｂａ，９Ｂｂ〜９Ｄａ，９Ｄｂ）を更に有する。前記第３のボンディングパッドは前記第１の半導体チップと前記配線基板の別の縁辺部との間に配置され、前記第３のボンディングパッドから前記別の縁辺部に引き出された第３の配線（４５）を有し、前記第３のボンディングパッドは電解メッキされ、前記第３の配線は前記電解メッキ用の電源との接続に利用されたものである。機能上第２の半導体チップと共通接続されることを要しない第１の半導体チップのボンディングパッドは電解メッキ用の給電を考慮すれば回路基板の縁辺部に配置するのが好都合である。

このとき前記第３の配線は、第１の配線に比べて前記表層の配線層だけを用いて形成される配線を多く含む。配線基板の縁辺部に近いところでは短い距離で第３の配線を引き出すことが容易であり、そのような場所では配線構造を簡素化する方が望ましいからである。

前記第１のボンディングパッドが隣合って複数列配置され、前記第３のボンディングパッドが隣合って複数列配置されるとき、前記第１のボンディングパッドの最小配列ピッチは前記第３のボンディングパッドの最小配列ピッチよりも小さくされる。回路基板を第１のボンディングパッドの配列方向に小さくすることが可能になる。前記第１のボンディングパッドの列間距離は前記第３のボンディングパッドの列間距離よりも小さくされる。列間距離が小さいということは前後のボンディングパッド列のパッド配列ピッチの差が小さいということによって実現できる構成であり、これは、回路基板を第１のボンディングパッド列の並列方向に小さくすることを可能にする。

本発明の具体的な形態では、前記半導体装置は樹脂封止されダイシングによって個片化され、前記第２及び第３の配線はダイシング面から内側に食い込んだ位置まで化学的な侵食によって除去されている。したがって、電解メッキ用の電源との接続に利用される第２及び第３の配線は半導体装置がダイシングされてもその端部は封止樹脂に埋め込まれ且つ機械的な切削若しくは剪断作用を受けていないから隣同士が不所望に接触することもなく、ボンディングパッドが不所望にリークする虞を未然に防止することができる。

〔２〕《チップ間ボンディングパッドの狭ピッチ化》本発明の別の観点による半導体装置は、表層及び内層の配線層を有する配線基板に第１の半導体チップと第２の半導体チップとを備える。前記配線基板は、前記第１の半導体チップの端子にワイヤボンディングされる複数の第１のボンディングパッドと、前記第２の半導体チップの端子にワイヤボンディングされる複数の第２のボンディングパッドと、前記第１の半導体チップの端子にワイヤボンディングされる複数の第３のボンディングパッドと、前記第１のボンディングパッドと前記第２のボンディングパッドとの間を接続する第１の配線と、第２のボンディングパッドから配線基板の縁辺部に引き出された第２の配線と、第３のボンディングパッドから配線基板の別の縁辺部に引き出された第３の配線とを有する。前記第１の半導体チップと前記第２の半導体チップは離間して配置され、前記第１の半導体チップと前記第２の半導体チップとの間に前記第１のボンディングパッドが配置され、前記第２の半導体チップと前記配線基板の縁辺部との間に前記第２のボンディングパッドが配置され、前記第１の半導体チップと前記配線基板の別の縁辺部との間に前記第３のボンディングパッドが配置される。前記第１乃至第３のボンディングパッドは電解メッキされ、前記第２及び第３の配線は前記電解メッキ用の電源との接続に利用される。前記第１のボンディングパッドは隣合って複数列配置され、前記第３のボンディングパッドは隣合って複数列配置され、前記第１のボンディングパッドの最小配列ピッチは前記第３のボンディングパッドの最小配列ピッチよりも小さくされる。前記第３のボンディングパッドの最小配列ピッチが小さいので、前記第１のボンディングパッドの列間距離を小さくでき、その分、配線基板を、第１のボンディングパッド列の並列方向に小さくすることができる。

本発明の具体的な形態では、前記第１のボンディングパッドの配列幅は第１のボンディングパッドにワイヤーボンディングされる第１の半導体チップ上のボンディングパッドの配列幅にほぼ等しい。

前記第１の半導体チップはデータプロセッサであり、第２の半導体チップは前記データプロセッサによってアクセス可能にされるメモリである。

〔３〕《基板・チップ間ワイヤの引出し方向》本発明の別の観点による半導体装置は、表層及び内層の配線層を有する矩形の配線基板に第１の半導体チップと第２の半導体チップとを備える。前記配線基板は、前記第１の半導体チップの端子にワイヤボンディングされる複数の第１のボンディングパッドと、前記第２の半導体チップの端子にワイヤボンディングされる複数の第２のボンディングパッドと、前記第１の半導体チップの端子にワイヤボンディングされる複数の第３のボンディングパッドと、前記第１のボンディングパッドと前記第２のボンディングパッドとの間を接続する第１の配線とを有する。前記第１の半導体チップと前記第２の半導体チップは離間して配置され、前記第１の半導体チップの一辺と前記第２の半導体チップとの間に前記第１のボンディングパッドが配置され、前記第２の半導体チップと前記配線基板の一縁辺部との間に前記第２のボンディングパッドが配置され、前記第１の半導体チップと前記配線基板の残りの三縁辺部の夫々との間に前記第３のボンディングパッドが配置される。

配線基板に半導体チップを接着して搭載するときの配置精度は±１００μｍ程度であり、更に接着剤のはみ出しが±２００〜±３００μｍ程度ある。これを考慮すると、配線基板の各縁辺部に直接半導体チップの端面が臨む場合には一括樹脂モールド後のダイシングにおいて、接着剤がダイシング面から露出する虞がある。接着剤がダイシング面から露出すると、接着剤を介する吸湿やモールド樹脂の剥離による回路の不所望な短絡の原因になる。これに対して配線基板のパターン形成精度は±１０μｍになるから、配線基板の各縁辺部と半導体チップとの間にボンディングパッドが必ず配置されることにより、配線基板のパターンがダイシング面から露出せず、しかも接着剤がダイシング面から露出する虞も未然に防止することができる。

〔４〕《第１メモリと第２メモリのボンディング方向相違》本発明の別の観点による半導体装置は、表層及び内層の配線層を有する配線基板にデータプロセッサ（６３）、第１のメモリ（４，５）及び第２のメモリ（６６）を備える。前記データプロセッサと前記第１のメモリは離間して配置され、前記第２のメモリは第１のメモリにスタックされる。前記配線基板は、前記データプロセッサがフェースダウンボンディングされる第１の電極パッド（６９Ａ〜６９Ｄ）、前記第１のメモリにボンディングされる第２の電極パッド（１０ａ，１０ｂ）、及び前記第２のメモリにボンディングされる第３の電極パッド（６５ａ，６５ｂ）を有する。前記第１の電極パッドのうちメモリとインタフェースされるメモリインタフェースパッドは前記第１のメモリに臨む位置に配置され、前記第２の電極パッドは前記第１のメモリと配線基板の一縁辺部との間に配置され、前記第３の電極パッドは配線基板の前記一縁辺部に交差する他の縁辺部と第２のメモリとの間に配置される。

メモリインタフェースパッドに対する第２の電極パッドの配置と第３の電極パッドの配置は配線基板上で交差的配置とされるから、メモリインタフェースパッドに第２の電極パッド及び第３の電極パッドを接続する配線基板上での配線引き回しが容易になる。そのような配線が配線基板上の一部分に集中しないからである。さらに、配線基板が縦又は横の一方向に片寄って大きくなるのを抑制するのも容易である。

〔５〕《エッチバック領域の食い込み》本発明の別の観点による半導体装置の製造方法は、（ａ）ダイシング領域によって区画された複数の配線基板領域が形成され、夫々の配線基板領域における所定の電極パッドを電解メッキするために給電を行なった給電用配線が一部配線基板領域に食い込んで前記ダイシング領域から化学的な侵食により除去された配線基板ブロックを用意する工程と、（ｂ）用意された配線基板ブロックの配線基板領域に半導体デバイスを搭載する工程と、（ｃ）配線基板ブロック上の複数の半導体デバイスを一括して樹脂封止する工程と、（ｄ）封止された半導体デバイスと配線基板領域をダイシング領域に沿って分割する工程とを含む。

上記によれば、誘電用配線はダイシング面から内側に食い込んだ位置まで化学的な侵食によって除去されている。したがって、電解メッキ用の電源との接続に利用される給電用配線は半導体デバイスが封止された配線基板領域がダイシングされても、その端部は封止樹脂に埋め込まれ且つ機械的な切削若しくは剪断作用を受けていないから、隣同士が不所望に接触することもなく、ボンディングパッドが不所望にリークする虞を未然に防止することができる。

本発明の別の観点による半導体装置は、配線基板に半導体デバイスが搭載されて樹脂封止されダイシングによって個片化された半導体装置であって、前記配線基板の所定の電極パッドを電解メッキするために給電を行なった給電用配線がダイシング面から内側に食い込んだ位置まで化学的な侵食によって除去されている。前記給電用配線のピッチは、例えばその最小加工寸以上で１２０μｍ以下の寸法を有する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、配線基板に複数の半導体チップを搭載した半導体装置の小型化に資することができる。

別の発明によれば、ボンディングパッド特に半導体チップ間に配置すべきボンディングパッドに対する電解メッキ用の給電配線の引き出しに要する面積を縮小することができる。

更に別の発明によれば、配線基板上の電解メッキ用の給電配線の端面が隣同士で接触する虞を未然に防止することができる。

《第１の実施形態》
図１には本発明に係る半導体装置の一例が示される。同図に示される半導体装置１は、表層及び内層の配線層を有する配線基板２に、第１の半導体チップとしてデータプロセッサ（ＭＰＵ）３と第２の半導体チップとして２個のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）４、５とを備える。データプロセッサ３はそのチップの４辺に沿って多数のボンディングパッド６Ａ〜６Ｄを有する。ボンディングパッドの参照符号６Ａ〜６Ｄはチップの辺毎に対応するボンディングパッドをＡ〜Ｄで区別している。シンクロナスＤＲＡＭ４，５はその１辺の沿って複数個のボンディングパッド７，８が配列されている。図では２個のシンクロナスＤＲＡＭ４，５が個々のボンディングパッド７，８を露出するようにずれてスタックされている。

配線基板２の表面には、前記データプロセッサ３のボンディングパッド６Ａ〜６Ｄにワイヤボンディングされる多数のボンディングパッド９Ａａ，９Ａｂ〜９Ｄａ，９Ｄｂが前記データプロセッサ３の各辺の周りに夫々２列ずつ配置され、また、前記シンクロナスＤＲＡＭ４，５の前記ボンディングパッド７，８にワイヤボンディングされる多数のボンディングパッド１０ａ，１０ｂが前記シンクロナスＤＲＡＭ４，５の一長辺に沿って２列で配置される。ボンディングパッドの参照符号９Ａａ，９Ａｂ〜９Ｄａ，９Ｄｂはチップの辺毎に対応するボンディングパッドをＡ〜Ｄで区別し、各辺毎の列をａ，ｂで区別している。

ＭＰＵ３とＳＤＲＡＭ４，５との間に配置されたボンディングパッド９Ａａ，９ＡｂはＭＰＵ３の対応するボンディングパッド６Ａの配列幅とほぼ同じ幅で配置されている。これに対し、配線基板２の縁辺部寄りに配置されたボンディングパッド９Ｂａ，９Ｂｂ〜９Ｄａ，９ＤｂはＭＰＵ３の対応するボンディングパッド６Ｂ〜６Ｃの配列幅よりも幅広で配置されている。結果として、前記ボンディングパッド９Ａａ，９Ａｂとボンディングパッド６Ａを接続する各ボンディングワイヤ１１Ａはほぼ平行にされる。これに対して前記ボンディングパッド９Ｂａ，９Ｂｂ〜９Ｄａ，９Ｄｂとボンディングパッド６Ｂ〜６Ｃを接続するボンディングワイヤ１１Ｂ〜１１Ｄは放射状に広がっている。換言すれば、前記ボンディングパッド９Ａａ，９Ａｂの最小配列ピッチは前記ボンディングパッド９Ｂａ，９Ｂｂ〜９Ｄａ，９Ｄｂの最小配列ピッチよりも小さくされる。前記ボンディングパッド７，８とボンディングパッド１０ａ，１０ｂを接続する各ボンディングワイヤ１２もほぼ平行にされている。

図２には前記半導体装置１のブロック図が示される。データプロセッサ３は特に図示はしないが命令を実行する中央処理装置、中央処理装置のワークＲＡＭ、中央処理装置の動作プログラムを保有するＲＯＭ、メモリインタフェース制御を行なうメモリコントローラ、及びその他の入出力回路等を有する。シンクロナスＤＲＡＭ４，５はダイナミック型メモリセルのアレイを有し、データプロセッサ３から供給されるクロックに同期してデータの読み出し及び書込み動作を行なう。

データプロセッサ３はデータバスＤＢＵＳ、アドレスバスＡＢＵＳ及びコントロールバスＣＢＵＳに接続され、それらバスは外部に接続可能にされる。コントロールバスＣＢＵＳのうちメモリアクセス制御信号ＡＣＮＴ用の配線、アドレスバスＡＢＵＳ及びデータバスＤＢＵＳはＳＤＲＡＭ４，５に共通接続される。メモリアクセス制御信号ＡＣＮＴ用の配線には、ＲＡＳ（ロウアドレスストローブ）信号線、ＣＡＳ（カラムアドレスストローブ）信号線、ライトイネーブル信号線、リードイネーブル信号線等が含まれる。コントロールバスＣＢＵＳのうちチップセレクト信号ＣＳ１の配線、チップセレクト信号ＣＳ２の配線及びクロックイネーブル信号ＣＫＥの配線は外部出力端子に接続され、ＳＤＲＡＭにおけるチップセレクト信号ＣＳの入力端子及びクロックイネーブル信号ＣＫＥの入力端子は外部端子に接続される。ＭＰＵ３がＳＤＲＡＭ４，５をアクセスするときは配線基板の外側で、ＣＳ１の端子をＳＤＲＡＭ５のＣＳ端子に、ＣＳ２の端子をＳＤＲＡＭ５のＣＳ端子に、ＣＫＥの端子をＳＤＲＡＭ４，５のＣＫＥ端子に接続すればよい。ＳＤＲＳＡＭ４，５を半導体装置１の外部デバイスによってアクセスさせるときはＳＤＲＡＭ４，５の端子ＣＳ及びＣＫＥを外部デバイスに接続すればよい。

図３乃至図６は配線基板の４層から成る配線層の配線パターンを順番に示す。図３に示される第１層目の配線層（第１配線層）Ｌ１に形成された前記ボンディングパッドは、第１層目の配線層Ｌ１に形成された配線パターン、図４に示される第２層目の配線層（第２配線層）Ｌ２に形成された配線パターン、及び図５に示される第３層目の配線層（第３配線層）Ｌ３に形成された配線パターンを介して、図６に示される第４層目の配線層（第４配線層）Ｌ４に形成された半田ボール電極のランドパターンＬＤＰに導通される。配線層の層間はビアホールＶＡＨ又はスルーホールＴＲＨで接続される。ビアホールＶＡＨとスルーホールＴＲＨは平面上で重なって配置されているものもある。特に制限されないが、第１層目配線層Ｌ１と第２層目配線層Ｌ２はビアホールＶＡＨによって接続され、第２層目配線層Ｌ１と第３層目配線層Ｌ３はスルーホールＴＲＨによって接続され、第３層目配線層Ｌ３と第４層目配線層Ｌ４はビアホールＶＡＨによって接続される。太い配線パターンや、横線が付されたプレーン状のパターンは電源又はグランド系パターンとされる。

ここで、図２に示されるようにＭＰＵ３及びＳＤＲＡＭ４，５と外部端子とを接続する信号配線は、ＭＰＵ３を固有の外部端子に接続する配線１４、ＳＤＲＡＭ３，４を固有の外部端子に接続する配線１５、ＭＰＵ３とＳＤＲＡＭ４，５を対応する外部端子に共通接続する配線１６に大別される。このとき、配線１４に接続するボンディングパッドは図１の９Ｂａ，９Ｂｂ〜９Ｄａ，９Ｄｂ及び９Ａａ，９Ａｂの一部のボンディングパッドとされる。配線１５に接続するボンディングパッドは図１の１０ａ，１０ｂの一部のボンディングパッドとされる。配線１６に接続するボンディングパッドは９Ａａ，９Ａｂの前記一部を除く大半のボンディングパッドと、図１の１０ａ，１０ｂの前記一部を除く大半のボンディングパッドとされる。前記大半のボンディングパッドを単に共通接続用ボンディングパッドとも記す。

図３に例示されるように、１０ａ，１０ｂの前記共通接続用ボンディングパッドは第１配線層Ｌ１の配線（例えばＬ１ａ、Ｌ１ｂ）で共通接続される。それら共通接続配線のうち９Ａｂの共通接続用ボンディングパッドと接続される配線（例えばＬ１ａ）の大半は第１配線層Ｌ１の配線（例えばＬ１ｃ）を介して９Ａｂの対応する共通接続用ボンディングパッドに接続される。一方、それら共通接続配線のうち９Ａａの共通接続用ボンディングパッドと接続される配線（例えばＬ１ｂ）の大半は第２配線層Ｌ２などの内層配線層を介して９Ａａの対応する共通接続用ボンディングパッドに接続される。上記１０ａ，１０ｂの前記共通接続用ボンディングパッドと９Ａａ，９Ａｂのボンディングパッドとを接続する配線を単に第１の配線と総称する。例えば第１配線層Ｌ１の配線Ｌ１ｂはビアホール３５を介して図４の第２配線層Ｌ２のビアホール３６に接続され、配線Ｌ２ａを通ってビアホール３１から図１の第１配線層Ｌ１のビアホール３０に抜け、そこから９Ａａの対応する共通接続用ボンディングパッドに接続される。ちなみに、その配線Ｌ２ａは図４のスルーホール３２を介して図５の第３配線層Ｌ３のスルーホール３３に至り、そこから図６の第４配線層Ｌ４のビアホール３４を介して外部に接続可能にされる。また、図３の９Ａａの別の共通接続用ボンディングパッドはビアホール２０を介して図４の第２配線層Ｌ２のビアホール２１に落ち、配線層Ｌ２ｂからスルーホール２２を介して図５の第３配線層Ｌ３のスルーホール２３に接続される。スルーホール２３は第３配線層Ｌ３の配線Ｌ３ａを介してスルーホール２４に導通され、そこから図６の第４配線層Ｌ４のビアホール２５を介して外部に接続可能にされる。

前記ボンディングパッド９Ａａ，９Ａｂ〜９Ｄａ，９Ｄｂ及び１０ａ，１０ｂは電解メッキによりその表面が金メッキされる。電解メッキは配線基板の製造過程で行なわれる。例えば図３の２Ａを一つの配線基板を構成する領域（配線基板領域）とすると、配線基板２の製造では、通常図７に例示されるように、一つの基板にダイシング領域４１で区画された複数の配線基板領域２Ａを形成した配線基板ブロック４０を構成する。配線基板ブロック４０は半導体装置１の組立てに用いられ、半導体チップの実装、一括モールド等を経た後にダイシング領域４１から半導体基板領域２Ａを分離され、個片化された半導体装置１が得られる。

電解メッキに際して各ボンディングパッド９Ａａ，９Ａｂ〜９Ｄａ，９Ｄｂ及び１０ａ，１０ｂに電解メッキ用の一方の電源を供給するために給電配線を用いる。給電配線は図７に例示されるように、配線基板領域２Ａを囲むように配線基板ブロック４０の表裏に敷設された給電幹線４３と、図３及び図６に例示されるように個々の配線領域２Ａから引き出されて給電幹線４３に接続された給電配線（給電支線）４４（第２の配線）、４５（第３の配線）とによって構成される。４６は給電幹線４３に接続する電源端子である。

前記給電支線４４は、ＭＰＵ３とＳＤＲＡＭ４，５を接続する配線１６（第１の配線）に結合されたボンディングパッド１０ａ，１０ｂから配線基板の縁辺部に引き出された配線とされる。例えば前記配線Ｌ１ｂに接続して引き出された配線である。前記給電支線４５はその他のボンディングパッドから配線基板の縁辺部に引き出された配線とされる。

前記給電用支線４４，４５は電気的に独立すべきボンディングパッドを短絡させることになる。したがって配線基板の形成工程で給電幹線４３から電解メッキ用の電源供給を行なってボンディングパッドの金メッキを完了した後、給電用支線４４，４５は電源幹線４３から電気的に分離される。ここでは、そのような電気的分離を配線基板の製造工程で行なう。例えば、図３及び図６の領域（エッチバック領域）５０で示されるようにダイシング領域４１から配線基板領域２Ａに食い込んだ領域に対して、化学的な侵食によって給電支線４４，４５及び給電幹線４３の一部を配線基板ブロック上から除去する。

図８にはエッチバック領域５０とダイシング領域４１と関係が詳細に例示される。図においてエッチバック領域５０に入っている給電幹線４３及び給電支線４４のハッチング部分は配線基板ブロックの製造段階で除去されている。エッチバック領域５０において給電幹線４３及び給電支線４４は化学的侵食により除去され、機械的な力による切削や剪断作用を受けていないから、給電支線４４の除去端面が隣同士で接触するほど変形することはない。そして、配線基板ブロックに対して、半導体チップの実装、一括モールド等を経た後にダイシング領域４１から半導体基板領域２Ａが分離されたとき、ダイシング面には給電支線４４の端面は露出されない。

図９乃至図１２には配線基板の製造工程が例示される。（ａ）表裏に銅箔を付着したコアを形成する。（ｂ）コアの要所にドリルで貫通孔５１を形成する。（ｃ）銅メッキを行なって貫通孔に銅を付着させる。（ｄ）貫通孔に穴埋め材を充填する。貫通孔はスルーホールとされる。（ｅ）コアの表裏をパターンニングして内層の第２配線層Ｌ２及び第３配線層Ｌ３を形成する。（ｆ）第２配線層Ｌ２及び第３配線層Ｌ３の表裏を絶縁層５２でラミネートする。（ｇ）絶縁層５２の要所をレーザドリルで穴あけする。（ｈ）その表裏面から銅をメッキする。レーザドリルで穴あけされた部分５３はビアホールとされる。（ｉ）表裏の銅メッキをパターンニングし、表層の第１配線層Ｌ１及び第４配線層Ｌ４を形成する。（ｊ）表層の第１配線層Ｌ１及び第４配線層Ｌ４の要所にソルダレジスタを印刷して被覆する。ソルダレジスタの印刷非対象領域はボンディングパッド５４、半田ボール電極のランド５５及びエッチバック領域５０の給電配線とされる。（ｋ）エッチバック領域に保護フィルム５６を貼付ける。（ｌ）表面に露出されたボンディングパッド５４及びランド５５に対してニッケル及び金をメッキし、メッキの後、前記保護フィルムを剥離する。（ｍ）今度はメッキされたボンディングパッド５４及びランド５５の表面に保護フィルム５７を貼り付ける。（ｎ）表層に対してエッチングを行なって、エッチバック領域５０の給電配線を除去する。除去後保護フィルム５７を剥離する。（ｏ）保護フィルムが剥離された状態で配線基板ブロックが梱包・出荷される。尚、図９乃至図１２の断面図は図３乃至図６の配線パターンとの相関を無視している。

梱包・出荷された配線基板ブロックは、ダイシング領域によって区画された複数の配線基板領域が形成され、夫々の配線基板領域における所定の電極パッドを電解メッキするために給電を行なった給電用配線が一部配線基板領域に食い込んで前記ダイシング領域から化学的な侵食により除去されている。この配線基板ブロックを用いて半導体装置１を製造する時は、特に図示はしないが、前記給電用配線が一部配線基板領域に食い込んで前記ダイシング領域から化学的な侵食により除去された配線基板ブロックを用意し、用意された配線基板ブロックの配線基板領域にＭＰＵ３とＳＤＲＡＭ４，５を搭載し、配線基板ブロックの各配線基板領域上のＭＰＵ３とＳＤＲＡＭ４，５を一括して樹脂封止し、ＭＰＵ３及びＳＤＲＡＭ４，５が封止された各配線基板領域をダイシング領域に沿って分割する。

上記実施形態によれば以下の作用効果を得る。

〔１〕ボンディングパッド９Ａａ，９Ｂｂのうち前記配線１６（第１の配線）に接続する第１のボンディングパッドと、ボンディングパッド１０ａ、１０ｂのうち前記配線１６（第１の配線）に接続する第２のボンディングパッドとに対する電解メッキ用給電配線として前記給電支線４４を共通に利用するから、ボンディングパッド９Ａａ，９Ｂｂのうち前記配線１６（第１の配線）に接続する第１のボンディングパッドから配線基板２の縁辺部に電解メッキ用給電配線を引き出すことを要せず、配線基板２の小型化に資することができる。

〔２〕前記ＭＰＵ３と前記ＳＤＲＡＭ４，５とを離間して配置し、前記ＭＰＵ３と前記ＳＤＲＡＭ４，５との間に前記第１のボンディングパッドが配置され、前記ＳＤＲＡＭ４，５と前記配線基板２の縁辺部との間に前記第２のボンディングパッドが配置されることにより前記第１のボンディングパッドが配線基板２の縁辺部から離れていても、電解メッキ用の給電配線の引き回し距離は長くならない。

〔３〕前記第１の配線１６は、前記表層の配線層Ｌ１，Ｌ４だけを用いて形成される配線よりも前記表層の配線層Ｌ１，Ｌ４及び内層配線層Ｌ２，Ｌ３の双方の配線層を用いて形成される配線を多く含む。このように第１の配線１６は前記表層及び内層の双方の配線層を多く用いるから、配線構造が複雑になっても前記第１のボンディングパッドの配列ピッチを比較的小さく抑えることができ、多数の第１のボンディングパッドを配置することが容易になる。

〔４〕前記給電支線４４は、前記表層及び内層の双方の配線層を用いて形成される配線よりも前記表層の配線層だけを用いて形成される配線を多く含んでいる。これは、配線基板２の縁辺部に近いところでは短い距離で給電支線４４を引き出すことが容易であり、そのような場所では配線構造を簡素化する方が望ましいからである。機能上ＳＤＲＡＭ４，５と共通接続されることを要しないＭＰＵ３側のボンディングパッド９Ｂａ，９Ｂｂ〜９Ｄａ，９Ｄｂに対する給電支線４５についても同様である。

〔５〕前記ボンディングパッド９Ａａ，９Ａｂの最小配列ピッチは前記ボンディングパッド９Ｂａ，９Ｂｂ〜９Ｄａ，９Ｄｂの最小配列ピッチよりも小さくされる。実際には前記ボンディングパッド９Ａａ，９Ａｂの配列ピッチはＭＰＵ３上のボンディングパッド６Ａの配列ピッチにほぼ等しい。これにより、回路基板２をボンディングパッド９Ａａ，９Ａｂの配列方向（回路基板の短手方向）に小さくすることが可能になる。ボンディングパッド９Ｃａ，９Ｃｂの他にボンディングパッド９Ａａ，９Ａｂのピッチも広くなれば、その分だけ配線領域を配線基板２の短手方向に広げなければならなくなるからである。前記ボンディングパッド９Ａａ，９Ａｂの列間距離は前記ボンディングパッド９Ｂａ，９Ｂｂ〜９Ｄａ，９Ｄｂの列間距離よりも小さくされる。列間距離が小さいということは前後のボンディングパッド列のパッド配列ピッチの差が小さいということによって実現できる構成であり、これは、回路基板２をボンディングパッド９Ａａ，９Ａｂの列の並列方向（回路基板の長手方向）に小さくすることを可能にする。

〔６〕前記半導体装置１は、給電用支線４４，４５がダイシング面から配線基板領域２Ａの内側に食い込んだ位置まで化学的な侵食によって除去されているから、給電用支線４４，４５は半導体装置１がダイシングされてもその端部は封止樹脂に埋め込まれ且つ機械的な切削若しくは剪断作用を受けず、隣同士が不所望に接触することもなく、ボンディングパッドが不所望にリークする虞を未然に防止することができる。前記半導体装置１における前記給電支線４４，４５の配列ピッチは、例えばその最小加工寸以上で１２０μｍ以下の寸法を有している。仮に、その配列ピッチが１２０μｍを超えている場合には、その間隔が大きいので、仮に給電支線の端部が封止樹脂のダイシング面から露出していても、雰囲気の湿度の影響を受けて隣同士でリークする虞は低くなると考えられる。さらに、そのように間隔が大きければダイシングのときに機械的な切削若しくは剪断作用を受けて端面が変形しても隣同士が不所望に接触するおそれも低くなると考えられる。この意味において、前記給電支線４４，４５の配列ピッチ１２０μｍ以下という数値は、前記給電用支線４４，４５をダイシング面から配線基板領域２Ａの内側に食い込んだ位置まで化学的な侵食によって除去しておくという構成による効果を発揮できる一つの臨界値として位置付けることができる。

〔７〕前記ＭＰＵ３４とＳＤＲＡＭ４，５は離間して配置され、前記ＭＰＵ３の一辺と前記ＳＤＲＡＭ４，５との間に前記ボンディングパッド９Ａａ，９Ａｂが配置され、前記ＳＤＲＡＭ４，５と前記配線基板２の一縁辺部との間に前記ボンディングパッド１０ａ，１０ｂが配置され、前記ＭＰＵ３と前記配線基板２の残りの三縁辺部の夫々との間に前記ボンディングパッド９Ｂａ，９Ｂｂ〜９Ｄａ，９Ｄｂが配置される。配線基板２に半導体チップ３，４，５を接着して搭載するときの配置精度は±１００μｍ程度であり、更に接着剤のはみ出しが±２００〜±３００μｍ程度ある。これを考慮すると、配線基板２の各縁辺部に直接半導体チップ３，４，５の端面が臨む場合には一括樹脂モールド後のダイシングにおいて、接着剤がダイシング面から露出する虞がある。接着剤がダイシング面から露出すると、接着剤を介する吸湿やモールド樹脂の剥離による回路の不所望な短絡の原因になる。これに対して配線基板２のパターン形成精度は±１０μｍになるから、配線基板２の各縁辺部と半導体チップ３，４，５との間にボンディングパッドが必ず配置される上記構成により、配線基板２のパターンがダイシング面から露出せず、しかも接着剤がダイシング面から露出する虞も未然に防止することができる。

《第２の実施形態》
図１３には半導体装置の別の構成が示される。同図に示される半導体装置６１は、表層及び内層の配線層を有する配線基板６２に、第１の半導体チップとしてデータプロセッサ（ＭＰＵ）６３と第２の半導体チップとして２個のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）４、５と、第３の半導体チップとして電気的に書き換え可能な不揮発性メモリの一例であるフラッシュメモリ（ＦＬＡＳＨ）６６とを備える。データプロセッサ６３はフリップチップ接続により接続され、接続電極として複数の金バンプ電極がそのチップ主面上に配置されている。シンクロナスＤＲＡＭ４，５はその１辺の沿って複数個のボンディングパッド７，８が配列されている。図では２個のシンクロナスＤＲＡＭ４，５が個々のボンディングパッド７，８を露出するようにずれてスタックされている。フラッシュメモリ６６はその表面にボンディングパッド６７Ａ，６７Ｂを２列有する。

配線基板６２の表面には、前記データプロセッサ３の金バンプ電極がフェースダウンボンディングされる多数のボンディングパッド６９Ａ〜６９Ｄが配置される。前記ボンディングパッド６９Ａ〜６９Ｄは実際にはＭＰＵ６３の下になるが、図では目視可能に作図してある。前記シンクロナスＤＲＡＭ４，５の前記ボンディングパッド７，８にワイヤボンディングされる多数のボンディングパッド１０ａ，１０ｂが配線基板２の短手縁辺部に沿って２列で配置される。更に前記フラッシュメモリ６６の前記ボンディングパッド６７Ａ，６７Ｂにワイヤボンディングされる多数のボンディングパッド６５ａ，６５ｂが配線基板６２の両方の長手縁辺部に沿って配置される。前記ボンディングパッド６９Ａ〜６９ＤのうちＳＤＲＡＭ４，５及びフラッシュメモリ６６とインタフェースされるメモリインタフェースパッドは前記ＳＤＲＡＭ４，５に臨む位置に配置されるボンディングパッド６９Ｃに含まれている。ボンディングパッド６９Ｃに含まれるメモリインタフェースパッドは、ＳＤＲＡＭ４，５のボンディングパッド１０ａ、１０ｂ、更にフラッシュメモリ６６のボンディングパッド６５ａ，６５ｂに共通接続され、ＭＰＵ６３はＳＤＲＡＭ７，８及びＦＬＡＳＨ６６をアクセス可能にされる。図１と同様にそのような配線は共通バスとして半導体装置６１の外部にも接続可能にされている。

図１４乃至図１９は配線基板６２の６層から成る配線層の配線パターンを順番に示す。図１４は第１層目の配線層（第１配線層）Ｌ１、図１５は第２層目の配線層（第２配線層）Ｌ２、図１６は第３層目の配線層（第３配線層）Ｌ３、図１７は第４層目の配線層（第４配線層）Ｌ４、図１８は第５層目の配線層（第５配線層）Ｌ５、図１９は第６層目の配線層（第６配線層）Ｌ６を示す。特に制限されないが、第３配線層Ｌ３は専らグランドプレーンとして、第４配線層Ｌ４は専ら電源プレーンとして、第６配線層Ｌ６は専ら半田バンプのランドパターン領域として利用される。配線層はビアホールＶＡＨやスルーホールＴＲＨによって接続される。エッチバック領域５０で電解メッキ用給電幹線４３及び給電支線４４の一部をエッチングで除去されている点は図１の半導体装置と同じである。

図１３に示されるように、ボンディングパッド６９Ｃに含まれるメモリインタフェースパッドに対するＳＤＲＡＭ４，５のボンディングパッド１０ａ、１０ｂの配置とフラッシュメモリ６６のボンディングパッド６５ａ，６５ｂの配置は配線基板６２上で交差的配置とされるから、前記ＭＰＵ６３用のメモリインタフェースパッドにＳＤＲＡＭ４，５のボンディングパッド１０ａ、１０ｂ及びフラッシュメモリ６６のボンディングパッド６５ａ，６５ｂを接続する配線基板６２上での配線引き回しが容易になる。そのような配線が配線基板６２上の一部分に集中しないからである。さらに、配線基板６２が縦又は横の一方向に片寄って大きくなるのを抑制するのも容易である。

図２０には半導体装置の更に別の構成が示される。図２０の半導体装置８１は、ＳＤＲＡＭ４，５を一つのフリップチップ形態のＳＤＲＡＭ７０に置き換えたことが図１３と相違する。図示はしないがフリップチップ形態のＳＤＲＡＭ７０の底面にはバンプ電極が形成され、ＭＰＵ６３と同様にフェースダウンボンディングで配線基板に実装される。ボンディングパッド６９Ｃに含まれるメモリインタフェースパッドに対するＳＤＲＡＭ７０のボンディングパッドの配置とフラッシュメモリ６６のボンディングパッド６５ａ，６５ｂの配置が配線基板８２上で交差的配置とされる点は図１３と同じである。

図２１及び図２２にはＭＰＵ６３にＦＬＡＳＨ６３を搭載した状態を専ら示した組立て工程が例示される。（ａ）配線基板８２にＭＰＵ６３をフェースダウンボンディングする。（ｂ）ＭＰＵ６３の上に接着剤でＦＬＡＳＨ６６を固定する。（ｃ）ＦＬＡＳＨ６６のボンディングパッドを配線基板８２上の対応するボンディングパッドにワイヤーボンディングする。８３はボンディングワイヤである。（ｄ）全体を樹脂でモールドし、ダイシング領域をダイシングして配線基板領域を分離する。（ｅ）配線基板８２の裏面に形成されているランドパターンに半田ボール９１をマウントする。

図２３及び図２４にはＳＤＲＡＭ４５をスタックして搭載した状態を専ら示した組立て工程が例示される。（ａ）配線基板８２にＳＤＲＡＭ５を接着固定する。（ｂ）ＳＤＲＡＭ５の上に別のＳＤＲＡＭ４を接着固定する。（ｃ）ＳＤＲＡＭ４，５のボンディングパッドを配線基板８２上の対応するボンディングパッドにワイヤーボンディングする。８３はボンディングワイヤである。（ｄ）全体を樹脂でモールドし、ダイシング領域をダイシングして配線基板領域を分離する。（ｅ）配線基板８２の裏面に形成されているランドパターンに半田ボール９１をマウントする。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、配線基板は４層又は６層に限定されない、表層と内層の配線層を備えればよく、配線層の数はそれに限定されない。配線基板に搭載される半導体チップの数と種類は上記説明に限定されず適宜変更可能である。

本発明に係る半導体装置の一例を示す平面図である。図１の半導体装置のブロック図である。図１の半導体装置に採用される４層配線基板の第１配線層の平面図である。図１の半導体装置に採用される４層配線基板の第２配線層の平面図である。図１の半導体装置に採用される４層配線基板の第３配線層の平面図である。図１の半導体装置に採用される４層配線基板の第４配線層の平面図である。配線基板ブロックに形成された配線基板領域及びダイシング領域などを示す平面図である。エッチバック領域とダイシング領域と関係を詳細に例示する平面図である。図１の半導体装置に採用される４層配線基板の製造工程の第１段階を例示する説明図である。図９に続く製造工程の第２段階を例示する説明図である。図１０に続く製造工程の第３段階を例示する説明図である。図１１に続く製造工程の第４段階を例示する説明図である。本発明に係る半導体装置の別の例を示す平面図である。図１３の半導体装置に採用される６層配線基板の第１配線層の平面図である。図１３の半導体装置に採用される６層配線基板の第２配線層の平面図である。図１３の半導体装置に採用される６層配線基板の第３配線層の平面図である。図１３の半導体装置に採用される６層配線基板の第４配線層の平面図である。図１３の半導体装置に採用される６層配線基板の第５配線層の平面図である。図１３の半導体装置に採用される６層配線基板の第６配線層の平面図である。本発明に係る半導体装置の更に別の例を示す平面図である。フリップチップ形態のＭＰＵにワイヤボンディング形態のＦＬＡＳＨを搭載する組立て工程の第１段階を例示する説明図である。図２１に続く製造工程の第２段階を例示する説明図である。ワイヤボンディング形態のＳＤＲＡＭをスタックする組立て工程の第１段階を例示する説明図である。図２３に続く製造工程の第２段階を例示する説明図である。

符号の説明

１半導体装置
２配線基板
３ＭＰＵ
４，５ＳＤＲＡＭ
６Ａ〜６ＤＭＰＵ上のボンディングパッド
７，８ＳＤＲＡＭ上のボンディングパッド
９Ａａ，９Ａｂ〜９Ｄａ，９ＤｂＭＰＵに接続されるボンディングパッド
１０ａ，１０ｂＳＤＲＡＭに接続されるボンディングパッド
ＶＡＨビアホール
ＴＲＨスルーホール
ＬＤＰランドパターン
１４，１５，１６配線
４０配線基板ブロック
４１ダイシング領域
４３給電幹線
４４，４５給電支線
５０エッチバック領域
６１半導体装置
６２配線基板
６３ＭＰＵ
６６ＦＬＡＳＨ

Claims

以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）電解メッキされた複数の第１ボンディングパッド、および電解メッキされた複数の第２ボンディングパッドを有する表層の配線層と、内層の配線層とを含み、かつ給電配線が設けられたダイシング領域で区画された配線基板領域を、複数備えた配線基板ブロックを準備する工程；
（ｂ）複数の第１端子、および複数の第２端子を有する第１半導体チップを複数準備し、前記複数の第１半導体チップを前記配線基板ブロックの前記複数の配線基板領域にそれぞれ搭載する工程；
（ｃ）前記複数の第１端子と前記複数の第１ボンディングパッドとを複数の第１ワイヤを介してそれぞれ電気的に接続し、前記複数の第２端子と前記複数の第２ボンディングパッドとを複数の第２ワイヤを介してそれぞれ電気的に接続する工程；
ここで、
前記（ｂ）工程では、各配線基板領域において、前記複数の第１ボンディングパッドが前記第１半導体チップと前記ダイシング領域との間に位置し、かつ前記複数の第２ボンディングパッドが前記複数の第１ボンディングパッドと前記ダイシング領域との間に位置するように、前記半導体チップを前記配線基板に搭載し、
前記複数の第１ボンディングパッドは、前記表層の配線層および前記内層の配線層のそれぞれに設けられた複数の第１配線を介して前記給電配線とそれぞれ電気的に接続されており、
前記複数の第１配線のそれぞれは、前記複数の第１ボンディングパッドのそれぞれの付近において、前記複数の第１ボンディングパッドのそれぞれから前記半導体チップに向かう方向にのみ引き出されており、
前記複数の第２ボンディングパッドは、前記表層の配線層のみに設けられた複数の第２配線を介して前記給電配線とそれぞれ電気的に接続されており、
前記複数の第２配線のそれぞれは、前記複数の第２ボンディングパッドのそれぞれの付近において、前記複数の第２ボンディングパッドのそれぞれから前記ダイシング領域に向かう方向にのみ引き出されている。
前記（ｂ）工程で準備する前記複数の第１半導体チップのそれぞれは、平面形状が四角形から成る第１表面を有しており、
前記複数の第１端子および前記複数の第２端子は、前記第１表面の前記第１チップ辺に沿って形成されており、
前記（ｂ）工程で準備する前記複数の第１半導体チップのそれぞれは、さらに、前記第１チップ辺とは異なる第２チップ辺に沿って形成された複数の第３端子を有しており、
前記（ｃ）工程では、各配線基板領域において、前記第１半導体チップの前記第２チップ辺に沿って配置され、かつ電解メッキされ、かつ前記複数の第１ボンディングパッドおよび前記複数の第２ボンディングパッドのそれぞれの最小配列ピッチよりも大きい最小配列ピッチを有する複数の第３ボンディングパッドと、前記複数の第３端子とを、複数の第３ワイヤを介してそれぞれ電気的に接続し、
前記（ｂ）工程では、第２表面、および前記第２表面に形成された複数の第４端子を有する第２半導体チップを複数準備し、各配線基板領域において、前記複数の第１ボンディングパッドおよび前記複数の第２ボンディングパッドが前記第１半導体チップと前記第２半導体チップとの間に位置するように、前記第１半導体チップの隣に前記第２半導体チップを搭載することを特徴とする請求項１記載の半導体装置の製造方法。
前記複数の第３ボンディングパッドは、前記第１半導体チップの前記第２チップ辺に沿って、かつ複数列に亘って配置されており、
複数列に亘って配置された前記複数の第３ボンディングパッドのうち、前記第１半導体チップ側に配置された複数の第４ボンディングパッドと繋がる第３配線は、前記表層の配線層のみを介して、かつ複数列に亘って配置された前記複数の第３ボンディングパッドのうち、前記第１半導体チップから遠い位置に配置された複数の第５ボンディングパッド間を経由して、前記ダイシング領域に向かう方向に引き出されていることを特徴とする請求項２記載の半導体装置の製造方法。
前記（ｃ）工程では、各配線基板領域に形成され、かつ前記第１チップ辺に沿って配置され、かつ電解メッキされた複数の第４ボンディングパッドと、前記第２半導体チップの前記複数の第４端子とを、複数の第４ワイヤを介してそれぞれ電気的に接続し、
前記複数の第２ボンディングパッドのそれぞれは、前記複数の第２配線および前記複数の第４ボンディングパッドを介して前記給電配線とそれぞれ電気的に接続されていることを特徴とする請求項３記載の半導体装置の製造方法。
前記（ｂ）工程で準備する前記複数の第１半導体チップのそれぞれは、データプロセッサであり、
前記（ｂ）工程で準備する前記複数の第２半導体チップのそれぞれは、前記第１半導体チップから供給されるクロックに同期してデータの読み出しおよび書き込み動作を行うＤＲＡＭであり、
前記複数の第１端子および前記複数の第２端子のそれぞれは、アドレスバスおよびデータバスとして使用され、
前記複数の第３端子は、コントロールバスとして使用されることを特徴とする請求項４記載の半導体装置の製造方法。