JP2011258757A - 半導体装置 - Google Patents
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Abstract
【課題】本発明の実施形態は、金属汚染を抑制することができる半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、第1の絶縁層と、前記第1の絶縁層と積層された第2の絶縁層と、を有する基板と、前記第1の絶縁層の前記第2の絶縁層が設けられた側とは反対側に設けられた半導体素子と、前記第1の絶縁層と、前記第2の絶縁層と、の間に設けられた回路パターンと、前記第1の絶縁層と、前記第2の絶縁層と、の間に設けられた電位部と、を備える。前記電位部は、接地または電源と接続されている。
【選択図】図1
【解決手段】実施形態によれば、半導体装置は、第1の絶縁層と、前記第1の絶縁層と積層された第2の絶縁層と、を有する基板と、前記第1の絶縁層の前記第2の絶縁層が設けられた側とは反対側に設けられた半導体素子と、前記第1の絶縁層と、前記第2の絶縁層と、の間に設けられた回路パターンと、前記第1の絶縁層と、前記第2の絶縁層と、の間に設けられた電位部と、を備える。前記電位部は、接地または電源と接続されている。
【選択図】図1
Description
本発明の実施形態は、半導体装置に関する。
近年、金属汚染による半導体素子への影響が問題となっている。また、パッケージング工程などのいわゆる後工程での金属汚染も問題となってきている。
そのため、金属汚染の影響を抑制する技術の開発が望まれている。
そのため、金属汚染の影響を抑制する技術の開発が望まれている。
本発明の実施形態は、金属汚染を抑制することができる半導体装置を提供する。
実施形態によれば、半導体装置は、第1の絶縁層と、前記第1の絶縁層と積層された第2の絶縁層と、を有する基板と、前記第1の絶縁層の前記第2の絶縁層が設けられた側とは反対側に設けられた半導体素子と、前記第1の絶縁層と、前記第2の絶縁層と、の間に設けられた回路パターンと、前記第1の絶縁層と、前記第2の絶縁層と、の間に設けられた電位部と、を備える。前記電位部は、接地または電源と接続されている。
本実施の形態に係る半導体装置の例示をする前に、まず、半導体装置における金属汚染の抑制について説明する。
半導体素子(半導体チップ)の微細化にともない微量金属汚染が歩留まりに与える影響が大きくなっている。また、近年、半導体素子の三次元化、高集積度にともない半導体素子の薄膜化、多層化が進み金属汚染管理がより複雑化している。
半導体素子(半導体チップ)の微細化にともない微量金属汚染が歩留まりに与える影響が大きくなっている。また、近年、半導体素子の三次元化、高集積度にともない半導体素子の薄膜化、多層化が進み金属汚染管理がより複雑化している。
ここで、パッケージング工程などの後続の工程に悪影響を与えないように、ウェーハ状態において表面汚染、裏面汚染、側面汚染を制御する必要があるため、現状においては金属汚染を確実に除去するため、金属除去の工程時間を長く設定している。また、金属汚染除去の工程を新たに設けるようにする場合もある。そのため、生産性の低下などを招いている。
金属系不純物、とくにシリコン中の拡散速度が速い可動イオンとなる銅(Cu)、鉄(Fe)、金(Au)、ナトリウム(Na)は、シリコンウェーハ中で析出して結晶欠陥を引き起こしたり、シリコンウェーハ表面でパーティクルの付着核になったりする。また、これらの金属系不純物は、シリコンウェーハ中において電気的に深い準位を形成して半導体素子の性能を低下させたり、シリコンウェーハ表面に形成されたシリコン酸化膜中に入り込むことでその絶縁性を低下させたりする。
この様な金属系不純物を除去する方法はいろいろと提案されている。
例えば、金属系不純物を除去する方法として、HCl(塩酸)、H2O2(過酸化水素)、H2O(純水)を混合した化学薬液によるシリコンウェーハ表面の洗浄(HPM(Hydrochloric acid Hydrogen Peroxide Mix)洗浄)が知られている。しかし、ウェット洗浄による除去では、シリコンウェーハ表層に顕在している金属系不純物は除去できるが、シリコンウェーハ中に拡散している金属系不純物は除去できない。また工程数の増加や定期的な汚染管理など膨大な設備投資が必要となる。
例えば、金属系不純物を除去する方法として、HCl(塩酸)、H2O2(過酸化水素)、H2O(純水)を混合した化学薬液によるシリコンウェーハ表面の洗浄(HPM(Hydrochloric acid Hydrogen Peroxide Mix)洗浄)が知られている。しかし、ウェット洗浄による除去では、シリコンウェーハ表層に顕在している金属系不純物は除去できるが、シリコンウェーハ中に拡散している金属系不純物は除去できない。また工程数の増加や定期的な汚染管理など膨大な設備投資が必要となる。
また、金属系不純物を捕獲するゲッタリング法も知られている。
ゲッタリング法としては、いわゆるエキシトリンシック・ゲッタリング(EG(Extrinsic Gettering))法と、イントリンシック・ゲッタリング(IG(Intrinsic Gettering))法とが知られている。
ゲッタリング法としては、いわゆるエキシトリンシック・ゲッタリング(EG(Extrinsic Gettering))法と、イントリンシック・ゲッタリング(IG(Intrinsic Gettering))法とが知られている。
この場合、ゲッタリングサイトは、シリコンウェーハにおいて半導体素子の活性層から離れた領域に設けられる。
例えば、エキシトリンシック・ゲッタリング法では、シリコンウェーハの裏面にポリシリコンや高濃度リン(P)の領域等を形成し、シリコンとの歪み応力を利用してゲッタリングサイトを形成する。この場合、バックサイドダメージ(BSD(Backside Damage))、ポリSiバックシール(PBS(Poly-Silicon Back Seal))あるいはリンゲッタリングと呼ばれる手法が用いられている。
例えば、エキシトリンシック・ゲッタリング法では、シリコンウェーハの裏面にポリシリコンや高濃度リン(P)の領域等を形成し、シリコンとの歪み応力を利用してゲッタリングサイトを形成する。この場合、バックサイドダメージ(BSD(Backside Damage))、ポリSiバックシール(PBS(Poly-Silicon Back Seal))あるいはリンゲッタリングと呼ばれる手法が用いられている。
また、イントリンシック・ゲッタリング法では、シリコンウェーハ内の酸素をシリコンウェーハ内部のみに析出させ、これをゲッタリングサイトとする。例えば、シリコンウェーハ内部のほぼ中心領域にSiOxなどの酸素析出物を形成することで結晶欠陥を誘起してゲッタリングサイトとするようにしている。
ここで、近年の半導体素子の薄膜化により、半導体素子の抗折強度を確保する必要が出てきた。そのため、シリコンウェーハ裏面の処理が、ウェーハポリッシング法による粗面化処理(表面が粗いほどゲッタリング効果があると言われている)からドライポリッシング法による鏡面化処理に移行しており、シリコンとの歪み応力を利用したエキシトリンシック・ゲッタリング法の効果が発揮できないという問題が生じている。
また、半導体装置に使用する基板の回路パターンなどが金属汚染源となるおそれがある。そのため、シリコンウェーハを洗浄して金属系不純物を除去しても後工程での金属汚染や半導体装置に用いられる基板の回路パターンなどからの金属汚染を防止することができないおそれがある。
この場合、エキシトリンシック・ゲッタリング法の効果を発揮させるためには、鏡面化処理されたシリコンウェーハの裏面にゲッタリングサイトを意図的に設ける特殊な加工が必要となり、工程数の増加や生産性の低下が生じるおそれがある。
また、イントリンシック・ゲッタリング法では、シリコンウェーハ内部に結晶欠陥を形成する必要があるため、半導体素子の品質などの観点からは望ましい方法とはいえない場合もある。
そのため、ゲッタリング法以外で金属汚染の影響を抑制する技術の開発が望まれていた。
また、イントリンシック・ゲッタリング法では、シリコンウェーハ内部に結晶欠陥を形成する必要があるため、半導体素子の品質などの観点からは望ましい方法とはいえない場合もある。
そのため、ゲッタリング法以外で金属汚染の影響を抑制する技術の開発が望まれていた。
次に、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、本実施の形態に係る半導体装置を例示する模式部分拡大図である。
図2は、図1におけるA−A矢視図である。なお、図2(a)は電位部を例示するための模式図、図2(b)は図2(a)におけるC部の模式拡大図である。
図3は、半導体素子の裏面の性状を例示する模式断面図である。なお、図3(a)は粗面化処理が行われた場合、図3(b)は鏡面化処理が行われた場合を例示する模式断面図である。
図1に示すように、半導体装置1には、基板2と、基板2に設けられた半導体素子3と、が備えられている。
基板2は、複数の絶縁層20、21、22が積層するようにして設けられた積層基板とすることができる。すなわち、絶縁層20(第1の絶縁層)と、絶縁層20に積層するようにして設けられた絶縁層21(第2の絶縁層)と、絶縁層21に積層するようにして設けられた絶縁層22と、を有する基板とすることができる。
基板2は、例えば、ガラスエポキシなどの有機材料を主体とした有機系積層基板とすることもできるし、酸化アルミニウムなどのセラミックスやガラスなどの無機材料を主体とした無機系積層基板とすることもできる。なお、基板2は、いわゆるリジッド基板であってもよいし、フレキシブル基板などであってもよい。
図1は、本実施の形態に係る半導体装置を例示する模式部分拡大図である。
図2は、図1におけるA−A矢視図である。なお、図2(a)は電位部を例示するための模式図、図2(b)は図2(a)におけるC部の模式拡大図である。
図3は、半導体素子の裏面の性状を例示する模式断面図である。なお、図3(a)は粗面化処理が行われた場合、図3(b)は鏡面化処理が行われた場合を例示する模式断面図である。
図1に示すように、半導体装置1には、基板2と、基板2に設けられた半導体素子3と、が備えられている。
基板2は、複数の絶縁層20、21、22が積層するようにして設けられた積層基板とすることができる。すなわち、絶縁層20(第1の絶縁層)と、絶縁層20に積層するようにして設けられた絶縁層21(第2の絶縁層)と、絶縁層21に積層するようにして設けられた絶縁層22と、を有する基板とすることができる。
基板2は、例えば、ガラスエポキシなどの有機材料を主体とした有機系積層基板とすることもできるし、酸化アルミニウムなどのセラミックスやガラスなどの無機材料を主体とした無機系積層基板とすることもできる。なお、基板2は、いわゆるリジッド基板であってもよいし、フレキシブル基板などであってもよい。
また、絶縁層20、21、22には、回路パターン23、24、25を設けるようにすることができる。この場合、回路パターン23、24は内層回路として設けられ、回路パターン25は外層回路として設けられている。
回路パターン23、24、25は、例えば、銅(Cu)、アルミニウム(Al)、タングステン(W)、モリブデン(Mo)などの導電体から形成されるものとすることができる。なお、絶縁層や回路パターンの層数は例示をしたものに限定されるわけではなく適宜変更することができる。ここで、回路パターンの配線23、24、25には、外部から電源電圧、接地電圧、データ、または、コマンドが与えられる。
半導体素子3は、絶縁層20の一方の主面に接合層3aを介して接合されている。すなわち、半導体素子3は、絶縁層20の絶縁層21が設けられた側とは反対側に設けられている。また、半導体素子3の端子3bと、半導体素子3の周辺に設けられたボンディングパッド26と、がボンディングワイヤ27を介して電気的に接続されている。そして、ボンディングパッド26と回路パターン23とが電気的に接続されている。
接合層3aは、例えば、半導体素子3の裏面に接合剤を膜状に付着させ、これをBステージ状態とすることで形成されたものとすることもできるし、半導体素子3の裏面にいわゆるダイアタッチメントフィルムを貼り付けることで形成されたものとすることもできる。
なお、ボンディングワイヤ27を介して半導体素子3と回路パターン23とが電気的に接続される場合を例示したがこれに限定されるわけではない。この場合、半導体素子3と回路パターン23とをいわゆるフェイスダウンボンディング方式により電気的に接続することもできる。例えば、半導体素子3の端子にはんだバンプを形成し、はんだバンプを介して半導体素子3と回路パターン23の電極とを電気的に接続するフリップチップ方式としてもよいし、半導体素子3に設けられた突起電極に導電性接着剤を塗布し、回路パターン23の電極に接着する接続方式などとしてもよい。
また、絶縁層20、21、22の所定の箇所には絶縁層を貫通するスルーホールビア(Through Hole Via)28を設けることができる。スルーホールビア28により絶縁層20、21、22に設けられた回路パターン23、24、25を電気的に適宜接続するようにすることができる。なお、ブラインドビアホール(Blind via hole)、ベリッドホール(Buried hole)などの特定の絶縁層間のみを接続するビアを設けることもできる。
また、基板2には、抵抗、コンデンサ、コイルなどの受動素子や、トランジスタ、ダイオードなどの能動素子を適宜設けるようにすることもできる。
ここで、図3(a)に示すように半導体素子3の裏面が粗面化処理される場合には、半導体素子3の裏面にシリコンとの歪み応力を利用したゲッタリングサイト3cが形成されることになる。そのため、このゲッタリングサイト3cにより金属系不純物を捕獲することができるので、後工程での金属汚染や、半導体装置1に用いられる基板2の回路パターン23などからの金属汚染を防止することができる。
しかしながら、近年の半導体素子3の薄膜化により半導体素子3の厚みが薄くなるほどゲッタリングサイト3cの凹凸を起点とした折損が発生しやすくなる。そのため、図3(b)に示すように、抗折強度を確保する必要などから半導体素子3の裏面を鏡面化処理することで平坦化するようになってきている。この様な場合には、半導体素子3の裏面にシリコンとの歪み応力を利用したゲッタリングサイト3cがほとんど形成されないことになる。なお、鏡面化処理を行っても、半導体素子3の裏面から完全に凸凹を取り除くことはできない。この場合、鏡面化処理を行っているかどうかは、図3(a)と図3(b)とを比較すれば解るように、同じ倍率で観察した場合に半導体素子3の裏面に凸凹が形成されていないことから判別できる。また、半導体素子3の内部に酸素析出物を形成することで結晶欠陥を誘起してゲッタリングサイトとすることもできるが、半導体素子3の品質などの観点からは半導体素子3の内部に結晶欠陥を設けないようにすることが好ましい。
すなわち、近年の半導体素子3の薄膜化などを考慮すると、ゲッタリング法以外の技術を用いて金属汚染を抑制するようにすることが好ましい。
すなわち、近年の半導体素子3の薄膜化などを考慮すると、ゲッタリング法以外の技術を用いて金属汚染を抑制するようにすることが好ましい。
ここで、本発明者らの得た知見によれば、基板2の半導体素子3の直下に設けられた内層に何らかの電位を有する電位部を設けるようにすれば金属汚染による半導体素子の不良率を抑制することができる。
例えば、絶縁層20と絶縁層21との間に線状の形態を有する複数の電位部29を設けるようにすることができる。そして、この電位部29に何らかの電位を持たせるようにする。例えば、図2に示すように、第1方向に延びる線状の電位部29の両端部を第2方向に延びる接続部29aに接続することで線状の電位部29同士を電気的に接続するようにする。そして、線状の電位部29、接続部29aの少なくともいずれかを接地するか、電源などに接続することで電位部29に何らかの電位を持たせるようにすることができる。なお、電位部29が直線状の場合を例示したがこれに限定されるわけではない、例えば、任意の曲線を含む形状であってもよい。
また、回路パターン23と電位部29とは同じ層に形成されている。その結果、製造工程を増やすことなく電位部29を形成することができる。
本実施例にかかる電位部29の設置箇所は、図2(a)に示すC部である。図2(b)に示すように、このC部において、回路パターン23のうち電位が与えられる導電体29pの端部と電位部29とが接続部29cにより接続されている。このように、回路パターン23の電位を利用することによって、回路パターン数の増加をさせることなく、また、回路パターンを複雑化させることなく、電位部29に電位を与えることができる。また、接続部29cも回路パターン23や電位部29と同じ層に形成されている。その結果、同じ層内で回路パターン23と電位部29とが接続部29cにより接続され、配線層の数が増えることを防止することができる。
例えば、絶縁層20と絶縁層21との間に線状の形態を有する複数の電位部29を設けるようにすることができる。そして、この電位部29に何らかの電位を持たせるようにする。例えば、図2に示すように、第1方向に延びる線状の電位部29の両端部を第2方向に延びる接続部29aに接続することで線状の電位部29同士を電気的に接続するようにする。そして、線状の電位部29、接続部29aの少なくともいずれかを接地するか、電源などに接続することで電位部29に何らかの電位を持たせるようにすることができる。なお、電位部29が直線状の場合を例示したがこれに限定されるわけではない、例えば、任意の曲線を含む形状であってもよい。
また、回路パターン23と電位部29とは同じ層に形成されている。その結果、製造工程を増やすことなく電位部29を形成することができる。
本実施例にかかる電位部29の設置箇所は、図2(a)に示すC部である。図2(b)に示すように、このC部において、回路パターン23のうち電位が与えられる導電体29pの端部と電位部29とが接続部29cにより接続されている。このように、回路パターン23の電位を利用することによって、回路パターン数の増加をさせることなく、また、回路パターンを複雑化させることなく、電位部29に電位を与えることができる。また、接続部29cも回路パターン23や電位部29と同じ層に形成されている。その結果、同じ層内で回路パターン23と電位部29とが接続部29cにより接続され、配線層の数が増えることを防止することができる。
電位部29、接続部29aは、例えば、銅(Cu)、アルミニウム(Al)、タングステン(W)、モリブデン(Mo)などの導電体から形成されるものとすることができる。ただし、例示をした材料に限定されるわけではなく適宜変更することができる。なお、電位部29と回路パターン23とが同じ材料から形成されるものとすれば、電位部29と回路パターン23とを同時に形成することができるので生産性を向上させることができる。例えば、サブトラクティブ法やアディティブ法などを用いて、電位部29と回路パターン23とを同時に形成するようにすることができる。ただし、電位部29と回路パターン23とを個別に形成するようにしてもよい。
この場合、線状の電位部29を有するものとすれば、精緻な回路パターン23が形成された場合であっても、回路パターン23同士の間に線状の電位部29を設けることが容易となる。すなわち、回路パターン23が形成された領域にも電位部29を設けることが容易となる。そのため、半導体素子3の直下に設けられた内層のほぼ全域に電位部29を設けることが容易となる。また、電位部29を線状にすることにより回路パターンの疎密差をほぼ一定とすることができ、回路パターンの配線を安定して形成することが可能となる。
図4は、他の実施形態に係る電位部を例示するための模式図である。なお、図4(a)は電位部を例示するための模式図、図4(b)は図4(a)におけるC1部の模式拡大図である。
図4に示すものの場合には、絶縁層20と絶縁層21との間に設けられた電位部31が面状の形態を有している。そして、この電位部31に何らかの電位を持たせるようにしている。例えば、面状の電位部31を接地するか、電源などに接続することで電位部31に何らかの電位を持たせるようにしている。
本実施例にかかる電位部31の設置箇所は、図4(a)に示すC1部である。図4(b)に示すように、このC1部において、回路パターン23のうち電位が与えられる導電体29pの端部と電位部31とが接続部29cにより接続されている。このように、回路パターン23の電位を利用することによって、回路パターン数の増加をさせることなく、また、回路パターンを複雑化させることなく、電位部31に電位を与えることができる。
図4に示すものの場合には、絶縁層20と絶縁層21との間に設けられた電位部31が面状の形態を有している。そして、この電位部31に何らかの電位を持たせるようにしている。例えば、面状の電位部31を接地するか、電源などに接続することで電位部31に何らかの電位を持たせるようにしている。
本実施例にかかる電位部31の設置箇所は、図4(a)に示すC1部である。図4(b)に示すように、このC1部において、回路パターン23のうち電位が与えられる導電体29pの端部と電位部31とが接続部29cにより接続されている。このように、回路パターン23の電位を利用することによって、回路パターン数の増加をさせることなく、また、回路パターンを複雑化させることなく、電位部31に電位を与えることができる。
電位部31は、例えば、銅(Cu)、アルミニウム(Al)、タングステン(W)、モリブデン(Mo)などの導電体から形成されるものとすることができる。ただし、例示をした材料に限定されるわけではなく適宜変更することができる。なお、電位部31と回路パターン23とが同じ材料から形成されるものとすれば、電位部31と回路パターン23とを同時に形成することができるので生産性を向上させることができる。例えば、サブトラクティブ法やアディティブ法などを用いて、電位部31と回路パターン23とを同時に形成するようにすることができる。ただし、電位部31と回路パターン23とを個別に形成するようにしてもよい。
図5は、比較例に係る電位部を例示するための模式図である。
図5に示すものの場合には、絶縁層20と絶縁層21との間に設けられた複数の離隔した電位部32としている。そして、この電位部32に何らかの電位を持たせるようにしている。例えば、離隔した電位部32のそれぞれを図示しない回路パターンなどにより接地するか、電源などに接続することで電位部32に何らかの電位を持たせるようにしている。なお、電位部32の形態として円形状を例示したがこれに限定されるわけではない。電位部32の形態は適宜変更することができる。この場合、平面充填できるように電位部32の形態を正三角形状、正方形状、正六角形状とすることもできる。
図5に示すものの場合には、絶縁層20と絶縁層21との間に設けられた複数の離隔した電位部32としている。そして、この電位部32に何らかの電位を持たせるようにしている。例えば、離隔した電位部32のそれぞれを図示しない回路パターンなどにより接地するか、電源などに接続することで電位部32に何らかの電位を持たせるようにしている。なお、電位部32の形態として円形状を例示したがこれに限定されるわけではない。電位部32の形態は適宜変更することができる。この場合、平面充填できるように電位部32の形態を正三角形状、正方形状、正六角形状とすることもできる。
電位部32は、例えば、銅(Cu)、アルミニウム(Al)、タングステン(W)、モリブデン(Mo)などの導電体から形成されるものとすることができる。ただし、例示をした材料に限定されるわけではなく適宜変更することができる。なお、電位部32と回路パターン23とが同じ材料から形成されるものとすれば、電位部32と回路パターン23とを同時に形成することができるので生産性を向上させることができる。例えば、サブトラクティブ法やアディティブ法などを用いて、電位部32と回路パターン23とを同時に形成するようにすることができる。ただし、電位部32と回路パターン23とを個別に形成するようにしてもよい。
電位部の形態は以上に例示をしたものに限定されるわけではなく、適宜変更することができる。例えば、線状の電位部が交差する格子状の形態としてもよいし、線状の電位部の線幅が変化したり、複数の離隔した電位部が連結されてなるものなどとすることもできる。
次に、電位部を設けた場合の効果について例示をする。
表1は、電位部を設けた場合の効果について例示をするためのものである。
なお、表1中の「無電位」は、電位部が接地も電源などにも接続されていない場合である。
また、図6は、表1に例示をしたもののフェイルビットマップ(FMB;Fail Bit Map)を模式的に表したものである。
例えば、半導体素子3が半導体記憶装置である場合、フェイルビットマップは、検査情報を半導体素子3のメモリセルに入力し、このメモリセルから設計通りの値が出力できたか否かをPass/Failで表したマップである。なお、半導体記憶装置は1つの素子に数メガ〜数ギガ個のメモリセルを有し、このメモリセルの素子内における位置とPass/Failの情報とを組み合わせてマップ化している。そして、このフェイルビットマップをXY座標上に表示させ、解析装置や解析者などによりこれを解析することで、不具合領域などを特定することができる。なお、図6に示したフェイルビットマップは複数個の半導体素子3を測定した中で、1つの半導体素子3を選びそのフェイルビットマップを図示したものである。また、半導体記憶装置である半導体素子3の積層位置は、基板2の直上、すなわち、複数の半導体素子が積層された場合は、最も下層の半導体素子である。 なお、図6に例示をしたものの場合には、色の濃い部分が不具合領域(Fail領域)となっている。
表1は、電位部を設けた場合の効果について例示をするためのものである。
なお、表1中の「無電位」は、電位部が接地も電源などにも接続されていない場合である。
また、図6は、表1に例示をしたもののフェイルビットマップ(FMB;Fail Bit Map)を模式的に表したものである。
例えば、半導体素子3が半導体記憶装置である場合、フェイルビットマップは、検査情報を半導体素子3のメモリセルに入力し、このメモリセルから設計通りの値が出力できたか否かをPass/Failで表したマップである。なお、半導体記憶装置は1つの素子に数メガ〜数ギガ個のメモリセルを有し、このメモリセルの素子内における位置とPass/Failの情報とを組み合わせてマップ化している。そして、このフェイルビットマップをXY座標上に表示させ、解析装置や解析者などによりこれを解析することで、不具合領域などを特定することができる。なお、図6に示したフェイルビットマップは複数個の半導体素子3を測定した中で、1つの半導体素子3を選びそのフェイルビットマップを図示したものである。また、半導体記憶装置である半導体素子3の積層位置は、基板2の直上、すなわち、複数の半導体素子が積層された場合は、最も下層の半導体素子である。 なお、図6に例示をしたものの場合には、色の濃い部分が不具合領域(Fail領域)となっている。
表1のサンプル番号1の場合は、図5に例示をした電位部32を設けた場合である。すなわち、複数の離隔した円形状の電位部32を設けた場合である。ただし、電位部32は無電位とされ、接地をされておらず、また電源などにも接続されていない場合である。
この様な場合には、図6(a)の中央部分に縞状の不具合領域が発生した。なお、測定したサンプル数は200個弱であり、不良品となったものの割合(不良率)は9%であった。ここで、不良品とは1つの半導体素子3中に一定数の不良メモリセルが発生した場合を意味する。また、メモリセルが複数個集合したブロックが存在するNAND型フラッシュメモリの場合は、一定数の不良ブロックが発生した場合を意味する。
表1のサンプル番号2の場合は、図4に例示をした電位部31を設けた場合である。すなわち、面状の電位部31を設けた場合である。ただし、電位部31は無電位とされ、接地をされておらず、また電源などにも接続されていない場合である。
この様な場合には、図6(b)の下側部分に不具合領域が発生した。なお、測定したサンプル数はサンプル番号1と同じであり、不良品となったものの割合(不良率)は46%であった。
この様な場合には、図6(b)の下側部分に不具合領域が発生した。なお、測定したサンプル数はサンプル番号1と同じであり、不良品となったものの割合(不良率)は46%であった。
表1のサンプル番号3の場合は、図2に例示をした電位部29を設けた場合である。すなわち、複数の線状の電位部29と、電位部29の両端部に設けられた接続部29aとを設けた場合である。ただし、電位部29は無電位とされ、接地をされておらず、また電源などにも接続されていない場合である。
この様な場合には、図6(c)の上側部分の広い範囲が不具合領域となった。なお、測定したサンプル数はサンプル番号1と同じであり、不良品となったものの割合(不良率)は38%であった。
このサンプル番号2及び3から、半導体記憶装置の下に接地されていない電位部29がより多く存在する程不良率が高くなることが分かる。この場合、電位部29から金属汚染源の原因となる金属が拡散している可能性が高いと言える。
この様な場合には、図6(c)の上側部分の広い範囲が不具合領域となった。なお、測定したサンプル数はサンプル番号1と同じであり、不良品となったものの割合(不良率)は38%であった。
このサンプル番号2及び3から、半導体記憶装置の下に接地されていない電位部29がより多く存在する程不良率が高くなることが分かる。この場合、電位部29から金属汚染源の原因となる金属が拡散している可能性が高いと言える。
表1のサンプル番号4の場合は、図4に例示をした電位部31を設けた場合である。すなわち、面状の電位部31を設けた場合である。ただし、電位部31は接地されることで接地電位とされている場合である。
この様な場合には、図6(d)の右下側部分に不具合領域が発生した。なお、測定したサンプル数はサンプル番号1と同じであり、不良品となったものの割合(不良率)は5%であった。
この様な場合には、図6(d)の右下側部分に不具合領域が発生した。なお、測定したサンプル数はサンプル番号1と同じであり、不良品となったものの割合(不良率)は5%であった。
この場合、図4に示すように、絶縁層21の右下側部分には回路パターン23が密集して設けられているため、この部分には面状の電位部31を設けにくい。そのため、部分A1、A2間に挟まれた部分Bにおける金属汚染を抑制する効果が低減し、部分Bの直上に設けられた半導体素子3に金属汚染起因の不良メモリセルが発生したと推測される。
一方、電位部31が設けられた部分においては、金属汚染を抑制する効果が発揮され、直上に設けられた半導体素子3に金属汚染が発生することを抑制することができることが分かる。
すなわち、電位部の少なくとも一部は、半導体素子3と対峙する。換言すると、電位部は、少なくとも半導体素子3と対峙する部分に設けられていればよい。
一方、電位部31が設けられた部分においては、金属汚染を抑制する効果が発揮され、直上に設けられた半導体素子3に金属汚染が発生することを抑制することができることが分かる。
すなわち、電位部の少なくとも一部は、半導体素子3と対峙する。換言すると、電位部は、少なくとも半導体素子3と対峙する部分に設けられていればよい。
表1のサンプル番号5の場合は、図2に例示をした電位部29を設けた場合である。すなわち、複数の線状の電位部29と、電位部29の両端部に設けられた接続部29aとを設けた場合である。ただし、電位部29は接地されることで接地電位とされている場合である。
この様な場合には、図6(e)に示すように、不具合領域の発生が殆ど見られなかった。なお、この場合、測定したサンプル数はサンプル番号1と同じであり、不良品となったものの割合(不良率)は0%であった。
この様な場合には、図6(e)に示すように、不具合領域の発生が殆ど見られなかった。なお、この場合、測定したサンプル数はサンプル番号1と同じであり、不良品となったものの割合(不良率)は0%であった。
前述したように、線状の電位部29とすれば、精緻な回路パターン23が形成された場合であっても、回路パターン23同士の間に線状の電位部29を容易に設けることができる。そのため、半導体素子3の直下に設けられた内層の全域に電位部29を容易に設けることができる。
その結果、半導体素子3の直下に設けられた内層の全域において、金属汚染を抑制する効果が発揮され、直上に設けられた半導体素子3に金属汚染が発生することを抑制することができる。
その結果、半導体素子3の直下に設けられた内層の全域において、金属汚染を抑制する効果が発揮され、直上に設けられた半導体素子3に金属汚染が発生することを抑制することができる。
なお、表1のサンプル番号4、サンプル番号5は、電位部を接地することで接地電位とした場合であるがこれに限定されるわけではない。本発明者らの得た知見によれば、電位部に何らかの電位を持たせるようにすれば金属汚染を抑制する効果を発揮させることができる。例えば、電位部を電源などに接続することで電位部に何らかの電位を持たせるようにしてもよい。
すなわち、電位部は、接地または電源と接続されていればよい。
すなわち、電位部は、接地または電源と接続されていればよい。
また、半導体素子3の厚みが比較的厚い場合などにおいては、ゲッタリング法を併せて用いるようにすることもできる。例えば、粗面化処理することで半導体素子3の裏面にゲッタリングサイトを形成し、シリコンとの歪み応力を利用して金属系不純物を捕獲するエキシトリンシック・ゲッタリング法を併せて用いるようにすることもできる。また、半導体素子3の内部に結晶欠陥を誘起してゲッタリングサイトとし、結晶欠陥により金属系不純物を捕獲するイントリンシック・ゲッタリング法を併せて用いるようにすることもできる。すなわち、半導体素子3の絶縁層20に設けられる側の端部、および、半導体素子3の内部の少なくともいずれかには、ゲッタリングサイトがさらに設けられるようにすることもできる。
また、本実施形態にかかる基板2を用いて半導体素子3を基板2に複数積層する場合、最下層の半導体素子3の裏面にゲッタリングサイトを形成するとともに、その素子厚みをやや厚くすることにより凹凸を起点とした折損を防止するようにする。そして、最下層以外の半導体素子3の裏面は鏡面化処理をするとともにその素子厚みを薄くする。
この様にすれば、金属汚染起因の不良率を抑えるとともに、半導体装置1の素子部分の厚みを薄くすることができる。
この様にすれば、金属汚染起因の不良率を抑えるとともに、半導体装置1の素子部分の厚みを薄くすることができる。
以上、実施の形態について例示をした。しかし、本発明はこれらの記述に限定されるものではない。
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
例えば、半導体装置1が備える各要素の形状、寸法、材質、数、配置などは、例示をしたものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
例えば、半導体装置1が備える各要素の形状、寸法、材質、数、配置などは、例示をしたものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
1 半導体装置、2 基板、3 半導体素子、3c ゲッタリングサイト、20〜22 絶縁層、23〜25 回路パターン、29 電位部、29a 接続部、31 電位部、32 電位部
Claims (6)
- 第1の絶縁層と、前記第1の絶縁層と積層された第2の絶縁層と、を有する基板と、
前記第1の絶縁層の前記第2の絶縁層が設けられた側とは反対側に設けられた半導体素子と、
前記第1の絶縁層と、前記第2の絶縁層と、の間に設けられた回路パターンと、
前記第1の絶縁層と、前記第2の絶縁層と、の間に設けられた電位部と、
を備え、
前記電位部は、接地または電源と接続されたことを特徴とする半導体装置。 - 前記電位部の少なくとも一部は、前記半導体素子と対峙することを特徴とする請求項1記載の半導体装置。
- 前記電位部は、前記回路パターンと同じ層に形成され、
前記電位部は、前記回路パターンが形成された領域にも設けられたことを特徴とする請求項1または2に記載の半導体装置。 - 前記電位部は、面状の形態を有することを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
- 前記電位部は、線状の形態を有することを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
- 前記半導体素子の前記第1の絶縁層の側の端部は、鏡面化処理がなされていることを特徴とする請求項1〜5のいずれか1つに記載の半導体装置。
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004241447A (ja) * | 2003-02-04 | 2004-08-26 | Sanyo Electric Co Ltd | 回路装置 |
JP2005311138A (ja) * | 2004-04-23 | 2005-11-04 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3325351B2 (ja) * | 1993-08-18 | 2002-09-17 | 株式会社東芝 | 半導体装置 |
JP3834426B2 (ja) * | 1997-09-02 | 2006-10-18 | 沖電気工業株式会社 | 半導体装置 |
JP2002299512A (ja) * | 2001-03-30 | 2002-10-11 | Nec Corp | 半導体装置及びその製造方法 |
JP3839323B2 (ja) * | 2001-04-06 | 2006-11-01 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
KR100782483B1 (ko) * | 2006-01-19 | 2007-12-05 | 삼성전자주식회사 | 내부단자 배선을 갖는 패키지 보드 및 이를 채택하는반도체 패키지 |
-
2010
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004241447A (ja) * | 2003-02-04 | 2004-08-26 | Sanyo Electric Co Ltd | 回路装置 |
JP2005311138A (ja) * | 2004-04-23 | 2005-11-04 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
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