JP4536187B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタで構成された回路を有する半導体装置に関する。例えば、液晶表示装置に代表される電気光学装置およびその電気光学装置を搭載した電子機器の構成に関する。なお、本明細書において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器を含むものである。
【０００２】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴと呼ぶ）は透明なガラス基板に形成することができるので、アクティブマトリクス型液晶表示装置への応用開発が積極的に進められてきた。ポリシリコン膜を利用したＴＦＴは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。
【０００３】
アクティブマトリクス型液晶表示装置は、画面の解像度が高精細になるに従い、画素だけでも１００万個のＴＦＴが必要になってくる。さらに機能回路を付加すると、それ以上の数のＴＦＴが必要になり、液晶表示装置を安定に動作させるためには、個々のＴＦＴの信頼性を確保して安定に動作させる必要があった。
【０００４】
アクティブマトリクス型液晶表示装置の画素部はｎチャネル型ＴＦＴで構成されていて、振幅１５〜２０Ｖ程度のゲート電圧が印加されるためオン領域とオフ領域の両方の特性を満足する必要があった。一方、画素部を駆動するために設けられる周辺回路はＣＭＯＳ回路を基本として構成され、主にオン領域の特性が重要であった。
【０００５】
ところが、ポリシリコン膜を利用したＴＦＴはオフ電流（リーク電流）が大きくなり易く、長期にわたって動作させると、移動度やオン電流が低下するといった現象がしばしば観測された。このような現象がおこる原因の一つとして、チャネル電界の増大に伴って発生するホットキャリアによる特性の劣化が考えられた。
【０００６】
従来、ＭＯＳトランジスタの分野では、ホットキャリアによる特性の劣化を低減して信頼性を向上させる技術として、ＬＤＤ（Lightly Doped Drain）構造が良く知られている。この構造は、ソース・ドレイン領域の内側に、さらに低濃度の不純物領域を設けたものであり、この低濃度不純物領域をＬＤＤ領域と呼んでいる。このＬＤＤ構造は、通常のＴＦＴ構造と比較してオフ電流を下げることができる。
【０００７】
さらにＭＯＳトランジスタでは、ゲート絶縁膜を介して、ＬＤＤ領域をゲート電極とある程度オーバーラップさせる構造が知られている。この構造を形成する方法は幾つかあるが、例えば、ＧＯＬＤ（Gate-drain Overlapped LDD）や、ＬＡＴＩＤ（Large-tilt-angle implanted drain）として知られている。このような構造とすることで、ＬＤＤ領域の不純物濃度を低減することが可能となり、電界の緩和効果が大きくなってホットキャリア耐性を高めることができる。
【０００８】
また、こういったＭＯＳトランジスタの技術をＴＦＴに応用しようという試みもなされている。例えば、「M.Hatano,H.Akimoto,and T.Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」ではシリコンで形成したサイドウォールを用いてGOLD構造を実現している。
【０００９】
しかしながら、同論文に公開された構造を形成する際、サイドウォール用の膜を異方性エッチングする工程において、ゲート絶縁膜を選択性良く残すことが困難であり、特性バラツキの原因となっていた。
【００１０】
また、同論文に公開された構造では通常のＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が大きくなってしまうという問題があり、同論文に公開された構造のＴＦＴを画素電極を駆動するスイッチング素子として用いた場合、オフ電流が大きいために消費電力の増加、画像表示の異常を引き起こしていた。このオフ電流の増加はオフ特性で、ゲート電極とオーバーラップさせて形成されたＬＤＤ領域に反転層が形成されホールの通路を作ってしまうためであった。
【００１１】
【発明が解決しようとする課題】
本発明は上記問題点を克服するための技術を提供するものであり、ゲート電極とＬＤＤ領域とをオーバーラップさせた新たな構造の第１のＴＦＴと、ゲート電極とＬＤＤ領域とがオーバーラップしない構造の第２のＴＦＴとを提供することを目的とする。その目的を達成するために、ゲート電極とＬＤＤ領域とをオーバーラップさせた構造の第１のＴＦＴと、ゲート電極とＬＤＤ領域とがオーバーラップしない構造の第２のＴＦＴとを同時に作製する技術を提供することを目的としている。そして、駆動能力の高いＴＦＴと信頼性の高いＴＦＴとで回路を形成した極めて優れた半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本願明細書で開示する発明の構成は、
同一絶縁表面上に第１の半導体素子と第２の半導体素子とを備えた半導体装置であって、
前記第１の半導体素子は、ゲート絶縁膜と、
該ゲート絶縁膜に接して形成された第１のゲート電極と、
該第１のゲート電極を覆い、前記ゲート絶縁膜に接して形成された第２のゲート電極と、
前記ゲート絶縁膜を介して前記第１のゲート電極の前記ゲート絶縁膜に接する領域と重なっているチャネル形成領域と、
前記ゲート絶縁膜を介して前記第２のゲート電極の前記ゲート絶縁膜に接する領域と重なっている不純物領域とを有し、
前記第２の半導体素子は、前記ゲート絶縁膜と、
該ゲート絶縁膜に接して形成された第３のゲート電極と、
前記第３のゲート電極と重ならない不純物領域とを有することを特徴とする。
【００１３】
また、他の発明の構成は、
同一絶縁表面上に第１の半導体素子からなる高耐圧回路と第２の半導体素子からなる高速駆動回路とを備えた半導体装置であって、
前記高耐圧回路は、ゲート絶縁膜と、該ゲート絶縁膜に接して形成された第１のゲート電極と、該第１のゲート電極を覆い、前記ゲート絶縁膜に接して形成された第２のゲート電極と、前記ゲート絶縁膜を介して前記第１のゲート電極の前記ゲート絶縁膜に接する領域と重なっているチャネル形成領域と、前記ゲート絶縁膜を介して前記第２のゲート電極の前記ゲート絶縁膜に接する領域と重なっている不純物領域とを有する第１の半導体素子からなり、
前記高速駆動回路は、前記ゲート絶縁膜と、該ゲート絶縁膜に接して形成された第３のゲート電極と、前記第３のゲート電極と重ならない不純物領域とを有する第２の半導体素子からなることを特徴とする。
【００１４】
また、他の発明の構成は、
ｎチャネル型薄膜トランジスタで形成された画素部と、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとで形成されたＣＭＯＳ回路とを含む半導体装置において、
前記画素部のｎチャネル型薄膜トランジスタは、ゲート絶縁膜と、
該ゲート絶縁膜に接して形成された第１のゲート電極と、
該第１のゲート電極を覆い、前記ゲート絶縁膜に接して形成された第２のゲート電極と、
前記ゲート絶縁膜を介して前記第１のゲート電極の前記ゲート絶縁膜に接する領域と重なっているチャネル形成領域と、
前記ゲート絶縁膜を介して前記第２のゲート電極の前記ゲート絶縁膜に接する領域と重なっている不純物領域とを有し、
前記ＣＭＯＳ回路のｎチャネル型薄膜トランジスタは、ゲート絶縁膜と、
該ゲート絶縁膜に接して形成された第３のゲート電極と、
前記第３のゲート電極と重ならない不純物領域とを有することを特徴とする。
【００１５】
また、上記各構成において、前記第２の半導体素子は、前記第２のゲート電極を有していないことを特徴としている。
【００１６】
また、上記各構成において、前記不純物領域は、前記チャネル形成領域と接していることを特徴としている。
【００１７】
また、上記各構成において、前記不純物領域に含まれる１５族の不純物元素の濃度が、１×１０16〜１×１０19atms/cm3であることを特徴としている。
【００１８】
また、他の発明の構成は、
ｎチャネル型薄膜トランジスタと、ｐチャネル型薄膜トランジスタとで形成されたＣＭＯＳ回路を含む半導体装置において、
前記ｎチャネル型薄膜トランジスタは、ゲート絶縁膜と、
該ゲート絶縁膜に接して形成された第１のゲート電極と、
該第１のゲート電極を覆い、前記ゲート絶縁膜に接して形成された第２のゲート電極と、
前記ゲート絶縁膜を介して前記第１のゲート電極の前記ゲート絶縁膜に接する領域と重なっているチャネル形成領域と、
前記ゲート絶縁膜を介して前記第２のゲート電極の前記ゲート絶縁膜に接する領域と重なっている第１の不純物領域とを有し、
前記ｐチャネル型薄膜トランジスタは、ゲート絶縁膜と、
該ゲート絶縁膜に接して形成された第３のゲート電極と、
前記第３のゲート電極と重ならない第２の不純物領域とを有することを特徴とする。
【００１９】
また、上記各構成において、前記第１及び第３のゲート電極は、タンタル（Ta）、窒化タンタル（TaN）、チタン（Ti）、クロム（Cr）、タングステン（W）、モリブデン（Mo）、シリコン（Si）、アルミニウム（Al）又は銅（Cu）などの単体金属層、上記元素を主成分とする合金層、或いはこれらの積層構造からなることを特徴としている。
【００２０】
また、上記各構成において、前記第２のゲート電極の材料は、前記第１及び第３のゲート電極と異なることを特徴としている。
【００２１】
また、本願発明では、第１の半導体素子（第１の薄膜トランジスタ）と第２の半導体素子（第２の薄膜トランジスタ）の構造におおきな特徴があり、そのため作製方法にも特徴がある。本願発明を実施するための作製方法に関する発明の構成は、
絶縁表面上に第１の半導体層と第２の半導体層とを形成する第１の工程と、
前記第１の半導体層と第２の半導体層とに接してゲート絶縁膜を形成する第２の工程と、
前記ゲート絶縁膜に接して第１のゲート電極を形成する第３の工程と、
前記第１のゲート電極をマスクとして、前記第１の半導体層及び前記第２の半導体層に１５族に属する元素を添加して第１の不純物領域を形成する第４の工程と、
前記第１のゲート電極を覆って、前記ゲート絶縁膜に接する第２のゲート電極を形成する第５の工程と、
前記第２のゲート電極をマスクとして、前記第１の半導体層及び前記第２の半導体層に１５族に属する元素を添加して第２の不純物領域を形成する第６の工程と、
前記ゲート絶縁膜を介して前記第２の半導体層上に形成された第２のゲート電極のみを除去する第７の工程と、
を有することを特徴とする半導体装置の作製方法である。
【００２２】
また、他の作製方法に関する発明の構成は、
絶縁表面上に第１の半導体層と第２の半導体層とを形成する第１の工程と、
前記第１の半導体層と第２の半導体層とに接してゲート絶縁膜を形成する第２の工程と、
前記ゲート絶縁膜に接して第１のゲート電極を形成する第３の工程と、
前記第１のゲート電極をマスクとして、前記第１の半導体層及び前記第２の半導体層に１５族に属する元素を添加して第１の不純物領域を形成する第４の工程と、
前記第１のゲート電極を覆って、前記ゲート絶縁膜に接する第２のゲート電極を形成する第５の工程と、
前記第２のゲート電極をマスクとして、前記第１の半導体層及び前記第２の半導体層に１５族に属する元素を添加して第２の不純物領域を形成する第６の工程と、
前記第２のゲート電極の一部を除去する第７の工程と、
前記ゲート絶縁膜を介して前記第２の半導体層上に形成された第２のゲート電極のみを除去する第８の工程と、
を有することを特徴とする半導体装置の作製方法である。
【００２３】
また、上記各作製方法に関する構成において、前記第１の不純物領域はＬＤＤ領域を形成し、前記第２の不純物領域はソース領域及びドレイン領域を形成していることを特徴とする。
【００２４】
また、上記作製方法に関する各構成において、前記第１の不純物領域に含まれる１５族の不純物元素の濃度が、１×１０16〜１×１０19atms/cm3であることを特徴とする。
【００２５】
なお、本明細書中において、特に指定がない限り「不純物」とは周期律表の１３族または１５族に属する元素を指して用いる。また、各不純物領域は作製プロセスの過程で領域の大きさ（面積）が変化するが、本明細書では面積が変化しても濃度が変化しない限りは同一の符号で説明するものとする。
【００２６】
【発明の実施の形態】
以下に図１及び図２を用いて本発明の実施の形態を詳細に説明する。なお、説明するにあたって、ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）を一例として用いる。
【００２７】
図１（Ａ）は、本願発明の基本的な断面構造を表しており、トップゲート型ＴＦＴである。本願発明の特徴は、同一基板上に、第１の不純物領域１０３、１０４いわゆるＬＤＤ領域がゲート絶縁膜１１２を介してゲート電極１１５と重なる構造を備えた第１のＮＴＦＴと、ＬＤＤ領域１０８、１０９が、ゲート絶縁膜１１２を介して第３のゲート電極１１４と重ならない構造を備えた第２のＮＴＦＴとを設けた構成にある。
【００２８】
第１のＮＴＦＴは、ＬＤＤ領域として機能する第１の低濃度不純物領域１０３、１０４が、ゲート絶縁膜を介してゲート電極と重なって設けられた構造となっているので、十分なオン電流を確保でき、ＭＯＳトランジスタのＧＯＬＤ構造やＬＡＴＩＤ構造の如き利点を得ることが可能である。特に、高速駆動回路を第１のＮＴＦＴで構成した場合、大きなオン電流を確保して駆動能力を改善することができる。
【００２９】
また、第１のＮＴＦＴにおいて、第２のゲート電極１１５は、第１のゲート電極１１３と電気的に導通している。そして、第１のゲート電極に完全にオーバーラップしていて、さらにゲート絶縁膜１１２に延在している。なお、図１（Ｂ）に第１のＮＴＦＴのゲート電極の拡大図を示した。図１（Ｂ）に示すように第１のゲート電極と第２のゲート電極の長さをそれぞれＬ１、Ｌ２とすると、Ｌ１＜Ｌ２の関係が保たれていれば良く、本願発明を実施するに当たっては適宣設定すれば良い。しかし、後に述べるように、第１のゲート電極と第２のゲート電極は、半導体層に不純物を添加してソース・ドレイン領域やＬＤＤ領域を形成するためのマスクとして機能するので、その点を考慮してＬ１、Ｌ２の値を決める必要がある。具体的には、Ｌ１を０．１〜１０μｍ（代表的には０．２〜５μｍ）とし、Ｌ２を０．３〜１４μｍ（代表的には０．８〜８μｍ）とするのが好ましい。
【００３０】
また、第１のＮＴＦＴの半導体層は、チャネル領域１０２と、前記チャネル領域１０２の両側に接して設けられた第１の不純物領域１０３、１０４と、前記第１の不純物領域１０３に接して設けられたソース領域１０５と、前記第１の不純物領域１０４に接して設けられたドレイン領域１０６とから成っている。第１の不純物領域１０３、１０４は、ゲート絶縁膜１１２を介して、第２のゲート電極１１５がゲート絶縁膜と接している領域に重なって設けられている。
【００３１】
第１の不純物領域１０３、１０４は、０．１〜２μｍ、代表的には１．５μｍの長さを有し、ｎ型を付与する不純物元素の濃度が１×１０16〜１×１０19atms/cm3、代表的には１×１０17〜５×１０18atms/cm3である。また、ソース領域１０５とドレイン領域１０６の不純物濃度は、１×１０19〜１×１０21atms/cm3、代表的には１×１０20〜５×１０20atms/cm3とすれば良い。
【００３２】
この時、チャネル形成領域１０２には、あらかじめ１×１０16〜５×１０18atms/cm3の濃度でボロンが添加されても良い。このボロンはしきい値電圧を制御するために添加されるものであり、同様の効果が得られるものであれば他の元素で代用することもできる。
【００３３】
一方、第２のＮＴＦＴは、ゲート絶縁膜１１２を介してＬＤＤ構造となる低濃度不純物領域１０８、１０９と第３のゲート電極１１４とが重ならない構造とする。低濃度不純物領域１０８、１０９の部分は実質的に抵抗体として機能する。
【００３４】
第２のＮＴＦＴは、ＬＤＤ領域として機能する第１の低濃度不純物領域１０８、１０９が、ゲート絶縁膜を介してゲート電極と重ならない構造となっているので、オン電流（駆動電流）は低下するものの、オフ電流（リーク電流）を抑制する利点を得ることが可能である。特に、画素電極を駆動するスイッチング素子は画素電極に書き込まれた信号電荷を一定期間にわたって保持することが重要である。従って、画素電極を駆動するスイッチング素子を第２のＮＴＦＴで構成した場合、オフ電流を厳しく抑制することができ有効である。
【００３５】
また、本発明の上記構成は、図２に示した以下の工程により作製される。図１（Ａ）は、図２（Ｅ）に相当し、同一の符号で説明する。
【００３６】
まず、基板１０１を用意する。基板１０１は絶縁表面を有する基板である。例えば、酸化シリコン膜を設けた、ガラス基板、石英基板、ステンレス基板、金属基板、プラスチック基板、セラミックス基板、またはシリコン基板を用いることができる。
【００３７】
次いで、基板上に下地絶縁膜（図示しない）を形成する。下地膜は、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、またはそれらの積層膜であっても良い。下地膜の成膜方法はプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法等を用いることができる。また、窒化シリコン膜にボロンを添加することは放熱効果を高める上で有効である。なお、この下地膜はＴＦＴの電気特性を向上させるためのものであり、特に設けなくともよい。
【００３８】
次いで、半導体膜を形成する。前記下地膜上に形成される半導体膜は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法で形成する。なお、本願発明で用いることのできる半導体膜とはシリコン、ゲルマニウム、又はシリコンゲルマニウムなど、シリコンを主成分とする半導体膜だけでなく、ガリウム砒素などの化合物半導体膜を用いることも可能である。また、本願発明は活性層に非晶質半導体（アモルファスシリコン等）を用いたＴＦＴにも結晶を含む半導体（単結晶半導体薄膜、多結晶半導体薄膜、微結晶半導体薄膜を含む）を用いたＴＦＴにも適用できる。
【００３９】
次いで、前記半導体膜に結晶化処理を行う。結晶化処理としては、公知の如何なる手段、例えば、熱結晶化処理、赤外光または紫外光の照射による結晶化処理（以下、レーザー結晶化と呼ぶ）、触媒元素を用いた熱結晶化処理、触媒元素を用いたレーザー結晶化処理等を用いることができる。また、これらの結晶化処理を組み合わせてもよい。
【００４０】
こうして形成された結晶質シリコン膜をパターニングして島状のシリコン層からなる活性層２０１、２０２を形成する。
【００４１】
次いで、活性層２０１、２０２を覆ってゲート絶縁膜１１２を形成する。ゲート絶縁膜としては、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、またはそれらの積層膜を用いることが可能である。ゲート絶縁膜の成膜方法はプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法等を用いることができる。
【００４２】
次いで、ゲート絶縁膜１１２上に第１のゲート配線（第１のゲート電極１１３、及びゲート電極１１４を含む）を形成する。（図２（Ａ））第１のゲート配線１１３、及び第３のゲート電極１１４の材料としては、タンタル（Ta）、窒化タンタル（TaN）、チタン（Ti）、クロム（Cr）、タングステン（W）、モリブデン（Mo）、シリコン（Si）、アルミニウム（Al）又は銅（Cu）などの単体金属層、上記元素を主成分とする合金層、或いはこれらの積層構造を用いれば良い。ただし、銅を用いる場合は銅を窒化珪素膜で囲んで銅元素の拡散を防ぐ構造とする必要がある。
【００４３】
他にも、異種金属層の積層構造（具体的にはTa/Alの積層構造やTa/Tiの積層構造やCu/Wの積層構造やAl/Wの積層構造やＷ/Moの積層構造）としても良いし、金属シリサイドを設けた構造（具体的にはSi/WSix、Si/TiSix、Si/CoSixなどシリコンと金属シリサイドとを組み合わせた構造）としても良い。
【００４４】
次いで、ゲート配線をマスクとして、活性層２０１、２０２に第１のｎ型を付与する不純物元素を添加する工程を行い、第１の不純物領域２０３〜２０６を形成する。（図２（Ｂ））半導体材料に対してｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）等を使用できるが、ここではリンを用いた例を説明する。また、添加手段としては、プラズマドーピング法、イオン注入法等を用いることができる。この工程では、ゲート絶縁膜１１２を介してその下の活性層にリンを添加するために、ゲート絶縁膜の膜厚を考慮にいれ、適宜ドーピング条件（ドーズ量、加速電圧等）を設定する。また、こうして形成された不純物領域は、後に示すｎチャネル型ＴＦＴの第１の不純物領域１０３、１０４、１０８、１０９を形成するもので、ＬＤＤ領域として機能するものである。従って、第１の不純物領域におけるリンの濃度は、１×１０16〜１×１０19atms/cm3の範囲にするのが好ましい。この時、第１のゲート電極１１３、及び第３のゲート電極１１４の直下には真性な結晶質シリコン層が残り、チャネル形成領域１０２、１０７が形成される。ただし、実際には多少ゲート電極の内側に回り込んで添加される。
【００４５】
次いで、第１のゲート電極１１３、及び第３ゲート電極１１４を覆うようにして、１００〜１０００ｎｍの厚さの導電膜を形成し、公知の技術によりパターニングを行い、第２のゲート配線１１５、２０７を形成する。ただし、後の工程において、選択的に第２のゲート配線のみを除去するため、第２のゲート配線の材料は、第１のゲート配線の材料と異なる材料、好ましくは第１のゲート配線の材料とのエッチング選択比が高い導電性材料を適宜選択する必要がある。例えば、タンタル（Ta）を第１のゲート配線の材料として用いる場合は、第２のゲート配線の材料としてアルミニウム（Al）、チタン（Ti）、クロム（Cr）、タングステン（W）、モリブデン（Mo）等を用いることができる。
【００４６】
次いで、第２のゲート配線１１５、２０７をマスクとして、活性層に第２のｎ型を付与する不純物元素を添加する工程を行い、第２の不純物領域１０５、１０６、１１０、１１１を形成する。（図２（Ｃ））また、第２の不純物領域は、ソース領域またはドレイン領域として機能させるため、この領域のリンの濃度は、１×１０19〜１×１０21atms/cm3とするのが好ましい。
【００４７】
なお、ここでは、ゲート絶縁膜１１２を通してその下の活性層に不純物を添加する例を示したが、ソース領域及びドレイン領域を覆うゲート絶縁膜を除去して、その領域の半導体層を露出させ、不純物元素を直接添加しても良い。この工程を加えると、イオンドープ法の低い加速電圧で効率良くリンを添加することができ、また、添加方法として、不純物元素を含む溶液を塗布する方法、不純物元素を含む膜を成膜する方法も用いることができる。
【００４８】
次いで、第１のＮＴＦＴをマスクで覆い、第２のＮＴＦＴにおける第２のゲート配線のみを選択的に除去する。（図２（Ｄ））なお、第３のゲート電極材料、第２のゲート電極材料、ゲート絶縁膜の材料を考慮して、ドライエッチング法、ウエットエッチング法等を用い、第２のゲート電極のみを除去し、第３のゲート電極を残存させることが重要である。なお、第１のゲート配線のうち、第２のＮＴＦＴに位置するゲート電極を第３のゲート電極と呼んでいる。
【００４９】
こうしてＮＴＦＴが完成したら、第１の層間絶縁膜１１６で覆い、ソース領域１０５、１１０、ドレイン領域１０６、１１１とコンタクトをとったソース電極１１７、１１９とドレイン電極１１８、１２０とを設ける。図２（Ｅ）の構造では、これらを設けた後でパッシベーション膜１２１として窒化シリコン膜を形成する。さらに樹脂材料でなる第２の層間絶縁膜１２２を形成する。例えば、液晶表示装置に応用する場合には、表面の平坦性を確保するために第２の層間絶縁膜１２２として樹脂材料を用いることが好ましい。この第２の層間絶縁膜１２２は、樹脂材料に限定される必要はない。
【００５０】
ここではＮＴＦＴを一例として用いたが、本願発明をｐチャネル型ＴＦＴ（以下、ＰＴＦＴという）に適用することも可能である。その場合は、ｎ型を付与する不純物元素に代えて、ｐ型を付与する不純物元素、好ましくは１３族から選ばれた元素（代表的にはボロン）を用いればよい。
【００５１】
以上に示した本発明の実施の形態について、以下に示す実施例でさらに詳細に説明する。
【００５２】
［実施例１］
本実施例では、本願発明の構成を液晶表示装置に適用した例を示し、画素部とその周辺に設けられる駆動回路の基本形態であるＣＭＯＳ回路を同時に作製する方法について、図３と図４を用いて説明する。
【００５３】
まず基板３０１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いた。そして、基板３０１のＴＦＴが形成される表面に、酸化シリコンで成る下地膜３０２を２００ｎｍの厚さに形成した。下地膜３０２は、さらに窒化シリコン膜を積層させても良いし、窒化シリコン膜のみであっても良い。
【００５４】
次に、この下地膜３０２の上に５０ｎｍの厚さで、非晶質シリコン膜をプラズマＣＶＤ法で形成した。非晶質シリコン膜の含有水素量にもよるが、好ましくは４００〜５００℃に加熱して脱水素処理を行い、非晶質シリコン膜の含有水素量を５atm％以下として、結晶化の工程を行って結晶質シリコン膜とした。
【００５５】
この結晶化の工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して、結晶質シリコン膜とした。
【００５６】
尚、本実施例では初期膜を非晶質シリコン膜として用いたが、初期膜として微結晶シリコン膜を用いても構わないし、直接結晶質シリコン膜を成膜しても良い。
【００５７】
こうして形成された結晶質シリコン膜をパターニングして、島状の半導体層３０３、３０４、３０５を形成した。
【００５８】
次に、半導体層３０３〜３０５を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜３０６を形成した。ここではプラズマＣＶＤ法で窒化酸化シリコン膜を１００ｎｍの厚さに形成した。そして、図では説明しないが、ゲート絶縁膜３０６の表面に第１のゲート配線（第１のゲート電極及び第３のゲート電極を含む）を構成する、第１の導電膜として窒化タンタル（ＴａＮ）を１０〜２００ｎｍ、例えば５０ｎｍさらに第２の導電膜としてタンタル（Ｔａ）を１００〜１０００ｎｍ、例えば２００ｎｍの厚さでスパッタ法で積層形成した。そして、公知のパターニング技術により、第１及び第３のゲート電極を構成する第１の導電膜３０７、３０８、３０９、３１０と、第２の導電膜の３１２、３１３、３１４、３１５が形成された。このとき、図１（Ｂ）で示した第１のゲート電極の長さＬ１は２μｍとなるようにパターニングした。
【００５９】
また、図３では画素部を構成するｎチャネル型ＴＦＴのドレイン側に画素容量部を設ける構造となっている。このとき、第１及び第３のゲート電極と同じ材料で画素容量部の配線電極３１１、３１６が形成される。
【００６０】
こうして図３（Ａ）に示す構造が形成されたら、１回目のｎ型不純物を添加する工程を行った。結晶質半導体材料に対してｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜３０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。また、こうして形成された不純物領域は、後に示すｎチャネル型ＴＦＴの第１の不純物領域３３４、３４２を形成するもので、ＬＤＤ領域として機能するものである。従って、この領域のリンの濃度は、１×１０16〜１×１０19atms/cm3の範囲にするのが好ましく、ここでは１×１０18atms/cm3とした。
【００６１】
この工程で、第１及び第３のゲート電極を構成する第１の導電膜３０７〜３１０と第２の導電膜３１２〜３１５は、リンの添加に対してマスクとして機能した。その結果ゲート絶縁膜を介して存在する半導体層のうち、第１及び第３のゲート電極真下の領域には、まったく、あるいは殆どリンが添加されなかった。そして、図３（Ｂ）に示すように、リンが添加された低濃度不純物領域３１７〜３２３が形成された。
【００６２】
なお、ここで形成された低濃度不純物領域３２３は後に画素容量部の下部電極として機能することになる。本実施例では低濃度にリンが添加された半導体層を下部電極として用いるため、比較的小さい電圧を印加することで容量を確保することができる。また、本明細書中では画素容量の電極を全て容量電極と呼ぶが、説明の必要に応じて「上部電極」または「下部電極」と使いわけることにする。
【００６３】
次にフォトレジスト膜をマスクとして、ｎチャネル型ＴＦＴを形成する領域をレジストマスク３２４、３２５で覆って、ｐチャネル型ＴＦＴが形成される領域のみに、ｐ型を付与する不純物添加の工程を行った。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、が知られているが、ここではボロンをその不純物元素として、イオンドープ法でジボラン（Ｂ2Ｈ6）を用いて添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atms/cm3の濃度にボロンを添加した。そして、図３（Ｃ）に示すようにボロンが高濃度に添加された領域３２６、３２７が形成された。この領域は後にｐチャネル型ＴＦＴのソース・ドレイン領域となる。また、本実施例ではレジストマスク３２５で画素部を覆ったが、画素部のｎチャネル型ＴＦＴの領域のみをレジストマスクで覆って、画素容量部にボロンを高濃度に添加し、画素容量の増大を図ってもよい。
【００６４】
また、図３（Ｂ）に相当するｎ型不純物の添加工程と図３（Ｃ）に相当するｐ型不純物の添加工程の順序を逆にすることも可能である。
【００６５】
そして、レジストマスク３２４、３２５を除去した。そして、この段階でレーザーアニール法や、熱処理により半導体層中に添加された前記不純物元素を活性化させた。この活性化工程は、ソース・ドレイン領域を形成する不純物添加の工程のあと実施しても良いが、上記各不純物添加の工程の後、熱処理またはレーザーアニール法により活性化させることは効果的である。ソース・ドレイン領域を形成する不純物添加の工程のあと実施する場合、ゲート絶縁膜を介して不純物領域上に重ねて第２のゲート電極を形成するため、レーザーアニールにより活性化することは困難となる。また、第２のゲート電極材料として、融点の低い材料、例えばアルミニウムを用いる場合は、熱処理による活性化が困難となる。
【００６６】
次いで、第２のゲート電極を形成する工程を行った。ここでは、第２のゲート電極の材料にクロム（Ｃｒ）を用い、１００〜１０００ｎｍ、例えば２００ｎｍの厚さに形成した。そして、公知の技術によりパターニングを行い、第２のゲート電極３２８、３２９、３３０、３３１が形成された。この時、図１（Ｂ）で示した第２のゲート電極の長さＬ２は５μｍとなるようにパターニングした。結果として、第２のゲート電極は、第１のゲート電極の両側にそれぞれ１．５μｍの長さでゲート絶縁膜と接する領域が形成された。
【００６７】
また、画素部を構成するｎチャネル型ＴＦＴのドレイン側に画素容量部が設けられるが、この画素容量部の電極３３２は第２のゲート電極と同時に形成された。
【００６８】
そして、第２のゲート電極３２８〜３３１をマスクとして、２回目のｎ型を付与する不純物元素を添加する工程を行った。（図３（Ｄ））ここでは同様に、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜３０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。そして、ここでリンが添加される領域３３５、３３６、３４３、３４７は、ｎチャネル型ＴＦＴでソース領域またはドレイン領域として機能させるため、この領域のリンの濃度は、１×１０19〜１×１０21atms/cm3とするのが好ましく、ここでは１×１０20atms/cm3とした。
【００６９】
また、ここで図示はしないが、ソース領域３３５、３４３、及びドレイン領域３３６、３４７を覆うゲート絶縁膜を除去して、その領域の半導体層を露出させ、直接リンを添加しても良い。この工程を加えると、イオンドープ法の加速電圧を１０ｋｅＶまで下げることができ、また、効率良くリンを添加することができる。
【００７０】
また、ｐチャネル型ＴＦＴのソース領域３３９とドレイン領域３４０にも同じ濃度でリンが添加されるが、前の工程でその２倍の濃度でボロンが添加されているため、導電型は反転せず、ｐチャネル型ＴＦＴの動作上何ら問題はなかった。
【００７１】
それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素は、このままでは活性化せず有効に作用しないので、活性化の工程を行う必要がある。この工程としては、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）を用いることができる。
【００７２】
本実施例では、窒素雰囲気中において５５０℃、２時間の加熱処理を行った。なお、第２のゲート電極の材料としてアルミニウム等の融点が低い材料を用いる場合は、第２のゲート電極を形成する前に熱処理またはレーザーアニールによる活性化を行うことが好ましい。また、レーザーアニール法を実施した後に熱アニール法を実施すると、さらに良い結果が得られる。また、この工程は、イオンドーピングによって結晶性が破壊された領域をアニールする効果も兼ね備えていて、その領域の結晶性を改善することもできた。
【００７３】
次いで、オフ電流（リーク電流）を抑制する必要性の高い回路の第２のゲート電極を選択的に除去する。本実施例では、ＣＭＯＳ回路のｐチャネル型ＴＦＴと画素部のｎチャネル型ＴＦＴ以外の領域をレジストマスク３４９、３５０で覆って、画素部におけるｎチャネル型ＴＦＴの第２のゲート電極３３０、３３１及びｐチャネル型ＴＦＴの第２ゲート電極３２９の除去をウエットエッチング法（塩酸と水の混合液からなるエッチャントを用いた）により行った。また、上記一部の領域以外に、低抵抗な材料からなる第２のゲート電極を存在させれば、大面積なパネルとしても問題なく低消費電力でＴＦＴを駆動させることができる。その後、レジストマスク３４９、３５０を除去した。
【００７４】
以上までの工程で、ＣＭＯＳ回路のｎチャネル型ＴＦＴにおいては、第１のゲート電極と、その第１のゲート電極を覆って第２のゲート電極を設けられ、第２のゲート電極の両側にゲート絶縁膜を介してソース領域とドレイン領域が形成された。また、ゲート絶縁膜を介して半導体層に設けられた第１の不純物領域と、第２のゲート電極がゲート絶縁膜に接している領域とが、重なって設けられた構造が形成された。従って、ＣＭＯＳ回路のｎチャネル型ＴＦＴにおいては、十分なオン電流を確保することができた。
【００７５】
一方、画素部のｎチャネル型ＴＦＴにおいては、ゲート絶縁膜を介して半導体層に設けられた第１の不純物領域と、第３のゲート電極とが重ならない構造が形成された。従って、画素部のｎチャネル型ＴＦＴにおいては、オフ電流を十分抑制することができた。
【００７６】
なお、ＣＭＯＳ回路のｐチャネル型ＴＦＴは、もともと信頼性が高いため、ｎチャネル型ＴＦＴとの特性バランスをとった方が好ましい。従って、第２のゲート電極を除去した構造とすることが好ましい。また、本実施例のような構造とすると、ＮＴＦＴとＰＴＦＴとの特性バランス（電気特性のバランス）が良くなるため、動作不良を起こしにくくなることが分かった。
【００７７】
図３（Ｅ）の状態が得られたら、第１の層間絶縁膜３５１を１０００ｎｍの厚さに形成した。第１の層間絶縁膜３５１としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機樹脂膜、およびそれらの積層膜をもちいることができる。本実施例では、図示しないが、最初に窒化シリコン膜を５０ｎｍ形成し、さらに酸化シリコン膜を９５０ｎｍ形成した２層構造とした。
【００７８】
第１の層間絶縁膜３５１はその後、パターニングでそれぞれのＴＦＴのソース領域と、ドレイン領域にコンタクトホールが形成された。そして、ソース電極３５２、３５４、３５５とドレイン電極３５３、３５６が形成した。図示していないが、本実施例ではこの電極を、チタン膜を１００ｎｍ、チタンを含むアルミニウム膜３００ｎｍ、チタン膜１５０ｎｍをスパッタ法で連続して形成した３層構造の膜を、パターニングして形成した。
【００７９】
こうして図４（Ａ）に示すように、基板３０１上にＣＭＯＳ回路と、画素部が形成された。また、画素部のｎチャネル型ＴＦＴのドレイン側には、画素容量部が同時に形成された。
【００８０】
次いで、ソース電極３５２、３５４、３５５とドレイン電極３５３、３５６と、第１の層間絶縁膜３５１を覆ってパッシベーション膜３５７を形成した。パッシベーション膜３５７は、窒化シリコン膜で５０ｎｍの厚さで形成した。さらに、有機樹脂からなる第２の層間絶縁膜３５８を約１０００ｎｍの厚さに形成した。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機性樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機性樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【００８１】
なお、画素領域における第２の層間絶縁膜３５８上の一部に、遮光層を形成してもよい。遮光層は金属膜や顔料を含ませた有機樹脂膜で形成すれば良い。
【００８２】
次いで、第３の層間絶縁膜３６１を形成する。この第３の層間絶縁膜３６１は、第２の層間絶縁膜３５８と同様に、有機樹脂膜を用いて形成すると良い。そして、第２の層間絶縁膜３５８と第３の層間絶縁膜３６１とにドレイン電極３５６に達するコンタクトホールを形成し、画素電極３６２を形成した。画素電極３６２は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成し、画素電極３６２を形成した。
【００８３】
上記の工程を経て、画素部と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板を形成した。図５は本実施例のアクティブマトリクス基板の斜視図である。アクティブマトリクス基板は、基板４００上に形成された、画素部４０１と、走査線駆動回路４０２と、信号線駆動回路４０３で構成される。これら駆動回路はＣＭＯＳ回路を基本として構成されている。走査線（ゲート線）駆動回路４０２と、信号線（ソース線）駆動回路４０３はそれぞれゲート配線４０４とソース配線４０５で画素部４０１に接続されている。図５中の４０６は画素電極、４０７はＮＴＦＴからなる画素ＴＦＴ、４０８は画素容量を示す。
【００８４】
図６（Ａ）は図５に示した画素部４０１の上面図であり、ほぼ１画素の上面図である。画素部にはｎチャネル型ＴＦＴが設けられている。ゲート配線５０２に連続して形成されるゲート電極５２０は、図示されていないゲート絶縁膜を介してその下の半導体層と交差している。図示はしていないが、半導体層には、ソース領域、ドレイン領域、第１の不純物領域が形成されている。また、画素ＴＦＴのドレイン側には、半導体層と、ゲート絶縁膜と、第１及び第２のゲート電極と同じ材料で形成された電極とから、画素容量５０６が形成されている。そして、画素容量５０６に接続した容量配線５０４が、ゲート配線５０２と平行に設けられている。また、図６（Ａ）で示すＡ―Ａ’に沿った断面構造は、図４（Ｂ）に示す画素部の断面図に対応している。
【００８５】
一方、図６（Ｂ）に示すＣＭＯＳ回路では、ｐチャネル型ＴＦＴにおいてゲート配線５０９から延在する第３のゲート電極５２２が、図示されていないゲート絶縁膜を介してその下の半導体層５１１と交差している。また、ｎチャネル型ＴＦＴにおいてゲート配線５０９から延在する第２のゲート電極５２１（第１のゲート電極も含む）が、図示されていないゲート絶縁膜を介してその下の半導体層５１０と交差している。図示はしていないが、ｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴの半導体層には、ソース領域、ドレイン領域、第１の不純物領域が形成されている。また、ｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴの半導体層にはソース領域とドレイン領域が形成されている。そして、その位置関係は、Ｂ―Ｂ’に沿った断面構造は、図４（Ｂ）に示すＣＭＯＳ回路の断面図に対応している。
【００８６】
本実施例では、画素ＴＦＴをダブルゲートの構造としているが、シングルゲートの構造でも良いし、トリプルゲートとしたマルチゲート構造にしても構わない。本実施例のアクティブマトリクス基板の構造は、本実施例の構造に限定されるものではない。本願発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域と、その他の不純物領域の構成に特徴があるので、それ以外の構成については実施者が適宣決定すれば良い。
【００８７】
次いで、アクティブマトリクス基板に配向膜を形成し、対向電極と配向膜とを備えた対向基板（必要があればブラックマスクも備えた）を用意し、アクティブマトリクス基板と対向基板との間に液晶材料を封入すれば図１１に示す様な構造のアクティブマトリクス型液晶表示装置（液晶モジュールともいう）が完成する。図１１は完成したアクティブマトリクス型液晶表示装置の外観を表している。基板１００１には画素部１００２、信号線駆動回路１００３、走査線駆動回路１００４、信号処理回路１００７が形成され、ＦＰＣ配線１００６が取り付けられている。なお、液晶材料を封入する工程は、公知のセル組工程を用いれば良いので詳細な説明は省略した。
【００８８】
［実施例２］
本実施例では、実施例１において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【００８９】
ここで、特開平７−１３０６５２号公報に開示されている技術を本願発明に適用する場合の例を図７に示す。まず基板６０１に酸化シリコン膜６０２を設け、その上に非晶質シリコン膜６０３を形成した。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層６０４を形成した。（図７（Ａ））
【００９０】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い、結晶質シリコン膜６０５を形成した。こうして得られた結晶質シリコン膜６０５は非常に優れた結晶性を有した。（図７（Ｂ））
【００９１】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本願発明に適用した場合について、図８で説明する。
【００９２】
まず、ガラス基板７０１に酸化シリコン膜７０２を設け、その上に非晶質シリコン膜７０３、酸化シリコン膜７０４を連続的に形成した。この時、酸化シリコン膜７０４の厚さは１５０ｎｍとした。
【００９３】
次に酸化シリコン膜７０４をパターニングして、選択的に開孔部７０５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布した。これにより、ニッケル含有層７０６が形成され、ニッケル含有層７０６は開孔部７０５の底部のみで非晶質シリコン膜７０２と接触した。（図８（Ａ））
【００９４】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質シリコン膜７０７を形成した。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質シリコン膜７０７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的にはある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。
【００９５】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【００９６】
以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されていた。しかしながら、本願発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【００９７】
［実施例３］
本実施例は、実施例１で用いられる半導体層を形成する方法として、非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いた。
【００９８】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3にまで低減することができる。
【００９９】
本実施例の構成について図９を用いて説明する。ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図９（Ａ）では、実施例２で示した結晶化の技術を用いて、下地膜８０２、結晶質シリコン膜８０３が形成された状態を示している。そして、結晶質シリコン膜８０３の表面にマスク用の酸化シリコン膜８０４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶質シリコン膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域８０５が設けられた。
【０１００】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域８０５がゲッタリングサイトとして働き、結晶質シリコン膜８０３に残存していた触媒元素はリンが添加された領域８０５に偏析させることができた。
【０１０１】
そして、マスク用の酸化シリコン膜８０４と、リンが添加された領域８０５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atms/cm3以下にまで低減された結晶質シリコン膜を得ることができた。この結晶質シリコン膜はそのまま実施例１で示した本願発明のＴＦＴの半導体層として使用することができた。
【０１０２】
なお、本実施例の構成は実施例２の構成と組み合わせることが可能である。
【０１０３】
［実施例４］
本実施例では、実施例３で示したする工程において、半導体層とゲート絶縁膜を形成する他の実施形態を示す。そして、本実施例の構成を図１０で説明する。
【０１０４】
ここでは、少なくとも７００〜１１００℃程度の耐熱性を有する基板が必要であり、石英基板９０１が用いられた。そして実施例２または実施例３で示した技術を用い、結晶質半導体が形成され、これをＴＦＴの半導体層にするために、島状にパターニングして半導体層９０２、９０３を形成した。そして、半導体層９０２、９０３を覆って、ゲート絶縁膜９０４として酸化シリコンを主成分とする膜で形成した。本実施例では、プラズマＣＶＤ法で窒化酸化シリコン膜を７０ｎｍの厚さで形成した。（図１０（Ａ））
【０１０５】
そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行った。本実施例では、９５０℃、３０分とした。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良かった。（図１０（Ｂ））
【０１０６】
その結果、本実施例の条件では、半導体層９０２、９０３とゲート絶縁膜９０４との界面で熱酸化膜が形成され、ゲート絶縁膜９０７が形成された。
【０１０７】
以上の工程で作製されたゲート絶縁膜９０７は、絶縁耐圧が高く半導体層９０５、９０６とゲート絶縁膜９０７の界面は非常に良好なものであった。本願発明のＴＦＴの構成を得るためには、以降の工程は実施例１に従えばよい。
【０１０８】
［実施例５］
本実施例では、実施例２で示した触媒元素を用いた熱結晶化法を用いて、実施例１の半導体層を形成した場合、実施例３とは異なる方法により、触媒元素を結晶質半導体膜から除去する工程を行った例を図１３に示す。本実施例では、図３（Ｄ）で示される状態を得た後、熱処理を行い、触媒元素をリンのゲッタリング作用を用いて除去する工程である。基本的な工程は実施例１及び実施例２に従うものであるので、相違点のみに着目して説明する。なお、図１３（Ａ）と図３（Ｄ）は同一である。また、簡略化のため、図３と同じ符号を用いた。
【０１０９】
まず、実施例２で示す方法で得られる結晶質シリコン膜を半導体層３０３〜３０５として用い、実施例１に従って図３（Ｄ）に示す状態を得た。（図１３（Ａ））ただし、不純物領域３３５、３３６、３３９、３４０、３４３、３４４、３４７に添加されるリンの濃度を１×１０19〜１×１０21atms/cm3とするのが好ましく、ここでは１×１０20atms/cm3とした。
【０１１０】
リンが添加された後、窒素雰囲気中で５００〜８００℃、１〜２４時間、例えば６００℃、１２時間の加熱処理の工程を行った。（図１３（Ｂ））この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができた。さらに、前記リンが添加された不純物領域３３５、３３６、３３９、３４０、３４３、３４４、３４７がゲッタリングサイトとなり、結晶化の工程の後残存していた触媒元素を偏析させることができた。その結果、チャネル領域から触媒元素を除去し、触媒元素の濃度を１×１０17atms/cm3以下にまで低減することができた。
【０１１１】
図１３（Ｂ）の工程が終了し、第２のゲート電極を選択的に除去（図１３（Ｃ））したら、以降の工程は実施例１の工程に従い、アクティブマトリクス基板を作製することができた。
【０１１２】
なお、本実施例の構成は実施例１〜４のいずれの構成も自由に組み合わせることが可能である。
【０１１３】
［実施例６］
本実施例では、実施例１と異なるパターンのレジストマスクを用いて所望の領域における第２の電極を除去した例を示す。なお、図１４（Ａ）は図３（Ｄ）に相当する。
【０１１４】
まず、実施例１に従って図３（Ｄ）に示す状態を得た。（図１４（Ａ））
【０１１５】
次いで、ＣＭＯＳ回路のＮＴＦＴのレジストマスク１４０１を第２のゲート配線上に形成した。（図１４（Ｂ））なお、画素容量部においては、実施例１と同形状のレジストマスクを同時に形成した。
【０１１６】
次いで、実施例１と同様にエッチングを行い、ＣＭＯＳ回路におけるＰＴＦＴの第２のゲート電極、画素部におけるＮＴＦＴの第２のゲート電極、及びＣＭＯＳ回路におけるＮＴＦＴの第２のゲート電極の一部を除去して、図１４（Ｃ）で示す状態を形成した。レジストマスク１４０１を適宜調節することによって、第２のゲート電極と第１の不純物領域が重なっている領域を制御して、オフ電流を低減するとともに、十分なオン電流を確保した。なお、ここでの第２のゲート電極１４０２の端部は、第１の不純物領域と第２の不純物領域の境界に一致しない状態となる。
【０１１７】
本実施例において、レジストマスク１４０１の形状を実施者が適宜変更することは可能である。例えば、図１５に示したように、ＣＭＯＳ回路のＮＴＦＴのドレイン領域側のみに第２のゲート電極１５０１を残存させる構成としてもよい。
【０１１８】
なお、本実施例の構成は実施例１〜５のいずれの構成も自由に組み合わせることが可能である。
【０１１９】
［実施例７］
本実施例では、実施例６とは異なる方法によって、第２の電極の一部を除去する例を図１６に示す。
【０１２０】
まず、実施例１に従っての図３（Ｃ）に示す状態を得た。
【０１２１】
次いで、実施例１に従って第２のゲート電極を形成するが、本実施例では、ゲート電極形成時に使用したレジストマスク１６０１を残存させたまま、ｎ型不純物領域を形成した。（図１６（Ａ））
【０１２２】
次いで、レジストマスク１６０１をマスクとして等方性エッチングを行い、露呈している第２のゲート電極の一部を除去した。エッチングは、溶液を用いるウエットエッチング法を用いてもよいし、ガスを用いたドライエッチング法を用いてもよい。このエッチング工程によって形成された第２のゲート電極は端部が０．５μｍ後退した。この工程によって、図１（Ｂ）のＬ２に相当する線幅が０．３〜１４μｍ、代表的には０．８〜８μｍとなった。（図１６（Ｂ））
【０１２３】
次いで、レジストマスク１６０１を除去した後、再度レジストマスク１６０２を形成した。次いで、実施例１と同様に第２のゲート電極のみをエッチングで除去した。（図１６（Ｃ））
【０１２４】
以降の工程は実施例１に従えば、図１６（Ｃ）に示した構成が得られる。
【０１２５】
こうしてｎチャネル型ＴＦＴのＬＤＤ領域のうち、第２のゲート電極１６０３と重なるチャネル形成領域に近い部分と、第２ゲート電極と重ならない領域を形成することができた。
【０１２６】
本実施例も実施例６と同様に、レジストマスク１６０１を適宜調節することによって、第２のゲート電極と第１の不純物領域が重なっている領域を制御して、オフ電流を低減するとともに、十分なオン電流を確保することができた。
【０１２７】
なお、本実施例の構成は実施例１〜５のいずれの構成も自由に組み合わせることが可能である。
【０１２８】
［実施例８］
実施例１では第１及び第３のゲート電極にＴａ、第２のゲート電極にＣｒを用い、ウエットエッチングを用いて、第２のゲート電極のみを除去した方法による例を示したが、本実施例では第１及び第３のゲート電極と第２のゲート電極との組み合わせが実施例１とは異なる例を示す。
【０１２９】
本実施例では、第１及び第３のゲート電極材料にＡｌ、第２のゲート電極材料に導電性を付与する不純物がドープされた珪素膜（以下、導電性珪素膜と呼ぶ）を用いた。第２のゲート電極として導電性珪素膜を用いた場合の優位点として、第１のゲート電極に対する被覆性が高い点、ファインパターンが得やすいという点、絶縁膜（特にゲート絶縁膜）中へ拡散する恐れがない点などが挙げられる。また、周期律表の１３族または１５族に属する元素、炭素、窒素、酸素といった元素を添加することで容易に導電性を調節できる点も優位点の一つである。
【０１３０】
実施例１に従い図３（Ｄ）の状態を得た後、図３（Ｅ）の工程においてフッ素系のエッチャントガスを用いてドライエッチング（ＣＦ4＋Ｏ2の混合ガス）を行い、第２のゲート電極のみを除去した。なお、このエッチングの際、同時にゲート絶縁膜も若干エッチングされるため、注意が必要である。
【０１３１】
なお、本実施例においては、第１のゲート電極と第２のゲート電極とのエッチングガス（フッ素系のエッチャントガス）の選択比が十分あるため、制御性よく第２のゲート電極のみを除去することができた。また、第２のゲート電極のドープされたシリコンに代えて、同様にタンタル（Ｔａ）を用いることもできる。
【０１３２】
なお、本実施例の構成は実施例１〜７のいずれの構成も自由に組み合わせることが可能である。
【０１３３】
［実施例９］
本実施例では第１のゲート電極及び第２のゲート電極の構造に関する一実施形態を図１７に示す。
【０１３４】
図１７（Ａ）は、ゲート絶縁膜１７００上に形成する第１のゲート電極１７０５として、クロム（第１の導電層１７０１）と銅（第２の導電層１７０２）とチタン（第３の導電層１７０３）との積層膜を用い、第２のゲート電極１７０４として導電性を付与する不純物がドープされた珪素膜を用いた例である。
【０１３５】
第１のゲート電極の材料と第２のゲート電極の材料とは、ドライエッチング（ＣＦ4＋Ｏ2の混合ガス）による選択比が充分あるため、選択的に第１のゲート電極のみを残存させることができる。低抵抗な材料である銅を使用することで配線抵抗を低減することができた。また、第１のゲート電極として、チタン（第１の導電層１７０１）とアルミニウム（第２の導電層１７０２）とチタン（第３の導電層１７０３）との積層膜を用い、第２のゲート電極としてタンタルを使用する構成としてもよい。
【０１３６】
図１７（Ｂ）は第１のゲート電極１７０９として、クロム（第１の導電層１７０６）とタンタル（第２の導電層１７０７）との積層膜を用い、第２のゲート電極１７０８としてモリブデンを用いた例である。
【０１３７】
この時、図１７（Ｂ）に示すように第２の導電層の幅を第１の導電層の幅よりも狭くすることによって、第１のゲート電極を階段状に形成することができる。こうすることによって第２のゲート電極の被覆性が高まり、断線等の不良を防ぐことができる。なお、本実施例では段差は一つしか形成されてないが、多数の段差を形成した多段階形状であるとさらによい。
【０１３８】
次に、図１７（Ｃ）に示す構造は、図１７（Ｂ）に示した構造において第１の導電層１７０６をテーパー状にエッチングした場合の例である。この形状は、図１７（Ｂ）の際に説明したように第２の導電層１７０７の一部をエッチングした後、傘のように残ったフォトレジスト膜を用いてエッチングを行えば第１の導電層にテーパーを形成することができる。この時、第１のゲート電極においてテーパーを有した第１の導電層１７１０、１７０８は第２の導電層である。
【０１３９】
この時、テーパー角は８〜４０度とすればよい。さらに図１７（Ａ）及び図１７（Ｂ）の構造において第２の導電層をテーパー形状に形成しても有効である。
【０１４０】
なお、本実施例の構成は実施例１〜８のいずれの構成も自由に組み合わせることが可能である。
【０１４１】
［実施例１０］
本実施例では、上記各実施例１〜９を利用して得られる本発明のＣＭＯＳ回路や画素部は、様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）を表示部として用いた電子機器に適用することができる。
【０１４２】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１２及び図１８に示す。
【０１４３】
図１２（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４で構成される。本願発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【０１４４】
図１２（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示部２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【０１４５】
図１２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明は表示部２２０５やその他の信号制御回路に適用できる。
【０１４６】
図１２（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【０１４７】
図１２（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【０１４８】
図１２（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示部２５０２やその他の信号制御回路に適用することができる。
【０１４９】
図１８（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２で構成される。本発明は投射装置の一部である液晶表示装置やその他の信号制御回路に適用することができる。
【０１５０】
図１８（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は投射装置やその他の信号制御回路に適用することができる。
【０１５１】
なお、図１８（Ｃ）は、図１８（Ａ）及び図１８（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１８（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１５２】
また、図１８（Ｄ）は、図１８（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１８（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１５３】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜９のどのような組み合わせからなる構成を用いても実現することができる。
【０１５４】
〔実施例１１〕
本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【０１５５】
図１９（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図１９（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０１５６】
図１９（Ｂ）は本実施例のＥＬ表示装置の断面構造である。このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シール材７０００、密封材（第２のシール材）７００１が設けられている。
【０１５７】
また、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。
【０１５８】
なお、本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦ４０２３に際して用いることができる。
【０１５９】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０１６０】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１６１】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１６２】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１６３】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０１６４】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１６５】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０１６６】
さらに、ＥＬ素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシール材が設けられ、さらにシール材７０００の外側には密封材（第２のシール材）７００１が形成される。
【０１６７】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１６８】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１６９】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１７０】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１７１】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１７２】
また、配線４０１６はシール材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシール材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１７３】
［実施例１２］
本実施例では、本願発明を用いて実施例１１とは異なる形態のＥＬ表示装置を作製した例について、図２０（Ａ）、（Ｂ）を用いて説明する。図１９（Ａ）、１９（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０１７４】
図２０（Ａ）は本実施例のＥＬ表示装置の上面図であり、図２０（Ａ）をＡ―Ａ'で切断した断面図を図２０（Ｂ）に示す。
【０１７５】
実施例１１に従って、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０１７６】
さらに、ＥＬ素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１７７】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１７８】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１７９】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１８０】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１８１】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシール材（接着剤として機能する）６００２によって接着される。このとき、シール材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シール材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シール材６００２の内部に乾燥剤を添加してあっても良い。
【０１８２】
また、配線４０１６はシール材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシール材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１８３】
［実施例１３］
本実施例では、ＥＬ表示装置における画素部のさらに詳細な断面構造を図２１に、上面構造を図２２（Ａ）に、回路図を図２２（Ｂ）に示す。図２１、図２２（Ａ）及び図２２（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０１８４】
図２１において、基板３００１上に設けられたスイッチング用ＴＦＴ３００２は本願発明のＮＴＦＴを用いて形成される（実施例１〜９参照）。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、本願発明のＰＴＦＴを用いて形成しても構わない。
【０１８５】
また、電流制御用ＴＦＴ３００３は本願発明のＮＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ３００２のドレイン配線３０３５は配線３０３６によって電流制御用ＴＦＴのゲート電極３０３７に電気的に接続されている。また、３０３８で示される配線は、スイッチング用ＴＦＴ３００２のゲート電極３０３９ａ、３０３９ｂを電気的に接続するゲート配線である。
【０１８６】
このとき、電流制御用ＴＦＴ３００３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。
【０１８７】
また、本実施例では電流制御用ＴＦＴ３００３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１８８】
また、図２２（Ａ）に示すように、電流制御用ＴＦＴ３００３のゲート電極３０３７となる配線は３００４で示される領域で、電流制御用ＴＦＴ３００３のドレイン配線３０４０と絶縁膜を介して重なる。このとき、３００４で示される領域ではコンデンサが形成される。このコンデンサ３００４は電流制御用ＴＦＴ３００３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線３０４０は電流供給線（電源線）３００６に接続され、常に一定の電圧が加えられている。
【０１８９】
スイッチング用ＴＦＴ３００２及び電流制御用ＴＦＴ３００３の上には第１パッシベーション膜３０４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜３０４２が形成される。平坦化膜３０４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１９０】
また、３０４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３００３のドレインに電気的に接続される。画素電極３０４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１９１】
また、絶縁膜（好ましくは樹脂）で形成されたバンク３０４４a、３０４４bにより形成された溝（画素に相当する）の中に発光層３０４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０１９２】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１９３】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０１９４】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０１９５】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１９６】
本実施例では発光層３０４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層３０４６を設けた積層構造のＥＬ層としている。そして、正孔注入層３０４６の上には透明導電膜でなる陽極３０４７が設けられる。本実施例の場合、発光層３０４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０１９７】
陽極３０４７まで形成された時点でＥＬ素子３００５が完成する。なお、ここでいうＥＬ素子３００５は、画素電極（陰極）３０４３、発光層３０４５、正孔注入層３０４６及び陽極３０４７で形成されたコンデンサを指す。図２２（Ａ）に示すように画素電極３０４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０１９８】
ところで、本実施例では、陽極３０４７の上にさらに第２パッシベーション膜３０４８を設けている。第２パッシベーション膜３０４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０１９９】
以上のように本願発明のＥＬ表示装置は図２１のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示装置が得られる。
【０２００】
なお、本実施例の構成は、実施例１〜９と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例のＥＬ表示装置を用いることは有効である。
【０２０１】
〔実施例１４〕
本実施例では、実施例１３に示した画素部において、ＥＬ素子３００５の構造を反転させた構造について説明する。説明には図２３を用いる。なお、図２１の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２０２】
図２３において、電流制御用ＴＦＴ３１０３は本願発明のＰＴＦＴを用いて形成される。作製プロセスは実施例１〜９を参照すれば良い。
【０２０３】
本実施例では、画素電極（陽極）３０５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２０４】
そして、絶縁膜でなるバンク３０５１ａ、３０５１ｂが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層３０５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層３０５３、アルミニウム合金でなる陰極３０５４が形成される。この場合、陰極３０５４がパッシベーション膜としても機能する。こうしてＥＬ素子３１０１が形成される。
【０２０５】
本実施例の場合、発光層３０５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０２０６】
なお、本実施例の構成は、実施例１〜９の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例のＥＬ表示装置を用いることは有効である。
【０２０７】
〔実施例１５〕
本実施例では、図２０（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２４（Ａ）〜（Ｃ）に示す。なお、本実施例において、３２０１はスイッチング用ＴＦＴ３２０２のソース配線、３２０３はスイッチング用ＴＦＴ３２０２のゲート配線、３２０４は電流制御用ＴＦＴ、３２０５はコンデンサ、３２０６、３２０８は電流供給線、３２０７はＥＬ素子とする。
【０２０８】
図２４（Ａ）は、二つの画素間で電流供給線３２０６を共通とした場合の例である。即ち、二つの画素が電流供給線３２０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２０９】
また、図２４（Ｂ）は、電流供給線３２０８をゲート配線３２０３と平行に設けた場合の例である。なお、図２４（Ｂ）では電流供給線３２０８とゲート配線３２０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３２０８とゲート配線３２０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２１０】
また、図２４（Ｃ）は、図２４（Ｂ）の構造と同様に電流供給線３２０８をゲート配線３２０３と平行に設け、さらに、二つの画素を電流供給線３２０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３２０８をゲート配線３２０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２１１】
なお、本実施例の構成は、実施例１〜９の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例の画素構造を有するＥＬ表示装置を用いることは有効である。
【０２１２】
［実施例１６］
実施例１３に示した図２２（Ａ）、（Ｂ）では電流制御用ＴＦＴ３００３のゲートにかかる電圧を保持するためにコンデンサ３００４を設ける構造としているが、コンデンサ３０３０Ｖ０４を省略することも可能である。実施例１３の場合、電流制御用ＴＦＴ３００３として実施例１〜９に示すような本願発明のＮＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３００４の代わりとして積極的に用いる点に特徴がある。
【０２１３】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０２１４】
また、実施例１５に示した図２４（Ａ）〜（Ｃ）の構造においても同様に、コンデンサ３２０５を省略することは可能である。
【０２１５】
なお、本実施例の構成は、実施例１〜９の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例の画素構造を有するＥＬ表示装置を用いることは有効である。
【０２１６】
【発明の効果】
本願発明を実施することで、オン電流が高く高速駆動の可能なＮＴＦＴとオフ電流が抑制されたＮＴＦＴを同時に作製することができた。その結果、結晶質半導体を用いたＴＦＴで作製されたＣＭＯＳ回路を含む半導体装置、また、具体的には液晶表示装置やＥＬ表示装置の画素部や、その周辺に設けられる駆動回路の信頼性を高めることができた。
【０２１７】
また同時に、特性バランスに優れたＮＴＦＴとＰＴＦＴとを組み合わせてＣＭＯＳ回路を形成することで、信頼性が高く且つ優れた電気特性を示す半導体回路を形成できた。
【０２１８】
以上のようにＴＦＴで組む回路の信頼性を高めることで電気光学装置、半導体回路、さらには電子機器をも含む全ての半導体装置の信頼性を確保することが可能となった。
【図面の簡単な説明】
【図１】 本実施形態のＴＦＴの断面図。
【図２】 ＴＦＴの作製工程を示す断面図。
【図３】 ＴＦＴの作製工程を示す断面図（実施例１）。
【図４】 ＴＦＴの作製工程を示す断面図（実施例１）。
【図５】 アクティブマトリクス基板の斜視図。
【図６】 画素部とＣＭＯＳ回路の上面図
【図７】 結晶質シリコン膜の作製工程を示す図。
【図８】 結晶質シリコン膜の作製工程を示す図。
【図９】 結晶質シリコン膜の作製工程を示す図。
【図１０】 結晶質シリコン膜の作製工程を示す図。
【図１１】 液晶表示装置の外観を示す図。
【図１２】 電子機器の一例を示す図。
【図１３】 ＴＦＴの作製工程を示す断面図。
【図１４】 ＴＦＴの作製工程を示す断面図。
【図１５】 ＴＦＴの作製工程を示す断面図。
【図１６】 ＴＦＴの作製工程を示す断面図。
【図１７】 第１のＴＦＴのゲート電極の構成例を示す図。
【図１８】 電子機器の一例を示す図。
【図１９】 ＥＬ表示装置を示す図。
【図２０】 ＥＬ表示装置を示す図。
【図２１】 ＥＬ表示装置の断面を示す図。
【図２２】 ＥＬ表示装置を示す図。
【図２３】 ＥＬ表示装置の断面を示す図。
【図２４】 ＥＬ表示装置を示す回路図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a circuit composed of thin film transistors. For example, the present invention relates to an electro-optical device typified by a liquid crystal display device and a configuration of an electronic apparatus equipped with the electro-optical device. Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and includes the above-described electro-optical device and electronic devices in which the electro-optical device is mounted.
[0002]
[Prior art]
Since thin film transistors (hereinafter referred to as TFTs) can be formed on a transparent glass substrate, application development to active matrix liquid crystal display devices has been actively promoted. Since a TFT using a polysilicon film has high mobility, it is possible to realize high-definition image display by integrating functional circuits on the same substrate.
[0003]
An active matrix type liquid crystal display device requires 1 million TFTs with only pixels as the screen resolution becomes higher. If a functional circuit is further added, a larger number of TFTs are required, and in order to stably operate the liquid crystal display device, it is necessary to ensure the reliability of individual TFTs and to operate them stably.
[0004]
The pixel portion of the active matrix liquid crystal display device is composed of an n-channel TFT, and a gate voltage having an amplitude of about 15 to 20 V is applied, so that it is necessary to satisfy both the on region and off region characteristics. On the other hand, the peripheral circuit provided for driving the pixel portion is configured based on a CMOS circuit, and the characteristics of the on region are mainly important.
[0005]
However, TFTs using a polysilicon film tend to have a large off-current (leakage current), and when operating for a long period of time, a phenomenon such as a decrease in mobility and on-current is often observed. One of the causes of such a phenomenon is thought to be the deterioration of characteristics due to hot carriers generated with an increase in channel electric field.
[0006]
Conventionally, in the field of MOS transistors, an LDD (Lightly Doped Drain) structure is well known as a technique for improving reliability by reducing deterioration of characteristics due to hot carriers. In this structure, a low concentration impurity region is provided inside the source / drain region, and this low concentration impurity region is called an LDD region. This LDD structure can reduce the off-current compared with a normal TFT structure.
[0007]
Further, in the MOS transistor, a structure in which the LDD region overlaps with the gate electrode to some extent through the gate insulating film is known. There are several methods for forming this structure. For example, it is known as GOLD (Gate-drain Overlapped LDD) or LATID (Large-tilt-angle implanted drain). With such a structure, the impurity concentration in the LDD region can be reduced, the electric field relaxation effect is increased, and hot carrier resistance can be increased.
[0008]
Attempts have also been made to apply such MOS transistor technology to TFTs. For example, in “M. Hatano, H. Akimoto, and T. Sakai, IEDM97 TECHNICAL DIGEST, p523-526, 1997”, a GOLD structure is realized using a sidewall formed of silicon.
[0009]
However, when forming the structure disclosed in the same paper, it is difficult to leave the gate insulating film with high selectivity in the step of anisotropically etching the sidewall film, causing variation in characteristics. .
[0010]
In addition, the structure disclosed in the paper has a problem that off current (current that flows when the TFT is in an off state) is larger than a normal LDD structure. When used as a switching element for driving a pixel electrode, a large off current causes an increase in power consumption and abnormal image display. This increase in off-current is due to off-characteristics, because an inversion layer is formed in the LDD region formed so as to overlap the gate electrode, thereby creating a hole path.
[0011]
[Problems to be solved by the invention]
The present invention provides a technique for overcoming the above problems, and the first TFT having a new structure in which the gate electrode and the LDD region overlap with each other, and the gate electrode and the LDD region do not overlap. It is an object to provide a second TFT having a structure. In order to achieve the object, a technique for simultaneously manufacturing a first TFT having a structure in which a gate electrode and an LDD region overlap with each other and a second TFT having a structure in which the gate electrode and the LDD region do not overlap with each other. It is intended to provide. Another object of the present invention is to provide an extremely excellent semiconductor device in which a circuit is formed by a TFT having high driving capability and a TFT having high reliability.
[0012]
[Means for Solving the Problems]
The configuration of the invention disclosed in this specification is as follows.
A semiconductor device comprising a first semiconductor element and a second semiconductor element on the same insulating surface,
The first semiconductor element includes a gate insulating film,
A first gate electrode formed in contact with the gate insulating film;
A second gate electrode which covers the first gate electrode and is formed in contact with the gate insulating film;
A channel formation region overlapping a region in contact with the gate insulating film of the first gate electrode through the gate insulating film;
An impurity region overlapping with a region of the second gate electrode in contact with the gate insulating film through the gate insulating film;
The second semiconductor element includes the gate insulating film,
A third gate electrode formed in contact with the gate insulating film;
An impurity region which does not overlap with the third gate electrode is provided.
[0013]
In addition, the configuration of other inventions is as follows:
A semiconductor device comprising a high voltage circuit composed of a first semiconductor element and a high-speed drive circuit composed of a second semiconductor element on the same insulating surface,
The high withstand voltage circuit includes a gate insulating film, a first gate electrode formed in contact with the gate insulating film, and a second gate formed in contact with the gate insulating film, covering the first gate electrode. A gate electrode, a channel formation region overlapping with a region of the first gate electrode in contact with the gate insulating film through the gate insulating film, and the gate of the second gate electrode through the gate insulating film A first semiconductor element having an impurity region overlapping with a region in contact with the insulating film;
The high-speed driving circuit includes a second semiconductor element having the gate insulating film, a third gate electrode formed in contact with the gate insulating film, and an impurity region that does not overlap the third gate electrode. It is characterized by that.
[0014]
In addition, the configuration of other inventions is as follows:
In a semiconductor device including a pixel portion formed of an n-channel thin film transistor and a CMOS circuit formed of an n-channel thin film transistor and a p-channel thin film transistor,
The n-channel thin film transistor of the pixel portion includes a gate insulating film,
A first gate electrode formed in contact with the gate insulating film;
A second gate electrode which covers the first gate electrode and is formed in contact with the gate insulating film;
A channel formation region overlapping a region in contact with the gate insulating film of the first gate electrode through the gate insulating film;
An impurity region overlapping with a region of the second gate electrode in contact with the gate insulating film through the gate insulating film;
The n-channel thin film transistor of the CMOS circuit includes a gate insulating film,
A third gate electrode formed in contact with the gate insulating film;
An impurity region which does not overlap with the third gate electrode is provided.
[0015]
In each of the above structures, the second semiconductor element does not have the second gate electrode.
[0016]
In each of the above structures, the impurity region is in contact with the channel formation region.
[0017]
In each of the above structures, the concentration of the Group 15 impurity element contained in the impurity region is 1 × 10 5. 16 ~ 1x10 19 atms / cm Three It is characterized by being.
[0018]
In addition, the configuration of other inventions is as follows:
In a semiconductor device including a CMOS circuit formed of an n-channel thin film transistor and a p-channel thin film transistor,
The n-channel thin film transistor includes a gate insulating film,
A first gate electrode formed in contact with the gate insulating film;
A second gate electrode which covers the first gate electrode and is formed in contact with the gate insulating film;
A channel formation region overlapping a region in contact with the gate insulating film of the first gate electrode through the gate insulating film;
A first impurity region overlapping a region of the second gate electrode in contact with the gate insulating film through the gate insulating film;
The p-channel thin film transistor includes a gate insulating film,
A third gate electrode formed in contact with the gate insulating film;
And a second impurity region which does not overlap with the third gate electrode.
[0019]
In each of the above structures, the first and third gate electrodes are tantalum (Ta), tantalum nitride (TaN), titanium (Ti), chromium (Cr), tungsten (W), molybdenum (Mo), silicon It is characterized by comprising a single metal layer such as (Si), aluminum (Al) or copper (Cu), an alloy layer mainly composed of the above elements, or a laminated structure thereof.
[0020]
In each of the above structures, the material of the second gate electrode is different from that of the first and third gate electrodes.
[0021]
In the present invention, the structure of the first semiconductor element (first thin film transistor) and the second semiconductor element (second thin film transistor) has a special feature, and thus the manufacturing method is also characteristic. The configuration of the invention related to the manufacturing method for carrying out the present invention is as follows:
A first step of forming a first semiconductor layer and a second semiconductor layer on an insulating surface;
A second step of forming a gate insulating film in contact with the first semiconductor layer and the second semiconductor layer;
A third step of forming a first gate electrode in contact with the gate insulating film;
A fourth step of forming a first impurity region by adding an element belonging to Group 15 to the first semiconductor layer and the second semiconductor layer using the first gate electrode as a mask;
A fifth step of covering the first gate electrode and forming a second gate electrode in contact with the gate insulating film;
A sixth step of forming a second impurity region by adding an element belonging to Group 15 to the first semiconductor layer and the second semiconductor layer using the second gate electrode as a mask;
A seventh step of removing only the second gate electrode formed on the second semiconductor layer via the gate insulating film;
A method for manufacturing a semiconductor device.
[0022]
In addition, the configuration of the invention relating to another manufacturing method is as follows.
A first step of forming a first semiconductor layer and a second semiconductor layer on an insulating surface;
A second step of forming a gate insulating film in contact with the first semiconductor layer and the second semiconductor layer;
A third step of forming a first gate electrode in contact with the gate insulating film;
A fourth step of forming a first impurity region by adding an element belonging to Group 15 to the first semiconductor layer and the second semiconductor layer using the first gate electrode as a mask;
A fifth step of covering the first gate electrode and forming a second gate electrode in contact with the gate insulating film;
A sixth step of forming a second impurity region by adding an element belonging to Group 15 to the first semiconductor layer and the second semiconductor layer using the second gate electrode as a mask;
A seventh step of removing a part of the second gate electrode;
An eighth step of removing only the second gate electrode formed on the second semiconductor layer via the gate insulating film;
A method for manufacturing a semiconductor device.
[0023]
In the structure related to each manufacturing method, the first impurity region forms an LDD region, and the second impurity region forms a source region and a drain region.
[0024]
In each structure related to the manufacturing method, the concentration of the Group 15 impurity element included in the first impurity region is 1 × 10 5. 16 ~ 1x10 19 atms / cm Three It is characterized by being.
[0025]
In this specification, unless otherwise specified, “impurity” refers to an element belonging to Group 13 or 15 of the periodic table. In addition, although the size (area) of each impurity region changes during the manufacturing process, in this specification, the description will be made with the same reference numerals as long as the concentration does not change even if the area changes.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 1 and 2. In the description, an n-channel TFT (hereinafter referred to as NTFT) is used as an example.
[0027]
FIG. 1A shows a basic cross-sectional structure of the present invention, which is a top gate type TFT. A feature of the present invention is that a first NTFT having a structure in which a
[0028]
The first NTFT has a structure in which the first low-
[0029]
In the first NTFT, the
[0030]
The semiconductor layer of the first NTFT is provided in contact with the
[0031]
The
[0032]
At this time, the
[0033]
On the other hand, the second NTFT has a structure in which the low
[0034]
Since the second NTFT has a structure in which the first low-
[0035]
Moreover, the said structure of this invention is produced by the following processes shown in FIG. FIG. 1A corresponds to FIG. 2E and will be described using the same reference numerals.
[0036]
First, the
[0037]
Next, a base insulating film (not shown) is formed over the substrate. The base film may be a silicon nitride film, a silicon oxide film, a silicon nitride oxide film, or a stacked film thereof. As a method for forming the base film, a plasma CVD method, a thermal CVD method, a sputtering method, or the like can be used. Also, adding boron to the silicon nitride film is effective in enhancing the heat dissipation effect. Note that this base film is for improving the electrical characteristics of the TFT and need not be provided.
[0038]
Next, a semiconductor film is formed. The semiconductor film formed on the base film is formed by a film forming method such as a plasma CVD method, a low pressure CVD method, or a sputtering method. Note that as a semiconductor film that can be used in the present invention, not only a semiconductor film containing silicon as a main component, such as silicon, germanium, or silicon germanium, but also a compound semiconductor film such as gallium arsenide can be used. The present invention also relates to a TFT using a semiconductor (including a single crystal semiconductor thin film, a polycrystalline semiconductor thin film, and a microcrystalline semiconductor thin film) including a crystal even in a TFT using an amorphous semiconductor (such as amorphous silicon) in an active layer. Is also applicable.
[0039]
Next, a crystallization process is performed on the semiconductor film. As the crystallization treatment, any known means, for example, thermal crystallization treatment, crystallization treatment by irradiation with infrared light or ultraviolet light (hereinafter referred to as laser crystallization), thermal crystallization treatment using a catalytic element, Laser crystallization treatment using a catalytic element can be used. These crystallization treatments may be combined.
[0040]
The crystalline silicon film thus formed is patterned to form
[0041]
Next, a
[0042]
Next, a first gate wiring (including the
[0043]
In addition, laminated structure of different metal layers (specifically, Ta / Al laminated structure, Ta / Ti laminated structure, Cu / W laminated structure, Al / W laminated structure, W / Mo laminated structure) Alternatively, a structure provided with metal silicide (specifically, a structure in which silicon and metal silicide such as Si / WSix, Si / TiSix, Si / CoSix, etc. are combined) may be used.
[0044]
Next, a step of adding an impurity element imparting a first n-type to the
[0045]
Next, a conductive film having a thickness of 100 to 1000 nm is formed so as to cover the
[0046]
Next, using the
[0047]
Here, an example is shown in which impurities are added to the active layer therebelow through the
[0048]
Next, the first NTFT is covered with a mask, and only the second gate wiring in the second NTFT is selectively removed. (FIG. 2D) In consideration of the third gate electrode material, the second gate electrode material, and the material of the gate insulating film, only the second gate electrode is used by using a dry etching method, a wet etching method, or the like. It is important that the third gate electrode is left after the removal. Note that the gate electrode located in the second NTFT in the first gate wiring is called a third gate electrode.
[0049]
When the NTFT is completed in this manner, the
[0050]
Here, NTFT is used as an example, but the present invention can also be applied to a p-channel TFT (hereinafter referred to as PTFT). In that case, an impurity element imparting p-type conductivity, preferably an element selected from Group 13 (typically boron) may be used instead of the impurity element imparting n-type conductivity.
[0051]
The embodiment of the present invention described above will be described in more detail with reference to the following examples.
[0052]
[Example 1]
In this embodiment, an example in which the structure of the present invention is applied to a liquid crystal display device is shown, and a method for simultaneously manufacturing a CMOS circuit, which is a basic form of a driver circuit provided in the periphery of a pixel portion, is shown in FIGS. It explains using.
[0053]
First, as the
[0054]
Next, an amorphous silicon film having a thickness of 50 nm was formed on the
[0055]
For this crystallization step, a known laser crystallization technique or thermal crystallization technique may be used. In this embodiment, a pulsed oscillation type KrF excimer laser beam is condensed into a linear shape and irradiated to an amorphous silicon film to form a crystalline silicon film.
[0056]
Although the initial film is used as an amorphous silicon film in this embodiment, a microcrystalline silicon film may be used as the initial film, or a crystalline silicon film may be formed directly.
[0057]
The crystalline silicon film thus formed was patterned to form island-shaped semiconductor layers 303, 304, and 305.
[0058]
Next, a
[0059]
In FIG. 3, the pixel capacitor portion is provided on the drain side of the n-channel TFT constituting the pixel portion. At this time, the
[0060]
When the structure shown in FIG. 3A was thus formed, the first n-type impurity addition step was performed. Phosphorus (P), arsenic (As), antimony (Sb), and the like are known as impurity elements that impart n-type to crystalline semiconductor materials. Here, phosphorous is used, and phosphine (PH Three ) Using an ion doping method. In this step, in order to add phosphorus to the semiconductor layer thereunder through the
[0061]
In this step, the first
[0062]
Note that the low-
[0063]
Next, using the photoresist film as a mask, the region for forming the n-channel TFT is covered with resist
[0064]
Further, the order of the n-type impurity addition step corresponding to FIG. 3B and the p-type impurity addition step corresponding to FIG. 3C can be reversed.
[0065]
Then, the resist
[0066]
Next, a step of forming a second gate electrode was performed. Here, chromium (Cr) is used as the material of the second gate electrode, and the second gate electrode is formed to a thickness of 100 to 1000 nm, for example, 200 nm. Then, patterning was performed by a known technique to form
[0067]
Further, a pixel capacitor portion is provided on the drain side of the n-channel TFT constituting the pixel portion, and the
[0068]
Then, a second step of adding an impurity element imparting n-type conductivity was performed using the
[0069]
Although not shown here, the gate insulating film covering the
[0070]
Further, phosphorus is added to the
[0071]
Since the impurity element imparting n-type or p-type added at each concentration is not activated as it is and does not act effectively, it is necessary to perform an activation process. As this step, a thermal annealing method using an electric heating furnace, a laser annealing method using the above-described excimer laser, or a rapid thermal annealing method (RTA method) using a halogen lamp can be used.
[0072]
In this example, heat treatment was performed at 550 ° C. for 2 hours in a nitrogen atmosphere. Note that in the case where a material having a low melting point such as aluminum is used as a material for the second gate electrode, activation by heat treatment or laser annealing is preferably performed before the second gate electrode is formed. Further, better results can be obtained when the thermal annealing method is performed after the laser annealing method. This process also has the effect of annealing the region where the crystallinity is destroyed by ion doping, and the crystallinity of the region can be improved.
[0073]
Next, the second gate electrode of a circuit highly required to suppress off-state current (leakage current) is selectively removed. In this embodiment, the regions other than the p-channel TFT of the CMOS circuit and the n-channel TFT of the pixel portion are covered with resist
[0074]
Through the above steps, in an n-channel TFT of a CMOS circuit, a first gate electrode and a second gate electrode are provided so as to cover the first gate electrode, and gates are provided on both sides of the second gate electrode. A source region and a drain region were formed through the insulating film. In addition, a structure was formed in which the first impurity region provided in the semiconductor layer with the gate insulating film interposed therebetween and the region in which the second gate electrode was in contact with the gate insulating film were overlapped. Therefore, a sufficient on-current can be secured in the n-channel TFT of the CMOS circuit.
[0075]
On the other hand, in the n-channel TFT in the pixel portion, a structure is formed in which the first impurity region provided in the semiconductor layer and the third gate electrode are not overlapped with each other through the gate insulating film. Therefore, the off-current can be sufficiently suppressed in the n-channel TFT in the pixel portion.
[0076]
Note that a p-channel TFT of a CMOS circuit is originally highly reliable, and it is preferable to balance the characteristics with an n-channel TFT. Accordingly, a structure in which the second gate electrode is removed is preferable. Further, it was found that when the structure as in this example is used, the characteristic balance between the NTFT and PTFT (the balance of electrical characteristics) is improved, so that it is difficult for malfunctions to occur.
[0077]
When the state of FIG. 3E is obtained, a first
[0078]
Thereafter, contact holes were formed in the source region and the drain region of each TFT of the first
[0079]
Thus, as shown in FIG. 4A, a CMOS circuit and a pixel portion were formed over the
[0080]
Next, a
[0081]
Note that a light-blocking layer may be formed over part of the second
[0082]
Next, a third
[0083]
Through the above steps, an active matrix substrate on which a pixel portion and a CMOS circuit were formed was formed. FIG. 5 is a perspective view of the active matrix substrate of this embodiment. The active matrix substrate includes a
[0084]
FIG. 6A is a top view of the
[0085]
On the other hand, in the CMOS circuit shown in FIG. 6B, the third gate electrode 522 extending from the gate wiring 509 in the p-channel TFT is connected to the semiconductor layer 511 below the gate insulating film via a gate insulating film (not shown). Crossed. In the n-channel TFT, the second gate electrode 521 (including the first gate electrode) extending from the gate wiring 509 intersects the semiconductor layer 510 thereunder via a gate insulating film (not shown). ing. Although not shown, a source region, a drain region, and a first impurity region are formed in the semiconductor layer of the p-channel TFT and the n-channel TFT. A source region and a drain region are formed in the semiconductor layer of the p-channel TFT and the n-channel TFT. In the positional relationship, the cross-sectional structure along BB ′ corresponds to the cross-sectional view of the CMOS circuit shown in FIG.
[0086]
In this embodiment, the pixel TFT has a double gate structure, but a single gate structure or a multi-gate structure with a triple gate may be used. The structure of the active matrix substrate of this embodiment is not limited to the structure of this embodiment. The structure of the present invention is characterized by the structure of the gate electrode, and the structure of the source region, drain region, and other impurity regions of the semiconductor layer provided via the gate insulating film. The practitioner should make a proper decision.
[0087]
Next, an alignment film is formed on the active matrix substrate, a counter substrate (also provided with a black mask if necessary) having a counter electrode and an alignment film is prepared, and a liquid crystal material is provided between the active matrix substrate and the counter substrate. Is completed, an active matrix liquid crystal display device (also referred to as a liquid crystal module) having a structure as shown in FIG. 11 is completed. FIG. 11 shows the appearance of the completed active matrix liquid crystal display device. A
[0088]
[Example 2]
In this embodiment, an example in which a crystalline semiconductor film used as a semiconductor layer in Embodiment 1 is formed by a thermal crystallization method using a catalytic element is shown. In the case of using a catalyst element, it is desirable to use the techniques disclosed in Japanese Patent Application Laid-Open Nos. 7-130652 and 8-78329.
[0089]
Here, FIG. 7 shows an example in which the technique disclosed in Japanese Patent Laid-Open No. 7-130652 is applied to the present invention. First, a silicon oxide film 602 was provided on a substrate 601, and an amorphous silicon film 603 was formed thereon. Furthermore, a nickel acetate layer solution containing 10 ppm of nickel in terms of weight was applied to form a nickel-containing layer 604. (Fig. 7 (A))
[0090]
Next, after a dehydrogenation step at 500 ° C. for 1 hour, heat treatment was performed at 500 to 650 ° C. for 4 to 12 hours, for example, 550 ° C. for 8 hours, thereby forming a crystalline silicon film 605. The crystalline silicon film 605 thus obtained had very excellent crystallinity. (Fig. 7 (B))
[0091]
Further, the technique disclosed in Japanese Patent Laid-Open No. 8-78329 enables selective crystallization of an amorphous semiconductor film by selectively adding a catalytic element. The case where this technique is applied to the present invention will be described with reference to FIG.
[0092]
First, a silicon oxide film 702 was provided over a glass substrate 701, and an amorphous silicon film 703 and a silicon oxide film 704 were continuously formed thereon. At this time, the thickness of the silicon oxide film 704 was set to 150 nm.
[0093]
Next, the silicon oxide film 704 was patterned to selectively form opening
[0094]
Next, a heat treatment was performed at 500 to 650 ° C. for 4 to 24 hours, for example, 570 ° C. for 14 hours to form a crystalline silicon film 707. In this crystallization process, the portion of the amorphous silicon film in contact with nickel is crystallized first, and then proceeds laterally from there. The crystalline silicon film 707 formed in this way is formed by a collection of rod-like or needle-like crystals, and each crystal grows macroscopically in a specific direction, so that the crystallinity is uniform. There are advantages.
[0095]
The catalyst elements that can be used in the above two techniques are not only nickel (Ni) but also germanium (Ge), iron (Fe), palladium (Pd), tin (Sn), lead (Pb), cobalt ( Elements such as Co), platinum (Pt), copper (Cu), and gold (Au) may be used.
[0096]
If a crystalline semiconductor film (including a crystalline silicon film or a crystalline silicon germanium film) is formed using the above technique and patterned, a semiconductor layer of a TFT can be formed. A TFT manufactured from a crystalline semiconductor film by using the technique of this embodiment can obtain excellent characteristics, and therefore high reliability is required. However, by adopting the TFT structure of the present invention, it has become possible to produce a TFT that makes the most of the technique of this embodiment.
[0097]
[Example 3]
In this example, as a method of forming the semiconductor layer used in Example 1, a crystalline semiconductor film is formed using the catalytic element using an amorphous semiconductor film as an initial film, and then the catalytic element is crystalline. The example which performed the process removed from a semiconductor film is shown. In the present embodiment, the technique described in Japanese Patent Application Laid-Open No. 10-135468 or Japanese Patent Application Laid-Open No. 10-135469 is used as the method.
[0098]
The technique described in the publication is a technique for removing a catalytic element used for crystallization of an amorphous semiconductor film by using a gettering action of phosphorus after crystallization. By using this technique, the concentration of the catalytic element in the crystalline semiconductor film can be reduced to 1 × 10. 17 atms / cm Three Or less, preferably 1 × 10 16 atms / cm Three It can be reduced to.
[0099]
The configuration of this embodiment will be described with reference to FIG. Here, an alkali-free glass substrate typified by Corning's 1737 substrate was used. FIG. 9A shows a state in which a base film 802 and a crystalline silicon film 803 are formed by using the crystallization technique shown in Embodiment 2. A silicon oxide film 804 for masking is formed to a thickness of 150 nm on the surface of the crystalline silicon film 803, an opening is provided by patterning, and a region where the crystalline silicon film is exposed is provided. Then, a step of adding phosphorus was performed to provide a region 805 in which phosphorus was added to the crystalline silicon film.
[0100]
In this state, when heat treatment is performed in a nitrogen atmosphere at 550 to 800 ° C. for 5 to 24 hours, for example, 600 ° C. for 12 hours, a region 805 in which phosphorus is added to the crystalline silicon film serves as a gettering site, The catalytic element remaining in the porous silicon film 803 could be segregated in the region 805 to which phosphorus was added.
[0101]
Then, the silicon oxide film 804 for mask and the region 805 to which phosphorus is added are removed by etching, so that the concentration of the catalytic element used in the crystallization step is 1 × 10. 17 atms / cm Three A crystalline silicon film reduced to the following could be obtained. This crystalline silicon film could be used as the semiconductor layer of the TFT of the present invention shown in Example 1 as it was.
[0102]
The configuration of the present embodiment can be combined with the configuration of the second embodiment.
[0103]
[Example 4]
This embodiment shows another embodiment in which a semiconductor layer and a gate insulating film are formed in the step shown in Embodiment 3. The configuration of this embodiment will be described with reference to FIG.
[0104]
Here, a substrate having a heat resistance of at least about 700 to 1100 ° C. is necessary, and a quartz substrate 901 is used. Then, using the technique shown in Example 2 or Example 3, a crystalline semiconductor was formed, and semiconductor layers 902 and 903 were formed by patterning into island shapes in order to make this a semiconductor layer of a TFT. Then, the gate insulating film 904 was formed using a film containing silicon oxide as a main component so as to cover the semiconductor layers 902 and 903. In this embodiment, a silicon nitride oxide film with a thickness of 70 nm is formed by plasma CVD. (Fig. 10 (A))
[0105]
Then, heat treatment was performed in an atmosphere containing halogen (typically chlorine) and oxygen. In this example, the temperature was 950 ° C. for 30 minutes. The treatment temperature may be selected in the range of 700 to 1100 ° C., and the treatment time may be selected between 10 minutes and 8 hours. (Fig. 10 (B))
[0106]
As a result, under the conditions of this example, a thermal oxide film was formed at the interface between the semiconductor layers 902 and 903 and the gate insulating film 904, and a gate insulating film 907 was formed.
[0107]
The gate insulating film 907 manufactured through the above steps had high withstand voltage and a very good interface between the semiconductor layers 905 and 906 and the gate insulating film 907. In order to obtain the structure of the TFT of the present invention, the subsequent steps may be performed in accordance with Embodiment 1.
[0108]
[Example 5]
In this example, when the semiconductor layer of Example 1 was formed using the thermal crystallization method using the catalytic element shown in Example 2, the catalytic element was converted to a crystalline semiconductor by a method different from Example 3. An example in which the step of removing from the film is performed is shown in FIG. In this embodiment, after obtaining the state shown in FIG. 3D, heat treatment is performed to remove the catalytic element by using the gettering action of phosphorus. Since the basic steps are the same as those in Example 1 and Example 2, only the differences will be described. Note that FIG. 13A and FIG. 3D are the same. For the sake of simplicity, the same reference numerals as those in FIG. 3 are used.
[0109]
First, the crystalline silicon film obtained by the method shown in Example 2 was used as the semiconductor layers 303 to 305, and the state shown in FIG. (FIG. 13A) However, the concentration of phosphorus added to the
[0110]
After phosphorus was added, a heat treatment step was performed in a nitrogen atmosphere at 500 to 800 ° C. for 1 to 24 hours, for example, 600 ° C. for 12 hours. (FIG. 13B) By this step, the added impurity element imparting n-type and p-type could be activated. Furthermore, the
[0111]
After the step of FIG. 13B is completed and the second gate electrode is selectively removed (FIG. 13C), the subsequent steps can be performed according to the steps of Embodiment 1 to manufacture an active matrix substrate. It was.
[0112]
In addition, the structure of a present Example can combine any structure of Examples 1-4 freely.
[0113]
[Example 6]
In this embodiment, an example in which the second electrode in a desired region is removed using a resist mask having a pattern different from that in the first embodiment is shown. Note that FIG. 14A corresponds to FIG.
[0114]
First, the state shown in FIG. (Fig. 14 (A))
[0115]
Next, an NTFT resist
[0116]
Next, etching is performed in the same manner as in Example 1 to remove the second gate electrode of the PTFT in the CMOS circuit, the second gate electrode of the NTFT in the pixel portion, and a part of the second gate electrode of the NTFT in the CMOS circuit. Thus, the state shown in FIG. 14C was formed. By appropriately adjusting the resist
[0117]
In this embodiment, the practitioner can change the shape of the resist
[0118]
In addition, the structure of a present Example can combine any structure of Examples 1-5 freely.
[0119]
[Example 7]
In this embodiment, an example in which part of the second electrode is removed by a method different from that in Embodiment 6 is shown in FIG.
[0120]
First, the state shown in FIG. 3C according to Example 1 was obtained.
[0121]
Next, a second gate electrode is formed according to Example 1. In this example, the n-type impurity region was formed with the resist
[0122]
Next, isotropic etching was performed using the resist
[0123]
Next, after removing the resist
[0124]
If the subsequent steps are in accordance with Example 1, the configuration shown in FIG. 16C is obtained.
[0125]
Thus, in the LDD region of the n-channel TFT, a portion close to the channel formation region overlapping with the
[0126]
In this embodiment, similarly to the sixth embodiment, by appropriately adjusting the resist
[0127]
In addition, the structure of a present Example can combine any structure of Examples 1-5 freely.
[0128]
[Example 8]
In the first embodiment, Ta is used for the first and third gate electrodes, Cr is used for the second gate electrode, and only the second gate electrode is removed by wet etching. In the example, a combination of the first and third gate electrodes and the second gate electrode is different from that in the first embodiment.
[0129]
In this example, a silicon film (hereinafter referred to as a conductive silicon film) in which Al is used for the first and third gate electrode materials and an impurity imparting conductivity is doped to the second gate electrode material is used. Advantages when a conductive silicon film is used as the second gate electrode are that the first gate electrode has high coverage, a fine pattern is easily obtained, and diffusion into the insulating film (especially the gate insulating film). The point that there is no fear of doing. Another advantage is that the conductivity can be easily adjusted by adding an element belonging to Group 13 or 15 of the periodic table, such as carbon, nitrogen or oxygen.
[0130]
After obtaining the state shown in FIG. 3D according to the first embodiment, dry etching (CF) is performed using a fluorine-based etchant gas in the step shown in FIG. Four + O 2 Only the second gate electrode was removed. Note that the gate insulating film is slightly etched simultaneously with this etching, so care must be taken.
[0131]
In this embodiment, since the selection ratio of the etching gas (fluorine-based etchant gas) between the first gate electrode and the second gate electrode is sufficient, only the second gate electrode is removed with good controllability. I was able to. In addition, tantalum (Ta) can be similarly used instead of the doped silicon of the second gate electrode.
[0132]
In addition, the structure of a present Example can combine any structure of Examples 1-7 freely.
[0133]
[Example 9]
In this embodiment, an embodiment relating to the structure of the first gate electrode and the second gate electrode is shown in FIG.
[0134]
FIG. 17A illustrates chromium (first conductive layer 1701), copper (second conductive layer 1702), and titanium (third conductive layer) as the first gate electrode 1705 formed over the gate insulating film 1700. 1703) and a silicon film doped with an impurity imparting conductivity is used as the second gate electrode 1704.
[0135]
The material of the first gate electrode and the material of the second gate electrode are dry etching (CF Four + O 2 Therefore, it is possible to selectively leave only the first gate electrode. Wiring resistance could be reduced by using copper which is a low resistance material. In addition, a stacked film of titanium (first conductive layer 1701), aluminum (second conductive layer 1702), and titanium (third conductive layer 1703) is used as the first gate electrode, and the second gate electrode As a configuration, tantalum may be used.
[0136]
In FIG. 17B, a stacked film of chromium (first conductive layer 1706) and tantalum (second conductive layer 1707) is used as the first gate electrode 1709, and molybdenum is used as the second gate electrode 1708. This is an example.
[0137]
At this time, the first gate electrode can be formed stepwise by making the width of the second conductive layer narrower than the width of the first conductive layer as shown in FIG. By doing so, the coverage of the second gate electrode is increased, and defects such as disconnection can be prevented. In the present embodiment, only one step is formed, but a multi-step shape in which a large number of steps are formed is better.
[0138]
Next, the structure illustrated in FIG. 17C is an example in the case where the first conductive layer 1706 is etched into a tapered shape in the structure illustrated in FIG. As described with reference to FIG. 17B, the first conductive layer 1707 can be formed by etching a part of the second conductive layer 1707 and then using the remaining photoresist film like an umbrella. The layer can be tapered. At this time, the first conductive layers 1710 and 1708 having a taper in the first gate electrode are second conductive layers.
[0139]
At this time, the taper angle may be 8 to 40 degrees. Further, it is effective to form the second conductive layer in a tapered shape in the structure of FIGS. 17A and 17B.
[0140]
In addition, the structure of a present Example can combine any structure of Examples 1-8 freely.
[0141]
[Example 10]
In the present embodiment, the CMOS circuit and the pixel portion of the present invention obtained by using each of the first to ninth embodiments described above are used in various electro-optical devices (active matrix liquid crystal display, active matrix EL display, active matrix EC). The present invention can be applied to an electronic device using a display) as a display unit.
[0142]
Such electronic devices include video cameras, digital cameras, projectors (rear type or front type), head mounted displays (goggles type displays), car navigation systems, personal computers, personal digital assistants (mobile computers, mobile phones or electronic books). Etc.). Examples of these are shown in FIGS.
[0143]
FIG. 12A illustrates a personal computer, which includes a main body 2001, an image input portion 2002, a display portion 2003, and a
[0144]
FIG. 12B illustrates a video camera, which includes a main body 2101, a display portion 2102, an
[0145]
FIG. 12C illustrates a mobile computer, which includes a main body 2201, a
[0146]
FIG. 12D illustrates a goggle type display which includes a
[0147]
FIG. 12E shows a player using a recording medium (hereinafter referred to as a recording medium) on which a program is recorded. The player 240 includes a main body 2401, a
[0148]
FIG. 12F illustrates a digital camera, which includes a main body 2501, a
[0149]
FIG. 18A illustrates a front type projector, which includes a
[0150]
FIG. 18B shows a rear projector, which includes a
[0151]
FIG. 18C is a diagram showing an example of the structure of the
[0152]
FIG. 18D illustrates an example of the structure of the light source
[0153]
As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields. Moreover, the electronic apparatus of a present Example is realizable even if it uses the structure which consists of what combination of Examples 1-9.
[0154]
Example 11
In this example, an example in which an EL (electroluminescence) display device is manufactured using the present invention will be described.
[0155]
FIG. 19A is a top view of an EL display device using the present invention. In FIG. 19A,
[0156]
FIG. 19B shows a cross-sectional structure of the EL display device of this embodiment. At this time, a
[0157]
Further, a driving circuit TFT (here, a CMOS circuit in which an n-channel TFT and a p-channel TFT are combined) is illustrated on the
[0158]
The present invention can be used for the
[0159]
When the
[0160]
Next, an
[0161]
In this embodiment, the EL layer is formed by vapor deposition using a shadow mask. Color display is possible by forming a light emitting layer (a red light emitting layer, a green light emitting layer, and a blue light emitting layer) capable of emitting light having different wavelengths for each pixel using a shadow mask. In addition, there are a method in which a color conversion layer (CCM) and a color filter are combined, and a method in which a white light emitting layer and a color filter are combined, but either method may be used. Needless to say, an EL display device emitting monochromatic light can also be used.
[0162]
After the
[0163]
In this embodiment, a stacked structure of a LiF (lithium fluoride) film and an Al (aluminum) film is used as the
[0164]
In order to electrically connect the
[0165]
A
[0166]
Further, a sealing material is provided inside the
[0167]
At this time, the
[0168]
In addition, a spacer may be included in the
[0169]
In the case where a spacer is provided, the
[0170]
As the
[0171]
However, the
[0172]
The
[0173]
[Example 12]
In this embodiment, an example of manufacturing an EL display device having a different form from that of Embodiment 11 using the present invention will be described with reference to FIGS. Components having the same numbers as those in FIGS. 19A and 19B indicate the same parts, and thus description thereof is omitted.
[0174]
FIG. 20A is a top view of the EL display device of this embodiment, and FIG. 20B shows a cross-sectional view taken along line AA ′ of FIG.
[0175]
In accordance with Example 11, a
[0176]
Further, a
[0177]
In addition, a spacer may be included in the
[0178]
In the case where a spacer is provided, the
[0179]
As the
[0180]
However, the
[0181]
Next, after the
[0182]
The
[0183]
[Example 13]
In this embodiment, FIG. 21 shows a more detailed cross-sectional structure of the pixel portion in the EL display device, FIG. 22A shows a top structure, and FIG. 22B shows a circuit diagram. In FIG. 21, FIG. 22 (A), and FIG.
[0184]
In FIG. 21, a switching
[0185]
The
[0186]
At this time, it is very important that the
[0187]
In this embodiment, the
[0188]
Further, as shown in FIG. 22A, a wiring to be the
[0189]
A
[0190]
[0191]
In addition, a
[0192]
There are various types of PPV organic EL materials such as “H. Shenk, H. Becker, O. Gelsen, E. Kluge, W. Kreuder, and H. Spreitzer,“ Polymers for Light Emitting ”. Materials such as those described in “Diodes”, Euro Display, Proceedings, 1999, p. 33-37 ”and Japanese Patent Laid-Open No. 10-92576 may be used.
[0193]
As a specific light emitting layer, cyanopolyphenylene vinylene may be used for a light emitting layer that emits red light, polyphenylene vinylene may be used for a light emitting layer that emits green light, and polyphenylene vinylene or polyalkylphenylene may be used for a light emitting layer that emits blue light. The film thickness may be 30 to 150 nm (preferably 40 to 100 nm).
[0194]
However, the above example is an example of an organic EL material that can be used as a light emitting layer, and is not necessarily limited to this. An EL layer (a layer for emitting light and moving carriers therefor) may be formed by freely combining a light-emitting layer, a charge transport layer, or a charge injection layer.
[0195]
For example, in this embodiment, an example in which a polymer material is used as the light emitting layer is shown, but a low molecular weight organic EL material may be used. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer or the charge injection layer. As these organic EL materials and inorganic materials, known materials can be used.
[0196]
In this embodiment, an EL layer having a stacked structure in which a
[0197]
When the
[0198]
Incidentally, in this embodiment, a
[0199]
As described above, the EL display device of the present invention has a pixel portion composed of pixels having a structure as shown in FIG. 21, and includes a switching TFT having a sufficiently low off-current value and a current control TFT resistant to hot carrier injection. Have. Therefore, an EL display device having high reliability and capable of displaying a good image can be obtained.
[0200]
In addition, the structure of a present Example can be implemented combining freely with Examples 1-9. Moreover, it is effective to use the EL display device of this embodiment as the display unit of the electronic apparatus of Embodiment 10.
[0201]
Example 14
In this embodiment, a structure in which the structure of the
[0202]
In FIG. 23, a current control TFT 3103 is formed using the PTFT of the present invention. Examples 1 to 9 may be referred to for the manufacturing process.
[0203]
In this embodiment, a transparent conductive film is used as the pixel electrode (anode) 3050. Specifically, a conductive film made of a compound of indium oxide and zinc oxide is used. Of course, a conductive film made of a compound of indium oxide and tin oxide may be used.
[0204]
Then, after
[0205]
In this embodiment, light generated in the
[0206]
In addition, the structure of a present Example can be implemented in combination freely with the structure of Examples 1-9. Moreover, it is effective to use the EL display device of this embodiment as the display unit of the electronic apparatus of Embodiment 10.
[0207]
Example 15
In this embodiment, FIGS. 24A to 24C show an example of a pixel having a structure different from that of the circuit diagram shown in FIG. In this embodiment, 3201 is a source wiring of the switching TFT 3202, 3203 is a gate wiring of the switching TFT 3202, 3204 is a current control TFT, 3205 is a capacitor, 3206 and 3208 are current supply lines, and 3207 is an EL element. .
[0208]
FIG. 24A shows an example in which the current supply line 3206 is shared between two pixels. That is, there is a feature in that two pixels are formed so as to be symmetrical with respect to the current supply line 3206. In this case, since the number of power supply lines can be reduced, the pixel portion can be further refined.
[0209]
FIG. 24B illustrates an example in which the current supply line 3208 is provided in parallel with the gate wiring 3203. In FIG. 24B, the current supply line 3208 and the gate wiring 3203 are provided so as not to overlap with each other. However, if the wirings are formed in different layers, they overlap with each other through an insulating film. It can also be provided. In this case, since the exclusive area can be shared by the power supply line 3208 and the gate wiring 3203, the pixel portion can be further refined.
[0210]
In FIG. 24C, similarly to the structure of FIG. 24B, the current supply line 3208 is provided in parallel with the gate wiring 3203, and two pixels are symmetrical about the current supply line 3208. It is characterized in that it is formed. It is also effective to provide the current supply line 3208 so as to overlap any one of the gate wirings 3203. In this case, since the number of power supply lines can be reduced, the pixel portion can be further refined.
[0211]
In addition, the structure of a present Example can be implemented in combination freely with the structure of Examples 1-9. In addition, it is effective to use the EL display device having the pixel structure of this embodiment as the display unit of the electronic apparatus of Embodiment 10.
[0212]
[Example 16]
22A and 22B shown in Embodiment 13, the
[0213]
Since the capacitance of the parasitic capacitance varies depending on the area where the gate electrode and the LDD region overlap, it is determined by the length of the LDD region included in the overlapping region.
[0214]
Similarly, in the structure of FIGS. 24A to 24C shown in the fifteenth embodiment, the capacitor 3205 can be omitted.
[0215]
In addition, the structure of a present Example can be implemented in combination freely with the structure of Examples 1-9. In addition, it is effective to use the EL display device having the pixel structure of this embodiment as the display unit of the electronic apparatus of Embodiment 10.
[0216]
【The invention's effect】
By implementing the present invention, an NTFT having a high on-current and capable of high-speed driving and an NTFT having a suppressed off-current can be simultaneously manufactured. As a result, the reliability of a semiconductor device including a CMOS circuit made of a TFT using a crystalline semiconductor, specifically, a pixel portion of a liquid crystal display device or an EL display device, or a drive circuit provided in the periphery thereof is improved. I was able to increase it.
[0217]
At the same time, by forming a CMOS circuit by combining NTFT and PTFT having excellent characteristic balance, a semiconductor circuit having high reliability and excellent electric characteristics can be formed.
[0218]
As described above, it is possible to ensure the reliability of all semiconductor devices including electro-optical devices, semiconductor circuits, and electronic devices by increasing the reliability of the circuit formed by TFTs.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a TFT according to an embodiment.
FIG. 2 is a cross-sectional view illustrating a manufacturing process of a TFT.
FIG. 3 is a cross-sectional view showing a manufacturing process of a TFT (Example 1).
FIG. 4 is a cross-sectional view showing a manufacturing process of a TFT (Example 1).
FIG. 5 is a perspective view of an active matrix substrate.
FIG. 6 is a top view of a pixel portion and a CMOS circuit.
FIGS. 7A and 7B are diagrams illustrating a manufacturing process of a crystalline silicon film. FIGS.
FIGS. 8A to 8C are diagrams illustrating a manufacturing process of a crystalline silicon film. FIGS.
FIG. 9 is a view showing a manufacturing process of a crystalline silicon film.
FIGS. 10A and 10B are diagrams illustrating a manufacturing process of a crystalline silicon film. FIGS.
FIG. 11 illustrates an appearance of a liquid crystal display device.
FIG 12 illustrates an example of an electronic device.
FIG. 13 is a cross-sectional view illustrating a manufacturing process of a TFT.
FIG. 14 is a cross-sectional view showing a manufacturing process of a TFT.
FIG. 15 is a cross-sectional view illustrating a manufacturing process of a TFT.
FIG. 16 is a cross-sectional view showing a manufacturing process of a TFT.
FIG. 17 is a diagram showing a configuration example of a gate electrode of a first TFT.
FIG 18 illustrates an example of an electronic device.
FIG 19 illustrates an EL display device.
FIG. 20 illustrates an EL display device.
FIG. 21 is a cross-sectional view of an EL display device.
FIG 22 illustrates an EL display device.
FIG. 23 is a cross-sectional view of an EL display device.
FIG. 24 is a circuit diagram illustrating an EL display device.
Claims (12)
前記ゲート絶縁膜上に前記ゲート絶縁膜に接して形成された第１のゲート電極と、
前記第１のゲート電極を覆い且つ前記ゲート絶縁膜に接して形成された第２のゲート電極と、
前記第１のゲート電極と重なる第１のチャネル形成領域と、
前記第２のゲート電極と重なる一対の第１の低濃度不純物領域と、
前記第１のゲート電極及び前記第２のゲート電極と重ならず、前記第１の低濃度不純物領域よりも導電型を付与する不純物元素の濃度が高い第１のソース領域及び第１のドレイン領域と、
を有する第１の半導体素子と、
前記ゲート絶縁膜と、
前記ゲート絶縁膜上に前記ゲート絶縁膜に接して形成された第３のゲート電極と、
前記第３のゲート電極と重なる第２のチャネル形成領域と、
前記第３のゲート電極と重ならず、前記第２のチャネル形成領域と接して設けられた一対の第２の低濃度不純物領域と、
前記第３のゲート電極と重ならず、前記一対の第２の低濃度不純物領域のそれぞれと接して設けられ、前記第２の低濃度不純物領域よりも導電型を付与する不純物元素の濃度が高い第２のソース領域及び第２のドレイン領域と、
を有する第２の半導体素子とを含むことを特徴とする半導体装置。A gate insulating film;
A first gate electrode formed on and in contact with the gate insulating film;
A second gate electrode that covers the first gate electrode and is in contact with the gate insulating film;
A first channel formation region overlapping the first gate electrode;
A pair of first low-concentration impurity regions overlapping the second gate electrode;
A first source region and a first drain region that do not overlap with the first gate electrode and the second gate electrode but have a higher concentration of an impurity element imparting a conductivity type than the first low-concentration impurity region. When,
A first semiconductor element comprising:
The gate insulating film;
A third gate electrode formed on and in contact with the gate insulating film;
A second channel formation region overlapping the third gate electrode;
A pair of second low-concentration impurity regions provided in contact with the second channel formation region without overlapping with the third gate electrode;
The impurity element that is provided in contact with each of the pair of second low-concentration impurity regions and does not overlap with the third gate electrode and has a higher conductivity type than the second low-concentration impurity regions. A second source region and a second drain region;
A semiconductor device comprising: a second semiconductor element having:
前記ゲート絶縁膜上に前記ゲート絶縁膜に接して形成された第１のゲート電極と、
前記第１のゲート電極を覆い、且つ前記ゲート絶縁膜に接して形成された第２のゲート電極と、
前記第１のゲート電極と重なる第１のチャネル形成領域と、
前記第２のゲート電極と重なる一対の第１の低濃度不純物領域と、
前記第１のゲート電極及び前記第２のゲート電極と重ならず、前記第１の低濃度不純物領域よりもｎ型を付与する不純物元素の濃度が高い第１のソース領域及び第１のドレイン領域と、
を有するｎチャネル型トランジスタと、
前記ゲート絶縁膜と、
前記ゲート絶縁膜上に前記ゲート絶縁膜に接して形成された第３のゲート電極と、
前記第３のゲート電極と重なる第２のチャネル形成領域と、
前記第３のゲート電極と重ならず、前記第２のチャネル形成領域と接して設けられた一対の第２の低濃度不純物領域と、
前記第３のゲート電極と重ならず、前記一対の第２の低濃度不純物領域のそれぞれと接して設けられ、前記第２の低濃度不純物領域よりもｐ型を付与する不純物元素の濃度が高い第２のソース領域及び第２のドレイン領域と、
を有するｐチャネル型トランジスタとを含むことを特徴とする半導体装置。A gate insulating film;
A first gate electrode formed on and in contact with the gate insulating film;
A second gate electrode which covers the first gate electrode and is formed in contact with the gate insulating film;
A first channel formation region overlapping the first gate electrode;
A pair of first low-concentration impurity regions overlapping the second gate electrode;
A first source region and a first drain region that do not overlap with the first gate electrode and the second gate electrode but have a higher concentration of an impurity element imparting n-type than the first low-concentration impurity region. When,
An n-channel transistor having:
The gate insulating film;
A third gate electrode formed on and in contact with the gate insulating film;
A second channel formation region overlapping the third gate electrode;
A pair of second low-concentration impurity regions provided in contact with the second channel formation region without overlapping with the third gate electrode;
The impurity element which is provided in contact with each of the pair of second low-concentration impurity regions and does not overlap with the third gate electrode and has a higher p-type concentration than the second low-concentration impurity regions. A second source region and a second drain region;
A p-channel transistor having a semiconductor device.
画素部と、前記画素部に信号を入力する駆動回路とを有し、
前記第１の半導体素子は前記駆動回路が有するｎチャネル型トランジスタであり、
前記第２の半導体素子は前記画素部が有するｎチャネル型トランジスタであることを特徴とする半導体装置。In claim 1,
A pixel portion and a drive circuit for inputting a signal to the pixel portion;
The first semiconductor element is an n-channel transistor included in the driving circuit;
The semiconductor device, wherein the second semiconductor element is an n-channel transistor included in the pixel portion.
前記第１のゲート電極及び前記第３のゲート電極は、
タンタル、窒化タンタル、チタン、クロム、タングステン、モリブデン、シリコン、アルミニウムまたは銅の単体金属層、
タンタル、窒化タンタル、チタン、クロム、タングステン、モリブデン、シリコン、アルミニウムまたは銅を主成分とする合金層、
或いは前記単体金属層や前記合金層の積層構造からなることを特徴とする半導体装置。In any one of Claim 1 thru | or 3,
The first gate electrode and the third gate electrode are:
Single metal layer of tantalum, tantalum nitride, titanium, chromium, tungsten, molybdenum, silicon, aluminum or copper,
Alloy layers based on tantalum, tantalum nitride, titanium, chromium, tungsten, molybdenum, silicon, aluminum or copper,
Alternatively, a semiconductor device comprising a laminated structure of the single metal layer or the alloy layer.
前記第２のゲート電極の材料は、前記第１のゲート電極及び前記第３のゲート電極の材料と異なることを特徴とする半導体装置。In any one of Claims 1 thru | or 4,
The semiconductor device is characterized in that a material of the second gate electrode is different from materials of the first gate electrode and the third gate electrode.
前記半導体装置とは液晶表示装置またはＥＬ表示装置であることを特徴とする半導体装置。In any one of Claims 1 thru | or 5,
The semiconductor device is a liquid crystal display device or an EL display device.
前記半導体装置とは、ビデオカメラ、デジタルカメラ、プロジェクター、ゴーグル型ディスプレイ、ナビゲーションシステム、パーソナルコンピュータ、または携帯情報端末であることを特徴とする半導体装置。In any one of Claims 1 thru | or 6,
The semiconductor device is a video camera, a digital camera, a projector, a goggle type display, a navigation system, a personal computer, or a portable information terminal.
前記第１の半導体層及び前記第２の半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記第１の半導体層と重なり且つ前記ゲート絶縁膜に接する第１のゲート電極と、前記第２の半導体層と重なり且つ前記ゲート絶縁膜に接する第２のゲート電極とを形成し、
前記第１のゲート電極及び前記第２のゲート電極をマスクとして、前記第１の半導体層及び前記第２の半導体層に一導電型を付与する不純物元素を添加した後、
前記第１のゲート電極を覆い且つ前記ゲート絶縁膜に接する第３のゲート電極と、前記第２のゲート電極を覆い且つ前記ゲート絶縁膜に接する第４のゲート電極とを形成し、
前記第３のゲート電極及び前記第４のゲート電極をマスクとして、前記第１の半導体層及び前記第２の半導体層に一導電型を付与する不純物元素を添加した後、
前記第４のゲート電極を除去することを特徴とする半導体装置の作製方法。Forming a first semiconductor layer and a second semiconductor layer on the insulating surface;
Forming a gate insulating film on the first semiconductor layer and the second semiconductor layer;
A first gate electrode that overlaps the first semiconductor layer and contacts the gate insulating film on the gate insulating film; and a second gate electrode that overlaps the second semiconductor layer and contacts the gate insulating film Form the
After adding an impurity element imparting one conductivity type to the first semiconductor layer and the second semiconductor layer using the first gate electrode and the second gate electrode as a mask,
Forming a third gate electrode covering the first gate electrode and contacting the gate insulating film; and a fourth gate electrode covering the second gate electrode and contacting the gate insulating film;
After adding an impurity element imparting one conductivity type to the first semiconductor layer and the second semiconductor layer using the third gate electrode and the fourth gate electrode as a mask,
A method for manufacturing a semiconductor device, wherein the fourth gate electrode is removed.
前記第１の半導体層及び前記第２の半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記第１の半導体層と重なり且つ前記ゲート絶縁膜に接する第１のゲート電極と、前記第２の半導体層と重なり且つ前記ゲート絶縁膜に接する第２のゲート電極とを形成し、
前記第１のゲート電極及び前記第２のゲート電極をマスクとして、前記第１の半導体層及び前記第２の半導体層に一導電型を付与する不純物元素を添加した後、
前記第１のゲート電極を覆い且つ前記ゲート絶縁膜に接する第３のゲート電極と、前記第２のゲート電極を覆い且つ前記ゲート絶縁膜に接する第４のゲート電極とを形成し、
前記第３のゲート電極及び前記第４のゲート電極をマスクとして、前記第１の半導体層及び前記第２の半導体層に一導電型を付与する不純物元素を添加した後、
前記第３のゲート電極の端部を除去して前記第３のゲート電極と前記ゲート絶縁膜の接する面積を小さくし、且つ前記第４のゲート電極を除去することを特徴とする半導体装置の作製方法。Forming a first semiconductor layer and a second semiconductor layer on the insulating surface;
Forming a gate insulating film on the first semiconductor layer and the second semiconductor layer;
A first gate electrode that overlaps the first semiconductor layer and contacts the gate insulating film on the gate insulating film; and a second gate electrode that overlaps the second semiconductor layer and contacts the gate insulating film Form the
After adding an impurity element imparting one conductivity type to the first semiconductor layer and the second semiconductor layer using the first gate electrode and the second gate electrode as a mask,
Forming a third gate electrode covering the first gate electrode and contacting the gate insulating film; and a fourth gate electrode covering the second gate electrode and contacting the gate insulating film;
After adding an impurity element imparting one conductivity type to the first semiconductor layer and the second semiconductor layer using the third gate electrode and the fourth gate electrode as a mask,
An end portion of the third gate electrode is removed to reduce a contact area between the third gate electrode and the gate insulating film, and the fourth gate electrode is removed. Method.
前記第１の半導体層及び前記第２の半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記第１の半導体層と重なり且つ前記ゲート絶縁膜に接する第１のゲート電極と、前記第２の半導体層と重なり且つ前記ゲート絶縁膜に接する第２のゲート電極とを形成し、
前記第１のゲート電極及び前記第２のゲート電極をマスクとして、前記第１の半導体層及び前記第２の半導体層に一導電型を付与する不純物元素を添加した後、
前記第１のゲート電極を覆い且つ前記ゲート絶縁膜に接する第３のゲート電極と、前記第２のゲート電極を覆い且つ前記ゲート絶縁膜に接する第４のゲート電極とを形成し、
前記第３のゲート電極及び前記第４のゲート電極をマスクとして、前記第１の半導体層及び前記第２の半導体層に一導電型を付与する不純物元素を添加した後、
前記第３のゲート電極の端部を除去して前記第３のゲート電極と前記ゲート絶縁膜の接する面積を小さくすると同時に、前記第４のゲート電極を除去することを特徴とする半導体装置の作製方法。Forming a first semiconductor layer and a second semiconductor layer on the insulating surface;
Forming a gate insulating film on the first semiconductor layer and the second semiconductor layer;
A first gate electrode that overlaps the first semiconductor layer and contacts the gate insulating film on the gate insulating film; and a second gate electrode that overlaps the second semiconductor layer and contacts the gate insulating film Form the
After adding an impurity element imparting one conductivity type to the first semiconductor layer and the second semiconductor layer using the first gate electrode and the second gate electrode as a mask,
Forming a third gate electrode covering the first gate electrode and contacting the gate insulating film; and a fourth gate electrode covering the second gate electrode and contacting the gate insulating film;
After adding an impurity element imparting one conductivity type to the first semiconductor layer and the second semiconductor layer using the third gate electrode and the fourth gate electrode as a mask,
An end portion of the third gate electrode is removed to reduce an area where the third gate electrode and the gate insulating film are in contact with each other, and at the same time, the fourth gate electrode is removed. Method.
前記第１のゲート電極及び前記第２のゲート電極は、
タンタル、窒化タンタル、チタン、クロム、タングステン、モリブデン、シリコン、アルミニウムまたは銅の単体金属層、
タンタル、窒化タンタル、チタン、クロム、タングステン、モリブデン、シリコン、アルミニウムまたは銅を主成分とする合金層、
或いは前記単体金属層や前記合金層の積層構造からなることを特徴とする半導体装置の作製方法。In any one of Claims 8 thru | or 10,
The first gate electrode and the second gate electrode are:
Single metal layer of tantalum, tantalum nitride, titanium, chromium, tungsten, molybdenum, silicon, aluminum or copper,
Alloy layers based on tantalum, tantalum nitride, titanium, chromium, tungsten, molybdenum, silicon, aluminum or copper,
Alternatively, a method for manufacturing a semiconductor device, comprising a laminated structure of the single metal layer or the alloy layer.
前記第３のゲート電極及び前記第４のゲート電極の材料は、前記第１のゲート電極及び前記第２のゲート電極の材料と異なることを特徴とする半導体装置の作製方法。In any one of Claims 8 thru | or 11,
The method for manufacturing a semiconductor device is characterized in that materials of the third gate electrode and the fourth gate electrode are different from materials of the first gate electrode and the second gate electrode.
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