JP2016021587A - Semiconductor device - Google Patents
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Abstract
Description
本発明は薄膜トランジスタ(以下、TFTという)で構成された回路を有する半導体装
置およびその作製方法に関する。例えば、液晶表示装置(液晶モジュールを搭載)に代表
される装置およびその様な装置を部品として搭載した電子機器に関する。
The present invention relates to a semiconductor device having a circuit formed of a thin film transistor (hereinafter referred to as TFT) and a manufacturing method thereof. For example, the present invention relates to a device represented by a liquid crystal display device (mounted with a liquid crystal module) and an electronic device mounted with such a device as a component.
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, a semiconductor circuit, and an electronic device are all semiconductor devices.
近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用
いて薄膜トランジスタ(TFT)を構成する技術が注目されている。薄膜トランジスタは
ICや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチ
ング素子として開発が急がれている。
In recent years, a technique for forming a thin film transistor (TFT) using a semiconductor thin film (having a thickness of about several to several hundred nm) formed on a substrate having an insulating surface has attracted attention. Thin film transistors are widely applied to electronic devices such as ICs and electro-optical devices, and development of switching devices for image display devices is urgently required.
従来より、画像表示装置として液晶表示装置が知られている。パッシブ型の液晶表示装
置に比べ高精細な画像が得られることからアクティブマトリクス型の液晶表示装置が多く
用いられるようになっている。アクティブマトリクス型の液晶表示装置においては、マト
リクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成さ
れる。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加
されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ
、この光学変調が表示パターンとして観察者に認識される。
Conventionally, a liquid crystal display device is known as an image display device. Active matrix liquid crystal display devices are often used because high-definition images can be obtained compared to passive liquid crystal display devices. In an active matrix liquid crystal display device, a display pattern is formed on a screen by driving pixel electrodes arranged in a matrix. Specifically, by applying a voltage between the selected pixel electrode and the counter electrode corresponding to the pixel electrode, optical modulation of the liquid crystal layer disposed between the pixel electrode and the counter electrode is performed. The optical modulation is recognized by the observer as a display pattern.
このようなアクティブマトリクス型の液晶表示装置の用途は広がっており、画面サイズ
の大面積化とともに高精細化や高開口率化や高信頼性の要求が高まっている。また、同時
に生産性の向上や低コスト化の要求も高まっている。
Applications of such active matrix liquid crystal display devices are expanding, and demands for higher definition, higher aperture ratio, and higher reliability are increasing as the screen size increases. At the same time, demands for improved productivity and lower costs are increasing.
従来、上記TFTのゲート配線材料としてアルミニウムを用いてTFTを作製した場合、
熱処理によってヒロックやウィスカー等の突起物の形成や、アルミニウム原子のチャネル
形成領域への拡散により、TFTの動作不良やTFT特性の低下を引き起こしていた。そ
こで、熱処理に耐え得る金属材料、代表的には高い融点を有している金属元素を用いた場
合、画面サイズが大面積化すると配線抵抗が高くなる等の問題が発生し、消費電力の増大
等を引き起こしていた。
Conventionally, when a TFT is manufactured using aluminum as the gate wiring material of the TFT,
Due to the formation of protrusions such as hillocks and whiskers and the diffusion of aluminum atoms into the channel formation region due to the heat treatment, the TFT malfunctioned and the TFT characteristics deteriorated. Therefore, when using a metal material that can withstand heat treatment, typically a metal element having a high melting point, problems such as increased wiring resistance occur when the screen size is increased, resulting in increased power consumption. And so on.
そこで、本発明は、大画面化しても低消費電力を実現した半導体装置の構造およびその
作製方法を提供することを課題としている。
Accordingly, an object of the present invention is to provide a structure of a semiconductor device that realizes low power consumption even when the screen is enlarged and a manufacturing method thereof.
本発明は、画素部のソース配線の表面をメッキ処理して配線の低抵抗化を図るものであ
る。なお、本発明において、画素部のソース配線は、駆動回路部のソース配線とは異なる
工程で作製する。また、端子部の電極においても同様にメッキ処理して低抵抗化を図る。
In the present invention, the surface of the source wiring of the pixel portion is plated to reduce the resistance of the wiring. Note that in the present invention, the source wiring of the pixel portion is manufactured in a different process from the source wiring of the driver circuit portion. Similarly, the electrode of the terminal portion is plated to reduce the resistance.
本発明においては、メッキ処理する前の配線をゲート電極と同じ材料で形成し、その配
線の表面をメッキ処理してソース配線を形成することが望ましい。また、メッキ処理する
材料膜は、ゲート電極よりも電気抵抗が低いものを用いることが望ましい。従って、メッ
キ処理により画素部のソース配線は低抵抗な配線となる。
In the present invention, it is desirable that the wiring before plating is formed of the same material as the gate electrode, and the surface of the wiring is plated to form the source wiring. Further, it is desirable to use a material film having a lower electrical resistance than the gate electrode as the material film to be plated. Therefore, the source wiring of the pixel portion becomes a low resistance wiring by the plating process.
本明細書で開示する発明の構成は、絶縁表面上に形成された半導体層と、該半導体層上に
形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むTFTを備えた半導体
装置であって、 前記ゲート電極と同じ材料からなる配線を囲んで表面が前記ゲート電極
よりも低抵抗な材料膜に覆われたソース配線を有する第1のnチャネル型TFTを備えた
画素部と、 第2のnチャネル型TFTとpチャネル型TFTからなる回路とを備えた駆
動回路と、 前記ゲート電極と同じ材料からなる配線を囲んで表面が前記ゲート電極より
も低抵抗な材料膜に覆われた端子部と、を有することを特徴とする半導体装置である。
The structure of the invention disclosed in this specification includes a TFT including a semiconductor layer formed over an insulating surface, an insulating film formed over the semiconductor layer, and a gate electrode formed over the insulating film. A pixel comprising a first n-channel TFT having a source wiring that surrounds a wiring made of the same material as the gate electrode and whose surface is covered with a material film having a lower resistance than the gate electrode And a drive circuit comprising a circuit comprising a second n-channel TFT and a p-channel TFT, and a material film whose surface is lower in resistance than the gate electrode so as to surround a wiring made of the same material as the gate electrode And a terminal portion covered with the semiconductor device.
上記構成において、前記低抵抗な材料膜は、Cu、Al、Au、Ag、またはこれらの
合金を主成分とする材料膜であることを特徴としている。
In the above structure, the low-resistance material film is a material film containing Cu, Al, Au, Ag, or an alloy thereof as a main component.
また、絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶
縁膜上に形成されたゲート電極とを含むTFTを備えた半導体装置であって、 メッキ処
理されたソース配線を有する第1のnチャネル型TFTを備えた画素部と、 第2のnチ
ャネル型TFTとpチャネル型TFTからなる回路とを備えた駆動回路と、 メッキ処理
された端子部と、を有することを特徴とする半導体装置である。
A semiconductor device comprising a TFT including a semiconductor layer formed on an insulating surface, an insulating film formed on the semiconductor layer, and a gate electrode formed on the insulating film, comprising: A pixel unit including a first n-channel TFT having a source line formed thereon, a drive circuit including a circuit including a second n-channel TFT and a p-channel TFT, a plated terminal unit, A semiconductor device characterized by comprising:
上記構成において、前記端子部の表面と前記画素部のソース配線の表面は、Cu、Al
、Au、Ag、またはこれらの合金を主成分とする材料からなる薄膜で覆われていること
を特徴としている。
In the above configuration, the surface of the terminal portion and the surface of the source wiring of the pixel portion are Cu, Al
It is characterized by being covered with a thin film made of a material mainly composed of Au, Ag, or an alloy thereof.
また、上記構成において、前記端子部と前記画素部のソース配線は同時または別々にメ
ッキ処理されたものであることを特徴としている。また、前記メッキ処理されたソース配
線は、ゲート電極と同じ材料の配線をメッキ処理したものである。また、前記メッキ処理
されたソース配線は、印刷法により形成され、且つ、ゲート電極より低抵抗な材料からな
る配線であることを特徴としている。
Further, in the above structure, the source wiring of the terminal portion and the pixel portion is plated at the same time or separately. The plated source wiring is obtained by plating a wiring made of the same material as that of the gate electrode. Further, the plated source wiring is formed by a printing method and is made of a material having a lower resistance than the gate electrode.
また、上記構成において、前記第2のnチャネル型TFT及び前記pチャネル型TFT
でCMOS回路が形成されたことを特徴としている。
In the above structure, the second n-channel TFT and the p-channel TFT
Thus, a CMOS circuit is formed.
また、上記構成において、前記第1のnチャネル型TFTは、ゲート電極と、該ゲート
電極と重なるチャネル形成領域とを有し、該チャネル形成領域の幅と前記ゲート電極の幅
が同一であることを特徴としている。あるいは、上記構成において、前記第1のnチャネ
ル型TFTは、テーパー部を有するゲート電極と、該ゲート電極と重なるチャネル形成領
域と、該ゲート電極と一部重なる不純物領域とを有していることを特徴としており、その
場合には3つのチャネル形成領域を有しているトリプルゲート構造とすることが好ましい
。
In the above structure, the first n-channel TFT includes a gate electrode and a channel formation region overlapping the gate electrode, and the width of the channel formation region and the width of the gate electrode are the same. It is characterized by. Alternatively, in the above structure, the first n-channel TFT includes a gate electrode having a tapered portion, a channel formation region overlapping with the gate electrode, and an impurity region partially overlapping with the gate electrode. In that case, a triple gate structure having three channel formation regions is preferable.
また、上記構成において、前記駆動回路のnチャネル型TFTは、テーパー部を有する
ゲート電極と、該ゲート電極と重なるチャネル形成領域と、該ゲート電極と一部重なる不
純物領域とを有している。
In the above structure, the n-channel TFT of the driver circuit includes a gate electrode having a tapered portion, a channel formation region overlapping with the gate electrode, and an impurity region partially overlapping with the gate electrode.
また、上記構成において、前記nチャネル型TFTの不純物領域における不純物濃度は
、少なくとも1×1017〜1×1018/cm3の範囲で濃度勾配を有する領域を含んでお
り、チャネル形成領域からの距離が増大するとともに不純物濃度が増加することを特徴と
している。
In the above structure, the impurity concentration in the impurity region of the n-channel TFT includes a region having a concentration gradient in the range of at least 1 × 10 17 to 1 × 10 18 / cm 3 . As the distance increases, the impurity concentration increases.
また、上記各構成を得るための作製方法に関する本発明の構成は、絶縁表面上に駆動回
路と画素部と端子部を備えた半導体装置の作製方法であって、 絶縁表面上に半導体層を
形成する工程と、 前記半導体層に第1絶縁膜を形成する工程と、 前記第1絶縁膜上に
第1のゲート電極と、画素部のソース配線と、端子部の電極を形成する工程と、 前記第
1のゲート電極をマスクとして前記半導体層にn型を付与する不純物元素を添加してn型
の第1不純物領域を形成する工程と、 前記第1のゲート電極をエッチングしてテーパ−
部を形成する工程と、 前記第1のゲート電極のテーパ−部を通過させて半導体層にn型
を付与する不純物元素を添加してn型の第2不純物領域を形成する工程と、 前記第1の
ゲート電極のテーパ−部を通過させて半導体層にp型を付与する不純物元素を添加してp
型の不純物領域を形成する工程と、 前記画素部のソース配線及び前記端子部の表面にメ
ッキを施す工程と、 前記画素部のソース配線及び前記端子部を覆う第2絶縁膜を形成す
る工程と、 前記第2絶縁膜上にゲート配線、及び駆動回路のソース配線を形成する工程
と、 を有する半導体装置の作製方法である。
The structure of the present invention relating to a manufacturing method for obtaining each of the above structures is a method for manufacturing a semiconductor device including a driver circuit, a pixel portion, and a terminal portion over an insulating surface, and a semiconductor layer is formed over the insulating surface. A step of forming a first insulating film on the semiconductor layer, a step of forming a first gate electrode, a source wiring of a pixel portion, and an electrode of a terminal portion on the first insulating film, An n-type first impurity region is formed by adding an impurity element imparting n-type to the semiconductor layer using the first gate electrode as a mask; and the first gate electrode is etched and tapered.
Forming an n-type second impurity region by adding an impurity element imparting n-type conductivity to the semiconductor layer through the tapered portion of the first gate electrode; An impurity element imparting p-type is added to the semiconductor layer through the taper portion of the gate electrode 1 and p
Forming an impurity region of a mold, plating a surface of the source wiring of the pixel portion and the terminal portion, forming a second insulating film covering the source wiring of the pixel portion and the terminal portion, and Forming a gate wiring and a source wiring of a driving circuit over the second insulating film.
また、他の作製方法に関する本発明の構成は、絶縁表面上に駆動回路と画素部と端子部
を備えた半導体装置の作製方法であって、 絶縁表面上に半導体層を形成する工程と、
前記半導体層に第1絶縁膜を形成する工程と、 前記第1絶縁膜上に第1のゲート電極と
、画素部のソース配線と、端子部の電極を形成する工程と、 前記第1のゲート電極をマ
スクとして前記半導体層にn型を付与する不純物元素を添加してn型の第1不純物領域を
形成する工程と、 前記第1のゲート電極をエッチングしてテーパ−部を形成する工程と
、 前記第1のゲート電極のテーパ−部を通過させて半導体層にn型を付与する不純物元
素を添加してn型の第2不純物領域を形成する工程と、 前記第1のゲート電極のテーパ
−部を通過させて半導体層にp型を付与する不純物元素を添加してp型の不純物領域を形
成する工程と、 前記画素部のソース配線の表面にメッキを施す工程と、 前記端子部の
表面にメッキを施す工程と、 前記画素部のソース配線及び前記端子部を覆う第2絶縁膜
を形成する工程と、 前記第2絶縁膜上にゲート配線、及び駆動回路のソース配線を形成
する工程と、 を有する半導体装置の作製方法である。
Further, the structure of the present invention relating to another manufacturing method is a manufacturing method of a semiconductor device including a driver circuit, a pixel portion, and a terminal portion on an insulating surface, and a step of forming a semiconductor layer on the insulating surface;
Forming a first insulating film on the semiconductor layer; forming a first gate electrode on the first insulating film; a source wiring of a pixel portion; and an electrode of a terminal portion; and the first gate. Forming an n-type first impurity region by adding an impurity element imparting n-type to the semiconductor layer using an electrode as a mask; and forming a tapered portion by etching the first gate electrode; A step of forming an n-type second impurity region by adding an impurity element imparting n-type to the semiconductor layer through the tapered portion of the first gate electrode; and a taper of the first gate electrode A step of adding a p-type impurity region by adding an impurity element imparting p-type to the semiconductor layer through the − portion, plating a surface of the source wiring of the pixel portion, A step of plating the surface; and the pixel Forming a second insulating film covering the source wiring and the terminal portion, and forming a gate wiring and a source wiring of a driving circuit on the second insulating film. .
また、上記構成において、前記画素部のソース配線及び前記端子部は、Cu、Al、A
u、Ag、またはこれらの合金を主成分とする材料からなることを特徴としている。
In the above structure, the source wiring of the pixel portion and the terminal portion are Cu, Al, A
It is characterized by being made of a material mainly composed of u, Ag, or an alloy thereof.
また、上記構成において、前記メッキを施す工程において、前記画素部のソース配線は
、同電位となるように配線でつなげられていることを特徴としている。
この前記同電位となるようにつなげられた配線は、メッキ処理後にレーザー光で分断して
もよいし、メッキ処理後に前記基板と同時に分断してもよい。
In the above structure, in the step of plating, the source wiring of the pixel portion is connected by wiring so as to have the same potential.
The wiring connected to have the same potential may be divided by a laser beam after the plating process, or may be divided simultaneously with the substrate after the plating process.
本発明によりアクティブマトリクス型の液晶表示装置に代表される半導体装置において、
画素部の面積が大きくなり大画面化しても良好な表示を実現することができる。画素部の
ソース配線の抵抗を大幅に低下させたため、例えば、対角40インチや対角50インチの
大画面にも本発明は対応しうる。
In a semiconductor device represented by an active matrix liquid crystal display device according to the present invention,
Good display can be realized even when the area of the pixel portion is increased and the screen is enlarged. Since the resistance of the source wiring of the pixel portion is greatly reduced, the present invention can be applied to, for example, a large screen with a diagonal of 40 inches or a diagonal of 50 inches.
本願発明の実施形態について、以下に説明する。 Embodiments of the present invention will be described below.
まず、基板上に下地絶縁膜を形成した後、第1のフォトリソグラフィ工程によって所望の
形状の半導体層を形成する。
First, a base insulating film is formed over a substrate, and then a semiconductor layer having a desired shape is formed by a first photolithography process.
次いで、半導体層を覆う絶縁膜(ゲート絶縁膜を含む)を形成する。絶縁膜上に第1の
導電膜と第2の導電膜を積層形成する。これらの積層膜を第2のフォトリソグラフィ工程
により第1のエッチング処理を行い、第1の導電層及び第2の導電層からなるゲート電極
と、画素部のソース配線と、端子部の電極とを形成する。なお、本発明においては、先に
ゲート電極を形成した後、層間絶縁膜上にゲート配線を形成する。
Next, an insulating film (including a gate insulating film) is formed to cover the semiconductor layer. A first conductive film and a second conductive film are stacked over the insulating film. These stacked films are subjected to a first etching process by a second photolithography process, and a gate electrode including the first conductive layer and the second conductive layer, a source wiring of the pixel portion, and an electrode of the terminal portion are formed. Form. In the present invention, after the gate electrode is formed first, the gate wiring is formed on the interlayer insulating film.
次いで、第2のフォトリソグラフィ工程で形成したレジストマスクをそのままの状態と
したまま、半導体にn型を付与する不純物元素(リン等)を添加して自己整合的にn型の
不純物領域(高濃度)を形成する。
Next, while leaving the resist mask formed in the second photolithography process as it is, an impurity element imparting n-type (phosphorus or the like) is added to the semiconductor to form an n-type impurity region (high concentration) in a self-aligning manner. ).
次いで、第2のフォトリソグラフィ工程で形成したレジストマスクをそのままの状態と
したまま、エッチング条件を変えて第2のエッチング処理を行い、テーパー部を有する第
1の導電層(第1の幅)と第2の導電層(第2の幅)を形成する。なお、第1の幅は第2
の幅より大きく、ここでの第1の導電層と第2の導電層からなる電極がnチャネル型TF
Tのゲート電極(第1のゲート電極)となる。
Next, while the resist mask formed in the second photolithography step is left as it is, a second etching process is performed by changing etching conditions, and a first conductive layer (first width) having a tapered portion is formed. A second conductive layer (second width) is formed. The first width is the second
The electrode formed of the first conductive layer and the second conductive layer here is n-channel type TF.
It becomes a T gate electrode (first gate electrode).
次いで、レジストマスクを除去した後、前記第2の導電層をマスクとし、前記第1導電
層のテーパ−部を通過させて半導体層にn型を付与する不純物元素を添加する。ここで、
第2の導電層の下方にはチャネル形成領域が形成され、第1の導電層の下方にはチャネル
形成領域から離れるにつれて不純物濃度が徐々に増加する不純物領域(低濃度)を形成す
る。
Next, after removing the resist mask, an impurity element imparting n-type conductivity is added to the semiconductor layer through the tapered portion of the first conductive layer using the second conductive layer as a mask. here,
A channel formation region is formed below the second conductive layer, and an impurity region (low concentration) in which the impurity concentration gradually increases as the distance from the channel formation region is increased is formed below the first conductive layer.
この後、画素部のTFTのオフ電流を低減するためにテーパー部を選択的に除去する。
図17に示すマスクを重ねた状態でドライエッチング処理を行って画素部のゲート電極の
テーパー部のみを除去すればよい。特に、テーパー部を選択的に除去しなくともよいが、
除去しない場合は、図11に示したように、トリプルゲート構造としてオフ電流を低減す
ることが望ましい。
Thereafter, the tapered portion is selectively removed in order to reduce the off current of the TFT in the pixel portion.
Only the tapered portion of the gate electrode of the pixel portion may be removed by performing dry etching with the mask shown in FIG. In particular, it is not necessary to selectively remove the tapered portion,
If not removed, it is desirable to reduce the off-current as a triple gate structure as shown in FIG.
次いで、第3のフォトリソグラフィ法によりnチャネル型TFTを形成する領域を覆う
ようにマスクを形成し、第3のドーピング処理を行う。この第3のドーピング処理では、
半導体にp型を付与する不純物元素(ボロン)を添加してp型の不純物領域(高濃度)を
形成する。
Next, a mask is formed by a third photolithography method so as to cover a region where an n-channel TFT is to be formed, and a third doping process is performed. In this third doping process,
A p-type impurity region (high concentration) is formed by adding an impurity element (boron) imparting p-type to the semiconductor.
次いで、各半導体層に添加した不純物元素の活性化を行った後、メッキ処理(電解メッ
キ法)を行い、画素部のソース配線の表面と、端子部の電極の表面に金属膜を形成する。
メッキ法は、メッキ法により形成しようとする金属イオンを含む水溶液中に直流電流を流
し、陰極面に金属膜を形成する方法である。メッキされる金属としては、前記ゲート電極
より低抵抗な材料、例えば銅、銀、金、クロム、鉄、ニッケル、白金、またはこれらの合
金などを用いることができる。銅は電気抵抗が非常に低いため本発明のソース配線の表面
を覆う金属膜に最適である。このように本発明では画素部のソース配線を低抵抗な金属材
料で覆ったため、画素部の面積が大面積化しても十分に高速駆動させることができる。
Next, after the impurity element added to each semiconductor layer is activated, a plating process (electrolytic plating method) is performed to form a metal film on the surface of the source wiring in the pixel portion and the surface of the electrode in the terminal portion.
The plating method is a method in which a direct current is passed through an aqueous solution containing metal ions to be formed by plating to form a metal film on the cathode surface. As the metal to be plated, a material having a lower resistance than the gate electrode, such as copper, silver, gold, chromium, iron, nickel, platinum, or an alloy thereof can be used. Since copper has a very low electric resistance, it is optimal for a metal film covering the surface of the source wiring of the present invention. Thus, in the present invention, since the source wiring of the pixel portion is covered with a low-resistance metal material, it can be driven at a sufficiently high speed even if the area of the pixel portion is increased.
また、メッキ法において形成される金属膜の膜厚は電流密度と時間とを制御することによ
り実施者が適宜設定することができる。
Further, the thickness of the metal film formed in the plating method can be appropriately set by the practitioner by controlling the current density and time.
本発明においては、表面に形成された金属膜をも含めてソース配線と呼ぶ。 In the present invention, the metal film formed on the surface is also referred to as source wiring.
次いで、層間絶縁膜の形成を行い、透明導電膜の形成を行う。次いで、透明導電膜を第
4のフォトリソグラフィ法によりパターニングを行い、画素電極を形成する。次いで、第
5のフォトリソグラフィ工程によりコンタクトホールを形成する。ここでは不純物領域に
達するコンタクトホールと、ゲート電極に達するコンタクトホールと、ソース配線に達す
るコンタクトホールとを形成する。
Next, an interlayer insulating film is formed, and a transparent conductive film is formed. Next, the transparent conductive film is patterned by a fourth photolithography method to form a pixel electrode. Next, a contact hole is formed by a fifth photolithography process. Here, a contact hole reaching the impurity region, a contact hole reaching the gate electrode, and a contact hole reaching the source wiring are formed.
次いで、低抵抗な金属材料からなる導電膜を形成し、第6のフォトリソグラフィ工程に
よりゲート配線、ソース配線と不純物領域とを接続する電極、及び画素電極と不純物領域
とを接続する電極を形成する。本発明において、ゲート配線は層間絶縁膜に設けられたコ
ンタクトホールを通じて第1のゲート電極または第2のゲート電極と電気的に接続されて
いる。また、ソース配線は、層間絶縁膜に設けられたコンタクトホールを通じて不純物領
域(ソース領域)と電気的に接続されている。また、画素電極に接続する電極は、層間絶
縁膜に設けられたコンタクトホールを通じて不純物領域(ドレイン領域)と電気的に接続
されている。
Next, a conductive film made of a low-resistance metal material is formed, and an electrode that connects the gate wiring, the source wiring, and the impurity region, and an electrode that connects the pixel electrode and the impurity region are formed by a sixth photolithography process. . In the present invention, the gate wiring is electrically connected to the first gate electrode or the second gate electrode through a contact hole provided in the interlayer insulating film. The source wiring is electrically connected to the impurity region (source region) through a contact hole provided in the interlayer insulating film. An electrode connected to the pixel electrode is electrically connected to the impurity region (drain region) through a contact hole provided in the interlayer insulating film.
こうして、合計6回のフォトリソグラフィ工程、即ち、6枚のマスク数で画素TFT(
nチャネル型TFT)を有する画素部と、CMOS回路を有する駆動回路とを備えた素子
基板を形成することができる。なお、ここでは透過型の表示装置を作製する例を示したが
画素電極に反射性の高い材料を用い、反射型の表示装置を作製することも可能である。反
射型の表示装置を作製する場合は、反射電極をゲート配線と同時に形成することができる
ため、5枚のマスク数で素子基板を形成することができる。
Thus, a total of six photolithography steps, that is, the pixel TFT (with six masks)
An element substrate including a pixel portion having an n-channel TFT) and a driver circuit having a CMOS circuit can be formed. Note that although an example in which a transmissive display device is manufactured is shown here, a reflective display device can also be manufactured by using a highly reflective material for a pixel electrode. In the case of manufacturing a reflective display device, since the reflective electrode can be formed at the same time as the gate wiring, the element substrate can be formed with five masks.
また、ここではゲート電極と同時に画素部のソース配線、端子部の電極を作成した例を
示したが、別々に形成してもよい。例えば、各半導体層に不純物元素を添加した後、ゲー
ト電極を保護する絶縁膜を形成し、各半導体層に添加した不純物元素の活性化を行い、さ
らに絶縁膜上にフォトリソグラフィ工程により低抵抗な金属材料(代表的にはアルミニウ
ム、銀、銅を主成分とする材料)からなる画素部のソース配線と、端子部の電極とを同時
に形成してもよい。こうして得られた画素部のソース配線と端子部の電極とをメッキ処理
する。また、マスク数を低減するために、印刷法により画素部のソース配線を形成しても
よい。
Although an example in which the source wiring of the pixel portion and the electrode of the terminal portion are formed simultaneously with the gate electrode is shown here, they may be formed separately. For example, after an impurity element is added to each semiconductor layer, an insulating film that protects the gate electrode is formed, the impurity element added to each semiconductor layer is activated, and a low resistance is formed on the insulating film by a photolithography process. You may form simultaneously the source wiring of the pixel part which consists of metal materials (typically material which has aluminum, silver, and copper as a main component), and the electrode of a terminal part. The source wiring of the pixel portion and the electrode of the terminal portion thus obtained are plated. In order to reduce the number of masks, the source wiring of the pixel portion may be formed by a printing method.
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行
うこととする。
The present invention having the above-described configuration will be described in more detail with the following examples.
ここでは、同一基板上に画素部(nチャネル型TFT)と、画素部の周辺に設ける駆動
回路のCMOS回路を構成するTFT(nチャネル型TFT及びpチャネル型TFT)を
同時に作製する方法について図1〜図10を用いて説明する。
Here, a method for simultaneously manufacturing a pixel portion (n-channel TFT) and TFTs (n-channel TFT and p-channel TFT) constituting a CMOS circuit of a driver circuit provided around the pixel portion on the same substrate is shown. It demonstrates using FIGS. 1-10.
まず、本実施例ではコーニング社の#7059ガラスや#1737ガラスなどに代表さ
れるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる
基板100を用いる。なお、基板100としては、透光性を有していれば特に限定されず
、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラス
チック基板を用いてもよい。
First, in this embodiment, a
次いで、基板100上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜な
どの絶縁膜から成る下地膜101を形成する。本実施例では下地膜101として2層構造
を用いるが、前記絶縁膜の単層膜または2層以上積層させた構造を用いても良い。下地膜
101の一層目としては、プラズマCVD法を用い、SiH4、NH3、及びN2Oを反応
ガスとして成膜される酸化窒化シリコン膜101aを10〜200nm(好ましくは50〜
100nm)形成する。本実施例では、膜厚50nmの酸化窒化シリコン膜101a(組成
比Si=32%、O=27%、N=24%、H=17%)を形成した。次いで、下地膜1
01のニ層目としては、プラズマCVD法を用い、SiH4及びN2Oを反応ガスとして成
膜される酸化窒化シリコン膜101bを50〜200nm(好ましくは100〜150nm
)の厚さに積層形成する。本実施例では、膜厚100nmの酸化窒化シリコン膜101b
(組成比Si=32%、O=59%、N=7%、H=2%)を形成した。
Next, a
100 nm). In this embodiment, a silicon oxynitride film 101a having a film thickness of 50 nm (composition ratio Si = 32%, O = 27%, N = 24%, H = 17%) is formed. Next, the base film 1
As the second layer of 01, a
). In this embodiment, the
(Composition ratio Si = 32%, O = 59%, N = 7%, H = 2%) was formed.
次いで、下地膜上に半導体層102〜105を形成する。半導体層102〜105は、
非晶質構造を有する半導体膜を公知の手段(スパッタ法、LPCVD法、またはプラズマ
CVD法等)により成膜した後、公知の結晶化処理(レーザー結晶化法、熱結晶化法、ま
たはニッケルなどの触媒を用いた熱結晶化法等)を行って得られた結晶質半導体膜を所望
の形状にパターニングして形成する。この半導体層102〜105の厚さは25〜80n
m(好ましくは30〜60nm)の厚さで形成する。結晶質半導体膜の材料に限定はない
が、好ましくはシリコンまたはシリコンゲルマニウム合金などで形成すると良い。本実施
例では、プラズマCVD法を用い、55nmの非晶質シリコン膜を成膜した後、ニッケル
を含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化(50
0℃、1時間)を行った後、熱結晶化(550℃、4時間)を行い、さらに結晶化を改善
するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。そして、この結
晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層1
02〜105を形成した。
Next, semiconductor layers 102 to 105 are formed over the base film. The semiconductor layers 102 to 105 are
After a semiconductor film having an amorphous structure is formed by a known means (sputtering method, LPCVD method, plasma CVD method, etc.), a known crystallization treatment (laser crystallization method, thermal crystallization method, nickel, etc.) A crystalline semiconductor film obtained by performing a thermal crystallization method using the above catalyst is formed into a desired shape by patterning. The thickness of the semiconductor layers 102 to 105 is 25 to 80 n.
It is formed with a thickness of m (preferably 30 to 60 nm). There is no limitation on the material of the crystalline semiconductor film, but it is preferably formed of silicon or a silicon germanium alloy. In this example, a 55 nm amorphous silicon film was formed by plasma CVD, and then a solution containing nickel was held on the amorphous silicon film. This amorphous silicon film is dehydrogenated (50
(0 ° C., 1 hour), thermal crystallization (550 ° C., 4 hours) was performed, and laser annealing treatment for improving crystallization was further performed to form a crystalline silicon film. Then, the crystalline silicon film is subjected to patterning processing using a photolithography method, so that the semiconductor layer 1
02-105 were formed.
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連
続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いることができる
。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学
系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣
選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数30Hzとし
、レーザーエネルギー密度を100〜400mJ/cm2(代表的には200〜300mJ/cm2)と
する。また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数1
〜10kHzとし、レーザーエネルギー密度を300〜600mJ/cm2(代表的には350
〜500mJ/cm2)とすると良い。そして幅100〜1000μm、例えば400μmで線
状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わ
せ率(オーバーラップ率)を80〜98%として行えばよい。
When a crystalline semiconductor film is formed by a laser crystallization method, a pulse oscillation type or continuous emission type excimer laser, YAG laser, or YVO 4 laser can be used. When these lasers are used, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. Crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 30 Hz, and the laser energy density is 100 to 400 mJ / cm 2 (typically 200 to 300 mJ / cm 2). ). If a YAG laser is used, the second harmonic is used and the pulse oscillation frequency is 1.
10 kHz, and the laser energy density is 300 to 600 mJ / cm 2 (typically 350
˜500 mJ / cm 2 ). Then, when the laser beam condensed linearly with a width of 100 to 1000 μm, for example 400 μm, is irradiated over the entire surface of the substrate, the superposition ratio (overlap ratio) of the linear laser light at this time is 80 to 98%. Good.
次いで、半導体層102〜105を覆うゲート絶縁膜106を形成する。ゲート絶縁膜
106はプラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとしてシリ
コンを含む絶縁膜で形成する。本実施例では、プラズマCVD法により115nmの厚さ
で酸化窒化シリコン膜(組成比Si=32%、O=59%、N=7%、H=2%)で形成
した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコン
を含む絶縁膜を単層または積層構造として用いても良い。
Next, a
次いで、図1(A)に示すように、ゲート絶縁膜106上に膜厚20〜100nmの第
1の導電膜107aと、膜厚100〜400nmの第2の導電膜107bとを積層形成す
る。本実施例では、膜厚30nmのTaN膜からなる第1の導電膜107aと、膜厚37
0nmのW膜からなる第2の導電膜107bを積層形成した。TaN膜はスパッタ法で形
成し、Taのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、W膜は、W
のターゲットを用いたスパッタ法で形成した。その他に6フッ化タングステン(WF6)
を用いる熱CVD法で形成することもできる。いずれにしてもゲート電極として使用する
ためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ま
しい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W膜中に酸素
などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では
、高純度のW(純度99.9999%または99.99%)のターゲットを用いたスパッ
タ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成
することにより、抵抗率9〜20μΩcmを実現することができた。
Next, as illustrated in FIG. 1A, a first conductive film 107 a with a thickness of 20 to 100 nm and a second conductive film 107 b with a thickness of 100 to 400 nm are stacked over the
A second conductive film 107b made of a 0 nm W film was stacked. The TaN film was formed by sputtering, and was sputtered in a nitrogen-containing atmosphere using a Ta target. In addition, W film is W
It formed by the sputtering method using the target of. In addition, tungsten hexafluoride (WF 6 )
It can also be formed by a thermal CVD method using In any case, in order to use as a gate electrode, it is necessary to reduce the resistance, and the resistivity of the W film is desirably 20 μΩcm or less. The resistivity of the W film can be reduced by increasing the crystal grains. However, when there are many impurity elements such as oxygen in the W film, the crystallization is hindered and the resistance is increased. Therefore, in this embodiment, sufficient consideration is given so that impurities are not mixed from the gas phase during film formation by sputtering using a target of high purity W (purity 99.9999% or 99.99%). By forming a W film, a resistivity of 9 to 20 μΩcm could be realized.
なお、本実施例では、第1の導電膜107aをTaN、第2の導電膜107bをWとし
たが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cu、Cr、Ndから選
ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよ
い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜
を用いてもよい。また、第1の導電膜をタンタル(Ta)膜で形成し、第2の導電膜をW
膜とする組み合わせ、第1の導電膜を窒化チタン(TiN)膜で形成し、第2の導電膜を
W膜とする組み合わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電
膜をAl膜とする組み合わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2
の導電膜をCu膜とする組み合わせとしてもよい。
In this embodiment, the first conductive film 107a is TaN and the second conductive film 107b is W. However, there is no particular limitation, and all of them are Ta, W, Ti, Mo, Al, Cu, Cr, Nd. You may form with the element selected from these, or the alloy material or compound material which has the said element as a main component. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used. In addition, the first conductive film is formed of a tantalum (Ta) film, and the second conductive film is formed of W.
A combination in which the first conductive film is formed of a titanium nitride (TiN) film, a second conductive film is formed of a W film, the first conductive film is formed of a tantalum nitride (TaN) film, The first conductive film is formed of a tantalum nitride (TaN) film, and the second conductive film is combined with an Al film.
The conductive film may be a combination of Cu films.
次に、フォトリソグラフィ法を用いてレジストからなるマスク108a〜112aを形
成し、電極及び配線を形成するための第1のエッチング処理を行う。第1のエッチング処
理では第1及び第2のエッチング条件で行う。本実施例では第1のエッチング条件として
、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エ
ッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25/25/1
0(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を
投入してプラズマを生成してエッチングを行った。なお、エッチング用ガスとしては、C
l2、BCl3、SiCl4、CCl4などを代表とする塩素系ガスまたはCF4、SF6、N
F3などを代表とするフッ素系ガス、またはO2を適宜用いることができる。ここでは、松
下電器産業(株)製のICPを用いたドライエッチング装置(Model E645−□IC
P)を用いた。基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、
実質的に負の自己バイアス電圧を印加する。この第1のエッチング条件によりW膜をエッ
チングして第1の導電層の端部をテーパー形状とする。第1のエッチング条件でのWに対
するエッチング速度は200.39nm/min、TaNに対するエッチング速度は80
.32nm/minであり、TaNに対するWの選択比は約2.5である。また、この第
1のエッチング条件によって、Wのテーパー角は、約26°となる。
Next, resist
Etching was performed by generating a plasma by generating 500 W of RF (13.56 MHz) power to the coil-type electrode at a pressure of 1 Pa at a pressure of 0 (sccm). The etching gas is C
Chlorine gas such as l 2 , BCl 3 , SiCl 4 , CCl 4 or the like or CF 4 , SF 6 , N
A fluorine-based gas represented by F 3 or the like, or O 2 can be used as appropriate. Here, dry etching equipment (Model E645- □ IC using ICP manufactured by Matsushita Electric Industrial Co., Ltd.)
P) was used. 150W RF (13.56MHz) power is also applied to the substrate side (sample stage).
A substantially negative self-bias voltage is applied. The W film is etched under this first etching condition so that the end portion of the first conductive layer is tapered. The etching rate for W under the first etching conditions is 200.39 nm / min, and the etching rate for TaN is 80.
. The selection ratio of W to TaN is about 2.5. Further, the taper angle of W is about 26 ° under this first etching condition.
この後、レジストからなるマスク108a〜112aを除去せずに第2のエッチング条
件に変え、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30/3
0(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を
投入してプラズマを生成して約30秒程度のエッチングを行った。基板側(試料ステージ
)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加す
る。CF4とCl2を混合した第2のエッチング条件ではW膜及びTaN膜とも同程度にエ
ッチングされる。第2のエッチング条件でのWに対するエッチング速度は58.97nm
/min、TaNに対するエッチング速度は66.43nm/minである。なお、ゲー
ト絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエ
ッチング時間を増加させると良い。
Thereafter, the
Etching is performed for about 30 seconds by generating 500 W of RF (13.56 MHz) power to the coil-type electrode at a pressure of 1 Pa and generating a plasma. 20 W of RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. Under the second etching condition in which CF 4 and Cl 2 are mixed, the W film and the TaN film are etched to the same extent. The etching rate for W under the second etching condition is 58.97 nm.
/ Min, the etching rate for TaN is 66.43 nm / min. Note that in order to perform etching without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%.
上記第1のエッチング処理では、レジストからなるマスクの形状を適したものとするこ
とにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の
端部がテーパー形状となる。このテーパー部の角度は15〜45°とすればよい。
In the first etching process, the shape of the mask made of resist is made suitable, and the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. It becomes. The angle of the tapered portion may be 15 to 45 °.
こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形
状の導電層113〜117(第1の導電層113a〜117aと第2の導電層113b〜
117b)を形成する。(図1(B))ここでのチャネル長方向における第1の導電層の
幅は、上記実施の形態に示した第1の幅に相当する。
図示しないが、ゲート絶縁膜となる絶縁膜106のうち、第1の形状の導電層113〜1
17で覆われない領域は10〜20nm程度エッチングされ薄くなった領域が形成される。
In this manner, the first shape
117b). (FIG. 1B) The width of the first conductive layer in the channel length direction here corresponds to the first width shown in the above embodiment mode.
Although not shown, the first shape
A region not covered with 17 is etched by about 10 to 20 nm to form a thinned region.
そして、レジストからなるマスクを除去せずに第1のドーピング処理を行い、半導体層
にn型を付与する不純物元素を添加する。(図1(C))ドーピング処理はイオンドープ
法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013
〜5×1015/cm2とし、加速電圧を60〜100keVとして行う。本実施例ではドーズ
量を1.5×1015/cm2とし、加速電圧を80keVとして行った。n型を付与する不純
物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが
、ここではリン(P)を用いた。この場合、導電層113〜116がn型を付与する不純
物元素に対するマスクとなり、自己整合的にn型の不純物領域(高濃度)118〜121
が形成される。不純物領域118〜121には1×1020〜1×1021/cm3の濃度範囲で
n型を付与する不純物元素を添加する。
Then, a first doping process is performed without removing the resist mask, and an impurity element imparting n-type conductivity is added to the semiconductor layer. (FIG. 1C) The doping process may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is a dose of 1 × 10 13
˜5 × 10 15 / cm 2 and acceleration voltage is 60 to 100 keV. In this embodiment, the dose is set to 1.5 × 10 15 / cm 2 and the acceleration voltage is set to 80 keV. As an impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As), is used here, but phosphorus (P) is used. In this case, the
Is formed. An impurity element imparting n-type conductivity is added to the
次いで、レジストからなるマスクを除去せずに第2のエッチング処理を行う。
ここでは、エッチング用ガスにSF6とCl2とO2とを用い、それぞれのガス流量比を2
4/12/24(sccm)とし、1.3Paの圧力でコイル型の電極に700WのRF(1
3.56MHz)電力を投入してプラズマを生成してエッチングを25秒行った。基板側(試料
ステージ)にも10WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧
を印加する。第2のエッチング処理でのWに対するエッチング速度は227.3nm/m
in、TaNに対するエッチング速度は32.1nm/minであり、TaNに対するW
の選択比は7.1であり、絶縁膜106であるSiONに対するエッチング速度は33.
7nm/minであり、TaNに対するWの選択比は6.83である。このようにエッチ
ングガス用ガスにSF6を用いた場合、絶縁膜106との選択比が高いので膜減りを抑え
ることができる。
Next, a second etching process is performed without removing the resist mask.
Here, SF 6 , Cl 2, and O 2 are used as etching gases, and the respective gas flow ratios are 2
4/12/24 (sccm) at a pressure of 1.3 Pa, a 700 W RF (1
3.56 MHz) Electric power was applied to generate plasma, and etching was performed for 25 seconds. 10 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. The etching rate for W in the second etching process is 227.3 nm / m.
The etching rate for in and TaN is 32.1 nm / min.
Is 7.1, and the etching rate for SiON, which is the insulating
The selection ratio of W to TaN is 6.83. Thus, when SF 6 is used as the etching gas, the selectivity with respect to the insulating
この第2のエッチング処理により第2の導電層(W)のテーパー角は70°となった。
この第2のエッチング処理により第2の導電層122b〜126bを形成する。一方、第
1の導電層は、ほとんどエッチングされず、第1の導電層122a〜126aを形成する
。また、第2のエッチング処理によりレジストからなるマスク108a〜112aは、レ
ジストからなるマスク108b〜112bに形状が変形する。(図1(D))図示しない
が、実際には、第1の導電層の幅は、第2のエッチング処理前に比べて約0.15μm程
度、即ち線幅全体で0.3μm程度後退する。また、ここでのチャネル長方向における第
2の導電層の幅が実施の形態に示した第2の幅に相当する。
By this second etching process, the taper angle of the second conductive layer (W) became 70 °.
The second
なお、第1の導電層122aと第2の導電層122bとで形成された電極は、後の工程
で形成されるCMOS回路のnチャネル型TFTのゲート電極となり、第1の導電層12
5aと第2の導電層125bとで形成された電極は、後の工程で形成される保持容量の一
方の電極となる。
Note that the electrode formed of the first
The electrode formed of 5a and the second
また、上記第2のエッチング処理において、CF4とCl2とO2とをエッチングガスに
用いることも可能である。その場合は、それぞれのガス流量比を25/25/10(sc
cm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入して
プラズマを生成してエッチングを行えばよい。基板側(試料ステージ)にも20WのRF
(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2と
O2とを用いる場合のWに対するエッチング速度は124.62nm/min、TaNに
対するエッチング速度は20.67nm/minであり、TaNに対するWの選択比は6
.05である。従って、W膜が選択的にエッチングされる。また、この場合、絶縁膜10
6のうち、第1の形状の導電層122〜126で覆われない領域は50nm程度エッチング
され薄くなった領域が形成される。
In the second etching process, CF 4 , Cl 2 and O 2 can be used as an etching gas. In that case, each gas flow rate ratio is 25/25/10 (sc
cm), and 500 W of RF (13.56 MHz) power is applied to the coil-type electrode at a pressure of 1 Pa to generate plasma and perform etching. 20W RF on the substrate side (sample stage)
(13.56MHz) Apply power and apply a substantially negative self-bias voltage. When CF 4 , Cl 2 and O 2 are used, the etching rate with respect to W is 124.62 nm / min, the etching rate with respect to TaN is 20.67 nm / min, and the selection ratio of W with respect to TaN is 6
. 05. Therefore, the W film is selectively etched. In this case, the insulating film 10
6, a region not covered with the first shape
次いで、レジストからなるマスクを除去した後、第2のドーピング処理を行って図2(
A)の状態を得る。ドーピングは第2の導電層122b〜125bを不純物元素に対する
マスクとして用い、第1の導電層におけるテーパー部下方の半導体層に不純物元素が添加
されるようにドーピングする。本実施例では、不純物元素としてP(リン)を用い、ドー
ピング条件をドーズ量1.5×1014/cm2、加速電圧90keV、イオン電流密度0.5
μA/cm2、フォスフィン(PH3)5%水素希釈ガス、ガス流量30sccmにてプラ
ズマドーピングを行った。
こうして、第1の導電層と重なる不純物領域(低濃度)127〜136を自己整合的に形
成する。この不純物領域127〜136へ添加されたリン(P)の濃度は、1×1017〜
1×1019/cm3であり、且つ、第1の導電層におけるテーパー部の膜厚に従って濃度勾配
を有している。なお、第1の導電層のテーパー部と重なる半導体層において、第1の導電
層におけるテーパー部の端部から内側に向かって不純物濃度(P濃度)が次第に低くなっ
ている。即ち、この第2のドーピング処理により濃度分布が形成される。また、不純物領
域(高濃度)118〜121にも不純物元素がさらに添加され、不純物領域(高濃度)1
37〜145を形成する。
Next, after removing the resist mask, a second doping process is performed to obtain FIG.
The state of A) is obtained. Doping is performed using the second
Plasma doping was performed with μA / cm 2 , phosphine (PH 3 ) 5% hydrogen dilution gas, and a gas flow rate of 30 sccm.
In this manner, impurity regions (low concentration) 127 to 136 overlapping with the first conductive layer are formed in a self-aligning manner. The concentration of phosphorus (P) added to the
It is 1 × 10 19 / cm 3 and has a concentration gradient according to the film thickness of the tapered portion in the first conductive layer. Note that in the semiconductor layer overlapping the tapered portion of the first conductive layer, the impurity concentration (P concentration) gradually decreases from the end of the tapered portion in the first conductive layer toward the inside. That is, a concentration distribution is formed by this second doping process. Further, an impurity element is further added to the impurity regions (high concentration) 118 to 121, so that the impurity regions (high concentration) 1
37 to 145 are formed.
なお、本実施例ではテーパ−部の幅(チャネル長方向の幅)は少なくとも0.5μm以
上であることが好ましく、1.5μm〜2μmが限界である。従って、膜厚にも左右され
るが濃度勾配を有する不純物領域(低濃度)のチャネル長方向の幅も1.5μm〜2μm
が限界となる。また、ここでは、不純物領域(高濃度)と不純物領域(低濃度)とを別々
なものとして図示しているが、実際は、明確な境界はなく、濃度勾配を有する領域が形成
されている。また、同様にチャネル形成領域と不純物領域(低濃度)との明確な境界もな
い。
In the present embodiment, the width of the taper portion (width in the channel length direction) is preferably at least 0.5 μm, and the limit is 1.5 μm to 2 μm. Therefore, the width of the impurity region having a concentration gradient (low concentration) in the channel length direction is also 1.5 μm to 2 μm although it depends on the film thickness.
Is the limit. Here, the impurity region (high concentration) and the impurity region (low concentration) are illustrated as being separate, but actually there is no clear boundary and a region having a concentration gradient is formed. Similarly, there is no clear boundary between the channel formation region and the impurity region (low concentration).
次いで、後に画素部以外をマスク146で覆ったまま、第3のエッチング処理を行う。
マスク146としては、金属板、ガラス板、セラミック板、セラミックガラス板を用いれ
ばよい。このマスク146の上面図を図16に示した。この第3のエッチング処理では、
マスク146で重なっていない領域の第1の導電層のテーパー部を選択的にドライエッチ
ングして、半導体層の不純物領域と重なる領域がなくなるようにする。第3のエッチング
処理は、エッチングガスにWとの選択比が高いCl3を用い、ICPエッチング装置を用
いて行う。本実施例では、Cl3のガス流量比を80(sccm)とし、1.2Paの圧
力でコイル型の電極に350WのRF(13.56MHz)電力を投入してプラズマを生成してエ
ッチングを30秒行った。基板側(試料ステージ)にも50WのRF(13.56MHz)電力を
投入し、実質的に負の自己バイアス電圧を印加する。第3のエッチングにより、第1の導
電層124c、126cが形成される。(図2(B))
Next, a third etching process is performed with the portions other than the pixel portion covered with the
As the
The tapered portion of the first conductive layer in the region not overlapping with the
本実施例では第3のエッチング処理を行う例を示したが、第3のエッチング処理を行う
必要がなければ、特に行う必要はない。
In this embodiment, an example in which the third etching process is performed has been described. However, if the third etching process is not necessary, it is not particularly necessary.
次いで、第3のフォトリソグラフィ法により形成したレジストからなるマスク147に
よって、後にnチャネル型TFTの活性層となる半導体層を覆い、第3のドーピング処理
を行う。この第3のドーピング処理により、pチャネル型TFTの活性層となる半導体層
に前記一導電型(n型)とは逆の導電型(p型)を付与する不純物元素が添加されたp型
不純物領域(高濃度不純物領域及び低濃度不純物領域)148〜150を形成する。なお
、テーパ−部を通過させてドープするため、p型の低濃度不純物領域は、n型の低濃度不
純物領域と同様の濃度勾配を有している。(図2(C))第1の導電層を不純物元素に対
するマスクとして用い、p型を付与する不純物元素を添加してp型不純物領域148〜1
50を形成する。本実施例では、p型不純物領域148〜150はジボラン(B2H6)を
用いたイオンドープ法で形成する。なお、第1のドーピング処理及び第2のドーピング処
理によって、不純物領域にはそれぞれ異なる濃度でリンが添加されているが、そのいずれ
の領域においてもボロンの濃度が2×1020〜2×1021/cm3となるようにドーピング処
理することにより、pチャネル型TFTのソース領域およびドレイン領域として機能する
ために何ら問題は生じない。
Next, a
50 is formed. In this embodiment, the p-
また、第2のエッチング処理で膜減りしない条件、例えばSF6をエッチングガスに用
いた場合、ボロンのドーピングを容易とするため、第3のドーピング処理の前に絶縁膜2
07を薄膜化するエッチング(CHF3ガスを用いた反応性イオンエッチング法(RIE
法))を行ってもよい。
In addition, when the film is not reduced by the second etching process, for example, when SF 6 is used as the etching gas, the insulating film 2 is formed before the third doping process in order to facilitate boron doping.
Etching to reduce the thickness of 07 (reactive ion etching using CHF 3 gas (RIE)
Act)) may be performed.
次いで、図2(D)に示すように、それぞれの半導体層に添加された不純物元素を活性
化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で
行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の
窒素雰囲気中で400〜700℃、代表的には500〜550℃で行えばよく、本実施例
では550℃、4時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レー
ザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができ
る。
Next, as shown in FIG. 2D, a step of activating the impurity element added to each semiconductor layer is performed. This activation process is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method, it may be performed at 400 to 700 ° C., typically 500 to 550 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. The activation treatment was performed by heat treatment. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
また、図示しないが、この活性化処理により不純物元素が拡散してn型の不純物領域(
低濃度)と不純物領域(高濃度)との境界がほとんどなくなる。
Although not shown, the impurity element is diffused by this activation treatment, and an n-type impurity region (
The boundary between the low concentration) and the impurity region (high concentration) is almost eliminated.
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッ
ケルが高濃度のリンを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる
半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有
するTFTはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、
良好な特性を達成することができる。
In this embodiment, at the same time as the activation treatment, nickel used as a catalyst during crystallization is gettered to an impurity region containing high-concentration phosphorus, and nickel in a semiconductor layer mainly serving as a channel formation region The concentration is reduced. A TFT having a channel formation region manufactured in this way has a low off-current value and good crystallinity, so high field effect mobility can be obtained.
Good properties can be achieved.
次いで、水素雰囲気中で熱処理を行って半導体層を水素化する。水素化の他の手段とし
て、プラズマ水素化(プラズマにより励起された水素を用いる)を用いてもよい。
Next, heat treatment is performed in a hydrogen atmosphere to hydrogenate the semiconductor layer. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be used.
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後
、エキシマレーザーやYAGレーザー等のレーザー光を照射することが望ましい。
In the case where a laser annealing method is used as the activation treatment, it is desirable to irradiate a laser beam such as an excimer laser or a YAG laser after performing the hydrogenation.
次いで、画素部のソース配線126の表面及び端子部の電極表面にメッキ処理を施す。
図7(A)にメッキ処理行った直後の上面図を示し、図7(B)にその断面図を示す。図
7中、400は端子部、401は外部端子と接続される電極を示している。また、図7は
、簡略化のため、駆動回路部のTFTを一つ示し、画素部においてはソース配線126の
みを示した。本実施例では、銅メッキ液(EEJA製:ミクロファブ Cu2200)を
用いてメッキ処理を行った。また、このメッキの際、図10にその一例を示したように、
メッキしようとする配線または電極は、同電位となるようにダミーパターンで繋がれてい
る。後の工程で基板の分断時に互いの電極間を分断して分離する。また、ダミーパターン
でショートリングを形成してもよい。
Next, the surface of the
FIG. 7A shows a top view immediately after the plating process, and FIG. 7B shows a cross-sectional view thereof. In FIG. 7, reference numeral 400 denotes a terminal portion, and 401 denotes an electrode connected to an external terminal. Further, FIG. 7 shows one TFT of the driver circuit portion for simplification, and only the
Wirings or electrodes to be plated are connected by a dummy pattern so as to have the same potential. In a later step, the electrodes are separated from each other when the substrate is divided. Moreover, you may form a short ring with a dummy pattern.
次いで、画素のソース配線を覆う第1の層間絶縁膜155を形成する。第1の層間絶縁
膜155としてはシリコンを主成分とする無機絶縁膜を用いればよい。
Next, a first
次いで、第1の層間絶縁膜155上に有機絶縁物材料から成る第2の層間絶縁膜156
を形成する。本実施例では膜厚1.6μmのアクリル樹脂膜を形成した。
Next, a second
Form. In this embodiment, an acrylic resin film having a thickness of 1.6 μm is formed.
次いで、第2の層間絶縁膜上に透明導電膜からなる画素電極147をフォトマスクを用
いてパターニングした。画素電極147とする透明導電膜は、例えばITO(酸化インジ
ウム酸化スズ合金)、酸化インジウム酸化亜鉛合金(In2O3―ZnO)、酸化亜鉛(Z
nO)等を用いればよい。
Next, the
nO) or the like may be used.
次いで、フォトマスクを用いて第2絶縁膜を選択的にエッチングして、各不純物領域(
137、138、149、150、151、153、144)に達するコンタクトホール
と、画素部のソース配線126に達するコンタクトホールと、ゲート電極124に達する
コンタクトホールと、電極125bに達するコンタクトホールを形成する。
Next, the second insulating film is selectively etched using a photomask so that each impurity region (
137, 138, 149, 150, 151, 153, 144), a contact hole reaching the
次いで、不純物領域(137、138、149、150)とそれぞれ電気的に接続する
電極157〜160及び駆動回路のソース配線と、不純物領域144及び不純物領域15
3と電気的に接続する電極150、163と、ソース領域となる不純物領域151と画素
部のソース配線126とを電気的に接続する電極(接続電極)161と、ゲート電極12
4と電気的に接続するゲート配線162と、電極125bと電気的に接続する容量配線1
69を形成する。
Then, the
3,
4 is electrically connected to the
69 is formed.
また、画素電極147は、画素電極147と接して重なる電極163によって画素TF
T206の不純物領域153と電気的に接続され、画素電極147と接して重なる電極1
50によって保持容量207の不純物領域144と電気的に接続される。
In addition, the
Electrode 1 which is electrically connected to the
50 is electrically connected to the
また、本実施例では画素電極を形成した後に電極150、163を形成した例を示した
が、コンタクトホールを形成し、電極を形成した後、その電極と重なるように透明導電膜
からなる画素電極を形成してもよい。
In this embodiment, the
また、保持容量207の一方の電極として機能する不純物領域135、136、144
、145には、それぞれp型を付与する不純物元素が添加されている。
保持容量207は、絶縁膜106を誘電体として、容量配線169と接続された電極12
5a、125bと、半導体層とで形成している。
In addition,
145 is doped with an impurity element imparting p-type.
The storage capacitor 207 has the electrode 12 connected to the
5a, 125b and the semiconductor layer.
以上の様にして、nチャネル型TFT203及びpチャネル型TFT204からなるC
MOS回路202を含む駆動回路201と、nチャネルTFTからなる画素TFT206
及び保持容量207とを有する画素部205とを同一基板上に形成することができる。(
図3(B))本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
As described above, the C including the n-
A driving circuit 201 including a
In addition, the pixel portion 205 including the storage capacitor 207 can be formed over the same substrate. (
FIG. 3B) In this specification, such a substrate is referred to as an active matrix substrate for convenience.
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図5に示す。なお、
図3(B)に対応する部分には同じ符号を用いている。図3(B)中の鎖線A−A’は図
4中の鎖線A―A’で切断した断面図に対応している。また、図3(B)中の鎖線B−B
’は図5中の鎖線B―B’で切断した断面図に対応している。また、図4は画素のソース
配線126を形成した直後の上面図を示している。
A top view of a pixel portion of an active matrix substrate manufactured in this embodiment is shown in FIG. In addition,
The same reference numerals are used for the portions corresponding to FIG. A chain line AA ′ in FIG. 3B corresponds to a cross-sectional view taken along the chain line AA ′ in FIG. In addition, a chain line BB in FIG.
'Corresponds to the cross-sectional view taken along the chain line BB' in FIG. FIG. 4 shows a top view immediately after forming the
本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮
光されるように、画素電極147の端部をソース配線126と重なるように配置形成させ
ている。
In the pixel structure of this embodiment, the end portion of the
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を6枚とすることができた。
Further, according to the steps shown in this example, the number of photomasks necessary for manufacturing the active matrix substrate could be six.
こうして得られたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装
置を作製する工程を以下に説明する。説明には図6を用いる。
A process for manufacturing an active matrix liquid crystal display device from the active matrix substrate thus obtained will be described below. FIG. 6 is used for the description.
図3(B)の状態のアクティブマトリクス基板を得た後、図3(B)のアクティブマト
リクス基板上に配向膜301を形成しラビング処理を行う。なお、本実施例では配向膜3
01を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基
板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサ
に代えて、球状のスペーサを基板全面に散布してもよい。
After obtaining the active matrix substrate in the state of FIG. 3B, an
Prior to forming 01, columnar spacers for maintaining the distance between the substrates were formed at desired positions by patterning an organic resin film such as an acrylic resin film. Further, instead of the columnar spacers, spherical spacers may be scattered over the entire surface of the substrate.
次いで、対向基板300を用意する。この対向基板には、着色層302、遮光層が各画
素に対応して配置されたカラーフィルタが設けられている。このカラーフィルタと遮光層
とを覆う平坦化膜304を設けた。次いで、平坦化膜304上に透明導電膜からなる対向
電極305を画素部に形成し、対向基板の全面に配向膜306を形成し、ラビング処理を
施した。
Next, the
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシー
ル材307で貼り合わせる。シール材307にはフィラーが混入されていて、このフィラ
ーと柱状スペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、
両基板の間に液晶材料308を注入し、封止剤(図示せず)によって完全に封止する。液
晶材料308には公知の液晶材料を用いれば良い。そして、アクティブマトリクス基板ま
たは対向基板を所望の形状に分断する。ここでメッキ処理のために設けられたダミーパタ
ーンを分断する。
Then, the active matrix substrate on which the pixel portion and the driving circuit are formed and the counter substrate are attached to each other with a
A
図8(A)に分断後の上面図を示し、点線D−D’で切断した断面図を図8(B)に示す
。図8中、400は端子部、401は外部端子と接続される電極を示している。また、図
8は、簡略化のため、駆動回路部のTFTを一つ示し、画素部においてはソース配線12
6のみを示した。また、電極401は、配線157〜160と電気的に接続されている。
端子部400においては、メッキ処理された電極401の一部が露呈し、ITOからなる
透明導電膜404が形成されている状態となっている。
FIG. 8A shows a top view after division, and FIG. 8B shows a cross-sectional view cut along a dotted line DD ′. In FIG. 8, reference numeral 400 denotes a terminal portion, and 401 denotes an electrode connected to an external terminal. Further, FIG. 8 shows one TFT in the driver circuit portion for simplification, and the source wiring 12 in the pixel portion.
Only 6 were shown. The
In the terminal portion 400, a part of the plated
さらに、公知の技術を用いて偏光板309等を適宜設けた。そして、公知の技術を用いて
端子部のうち露呈している部分にFPCを貼りつけた。図8(C)にFPC405の接着
後の断面図を示した。
Further, a
こうして得られた液晶モジュールの構成を図9の上面図を用いて説明する。なお、図6
と対応する部分には同じ符号を用いた。
The structure of the liquid crystal module thus obtained will be described with reference to the top view of FIG. Note that FIG.
The same reference numerals are used for portions corresponding to.
図9で示す上面図は、画素部、駆動回路、FPC(フレキシブルプリント配線板:Flex
ible Printed Circuit)311を貼り付ける外部入力端子309、外部入力端子と各回路
の入力部までを接続する配線310などが形成されたアクティブマトリクス基板と、カラ
ーフィルタなどが設けられた対向基板300とがシール材307を介して貼り合わされて
いる。
The top view shown in FIG. 9 is a pixel portion, a drive circuit, an FPC (flexible printed wiring board: Flex
The active matrix substrate on which the
ゲート配線側駆動回路201aと重なるように対向基板側に遮光層303aが設けられ
、ソース配線側駆動回路201bと重なるように対向基板側に遮光層403bが形成され
ている。また、画素部205上の対向基板側に設けられたカラーフィルタ302は遮光層
と、赤色(R)、緑色(G)、青色(B)の各色の着色層とが各画素に対応して設けられ
ている。実際に表示する際には、赤色(R)
の着色層、緑色(G)の着色層、青色(B)の着色層の3色でカラー表示を形成するが、
これら各色の着色層の配列は任意なものとする。
A
A color display is formed with three colors of a colored layer, a green (G) colored layer, and a blue (B) colored layer.
The arrangement of the colored layers of these colors is arbitrary.
ここでは、カラー化を図るためにカラーフィルタ302を対向基板に設けているが特に
限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラ
ーフィルタを形成してもよい。
Here, the
また、カラーフィルタにおいて隣り合う画素の間には遮光層303が設けられており、
表示領域以外の箇所を遮光している。また、駆動回路を覆う領域にも遮光層を設けてもよ
い。駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カ
バーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス
基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
In addition, a light shielding layer 303 is provided between adjacent pixels in the color filter,
The area other than the display area is shielded from light. Further, a light shielding layer may be provided also in a region covering the driver circuit. The area that covers the drive circuit is not particularly provided with a light-blocking layer because it is covered with a cover when the liquid crystal display device is incorporated later as a display portion of an electronic device. Further, when the active matrix substrate is manufactured, a light shielding layer may be formed on the active matrix substrate.
また、外部入力端子にはベースフィルムと配線から成るFPC411が異方性導電性樹
脂で貼り合わされている。さらに補強板で機械的強度を高めている。
Further, an FPC 411 composed of a base film and wiring is bonded to the external input terminal with an anisotropic conductive resin. Furthermore, the mechanical strength is increased by the reinforcing plate.
また、ここでは全ての駆動回路を基板上に形成した例を示したが、駆動回路の一部に数
個のICを用いてもよい。
Although an example in which all the drive circuits are formed on the substrate is shown here, several ICs may be used as part of the drive circuit.
以上のようにして作製される液晶モジュールは各種電子機器の表示部として用いること
ができる。この液晶モジュールを組み込んで、バックライト310、導光板311を設け
、カバー312で覆えば、図6に示すアクティブマトリクス型液晶表示装置が完成する。
なお、カバー312と液晶モジュールは接着剤や有機樹脂を用いて貼り合わせる。また、
基板と対向基板を貼り合わせる際、枠で囲んで有機樹脂を枠と基板との間に充填して接着
してもよい。
The liquid crystal module manufactured as described above can be used as a display portion of various electronic devices. When this liquid crystal module is incorporated, a
Note that the cover 312 and the liquid crystal module are bonded together using an adhesive or an organic resin. Also,
When the substrate and the counter substrate are bonded to each other, the organic resin may be filled between the frame and the substrate by being surrounded by a frame and bonded.
本発明は、画素部のソース配線を駆動回路のソース配線と異なる工程で形成することを特
徴としている。本実施例では従来との相違点について図10を用い詳しく説明する。なお
、図10において、簡略化のため画素部のソース配線91は3本、ゲート配線92は3本
のみ示した。また、画素部のソース配線91は互いに平行な帯状でその間隔は画素ピッチ
に等しい。
The present invention is characterized in that the source wiring of the pixel portion is formed in a process different from the source wiring of the driver circuit. In this embodiment, differences from the prior art will be described in detail with reference to FIG. In FIG. 10, for simplification, only three source wirings 91 and three gate wirings 92 are shown in the pixel portion. In addition, the source wiring 91 of the pixel portion is a strip shape parallel to each other, and the interval is equal to the pixel pitch.
なお、図10はデジタル駆動を行うためのブロック構成である。本実施例では、ソース
側駆動回路93、画素部94及びゲート側駆動回路95を有している。
なお、本明細書中において、駆動回路とはソース側駆動回路およびゲート側駆動回路を含
めた総称である。
FIG. 10 shows a block configuration for performing digital driving. In this embodiment, a source side driver circuit 93, a pixel portion 94, and a gate
Note that in this specification, a driving circuit is a generic term including a source side driving circuit and a gate side driving circuit.
ソース側駆動回路93は、シフトレジスタ93a、ラッチ(A)93b、ラッチ(B)
93c、D/Aコンバータ93d、バッファ93eを設けている。また、ゲート側駆動回
路95は、シフトレジスタ95a、レベルシフタ95b、バッファ95cを設けている。
また、必要であればラッチ(B)93cとD/Aコンバータ93dとの間にレベルシフタ
回路を設けてもよい。
The source side driving circuit 93 includes a shift register 93a, a latch (A) 93b, and a latch (B).
93c, a D / A converter 93d, and a buffer 93e are provided. The gate
If necessary, a level shifter circuit may be provided between the latch (B) 93c and the D / A converter 93d.
また、本実施例において、図10に示すように、ソース側駆動回路93と画素部94の間
にコンタクト部が存在している。これは、ソース側駆動回路のソース配線と画素部のソー
ス配線91が異なるプロセスで形成されるためである。本発明では画素部のソース配線は
、ゲート電極と同じ材料を用いた配線に対してメッキ処理を行って低抵抗な材料で覆うた
めにソース側駆動回路のソース配線とは異なるプロセスで形成している。
In this embodiment, as shown in FIG. 10, a contact portion exists between the source side driving circuit 93 and the pixel portion 94. This is because the source wiring of the source side driver circuit and the source wiring 91 of the pixel portion are formed by different processes. In the present invention, the source wiring of the pixel portion is formed by a process different from the source wiring of the source side driver circuit in order to perform plating on the wiring using the same material as the gate electrode and cover it with a low resistance material. Yes.
また、メッキ処理を行うために画素部のソース配線は全て同電位となるように配線パタ
ーンで繋がれ、メッキ処理用の電極が設けられている。また、端子部も同様に配線パター
ンで繋がれて、メッキ処理用の電極が設けられている。図10では、メッキ処理用の電極
を別々に設けたが、さらに配線パターンで接続して一つの電極で一度にメッキ処理しても
よい。また、図10中の点線が基板の分断ラインとなっており、メッキ処理後に切断する
箇所を示している。
Further, in order to perform the plating process, all the source wirings of the pixel portion are connected by a wiring pattern so as to have the same potential, and an electrode for the plating process is provided. Similarly, the terminal portions are connected by a wiring pattern, and electrodes for plating are provided. In FIG. 10, electrodes for plating are separately provided. However, they may be further connected by a wiring pattern and plated at one time. Moreover, the dotted line in FIG. 10 is a parting line of the substrate, and indicates a part to be cut after the plating process.
また、画素部94は複数の画素を含み、その複数の画素に各々TFT素子が設けられてい
る。また、画素部94は、ゲート側駆動回路と接続しているゲート配線92が互いに平行
に多数設けられている。また、端子部もゲート電極と同じ材料を用いた電極に対してメッ
キ処理を行って低抵抗な材料で覆うことが望ましい。
The pixel portion 94 includes a plurality of pixels, and each of the plurality of pixels is provided with a TFT element. The pixel portion 94 is provided with a large number of gate wirings 92 connected to the gate side driving circuit in parallel with each other. In addition, it is desirable that the terminal portion is covered with a low resistance material by plating the electrode using the same material as the gate electrode.
なお、画素部94を挟んでゲート側駆動回路95の反対側にもゲート側駆動回路を設け
ても良い。
Note that a gate side driver circuit may be provided on the opposite side of the gate
また、アナログ駆動させる場合は、ラッチ回路の代わりにサンプリング回路を設ければ
よい。
In the case of analog driving, a sampling circuit may be provided instead of the latch circuit.
なお、本実施例は実施例1と組み合わせることができる。 Note that this embodiment can be combined with Embodiment 1.
実施例1ではテーパー部を選択的にエッチングする例を示したが、本実施例はエッチング
しない例を示す。なお、画素部が異なるだけであるので図11では画素部のみを図示した
。
In the first embodiment, an example in which the tapered portion is selectively etched is shown, but this embodiment shows an example in which etching is not performed. Since only the pixel portion is different, only the pixel portion is shown in FIG.
本実施例は、実施例1の図2(B)の第3のエッチング処理を行わない例である。図1
1(A)において、画素TFT709のゲート電極は、図11(A)と同様に透明導電膜
からなる画素電極700を形成する。
This embodiment is an example in which the third etching process of FIG. FIG.
In FIG. 1A, the
図11(A)は、実施例1とゲート電極の構造が異なっており、第1の導電層707、
708はテーパー部を有している。従って、第1の導電層707は絶縁膜を挟んで不純物
領域と重なっている。
FIG. 11A is different from Embodiment 1 in the structure of the gate electrode, and includes a first
なお、テーパー部を有する第1の導電層707、708は、実施例1の第1の導電層1
24aに相当する。
The first
This corresponds to 24a.
また、図11(B)は、トリプルゲート構造とした例である。図11(B)において、
第1の導電層804は絶縁膜を挟んで不純物領域803、805と重なり、第1の導電層
807は絶縁膜を挟んで不純物領域806、808と重なり、第1の導電層810は絶縁
膜を挟んで不純物領域809、811と重なる。
FIG. 11B illustrates an example of a triple gate structure. In FIG. 11B,
The first
本実施例は、トリプルゲート構造としたことでオフ電流を低減することができた。また
、ゲート電極の幅を細くする、例えば1.5μmとすることによってさらにオフ電流を低
減してもよい。
In this example, off current can be reduced by adopting a triple gate structure. Further, the off-current may be further reduced by reducing the width of the gate electrode, for example, 1.5 μm.
なお、本実施例は実施例1または実施例2と自由に組み合わせることができる。 Note that this embodiment can be freely combined with Embodiment 1 or Embodiment 2.
実施例1では透過型の液晶表示装置に用いるアクティブマトリクス基板の作製例を示し
たが、本実施例は反射型の例を示す。なお、画素部が異なるだけであるので図12では画
素部のみを図示した。
In Example 1, an example of manufacturing an active matrix substrate used for a transmissive liquid crystal display device is shown, but this example shows a reflective type. Since only the pixel portion is different, only the pixel portion is shown in FIG.
基板としては、ガラス基板、石英基板、プラスチック基板を用いることができる。さら
に、本実施例は、反射型であるので特に限定されず、シリコン基板、金属基板またはステ
ンレス基板の表面に絶縁膜を形成したものも用いることができる。
As the substrate, a glass substrate, a quartz substrate, or a plastic substrate can be used. Furthermore, since this embodiment is a reflection type, it is not particularly limited, and a silicon substrate, a metal substrate, or a stainless steel substrate on which an insulating film is formed can also be used.
図12は、実施例1に従って、メッキ処理してソース配線1401を得て、第2の層間
絶縁膜を形成した後、フォトマスクを用いてパターニングし、コンタクトホールを形成し
、各電極及びゲート配線、画素電極1406を形成した例である。画素電極1406は、
不純物領域1405と電気的に接続する。これらの電極及び画素電極1406の材料は、
AlまたはAgを主成分とする膜、またはそれらの積層膜等の反射性に優れた材料を用い
る。なお、図12において、画素TFT1402は、ダブルゲート構造であり、ゲート電
極1403、1404と絶縁膜を間に挟んで重なるチャネル形成領域を2つ有している。
In FIG. 12, according to the first embodiment, a plating process is performed to obtain a source wiring 1401, a second interlayer insulating film is formed, and then patterned using a photomask to form a contact hole, and each electrode and gate wiring This is an example in which a pixel electrode 1406 is formed. The pixel electrode 1406 is
It is electrically connected to the
A material having excellent reflectivity such as a film containing Al or Ag as a main component or a laminated film thereof is used. Note that in FIG. 12, the pixel TFT 1402 has a double gate structure and has two channel formation regions which overlap with the
図12の構造を得る作製方法では、画素電極とゲート配線を同時に作製することができ
るので、アクティブマトリクス基板の作製に必要なフォトマスクの数を5枚とすることが
できた。
In the manufacturing method for obtaining the structure of FIG. 12, since the pixel electrode and the gate wiring can be manufactured at the same time, the number of photomasks necessary for manufacturing the active matrix substrate can be five.
本実施例では、実施例1とは異なる工程でソース配線を形成する例を図13に示す。 In this embodiment, an example in which source wiring is formed in a process different from that in Embodiment 1 is shown in FIG.
図13(A)は、画素部のソース配線903のメッキを行った後、層間絶縁膜を形成し
、層間絶縁膜にコンタクトホールを形成した後、端子部900のメッキを行う例である。
FIG. 13A illustrates an example in which the
まず、駆動回路部のゲート電極902と同一工程で端子部の電極901を形成する。こ
の電極と同じ工程でソース配線903を形成する。まず、画素部のソース配線903だけ
を選択的にメッキ処理を行う。その後、層間絶縁膜を形成し、コンタクトホールを形成す
る。このコンタクトホールを形成する際に端子部900の電極901の一部が露呈するよ
うにする。次いで、端子部の電極901の露呈した領域のみをメッキ処理してメッキ膜9
04を形成する。その後、引き出し配線やソース配線やドレイン配線を形成する。以降の
工程は実施例1に従って図13(A)に示す構造を形成すればよい。
First, the
04 is formed. Thereafter, lead wiring, source wiring, and drain wiring are formed. In the subsequent steps, the structure shown in FIG.
ただし、半導体層に含まれる不純物元素の活性化はメッキ膜904の形成前に行うこと
が好ましい。
However, the activation of the impurity element contained in the semiconductor layer is preferably performed before the
また、実施例1と同様に、メッキの際、メッキしようとする配線または電極は、同電位
となるようにダミーパターンで繋がれている。後の工程で基板の分断時に互いの電極間を
分断して分離する。また、これらのダミーパターンでショートリングを形成してもよい。
Similarly to the first embodiment, when plating, wirings or electrodes to be plated are connected by a dummy pattern so as to have the same potential. In a later step, the electrodes are separated from each other when the substrate is divided. Moreover, you may form a short ring with these dummy patterns.
図13(B)は、図13(A)とは異なる工程でメッキを行う一例を示す。本実施例では
、ゲート電極1002を形成すると同時にソース配線1003を形成しない例である。
FIG. 13B illustrates an example in which plating is performed in a step different from that in FIG. In this embodiment, the
ゲート電極1002を保護する絶縁膜を形成した後、各半導体層に添加した不純物元素
の活性化を行い、絶縁膜上にフォトリソグラフィ工程により低抵抗な金属材料(代表的に
はアルミニウム、銀、銅を主成分とする材料)からなる画素部のソース配線1003と、
端子部の電極1001とを同時に形成する。このように本発明では画素部のソース配線を
低抵抗な金属材料で形成したため、画素部の面積が大面積化しても十分駆動させることが
できる。また、マスク数を低減するために、印刷法によりソース配線を形成してもよい。
After forming an insulating film for protecting the
The
次いで、メッキ処理(電解メッキ法)を行い、画素部のソース配線1003の表面と、端
子部の電極1001の表面に金属膜を形成する。以降の工程は実施例1に従って図13(
B)に示す構造を形成すればよい。
Next, a plating process (electrolytic plating method) is performed to form a metal film on the surface of the
The structure shown in B) may be formed.
図13(C)は、図13(A)とは異なる工程でソース配線の形成を行う一例を示す。 FIG. 13C illustrates an example in which a source wiring is formed in a step different from that in FIG.
本実施例では、印刷法によりソース配線を形成する。画素のソース配線の位置精度を向
上させるために導電層を設けた。
In this embodiment, the source wiring is formed by a printing method. In order to improve the positional accuracy of the source wiring of the pixel, a conductive layer was provided.
本実施例では、ゲート電極と同じ工程で、導電層905a、905bを形成した。次いで
、ゲート電極を絶縁膜で覆うことなく不純物元素の活性化を行った。活性化としては、例
えば、不活性雰囲気中、減圧下で熱アニールを行うことによって、導電層の酸化による高
抵抗化を抑えた。次いで、導電層の間を埋めるように、印刷法を用いてソース配線を形成
した。また、ソース配線に沿って導電層を設けることによって印刷法(スクリーン印刷)
で発生しやすい断線を防ぐことができる。以降の工程は実施例1に従って図13(C)に
示す構造を形成すればよい。
In this example, the conductive layers 905a and 905b were formed in the same process as the gate electrode. Next, the impurity element was activated without covering the gate electrode with the insulating film. As activation, for example, thermal annealing is performed under reduced pressure in an inert atmosphere, thereby suppressing increase in resistance due to oxidation of the conductive layer. Next, a source wiring was formed using a printing method so as to fill the gap between the conductive layers. Printing method (screen printing) by providing a conductive layer along the source wiring
It is possible to prevent disconnection that is likely to occur. In the subsequent steps, the structure shown in FIG.
スクリーン印刷は、例えば金属粒子(Ag、Al等)を混ぜたペースト(希釈剤)また
はインクを所望のパターンの開口を有する版をマスクとして、上記開口部からペーストを
被印刷体である基板上に形成し、その後、熱焼成を行うことで所望のパターンの配線を形
成するものである。このような印刷法は比較的安価であり、大面積に対応することが可能
であるため本発明には適している。
In screen printing, for example, a paste (diluent) mixed with metal particles (Ag, Al, etc.) or ink is used as a mask with a plate having an opening of a desired pattern as a mask. Then, a desired pattern of wiring is formed by performing thermal firing. Such a printing method is relatively inexpensive and suitable for the present invention because it can cope with a large area.
また、スクリーン印刷法に代えて回転するドラムを用いる凸版印刷法、凹版印刷法、お
よび各種オフセット印刷法を本発明に適用することは可能である。
In addition, a relief printing method using a rotating drum, an intaglio printing method, and various offset printing methods can be applied to the present invention instead of the screen printing method.
以上のように様々な方法で画素部のソース配線を形成することができる。 As described above, the source wiring of the pixel portion can be formed by various methods.
なお、本実施例は実施例1乃至4のいずれか一と自由に組み合わせることができる。 Note that this embodiment can be freely combined with any one of Embodiments 1 to 4.
実施例1ではトップゲート構造のTFTを示したが、本発明はTFT構造に限らず適用
することができる。本実施例ではボトムゲート構造の画素TFT1502の例を図14に
示す。
Although the top gate TFT is shown in Embodiment 1, the present invention is not limited to the TFT structure and can be applied. In this embodiment, an example of a pixel TFT 1502 having a bottom gate structure is shown in FIG.
まず、基板上に、ゲート電極1503、ソース配線を形成した後、ゲート絶縁膜を形成
する。次いで、ゲート絶縁膜を挟んでゲート電極と重なるように半導体膜を形成する。次
いで、半導体膜のうち、チャネル形成領域となる部分に絶縁層を選択的に形成し、ドーピ
ングを行う。次いで、活性化処理を行った後、半導体膜とゲート絶縁膜を選択的に除去す
る。その際、ソース配線を覆っていた絶縁膜を除去して表面を露呈させる。次いで、ソー
ス配線の表面にメッキ処理を行って低抵抗化させたソース配線1501を形成する。
First, a gate electrode 1503 and a source wiring are formed over a substrate, and then a gate insulating film is formed. Next, a semiconductor film is formed so as to overlap with the gate electrode with the gate insulating film interposed therebetween. Next, an insulating layer is selectively formed in a portion to be a channel formation region in the semiconductor film, and doping is performed. Next, after performing activation treatment, the semiconductor film and the gate insulating film are selectively removed. At this time, the insulating film covering the source wiring is removed to expose the surface. Next, the source wiring 1501 is formed by reducing the resistance by performing plating on the surface of the source wiring.
次いで、層間絶縁膜を形成し、ITOからなる画素電極1504を形成し、コンタクト
ホールを形成する。次いで、画素TFT1502のソース領域とソース配線1501とを
接続する電極と、ゲート電極と接続するゲート配線と、画素TFT1502のドレイン領
域と画素電極1504とを接続する電極を形成する。
こうして画素TFT1502を完成させる。
Next, an interlayer insulating film is formed, a
Thus, the pixel TFT 1502 is completed.
なお、本実施例は実施例1乃至5のいずれか一と自由に組み合わせることができる。 Note that this embodiment can be freely combined with any one of Embodiments 1 to 5.
本実施例では、実施例1とは異なる工程でソース配線を形成する例を図15に示す。 In this embodiment, an example in which source wiring is formed in a process different from that in Embodiment 1 is shown in FIG.
図15は、層間絶縁膜を形成した後、層間絶縁膜上にITOからなる画素電極1600
を形成し、ソース配線1601を形成した例である。
FIG. 15 shows a
In this example, the
本実施例において、ソース配線はスクリーン印刷法で形成し、そのソース配線と画素T
FT1602のソース領域とを接続する接続電極が設けられている。
In this embodiment, the source wiring is formed by screen printing, and the source wiring and the pixel T
A connection electrode that connects the source region of the FT 1602 is provided.
スクリーン印刷は、例えば金属粒子(Ag、Al、Cu等)を混ぜたペースト(希釈剤
)またはインクを所望のパターンの開口を有する版をマスクとして、上記開口部からペー
ストを被印刷体である基板上に形成し、その後、熱焼成を行うことで所望のパターンの配
線を形成するものである。このような印刷法は比較的安価であり、大面積に対応すること
が可能であるため本発明には適している。
In the screen printing, for example, a paste (diluent) in which metal particles (Ag, Al, Cu, etc.) are mixed or a plate having an opening of a desired pattern as a mask is used as a mask to paste the paste from the opening as a substrate to be printed A wiring having a desired pattern is formed by forming the upper layer and then performing thermal baking. Such a printing method is relatively inexpensive and suitable for the present invention because it can cope with a large area.
また、スクリーン印刷法に代えて回転するドラムを用いる凸版印刷法、凹版印刷法、お
よび各種オフセット印刷法を本発明に適用することは可能である。
In addition, a relief printing method using a rotating drum, an intaglio printing method, and various offset printing methods can be applied to the present invention instead of the screen printing method.
本実施例ではソース配線を銅で形成し、接続電極、ゲート配線をTi/Al/Tiの三
層積層で形成した。
In this embodiment, the source wiring is formed of copper, and the connection electrode and the gate wiring are formed of a three-layer stack of Ti / Al / Ti.
なお、本実施例は実施例1乃至4のいずれか一と自由に組み合わせることができる。 Note that this embodiment can be freely combined with any one of Embodiments 1 to 4.
本実施例では、トリプルゲート構造とした場合において、画素の上面図の一例を図17
に示す。
In this embodiment, an example of a top view of a pixel in a triple gate structure is shown in FIG.
Shown in
図17中、1201は半導体層、1202はゲート電極、1203は容量電極、120
4はソース配線、1205はゲート配線、1206は容量電極と接続された容量配線、1
207は半導体層とソース配線とを接続する電極、1209は画素電極、1208は半導
体層と画素電極とを接続する電極である。
In FIG. 17, 1201 is a semiconductor layer, 1202 is a gate electrode, 1203 is a capacitor electrode, 120
4 is a source wiring; 1205 is a gate wiring; 1206 is a capacitive wiring connected to a capacitive electrode;
Reference numeral 207 denotes an electrode connecting the semiconductor layer and the source wiring, 1209 denotes a pixel electrode, and 1208 denotes an electrode connecting the semiconductor layer and the pixel electrode.
本実施例において、半導体層1201を覆う絶縁膜上に同一工程でゲート電極1202
と容量電極1203を形成する。ソース配線1204はこれらの電極と同じ工程または別
の工程で形成する。本実施例では、半導体層の不純物元素の添加やその活性化処理の後、
別の工程でゲート絶縁膜上に形成し、表面にメッキ処理を行って配線の低抵抗化を図った
。また、本実施例において、ゲート電極1202、容量電極1203、ソース配線120
4を覆う層間絶縁膜上にゲート配線1205、容量配線1206、電極1207、120
8を同一工程で形成する。
また、層間絶縁膜上に形成された透明導電膜からなる画素電極1209と一部接して重ね
て電極1208が設けられている。また、図17に示したように上面から見て、電極12
08は、電極1207との間に容量配線1206が配置されている。
In this embodiment, the gate electrode 1202 is formed over the insulating film covering the semiconductor layer 1201 in the same process.
And the capacitor electrode 1203 is formed. The source wiring 1204 is formed in the same process as these electrodes or in a different process. In this example, after the addition of the impurity element of the semiconductor layer and its activation treatment,
In another process, it was formed on the gate insulating film, and the surface was plated to reduce the resistance of the wiring. In this embodiment, the gate electrode 1202, the capacitor electrode 1203, and the
4, a gate wiring 1205, a capacitor wiring 1206, and
8 is formed in the same process.
In addition, an electrode 1208 is provided to partially overlap and overlap with a pixel electrode 1209 made of a transparent conductive film formed on the interlayer insulating film. In addition, as shown in FIG.
A capacitor wiring 1206 is disposed between the electrode 1207 and the electrode 1207.
ゲート電極1202はゲート絶縁膜を間に挟んで半導体層1201と3箇所で重なって
おり、トリプルゲート構造となっている。ゲート電極近傍の断面図は、図11(b)とほ
ぼ同一であるのでここでは説明を省略する。
The gate electrode 1202 overlaps with the semiconductor layer 1201 at three positions with a gate insulating film interposed therebetween, and has a triple gate structure. The cross-sectional view in the vicinity of the gate electrode is almost the same as that in FIG.
図11(b)では、画素部の容量を画素TFTとは異なる半導体層で形成した例であっ
たが、図17では、画素TFTの半導体層の一部で容量を形成している。また、容量を稼
ぐために絶縁膜の厚さを80nm程度にまで薄くしてもよい。
FIG. 11B shows an example in which the capacitor of the pixel portion is formed of a semiconductor layer different from the pixel TFT, but in FIG. 17, the capacitor is formed of a part of the semiconductor layer of the pixel TFT. In order to increase the capacity, the thickness of the insulating film may be reduced to about 80 nm.
本実施例は、トリプルゲート構造としたことでオフ電流を低減することができた。また
、ゲート電極1202の幅を細くする、例えば1.5μmとすることによってさらにオフ
電流を低減してもよい。
In this example, off current can be reduced by adopting a triple gate structure. Further, the off current may be further reduced by reducing the width of the gate electrode 1202, for example, 1.5 μm.
なお、本実施例は実施例1乃至7のいずれか一と自由に組み合わせることができる。 Note that this embodiment can be freely combined with any one of Embodiments 1 to 7.
本実施例では、実施例1における熱処理として、PPTA(Plural Pulse Thermal Ann
ealing)を用いた例を示す。
In this example, as the heat treatment in Example 1, PPTA (Plural Pulse Thermal Ann
An example using ealing) is shown.
PPTAとは、光源(ハロゲンランプ、メタルハライドランプ、高圧水銀ランプ、高圧
ナトリウムランプ、キセノンランプ等)による加熱と、処理室内への冷媒(窒素、ヘリウ
ム、アルゴン、クリプトン、キセノン等)の循環による冷却のサイクルを複数回繰り返し
行う熱処理である。光源の一回あたりの発光時間は0.1〜60秒、好ましくは0.1〜
20秒であり、光を複数回照射する。なお、光源はその電源と制御回路により、半導体膜
の保持期間が0.5〜5秒となるようにパルス状に点灯させる。
PPTA means heating by a light source (halogen lamp, metal halide lamp, high-pressure mercury lamp, high-pressure sodium lamp, xenon lamp, etc.) and cooling by circulation of a refrigerant (nitrogen, helium, argon, krypton, xenon, etc.) into the processing chamber. This is a heat treatment in which the cycle is repeated a plurality of times. The light emission time per light source is 0.1 to 60 seconds, preferably 0.1
It is 20 seconds, and light is irradiated several times. Note that the light source is lit in a pulsed manner by the power source and the control circuit so that the holding period of the semiconductor film is 0.5 to 5 seconds.
PPTAにより、実際の加熱時間を短縮して半導体膜に選択的に吸収される光を片面側
または両面側に設けられた光源から照射することにより、基板自体はそれほど加熱される
ことなく、半導体膜のみを選択的に加熱(昇温速度100〜200℃/秒)する。また、
基板の温度上昇を抑えるために冷媒で周囲から冷却(降温速度50〜150℃/秒)する
。
By irradiating light that is selectively absorbed by the semiconductor film by PPTA from a light source provided on one side or both sides of the semiconductor film, the substrate itself is not heated so much. Is selectively heated (temperature increase rate: 100 to 200 ° C./second). Also,
In order to suppress the temperature rise of the substrate, cooling is performed from the surroundings with a refrigerant (temperature decrease rate: 50 to 150 ° C./second).
実施例1における熱処理のうち、活性化に用いた例を以下に示す。 The example used for activation among the heat processing in Example 1 is shown below.
図2(D)に示す活性化において、PPTAにより活性化を行う。パルス光はタングステ
ンハロゲンランプを光源として基板の片面側または両面側から照射する。このとき、タン
グステンハロゲンランプの点滅に同期してHeの流量を増減させ、半導体膜を選択的に加
熱する。
In the activation shown in FIG. 2D, activation is performed with PPTA. Pulse light is irradiated from one side or both sides of the substrate using a tungsten halogen lamp as a light source. At this time, the flow rate of He is increased or decreased in synchronization with the blinking of the tungsten halogen lamp, and the semiconductor film is selectively heated.
このPPTAにより不純物元素が活性化するとともに、半導体層に含まれる結晶化に用
いた金属元素をチャネル形成領域から不純物領域にゲッタリングすることができる。なお
、不純物領域には、リンだけでなく、p型を付与する不純物元素が添加されているとより
効果的である。従って、第1のドーピングの後、p型を付与するボロンを添加する工程を
追加することが好ましい。また、PPTAの処理室を13.3Pa以下の減圧状態として
、酸化や汚染を防止してもよい。
The PPTA activates the impurity element, and the metal element used for crystallization included in the semiconductor layer can be gettered from the channel formation region to the impurity region. Note that it is more effective that an impurity element imparting p-type is added to the impurity region in addition to phosphorus. Therefore, it is preferable to add a step of adding boron that imparts p-type after the first doping. Further, the PPTA treatment chamber may be in a reduced pressure state of 13.3 Pa or less to prevent oxidation and contamination.
なお、本実施例は実施例1乃至8のいずれか一と自由に組み合わせることができる。 Note that this embodiment can be freely combined with any one of Embodiments 1 to 8.
本発明を実施して形成された駆動回路や画素部は様々なモジュール(アクティブマトリク
ス型液晶モジュール、アクティブマトリクス型ECモジュール)に用いることができる。
即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
The driver circuit and the pixel portion formed by implementing the present invention can be used for various modules (active matrix liquid crystal module, active matrix EC module).
That is, the present invention can be implemented in all electronic devices in which they are incorporated in the display portion.
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプ
レイ(ゴーグル型ディスプレイ)、カーナビゲーション、プロジェクタ、カーステレオ、
パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書
籍等)などが挙げられる。それらの一例を図18、図19に示す。
Such electronic devices include video cameras, digital cameras, head mounted displays (goggles type displays), car navigation systems, projectors, car stereos,
A personal computer, a portable information terminal (such as a mobile computer, a mobile phone, or an electronic book) can be used. Examples of these are shown in FIGS.
図18(A)はパーソナルコンピュータであり、本体2001、画像入力部2002、表
示部2003、キーボード2004等を含む。本発明を表示部2003に適用することが
できる。
FIG. 18A illustrates a personal computer, which includes a main body 2001, an image input portion 2002, a display portion 2003, a
図18(B)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、
カメラ部2202、受像部2203、操作スイッチ2204、表示部2205等を含む。
本発明は表示部2205に適用できる。
FIG. 18B shows a mobile computer (mobile computer).
A camera unit 2202, an
The present invention can be applied to the display portion 2205.
図18(C)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレー
ヤーであり、本体2401、表示部2402、スピーカ部2403、記録媒体2404、
操作スイッチ2405等を含む。なお、このプレーヤーは記録媒体としてDVD(Dig
tial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲー
ムやインターネットを行うことができる。本発明は表示部2402に適用することができ
る。
FIG. 18C shows a player that uses a recording medium (hereinafter referred to as a recording medium) in which a program is recorded, and includes a main body 2401, a
(tial Versatile Disc), CD, etc. can be used for music appreciation, movie appreciation, games and the Internet. The present invention can be applied to the
図19(A)は携帯書籍(電子書籍)であり、本体3001、表示部3002、300
3、記憶媒体3004、操作スイッチ3005、アンテナ3006等を含む。本発明は表
示部3002、3003に適用することができる。
FIG. 19A illustrates a portable book (electronic book), which includes a
3, a
図19(B)はディスプレイであり、本体3101、支持台3102、表示部3103
等を含む。本発明は対角が10〜50インチの表示部3103に適用することができる。
FIG. 19B illustrates a display, which includes a
Etc. The present invention can be applied to the
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適
用することが可能である。また、本実施例の電子機器は実施例1〜9のどのような組み合
わせからなる構成を用いても実現することができる。
As described above, the applicable range of the present invention is so wide that the present invention can be applied to methods for manufacturing electronic devices in various fields. Moreover, the electronic apparatus of a present Example is realizable even if it uses the structure which consists of what combination of Examples 1-9.
Claims (1)
前記ゲート電極と同じ材料からなる配線を囲んで表面が前記ゲート電極よりも低抵抗な材料膜に覆われたソース配線を有する第1のnチャネル型TFTを備えた画素部と、
第2のnチャネル型TFTとpチャネル型TFTからなる回路とを備えた駆動回路と、
前記ゲート電極と同じ材料からなる配線を囲んで表面が前記ゲート電極よりも低抵抗な材料膜に覆われた端子部と、を有することを特徴とする半導体装置。 A semiconductor device comprising a TFT including a semiconductor layer formed on an insulating surface, an insulating film formed on the semiconductor layer, and a gate electrode formed on the insulating film,
A pixel portion including a first n-channel TFT having a source wiring that surrounds a wiring made of the same material as the gate electrode and whose surface is covered with a material film having a lower resistance than the gate electrode;
A drive circuit comprising a circuit comprising a second n-channel TFT and a p-channel TFT;
A semiconductor device comprising: a terminal portion surrounding a wiring made of the same material as the gate electrode and having a surface covered with a material film whose resistance is lower than that of the gate electrode.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015176492A JP2016021587A (en) | 2015-09-08 | 2015-09-08 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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JP2014170054A Division JP6007216B2 (en) | 2014-08-25 | 2014-08-25 | Display device, module and electronic device |
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---|---|---|---|
JP2016209169A Division JP2017037340A (en) | 2016-10-26 | 2016-10-26 | Semiconductor device |
JP2016210221A Division JP6440665B2 (en) | 2016-10-27 | 2016-10-27 | Display device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2016021587A true JP2016021587A (en) | 2016-02-04 |
Family
ID=55266202
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015176492A Withdrawn JP2016021587A (en) | 2015-09-08 | 2015-09-08 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2016021587A (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1195256A (en) * | 1997-09-25 | 1999-04-09 | Sharp Corp | Active matrix substrate |
JP2000216399A (en) * | 1998-11-17 | 2000-08-04 | Semiconductor Energy Lab Co Ltd | Semiconductor device and its manufacture |
JP2000353810A (en) * | 1999-03-26 | 2000-12-19 | Semiconductor Energy Lab Co Ltd | Semiconductor device and its manufacture |
-
2015
- 2015-09-08 JP JP2015176492A patent/JP2016021587A/en not_active Withdrawn
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160927 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161026 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170328 |
|
A601 | Written request for extension of time |
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|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20170719 |