JPH03123083A

JPH03123083A - 半導体記憶素子

Info

Publication number: JPH03123083A
Application number: JP1260996A
Authority: JP
Inventors: Yutaka Hayashi; 豊林; Isao Sakata; 功坂田; Kazuhiko Matsumoto; 和彦松本
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1989-10-05
Filing date: 1989-10-05
Publication date: 1991-05-24
Anticipated expiration: 2011-03-04
Also published as: JPH0821637B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、断面構造的には、情報の書込みはもとより消
去も電気的になし得る半導体記憶素子、すなわち情報の
電気的な書替えが可能な半導体記憶素子であるＥＥＰＲ
ＯＭないしＥＡＲＯＭ素子の構造に準じながらも、特に
情報の電気的な書込み、消去速度（結局は両者総合して
書替え速度）を高速化すると共に、書替え電圧について
もこれを低電圧化することにより、要すればダイナミッ
クＲＡＭ　（ＤＲＡＭ）ないしはそれに準する使い方も
可能であって、かつ、将来の超高集積密度化に伴う素子
単体の超小型化にも十分耐え得る半導体記憶素子に関す
る。

［従来の技術］周知のように、この種の情報記憶分野では、これまでの
所、記憶に用いる素子は大きく分けて読出し専用メモリ
（ＲＯＭ）タイプとランダム・アクセス・メモリ（ＲＡ
Ｍ）タイプとになっているが、将来的には両者の統一が
望まれている。

つまり、一般にＥＥＰＲＯＭとかＥＡＲＯＭと呼ばれて
いるように、情報の書込みはもとより消去も電気的にな
し得る既存の半導体記憶素子において、情報書込み速度
ないし書替え速度を十分に高速化し、かつそれらに要す
る電圧を大いに低電圧化すれば、そのような素子は必要
に応じ、現在用いられているＲＡＭ素子に取って代わる
ことがで詮る。換言すれば、年単位での長期の情報記憶
が可能な回路としても、またランダム・アクセスが必要
な回路としても、そのような素子が開発されれば、全く
同一の素子構造で必要に応じ、それら両回路を任意に構
築可能となり、その合理性の持つ波及効果は計り知れな
いものがある。当然、現在は必要とされているＲＡＭの
リフレッシュ回路やバック・アップ電池回路等も全く不
要になる。

方で、既存のＤＲＡＭについて考えると、この素子では
ＭＯＳキャパシタとかｐｎ接合キャパシタ等、適当なる
キャパシタ手段に電荷を選択的に蓄積して情報の記憶を
行なうようになっており、キャパシタ手段への電荷の出
し入れはＭＯＳトランジスタをスイッチとして用いて行
なっている。

したがって、ＭＯＳトランジスタのソース、ドレインに
はオフ時でもｐＡ程度のオーダの漏洩電流が流れるため
、情報として蓄積された電荷が変化するので、どうして
もリフレッシュ動作が必要となるが、一方ではまた、将
来、サブ・ミクロン・オーダ以下の設計ルールに基づく
超高集積密度化が要求されてくると、キャパシタ手段に
おける電荷蓄積容量は極端に微小化し、その結果、情報
はそれを読出ずときのスイッチ雑音に埋もれてしまい、
また記憶保持時間も短くなってしまうので、今迄のまま
の構成原理では到底、使用不能と９なる。

さらに、超高集積密度を果たす上での構造的要因として
も、このようなりＲＡＭ素子は原理上、少なくとも一つ
のキャパシタ手段と一つのスイッチ手段（トランジスタ
）の組合せという三素子構成で単位の記憶部を構成する
に限られるが、できれば−素子で単位の記憶セルを構成
したい。

そこで、最初に述べたように、ＥＥＰＲＯＭＥＰＲＯＭ
構造低電圧化に関し、これまでも種々の研究がなされて
きた実情にあるが、今迄の所はまだまだ、ＲＡＭ素子に
は到底、立ち打ちできないレベルに留まフている。

さらに、このＥＥＦＲＯＭについても、将来的なより一
層の微小化は同様に要求されているから、上記のような
電気的特性上の問題としての高速化、低電圧化以外にも
、小型化に耐える（超微細化しても十分な情報記憶能力
のある）構造の開発や、他の種々現実的な要請、例えば
生産性等も考慮されねばならない。

こうした中で、最近の研究ないし発表の中から　０本発明に関係すると思われるものを挙げると、本発明者
の一部が関与して成された特開昭５９−９９７５４号公
報中に一実施例として開示された半導体装荷や、Ｆ、Ｃ
ＡＰ八ＳへＯ等により開示されたもので、°°新フロー
ティングーゲート構造メモリデバイス′。

と呼んテイルような発表（ＩＥＥＥ　ＥＬＥＣＴＲＯＮ
　ＤＥＶＩＣＥＬＥＴＴＥＲ５，ＶＯＬ、９．　Ｎｏ、
８．１９８８年８月）がある。

前者は、主として集積回路に要求される絶縁膜と等価な
電気的機能を半導体単結晶で達成するための工夫であり
、その一つの実施例として、単結晶層内に埋め込まれた
フローティングーゲー］・構造を有する不揮発性メモリ
を開示している。

一方、後者は、電気的な書替えも一応は考慮したが成功
せず、結局は電気的な書込みのみが可能で、消去は光照
射によるいわゆるＥＰＲＯＭ構造ではあるが、記憶メカ
ニズムに係る積層構造のエネルギ・バンド・ダイアグラ
ムにおける工夫として、特定の領域における伝導体端に
勾配を付け、バイアス電圧の印加時にキャリア（電子）
を注入し易い構造を開示している。

［発明が解決しようとする課題］上記した特開昭５９−９９７５４号公報中に開示の半導
体装置では、フローティング・ゲートを取囲むのに絶縁
膜の代わりに半導体単結晶を使用し得たことの利点、例
えば、原理上、トラッピングがないために書替え回数を
極めて多く採ることができる等の利点はあるが、書込み
や書替えメカニズム自体はこれまでの公知既存のフロー
ティング・ゲート・デバイスと余り変わはなく、未だよ
り一層の高速化、低電圧化には検討の余地があった。

方、後者のＦ、ＣＡＰＡＳＳＯ等によるフローティング
・ゲート・デバイスでは、書込みの高速化に寄与する点
は認め得ても、上記のように書替えが電気的に行なえな
い点で致命的な欠陥がある。

本発明はこのような状況の下になされたもので、将来の
ＥＥＰＲＯＭの完全なるＲＡＭ化に継がる研究過程、素
子開発過程における一つの重要な布石として、構造的に
はＥＥＰＲＯＭ構造でありながら、まずは従来のそうし
たＥＥＰＲＯＭ素子のより一層の高速化、低電圧化を果
たし、またこれによってＲＡＭ化の可能性を追及し得る
半導体記憶素子を提供することを第一義として成された
ものである。

さらに、ＥＥＰＲＯＭ素子の記憶保持能力を仮にある程
度犠牲にすることはあっても、上記のように高速化と低
電圧化を果たすことにより、既述したように極めて微細
化して行くとこのままでは機能し得なくなることが明ら
かな既存のＤＲＡＭ素子の代わりとして、将来的にも十
分に使用可能な半導体記憶素子を提供せんとするもので
ある。

［課題を解決するための手段］本発明は上記目的を達成するため、まずは構造的な基本
構成として、 ■−１：第一の半導体領域とキャリア捕獲領域との間に
挟まれ、エネルギ・バンド・ダイアダラム上でキャリア
捕獲領域のバンド・ギャップ以上となるバンド・ギャッ
プ部分を少なくとも一部に有する第一の広ギヤツプ領域
：３ ■−２二上記キャリア捕獲領域と第一の導電領域との間
に挟まれ、エネルギ・バンド・ダイアダラム上でキャリ
ア捕獲領域のバンド・ギャップ以上となるバンド・ギャ
ップ部分を少なくとも一部に有する第二の広ギヤツプ領
域；の双方を有して成る基本構成を提案する。

ここで、便宜のため、上記構成要件■−１，■−２から
成る本発明の構造的な基本構成部分を基本構造■とする
と、これに次の構成要件■を加えて本発明の第一発明と
する。

■：第二の広ギャップ領域の伝導帯端はキャリア捕獲領
域に近付くに従ってエネルギ・レベルが高まる勾配を持
ち、価電子帯端はキャリア捕獲領域に近付くに従ってエ
ネルギ・レベルが低下する勾配を持つこと。

ただし、上記における伝導帯端や価電子帯端に関する゛
勾配”とは、本書の全文を通じ、直線状、曲線状に連続
的な変化を示すものの外、非連続的な変化、例えば階段
状に変化を示すものも含　４み、要は、問題としている領域の両端部間でそれら伝導
帯端や価電子帯端にエネルギ・レベル差が認められ、大
局的に見ると全体として勾配を持つような変化を示して
いる状態の表現である。

しかるに、基本構造■はそのままであるが、」１記の構
成要件■に代え、次の構成要件■を用いると、本発明の
第二の発明となる。

■：第一の広ギャップ領域の伝導帯端はキャリア捕獲領
域に近付くに従ってエネルギ・レベルが高まる勾配を持
ち、価電子帯端はキャリア捕獲領域に近付くに従ってエ
ネルギ・レベルが低下する勾配を持つこと。

ただし、この要件■を組合せる場合、これも後に明らか
なように、第一の半導体領域の側からその導電型とは逆
符号（逆極性）のキャリアをも注入ないし引き出し可能
にするか、あるいはまた、両極性のキャリアを直接に注
入したり引き出したりすることを可能にするため、上記
した基本構成要件■−１，■−２に加え、さらに次の構
造的構成要件■−３も必須となる。

■−３第一の広ギャップ領域と第一の半導体領域の一方
または双方に接するか、あるいは第一の半導体領域に接
しながらキャリア捕獲領域に対向する第二の導電領域。

これに対し、上記構成要件■−１，■−２と構成要件■
の組合せの場合と同様に、この第二導電領域■−３は組
合せることはで診るが必須の構成要件としなくても良く
、かつ当該構成要件■に代えて構成要件■−１，■−２
と選択的に組合せ得る他の構成要件として、本発明では
さらに次のような構成要件群■、■、■、■、■、■も
開示する。

■：第一の広ギャップ領域の伝導帯端はキャリア捕獲領
域に近付くに従ってエネルギ・レベルが高まる勾配を持
ち；かつ、第二の広ギャップ領域の伝導帯端はキャリア捕獲
領域から離れるに従ってエネルギ・レベルが高まる勾配
を持つこと。

■＝第一の広ギャップ領域の価電子帯端はキャリア捕獲
領域に近付くに従ってエネルギ・レベルが低下する勾配
を持ち；かつ、第二の広ギャップ領域の価電子帯端はキャリア捕
獲領域から離れるに従ってエネルギ・レベルが低下する
勾配を持つこと。

■：第一の広ギャップ領域の伝導帯端はキャリア捕獲領
域に近付くに従ってエネルギ・レベルが低下する勾配を
持ち；かつ、第二の広ギャップ領域の伝導帯端はキャリア捕獲
領域から離れるに従ってエネルギ・レベルが低下する勾
配を持つこと。

■；第一の広ギャップ領域の価電子帯端はキャリア捕獲
領域に近付くに従ってエネルギ・レベルが高まる勾配を
持ち；かつ、第二の広ギャップ領域の価電子帯端はキャリア捕
獲領域から離れるに従ってエネルギ・レベルが高まる勾
配を持つこと。

■：第一の広ギャップ領域の価電子帯端はキャリア捕獲
領域に近付くに従ってエネルギ・レベルが低下する勾配
を持ち；かつ、第二の広ギャップ領域の伝導帯端はキャリア捕獲
領域から離れるに従ってエネル７ギ・レベルが低下する勾配を持つこと。

■：第一の広ギャップ領域の伝導帯端はキャリア捕獲領
域に近付くに従ってエネルギ・レベルが高まる勾配を持
ち；かつ、第二の広ギャップ領域の価電子帯端はキャリア捕
獲領域から離れるに従ってエネルギ・レベルが高まる勾
配を持つこと。

このような構成要件群により、本発明ではさらに、先に
述べた構成要件構成要件■−１，■−２と、上記構成要
件群■、■、■、■、■、■のどれか一つとを組合せた
六つの発明が提案されるが、先に挙げた構成要件■−１
，■−２と構成要件■の組合せ発明も含み、さらにこれ
らの各々に、上記構成要件■を満たす上では必須であっ
た構成要件■−３を付加した発明も提案し、一方ではま
た、それぞれの発明に次のような構成要件■−４，■−
５，■−６のどれか一つまたは二つ、あるいは全てを付
加した発明も提案する。

■−４：第一の導電領域は厚味方向または面内方向に形
成された広義のｐｎ接合を含むこと。

　８ ■−５：第一の導電領域とは電位的に分離された状態で
形成され、キャリア捕獲領域の電位を制御する電位制御
領域を有すること。

■−〇二第一の半導体領域と第一の広ギャップ領域とが
接している側とは対向する側において、当該第一の半導
体領域に接する第三の広ギャップ領域と、この第三の広
ギャップ領域に接して設けられた第三の導電領域とを有
すること。

そしてまた、上記のようにして定義される各発明におい
て、少なくとも上記第三広ギャップ領域や第三導電領域
に関する第三構成要件■−６と、すでに述べた第二導電
領域を定義する構成要件■−３とを共に有する発明に対
しては、さらに次の構成要件■−７を付加した発明を提
案する。

■−７：第二の導電領域は互いに分離された第一部分と
第二部分とを有し、第一、第二部分のいずれか一方をソ
ース、他方をドレインとし、上記の第三導電領域をゲー
トとする電界効果トランジスタ構造を含むこと。

［作　　用］構成要件■−１，■−２，■から成る最も基本的な本発
明においては、第一の導電領域をキャリア捕獲領域に対
し、相対的に負にバイアスすることで、上記構成要件■
中にて特定された関係で勾配付けられた第二広ギャップ
領域の伝導帯端がこのようなバイアス下で示すバンド・
ダイアダラム上での平均的な勾配の変化を利用し、当該
第一導電領域の側から第二広ギャップ領域を介し、電子
をキャリア捕獲領域中に注入することができ、その後、
当該バイアスを除去すれば、キャリア捕獲領域中に電子
が捕獲された第一の電気的状態として、バイナリ論理値
の一方の記憶状態を実現することができる。

換言すれば、この動作は二値論理情報の一方の論理値の
書込みに相当するか、その前に正孔が捕獲された状態で
あったならば、これを中和する動作となるので、二値論
理値情報の一方の論理値の消去または書替えに相当する
。あらかじめ述べて置くと、以下では一方を書込み動作
としたならば他方は消去動作と簡単に書くことにするが
、上記の通り、情報の書込みと消去は置換的に定義可能
である。ある論理値を電子または正孔に化体してキャリ
ア捕獲領域中に書込むに際し、以前に逆極性のキャリア
がキャリア捕獲領域に捕えられていれば、それは記憶さ
れている二値論理値の消去ないし書替え動作となる。

もっとも、キャリア捕獲領域に注入されるキャリアの数
ないし量は連続的な変化を示すようにし得るので、本発
明の半導体記憶素子は、本来的には上記のような二値論
理動作に限定されることはなく、多値論理動作ないしは
アナログ量の記憶動作にも適用することができ、このこ
とはまた、後述する本発明実施例の説明に基づく構成原
理から読取ることができるが、ここでは簡単のため、以
下、二値論理動作に例を採って説明を続ける。

そこで次に、上記の構成において相対的に第の導電領域
をキャリア捕獲領域に対し、正にバイアスすると、これ
に伴う第二広ギャップ領域の価電子帯端の平均的な勾配
の変化により、第一〇導電１電領域から第二広ギャップ領域を介し、今度は正孔がキ
ャリア捕獲領域中に注入され、その後、当該正のバイア
スを除去すると、二値論理情報の他方の論理値の書込み
、記憶状態が実現する。

一方、既述した構成要件■−１，■−２，■−３，■か
ら成る本発明の作用につき鑑みると、この発明に従う半
導体記憶素子では、第一の半導体領域が例えばｎ型の半
導体であるならば、キャリア捕獲領域に対し、当該第一
半導体領域を相対的に負にバイアスすることで、上記構
成要件■中にて特定された関係で勾配付けられた第一広
ギャップ領域の伝導帯端がこのようなバイアス下で示す
バンド・ダイアダラム上での平均的な勾配の変化を利用
し、第一半導体領域の側から当該第一広ギャップ領域を
介し、電子をキャリア捕獲領域中に注入することができ
、その後、当該バイアスを除去すれば、キャリア捕獲領
域中に電子が捕獲された第一のバイナリ論理値の記憶状
態を実現することができる。

しかし、第一の半導体領域とは逆の導電型の　２キャリアを注入する場合には、例えば上記において第一
半導体領域にキャリア捕獲領域に対しての相対的な負バ
イアスを印加していたのに代え、単に相対的に正のバイ
アスを印加しただけでは、効率的に正孔を注入すること
はできない。先の第一発明における場合の第一導電領域
とは異なり、当該ｎ型半導体は、電子も正孔も、共に同
程度の効率で供給可能という訳ではないからである。

しかし、この第二発明の場合には、既述のように、構成
要件■−３が必須とされており、第一半導体領域には第
二導電領域が接した構成を有することができるので、第
一半導体領域の導電型（ｎ型でもｐ型でも可）とは逆符
号のキャリアを注入するときには、第一半導体領域に適
当なるバイアスを与える等して反転層を形成し、この反
転層に第二導電領域からキャリアを注入することで、間
接的にキャリア捕獲領域にそれまでとは逆符号のキャリ
アを注入することができる。

また、この第二の導電領域は、本発明によると第一の広
ギャップ領域を介して直接にキャリア捕獲領域に対向し
た構成（少なくとも対向している部分があれば良く、全
部であると一部であるとを問わない）も含んでいるので
、当該第二の導電領域に与えるバイアスの極性及びその
適当なる大きさに応じ、この第二導電領域から直接に選
択された極性のキャリア注入を行なうこともできる。

この場合は丁度、先の第一発明で第一導電領域が果たし
ていた役割を、この第二発明では第二導電領域が果たす
ものと考えれば理解し易い。したがって当然、電子、正
孔の両キャリア共、この第二導電領域からのみ、直接に
注入するようにすることもでき、したがってこの場合に
は、第一半導体領域は原則として第二導電領域やキャリ
ア捕獲領域その他の領域を物理的に支持する基板として
の意味がある。

ただし、後述するように、第三の広ギャップ領域や第三
の導電領域を付加したり、また、第一導電領域を第一部
分と第二部分とに分け、一方あてをソース、ドレインに
振り分けて用いるような場合には、第一半導体領域も電
気的な機能領域（例えば電界効果トランジスタのチャネ
ル形成用の領域）として利用される。

次に、既述した構成要件■−１，■−２に対し、構成要
件■または■を組合せた発明、つまりは第、第二の広ギ
ャップ領域の伝導帯端または価電子帯端に関して当該構
成要件■または■中でそれぞれ特徴付けられた発明にお
いては、キャリア捕獲領域に対して相対的に負または正
のバイアスを第一半導体領域に与えることで当該第一半
導体領域からキャリア捕獲領域に電子または正孔を注入
することができ、その後、バイアスを除去すれば第一の
論理値の記憶状態を実現でき、次いで第一導電領域に対
して相対的に正または負のバイアスを印加すると、上記
のようにしてあらかじめキャリア捕獲領域に捕獲されて
いた電子または正孔を第一導電領域側に取り出すことが
できるので、その後、バイアスを除去すれば、他の論理
値の書込み記憶状態、ないし記憶されていた論理値の消
去または書替え状態を実現することができる。

５全く同様に、既述した構成要件■−１，■−２に対し、
構成要件■または■を組合せた発明、つまりは第一、第
二の広ギャップ領域の伝導帯端または価電子帯端に関し
て当該構成要件■または■中でそれぞれ特徴付けられた
発明においては、キャリア捕獲領域に対して相対的に負
または正のバイアスを第一導電領域に与えることで当該
第一導電領域からキャリア捕獲領域に電子または正孔を
注入することができ、その後、バイアスを除去すれば第
一の論理値の記憶状態を実現でき、次いで第一半導体領
域に対して相対的に正または負のバイアスを印加すると
、上記のようにしてあらかじめキャリア捕獲領域に捕獲
されていた電子または正孔を第一半導体領域側に取り出
すことができるので、その後、バイアスを除去すれば、
他の論理値の書込み記憶状態、ないし記憶されていた論
理値の消去または書替え状態を実現することができる。

既述した構成要件■−ｈ■−２に対し、構成要件■を組
合せた発明、つまり第一、第二の広ギヤッ６ブ領域の伝導帯端または価電子帯端に関して当該構成要
件■中で特徴付けられた発明においては、キャリア捕獲
領域に対して相対的に負のバイアスを第一導電領域に与
えることで当該第一導電領域からキャリア捕獲領域に電
子を注入することができ、その後、バイアスを除去すれ
ば第一の論理値の記憶状態を実現でき、次いで第一半導
体領域に対して相対的に正のバイアスを印加すると、当
該第一半導体領域の側から正孔を注入することでキャリ
ア捕獲領域に捕獲されていた電子を中和するか、キャリ
ア捕獲領域を正の状態に帯電させることにより、記憶情
報の消去ないし書替えが可能となる。

これとは逆に、既述した構成要件■−１■−２に対し、
構成要件■を組合せた発明においては、キャリア捕獲領
域に対して相対的に正のバイアスを第一導電領域に与え
ることで当該第一導電領域からキャリア捕獲領域に正孔
を注入することができ、その後、バイアスを除去すれば
第一の論理値の記憶状態を実現でき、次いで第一半導体
領域に対して相対的に負のバイアスを印加すると、当該
第一半導体領域の側から電子を注入することでキャリア
捕獲領域に捕獲されていた正孔を中和するか、キャリア
捕獲領域を負の状態に帯電させることにより、記憶情報
の消去ないし書替えが可能となる。

そして、これらの発明に対し、さらに既述した第二導電
領域の構成を特定する構成要件■−３を付加した発明で
は、第一半導体領域の導電型に応じてキャリア捕獲領域
への注入に、またはキャリア捕獲領域からの取出しに支
障のある極性のキャリアを取扱う場合には、先に述べた
と全く同様のメカニズムにより、第二導電領域を便利に
使うことができる。

さらに、例えば第一導電領域または第一半導体領域、な
いしは第二導電領域へのバイアスの印加状況によっては
、第一または第二の広ギャップ領域を介してキャリア捕
獲領域に注入されたキャリアがそのまま、当該バイアス
の印加下で第二または第一の広ギャップ領域を介して流
出してしまう確率が高い場合には、既述の構成要件■−
５にしたがって定義された電位制御領域を設けることで
、そうした不都合を回避できる。

例えば、第一導電領域から第二広ギャップ領域を介して
キャリア捕獲領域にキャリアを注入する構成を挙げると
、第二広ギャップ領域が半導体材料であれば、−殻内に
言ってもかなりな高速動作が見込まれて望ましいが、第
一広ギャップ領域もまた、半導体領域で構成されている
と、キャリア捕獲領域に注入されたキャリアが当該注入
のためのバイアス印加工でここに留まることなく、反対
側にある第一広ギャップ領域を介して第一半導体領域ま
たは第二導電領域にそのまま抜けてしまうようなことも
ある。こうした場合に上記のような電位制御領域がある
と、注入バイアスとは逆極性のバイアスを印加するとか
、あるいは注入前と同電位に留めて置くことで、注入動
作時にキャリア捕獲領域の電位を少なくとも余り変化さ
せないようにすることができ、流出キャリアの発生を良
く食い止めることができる。

９キャリア捕獲領域から捕獲キャリアの引き出しを行なう
ときも同様で、例えば第二導電領域にキャリアを引き出
すときのバイアス関係により、第一導電領域の方から第
二広ギャップ領域を介し誤ってキャリアが注入されるお
それを抑制することもでき、こうしたことから総体的に
言っても、このように、キャリア捕獲領域の電位を制御
し得る電位制御領域の存在は、上記した各発明にとって
最適な書込みまたは書替え時のバンド・ダイアダラムの
電位関係を実現する上で極めて有効に作用する。

さらに、これまで述べてきた全ての本発明に対し、既述
の構成要件■−６を付加し、第一の半導体領域と第一の
広ギャップ領域とが接している側とは対向する側におい
て当該第一の半導体領域に接する第三の広ギャップ領域
と、この第三の広ギャップ領域に接して設けられた第三
の導電領域とを設けると、情報読出し時にキャリア捕獲
領域に捕獲されている電荷量が僅かに変動するような場
合に、これを抑える作用が得られる。このよう　０な第三導電領域があると、第一半導体領域中のキャリア
（電子または正孔）の密度を制御できるからである。

また、構成的にはこの構成要件■−６と、上記の第二導
電領域に関する構成要件■−３とを有する構成において
は、既述の構成要件■−７、つまりは第二の導電領域が
第一部分と第二部分とに分離されていて、これら第一、
第二部分のいずれか一方をソース、他方をドレインとし
、上記の第三導電領域をゲートとする電界効果トランジ
スタ構造を含む構成とすると、しきい値可変素子として
情報の選択的記憶、読出しを扱える半導体記憶素子を構
築できる。

すなわち、このトランジスタ構造のドレイン電流対ゲー
ト電圧特性のしきい値電圧は、キャリア捕獲領域中の捕
獲電荷の極性及び捕獲量に応じて変化するので、逆に、
そのしきい値電圧値から現在の本素子の記憶内容を読取
ることができる。

なお、本発明の半導体記憶素子においては、上記のよう
に書込みないし消去時間を短くする構成が容易に得られ
るが、そのようにすると第一ないし第二広ギャップ領域
を通じ、キャリアの漏洩を生ずることもある。その場合
には、記憶内容が完全に消えてしまう前に記憶内容の読
出しを行ない、当該内容を増幅して再度書込む、いわゆ
るリフレッシュ動作を行なえば良く、このようにした場
合には、−素子のＤＲＡＭを構成したことにもなる。も
ちろん、リフレッシュ動作を行なう場合には、本発明に
従って相当高速な半導体記憶素子を構成しても、それに
十分な記憶内容保持時間が得られることは確認済みであ
る。

［実　施　例］第１図には、本発明の半導体記憶素子の基本的な実施例
における断面構造の要部が模式的に示されている。

第一の半導体領域Ａの上には順次、第一の広ギャップ領
域Ｂ１キャリア捕獲領域Ｃ，第二の広ギャップ領域Ｄ、
第一の導電領域Ｅが積層形成され、第一の半導体領域Ａ
に接しては、この場合、一部が平面的に見てキャリア捕
獲領域Ｃの下に重なるように対向した第二導電領域Ｆも
示されている。

ここで第一、第二の広ギャップ領域Ｂ、Ｄに関し、当該
“広ギャップ”という語は、後述する各実施例からも明
らかなように、相対的に見てキャリア捕獲領域Ｃの持つ
エネルギ・バンド・ギャップ以上のバンド・ギャップ部
分を少なくとも一部に持っているという意味であり、第
一広ギャップ領域Ｂと第二広ギャップ領域りとの関係に
おいては、エネルギ・バンド・ダイアグラム上における
それらのバンド・プロファイル同志は、これも後述の各
実施例中に明らかなように、同様な場合も異なる場合も
ある。

また、本半導体記憶素子においては、動作上で注目すべ
き電荷の流れは、第１図示の断面構造中では第一半導体
領域Ａ（または第二導電領域Ｆ）と第一導電領域Ｅとを
結ぶ方向にあり、したがってこれと直交する方向となる
面内方向に沿ってキャリア捕獲領域Ｃの両側または周囲
を囲む領域Ｘは、第一広ギャップ領域Ｂと同一の材質、
っま３りは第一広ギャップ領域Ｂの中にキャリア捕獲領域Ｃを
形成した格好になっていても良いし、第二広ギャップ領
域りと同様の材質であって、第二広ギャップ領域りの中
にキャリア捕獲領域Ｃが形成された格好になっていても
良い外、当該キャリア捕獲領域Ｃの持つエネルギ・バン
ド・ギャップよりも広いバンド・ギャップを持っている
限り、つまりはキャリア捕獲領域Ｃからの電荷の面内方
向への流出を防げ得る限り、第一、第二広ギャップ領域
Ｂ、Ｄとは異なる組成ないし材質の層領域であっても良
い。

また、第二の導電領域Ｆは、第１図示の構造的な基本構
成に対して組合せるべきエネルギ・バンド・ダイアグラ
ム上での各々の特徴的な構成の如何によって必須のもの
となったり、逆に原理的には不要になったりする。

ただし、原理的に不要であっても、これを設けるとさら
に良い場合もあり、その場合には、第１図中に仮想線で
示すように、第一半導体領域Ａの面内方向周囲に沿って
ぐるりと設けたり、ある　４いは面内方向で対向して第一部分Ｆ−，と第二部分Ｆ−
２とに分けて設けることもある。第一部分Ｆ−と第二部
分Ｆ−，とけ、これも後述のように、どちらかを選択的
に利用する場合もあるし、あるいは本発明の半導体記憶
素子内部に電界効果トランジスタ構造を含ませるため、
一方がそのソース、他方がドレインとして利用されるこ
ともある。

しかるに、この第１図示の物理的ないし幾何的な構造に
対して、以下、第２．３．４図に即して述べるような、
全体的なエネルギ・バンド・ダイアグラム構造のどれか
を組合せることにより、それぞれに特徴的な本発明の実
施例素子を構成することができる。

まず、第２Ａ図示のエネルギ・バンド・ダイアグラムを
見ると、既述のようにキャリア捕獲領域Ｃの上下（第２
図中では横に寝かせて示しであるので左右になっている
が）にある第一、第二広ギャップ領域Ｂ、Ｄは、共に当
該キャリア捕獲領域Ｃよりも広いバンド・ギャップ部分
を有するが、特に第二広ギャップ領域りは、その伝導帯
端ＣＢと価電子帯＃ＶＢとが共に勾配を持っていて、キ
ャリア捕獲領域Ｃに近い側のエネルギトバンド・ギャッ
プの方が第一導電領域Ｅに近い側のそれよりも大きくな
フている。

ただし、当該第二広ギャップ領域りの伝導帯端ＣＢ、価
電子帯端ＶＢのバンド・プロファイルにおける勾配形状
は、図示実線で示されているように、線形に近い連続的
な変化形状であっても良いし、同じ連続的変化であって
も曲線を描くような変化であフて良い外、図示仮想線Ｃ
Ｂ’　、ＶＢ’　で示されているように、階段状の変化
等、非連続な変化であっても良い。

また、第一導電領域Ｅの伝導帯端や価電子帯端に対して
は、第二広ギャップ領域Ｂの伝導帯端も価電子帯端も、
それぞれ共に滑らかに継がる形状になっているが、ここ
には後述の動作上、問題とならない段差があっても良い
し、逆にキャリア捕獲領域Ｃの伝導ｆ＠、価電子帯端と
の接続部分にライては、図中では急峻な段差形状となっ
ているが、やや斜めの形状となっていても良い。

これら仮想線で示された伝導帯端、価電子帯端ＣＢ’　
、ＶＢ’や上記の記述は、後述する他の実施例において
も全く同様に考えて良い。第一の広ギャップ領域Ｂの伝
導帯端や価電子帯端に対して上記のような勾配を設ける
実施例においてもしかりである。

いずれにしろ、第１図示のような断面構造で第２Ａ図示
のようなエネルギ・バンド・ダイアグラムを持つ本発明
の第一の実施例素子では、第一導電領域Ｅを負にバイア
スすることで第二広ギャップ領域りのバンド・プロファ
イルの曲がり、特にその伝導帯端の平均的な勾配の変化
を利用し、第一導電領域Ｅから電子をキャリア捕獲領域
Ｃ中に注入することができ、その後、バイアスを除去す
れば第２Ａ図示のバンド・プロファイルに戻るので、両
側が広ギャップな領域Ｂ、Ｄで挟まれたキャリア捕獲領
域Ｃの部分に相当する井戸中に注入電子を留めることが
でき、当該キャリア捕獲領域Ｃ中における第一の電気的
な状態として、二値論理値の一方を書込んでから記憶し
た状態を具現７することができる。

これに対し、第一導電領域Ｅを正の方向にバイアスする
と、今度は当該第一導電領域Ｅから第二の広ギャップ領
域りを介し、正孔をキャリア捕獲領域Ｃ中に注入するこ
とができ、したがって、上記のように以前に電子が蓄積
された状態であったならば、これを電位的に中和するこ
とでキャリア捕獲領域Ｃにおける電気的な状態を第二状
態に変化させることができ、その後、第一導電領域Ｅｋ
″相対的に印加していた正のバイアスを除去すれば、第
２Ａ図示のバンド・プロファイル形状に戻ることで当該
第二の電気的状態を保持できる。

これは結局、記憶論理値の電気的な消去動作となり、既
述した定義からして書替え動作ともなる。もちろん、こ
れも定義済みの通り、先に正孔を書込むものと考えれば
、電子の注入動作が情報論理の消去ないし書替え動作に
相当する。

さらに、キャリア捕獲領域の捕獲するキャリアの数ない
し量は連続的に変化するものにもし得るので、本発明の
素子は多値論理情報の記憶やアナ　８０グ量情報の記憶に用いることもできる。これらの点に
ついてもまた、以下の全ての実施例に−おいて同じこと
が言えるので、最早、繰返すことはしない。

ところで、この本発明第一の実施例に見られるように、
第一導電領域Ｅからキャリア捕獲領域Ｃに対し、必要に
応じて電子も正孔も選択的に注入する場合には、当然、
当該第一導電領域Ｅが電子も正孔も供給可能なものでな
ければならない。

しかし、これは困難なことではなく、当該第導電領域Ｅ
の材質ないし組成として金属を選ぶとか、少なくとも本
素子の動作温度では両キャリアが共に多数存在するよう
な狭ギャップ半導体を選べば良い。

これに対し、エネルギ・バンド・ギャップが１ｅＶ前後
から２ｅＶ程度はある半導体を第一導電領域Ｅとして利
用する場合には、その厚み方向または面内方向に少なく
とも広義のｐｎ接合を一つ有する構造とするとか、動作
状態で空乏層を形成するべく十分に薄い半導体層とその
上に形成された金属との組合せ構造等とすれば、同様に
両キャリアの供給可能な構造を実現することができる。

広義のｐｎ接合とは、後述の実施例中にもその例を認め
得るように、ｐｉｎ接合等の整流性接合をも含む概念で
ある。

また、明らかなように、この本発明第一の実施例素子で
は、上記のような基本動作を満足する限りにおいては、
第１図示構造中、第二導電領域Ｆは不要である。ただ、
後述する他の実施例の中のいくつかと共通するが、これ
を有意に利用することもできるし、単純に言っても、例
えば第一半導体領域Ａを一般的な接地電位に付けての使
用に代え、意図的に電位を与えるような場合には、当該
外部電源回路その他の回路に電気的に接続を採る領域と
してこの第二導電領域Ｆ　（Ｆ−、、ｐ−、を含む）を
利用でき、あるいはまた、当該第一半導体領域Ａないし
はキャリア捕獲領域Ｃの電位を必要に応じ、第一導電領
域Ｅの側とは反対側から制御することにより、キャリア
注入時の動作を最適化するに使うこともできる。この点
についても、以下述べる実施例中、この第二導電領域Ｆ
を必須の構成要件とはしない実施例において同様に考え
ることができる。

第２Ｂ図は、静的な断面構造は第１図示の通りのものを
用いるにしても、当該基本構造に対シ、第２Ａ図示のエ
ネルギ・バンド・プロファイルに代えて組合せることの
できる他の形状のエネルギ・バンド・プロファイルをボ
している。

すなわち、間に挟んだキャリア捕獲領域Ｃのエネルギ・
バンド・ギャップに対し、共に広いエネルギ・バンド・
ギャップを有する第一、第二の広ギャップ領域Ｂ、Ｄの
中、第一半導体領域Ａに近い第一広ギャップ領域Ｂの伝
導帯端、価電子帯端に対して勾配が付けられたものとな
っている。仮想線の伝導帯端、価電子帯端ＣＢ’、ＶＢ
’　を始め、勾配形状自体についての説明は先の説明を
援用する。

このようなエネルギ・バンド・プロファイルを持つ実施
例素子では、第一半導体領域Ａが例えばｎ型半導体であ
る場合には、負のバイアスを印加１することで第一広ギャップ領域Ｂのバンドの曲がり、特
にその伝導帯端ＣＢの平均的な勾配の変化を利用し、電
子をキャリア捕獲領域Ｃ中に注入することができ、また
、ｎ型半導体の場合には、正のバイアスを印；（オるこ
とで第一広）′ヤツブ領域Ｂのバンドの曲がり、特にそ
の価電子帯端ＶＢの平均的な勾配の変化を利用し、１孔
をキヘ　・ア捕獲領域Ｃ中に注入することができる。

しかし、第一半導体領域Ａの導電型とは逆の極性のキャ
リアは、一般には同極性のキャリアを注入するときの効
率に比し、同程度の効率でキャリア捕獲領域に注入する
ことはできない。そこで、この第２Ｂ図示のエネルギ・
バンド・プロファイルを持つ本発明実施例素子では、第
１図示構造中に示されている第二の導電領域Ｆは必須の
ものとなる。

この第二導電領域Ｆがあれば、例えば、第一半導体領域
Ａの導電型とは逆極性のキャリアをキャリア捕獲領域Ｃ
に注入する場合には、第一半導体領域Ａまたは第一導電
領域Ｅに適当なるバイアス　２を与えて反転層を形成した上で、この反転層に第二導電
領域Ｆから当該逆極性キャリアを注入することができ、
所期通り、当該逆極性ギヤ１−リアをキャリア捕獲領域
Ｃ中に注入することができる。

もちろん、電子、正孔のいずれに関しても、上記（・注
入動作（情報書込みないし消去動作、あるい、書替え動
作）を終了した後、当該注入に要した各バイアスを除去
すれば、第２Ｂ図示のエネルギ・バンド・プロファイル
に戻り、情報記憶状態となる。

さらに、この第２Ｂ図示のエネルギ・バンド・プロファ
イルを第二導電領域Ｆとの関係で満たされたものとする
ならば、電子も正孔も、共にこの第二導電領域Ｆから注
入する構成を得ることができる。

この場合には、先に述べた第一導電領域Ｅから電子、正
孔を共に、ただし選択的に注入する場合と同様、第二導
電領域Ｆが当該第一導電領域Ｅのなしていた働きを持つ
ものとなるから、第二導電領域Ｆは、少なくとも動作温
度で両極性のキャリアが多数存在し得るような狭ギャッ
プ半導体でｌ１ｔｆＥ’Ｘ成するとか、金属で構成し、
あるいはまた、縮退゛する程に不純物を添加した半導体
で構成することにより、トンネル効果でキャリア注入が
なされるように計る。

もちろん、このように第二導電領域Ｆから直接にキャリ
アを注入する動作を満足するには、第二導電領域Ｆの少
なくとも一部は第一半導体領域Ａに接しながらも厚み方
向にキャリア捕獲領域Ｃの下に対向していなければなら
ない。

第３Ａ図示のエネルギ・バンド・プロファイルは、第１
図示の断面構造と共に採用し得る本発明の他の実施例に
おけるそれを示し、第一半導体領域Ａまたは第二導電領
域Ｆの伝導帯端のエネルギ・レベルに対し、当該第一半
導体領域Ａまたは第二導電領域Ｆから離れる程に徐々に
勾配を持ってそのエネルギ・レベルが高くなって行く伝
導帯端ＣＢを持つ第一広ギャップ領域Ｂと、キャリア捕
獲領域Ｃの伝導帯端のエネルギ・レベルに対し、当該キ
ャリア捕獲領域Ｃから離れる程に徐々に勾配を持ってそ
のエネルギ・レベルが高くなつ、１友行＜　（ｉ４ｉ＃
ｃＢｅ、Ｚｉ：Ｅ−Ｙ　ｗ　ｙ　ｊｆｌＩ＊　Ｄ　ｈ＜
”＊”ｊｓ　、。

れている。

しかし、これら第一、第二広ギャップ領域Ｂ。

Ｄの価電子帯端ＶＢに関しては、特に必要な限定はなく
、第一半導体領域Ａまたは第二導電領域Ｆのそれらや、
キャリア捕獲領域Ｃのそれとフラットな関係であって良
い外、同図中に仮想線ＶＢ’　、ＶＢ”で示すように、
連続または非連続な勾配を持っていても良い。これは後
に述べる第４Ａ図示のエネルギ・バンド・プロファイル
に関しても同じである。

しかるに、第３Ａ図示のエネルギ・バンド・プロファイ
ルを持つ本発明実施例素子では、第一半導体領域Ａまた
は第二導電領域Ｆを負方向にバイアスすると第一広ギャ
ップ領域Ｂの伝導帯端ＣＢの平均的な勾配の変化により
、電子をキャリア捕獲領域Ｃ中に注入することができ、
その後、バイアスの印加？やめればキャリア捕獲領域Ｃ
中に一方の論理値書込み状態に相当する電子の蓄積状態
を５実現することができる。　　　　　　　　　５次に、第
一導電領域Ｅを正の方向にバイア“メ、すると、上記の
ようにして注入され、保持されていた捕獲領域Ｃ中の電
子は、当該バイアスの印加による第二広ギャップ領域り
の伝導帯端ＣＢの平均的な勾配の変化により、第一導電
領域Ｅの側に引と出すことができ、これをして情報の消
去ないし第二の論理値の書込み状態とすることができる
。

ｉ３Ｂ図示のエネルギ・バンド・プロファイルは、第１
図示の断面構造と共に採用し得る本発明のさらに他の実
施例におけるそれを示し、第一半導体領域Ａまたは第二
導電領域Ｆの価電子帯端のエネルギ・レベルに対し、当
該第一半導体領域Ａまたは第二導電領域Ｆから離れる程
に徐々に勾配を持ってそのエネルギ・レベルが低くなっ
て行く価電子帯端ＶＢを持つ第一広ギャップ領域Ｂと、
キャリア捕獲領域Ｃの価電子帯のエネルギ・レベルに対
し、当該キャリア捕獲領域Ｃから離れる程に徐々に勾配
を持ってそのエネルギ・レベルが低くなって行く価電子
帯端ＶＢを持つ第二法ギャップ６領域りが示されている。

しかし、これら第一、第二広ギャップ領域Ｂ。

Ｄの伝導帯端０８に関しては、特に必要な限定はなく、
第一半導体領域Ａまたは第二導電領域Ｆのそれらや、キ
ャリア捕獲領域Ｃのそれとフラットな関係であって良い
外、同図中に仮想線ＣＢ’　、ｆ：Ｂ”で示すように、
連続または非連続な勾配を持っていても良い。これは後
に述べる第４Ｂ図示のエネルギ・バンド・プロファイル
に関しても同じである。

このような第３Ｂ図示のエネルギ・バンド・プロファイ
ルを持つ本発明実施例素子では、第一半導体領域Ａまた
は第二導電領域Ｆを正方向にバイアスすると第一広ギャ
ップ領域Ｂの価電子帯端ＶＢの平均的な勾配の変化によ
り、正孔をキャリア捕獲領域Ｃ中に注入することができ
、その後、バイアスの印加をやめればキャリア捕獲領域
Ｃ中に一方の論理値書込み状態に相当する正孔の蓄積状
態を実現することができる。

次に、第二導電領域Ｅを負の方向にバイアスすると、上
記のようにして注入され、保持されていた捕獲領域Ｃ中
の正孔は、当該バイアスの印−加゛による第二広ギャッ
プ領域りの価電子帯端ＶＢの平均的な勾配の変化により
、第二導電領域Ｅの側に引き出すことができ、これをし
て情報の消去ないし第二の論理値の書込み状態とするこ
とができる。

第４Ａ、Ｂ図は、それぞれ、本発明において開示するさ
らに他のエネルギ・バンド・プロファイルを示している
。

第４Ａ図の場合には、第一半導体領域Ａまたは第二導電
領域Ｆの伝導帯端のエネルギ・レベルに対し、当該第一
半導体領域Ａまたは第二導電領域Ｆに近付く程、徐々に
勾配を持ってそのエネルギ・レベルが高くなって行く伝
導帯端ＣＢを持つ第一広ギャップ領域Ｂと、キャリア捕
獲領域Ｃの伝導帯端のエネルギ・レベルに対し、当該キ
ャリア捕獲領域Ｃに近付く程、徐々に勾配を持ってその
エネルギ・レベルが高くなって行く伝導帯端ＣＢを持つ
第二広ギャップ領域りが示されており、逆に第４Ｂ図示
の場合には価電子帯端ＶＢに関して勾配付けが施され、
第一半導体領域Ａまたは第：導電領域Ｆの価電子帯端の
エネルギ・レベルに対し、当該第一半導体領域Ａまたは
第二導電領域Ｆに近付く程、徐々に勾配を持ってそのエ
ネルギ・レベルが低くなって行く価電子帯端ＶＢを持つ
第一広ギャップ領域Ｂと、キャリア捕獲領域Ｃの価電子
帯のエネルギ・レベルに対し、当該キャリア捕獲領域に
近付く程に徐々に勾配を持ってそのエネルギ・レベルが
低くなって行く価電子帯端ＶＢを持つ第二広ギャップ領
域りが示されている。

したがって、第４Ａ図示の場合には第一導電領域Ｅに対
して負のバイアスを印加することで電子を、また第４Ｂ
図示の場合には第一導電領域Ｅに対して正のバイアスを
印加することで正孔を、それぞれ第二広ギャップ領域り
を介し、キャリア捕獲領域Ｃに注入することができ、ま
た、第一半導体領域Ａまたは第二導電領域Ｆに対し、第
４Ａ図示の場合には正のバイアスを、第４Ｂ図示の場合
には負のバイアスを印加することで、第一９広ギャップ領域Ｂを介し、キャリア捕獲領域Ｃ中に捕獲
されていたキャリアを当該第一半厘・採−領゛域Ａまた
は第二導電領域Ｆに引き出すことができる。

第５Ａ、Ｂ図は、本発明の実施例素子として適用可能な
、また別のエネルギ・バンド・プロファイルを示してい
る。

第５Ａ図の場合には、第一広ギャップ領域Ｂの価電子帯
＃ＶＢと第二広ギャップ領域りの伝導帯端ＣＢが注目す
べきものであって、第一広ギャップ領域Ｂの価電子帯端
ＶＢはキャリア捕獲領域Ｃに近付く程、エネルギ・レベ
ルが低下する勾配を持ち、第二広ギャップ領域りの伝導
帯端ＣＢは、キャリア捕獲領域Ｃに近付く程、エネルギ
・レベルが高まる勾配を持っている。

この各勾配は、これまでに述べてきたように、連続的な
ものではなく、図中、仮想線ＶＢ’　、ＣＢ’で示され
ているように、階段状等、非連続的な変化を示すもので
あっても良いし、また、注目していない第一広ギャップ
領域Ｂの伝導帯端と第二法０ギャップ領域りの価電子帯端とにはその形状に特に限定
はなく、図示のような勾配を持っていても良いし、それ
ぞれ仮想線ＣＢ”　、　ＶＢ”で示されているように、
はぼフラットになっていても良い。

一方、第５Ｂ図示の場合には、第一広ギャップ領域Ｂの
伝導帯端ＣＢと第二広ギャップ領域りの価電子帯端ＶＢ
が正負キャリアの選択的な注入動作に関与し、第一広ギ
ャップ領域Ｂの伝導帯端ＣＤはキャリア捕獲領域Ｃに近
付く程、エネルギ・レベルが高まる勾配を持ち、第二広
ギャップ領域りの価電子帯端ＶＢはキャリア捕獲領域Ｃ
に近付く程、エネルギ・レベルが低下する勾配を持って
いる。

その外、この第５Ｂ図において図示されている仮想線Ｖ
Ｂ’　、ＣＢ’　、ＣＢ”　、　ＶＢ”　１．：　ツイ
テは、先の第５Ａ図におけると同様に考えて良い。

本発明の半導体記憶素子がこのようなバンド・ダイアダ
ラムを持っていると、最早これまでの説明から推して明
らかなように、第５Ａ図示の場合には第一導電領域Ｅに
対して負のバイアスを印加することで第二広ギャップ領
域ｐを介し電子を、第一半導体領域Ａまたは第二導電領
域Ｆに対して正のバイアスを印加することで第一広ギャ
ップ領域Ｂを介し正孔を、それぞれ選択的にキャリア捕
獲領域Ｃに注入することができ、第５Ｂ図示の場合には
第一導電領域Ｅに対して正のバイアスを印加することで
第二広ギャップ領域りを介し正孔を、第一半導体領域Ａ
または第二導電領域Ｆに対して負のバイアスを印加する
ことで第一広ギャップ領域Ｂを介し電子を、それぞれキ
ャリア捕獲領域Ｃに注入することができる。

ところで、以上の第３．４．５図示の実施例素子のよう
に、第一、第二の広ギャップ領域Ｂ、Ｄを交互に異なる
論理値の書込のために使用する場合、それも特に第４Ａ
、Ｂ図示実施例で第一導電領域Ｅからのキャリアの注入
を見込むような場合に顕著なように、当該キャリアの注
入速度こそ、高速で望ましいものの、キャリア捕獲領域
Ｃを始め、第一広ギャップ領域Ｂの方にもそのままでは
伝導帯端ＣＢまたは価電子帯端ＶＢに平均的な勾配の変
化を生ずるため、第一導電領域Ｅに所定の極性、大きさ
のバイアスを与えてここからキャリア捕獲領域Ｃにキャ
リアを注入するとき、注入し・たばかりのキャリアが第
一広ギャップ領域Ｂを介して第一半導体領域Ａまたは第
二導電領域Ｆに流出してしまう場合もある。

そこで、このような不都合を防ぐには、例えば第６図に
示されているような構成を併せて採用するのが有利であ
る。

すなわち、キャリア捕獲領域Ｃの電位を制御可能な電位
制御領域Ｇを設けるのである。

図示の場合には、この電位制御領域Ｇは、第広ギャップ
領域りの上にあって厚味方向にキャリア捕獲領域Ｃに対
向し、かつ面内方向には電位的な分離領域Ｈを介し、第
一導電領域Ｅに対向する構成となっている。

このような電位制御領域Ｇが設けてあれば、第一導電領
域已に対し、所定の極性、所定の大きさのバイアスを印
加して、既述したメカニズムに従い、ここから選択した
極性のキャリアを第二広ギャップ領域りを介してキャリ
ア捕獲領域Ｃに注３幻（入するに際し、当該電位制御領域Ｇに当該ゲ・イアスと
は逆極性の電位を印加するか、または注入、動作開始以
前と変わらない電位を印加することかでき、そのように
することにより、キャリア捕獲領域Ｃの大域的部分の電
位を少なくとも以前に対して余り変動しないものとする
ことができるので、キャリア注入動作時に第一半導体領
域Ａまたは第二導電領域Ｆの方に漏洩してしまう電荷の
量はこれな著しく低減することができる。

なお、図示の場合のように、電位制御領域Ｇと第一導電
領域Ｅとを電位的な分離領域Ｈを介して本素子の積層構
造における同一の積層レベルに設ける場合には、図示さ
れている通り、キャリア捕獲領域Ｃの電位を制御する電
位制御領域Ｇの方の面積を大きく、キャリア捕獲領域Ｃ
に対してキャリアを注入するための第一導電領域Ｅの面
積を小さくするのが普通になる。電位制御領域Ｇは、大
域的な面積部分でキャリア捕獲領域Ｃに対向していなけ
ればその電位を有効に制御できないし、方でキャリア注
入のための領域である第一導電領　４域Ｅは、例え僅かでもキャリア捕獲領域Ｃに対向してい
るような部分がありさえすれば、それでこの領域Ｅに要
求されている機能を満たすことができ、面積的に微小で
あっても通常は何等差し使えないからである。

しかし、これら電位制御領域Ｇと第一導電領域Ｅとは、
本素子の積層構造における同一の積層レベルに共存して
いなければならない理由はなく、厚味方向に沿い、両者
間に広ギヤツブな領域層（図示せず）を挟むことで電位
的に分離されていても良いし、そもそも、電位制御領域
Ｇとキャリア捕獲領域Ｃとの対向関係は、第二広ギャッ
プ領域層を挟んでではなく、これとは別な広ギャップ領
域を介していても良い。

また、図示されているように、電位制御領域Ｇと第一導
電領域Ｅとを面内方向に分離領域Ｈで分離する場合には
、当該分離領域Ｈを絶縁膜で構成する場合の外、両領域
Ｇ、Ｅ間にキャリア注入動作時に選択的に印加される各
電位関係において逆バイアスとなるような横方向（面内
方向）のさらに、キャリアの引き出しに関しては、先に
第一半導体領域Ａにではなく、第二導電領域Ｆに対して
引き出す実施例につき述べたが、これはまた、特に第３
．４図示実施例のようなバンド・プロファイルを持つ場
合に、キャリア捕獲領域Ｃに対して第１図示のように僅
かに重なる関係で対向している当該第二導電領域Ｆにキ
ャリアを引き出すようにすると（つまり、第３．４図示
のバンド・プロファイルを第二導電領域Ｆを通る部分で
のそれとすると）、同様にキャリア捕獲領域Ｃを挟んで
反対側にある第一導電領域Ｅからの不測のキャリア注入
を抑制することができる。

もちろん、電位制御領域Ｇはより積極的に使うこともで
き、キャリア捕獲領域Ｃと第一導電領域Ｅとの間の電位
差を制御し得るのみならず、例えば第２Ａ、８図示実施
例のように、第一導電領域Ｅをのみ使って、または第一
半導体領域Ａか第二導電領域Ｆのみを使って両極性キャ
リアの一方あてを選択的に注入する実施例においても、
当１該注入時のバンド・プロファイルに最適な形状枢持
たせるために有効に使うことができる。

以上のように、本発明の各実施例のどれにおいても、ま
ずは本発明の一つの基本的効果として、構造的には既存
のＥＥＰＲＯＭＥ造に準じながらも、動作的にはＤＲＡ
Ｍ的な動作が可能な程に情報の書込み、書替えが容易な
半導体記憶素子が得られ、特に第一、第二広ギャップ領
域Ｂ、Ｄに半導体を選ぶとその高速化は一層助長され、
また、書替え回数の限界値も多く採ることができる。

ただし、換言すると、第一、第二広ギャップ領域Ｂ、Ｄ
は絶縁部材であっても、従来のこの種の素子に比すと原
理構造的に電気的な情報書替えの容易な構造が得られる
のでそれでも構わないし、キャリア捕獲領域Ｃについて
も、既述の電位制御領域Ｇを設けたときや、第二導電領
域Ｆとの間でキャリアの授受を行なうときには半導体や
金属その他、適当な導電性を有している必要があるが、
それ以外の場合には、面内方向に導電性を持って７いる必要は特にない。

また、本発明の半導体記憶素子は、上記の原理動作から
して明らかなように、何よりも小型化ないし超小型化に
強い。これまでに提供されているＤＲＡＭ素子のように
、キャパシタ成分に情報電荷を蓄積する訳ではないから
である。

しかし、本発明の半導体記憶素子は、このように書替え
が容易であるがために、例えば第一の導電領域Ｅにバイ
アスを加えて記憶内容の読出しを行なうときに、当該記
憶内容を担っているキャリア捕獲領域Ｃ中の電荷に僅か
ではあっても変動を招くおそれがある。これは、本素子
が原理構造的には有している不揮発性という性能を低減
することにもなる。

そこで、このような問題が生ずる場合には、これまで述
べたきた実施例に対し、さらに第７図示のような構成を
加えるのが有効である。

第７図では、第一の広ギャップ領域Ｂが設けられている
側とは反対側で第一の半導体領域Ａに接し、当該第一半
導体領域Ａのエネルギ・バンド・　８ギャップよりも大きなバンド・ギャップを有する第三の
広ギャップ領域（絶縁物製でも半導体材料製でも可）■
が設けられ、さらにこの第三広ギャップ領域Ｉの上に、
キャリア捕獲領域Ｃに対向する第一半導体領域Ａの部分
に対して電界制御効果のある位置に第三の導電領域Ｊが
備えられている。

このようになっていれば、第三導電領域Ｊに印加する電
位の如何に応じて第一半導体領域Ａ中のキャリア密度を
制御できるので、これによりキャリア捕獲領域Ｃ中に記
憶されている記憶内容を読出すことができる。

もちろん、第７図中には図示されていないが、第６図示
の実施例との組合せ構成が可能であり、第二導電領域Ｆ
や、第二導電領域Ｆとしても第一部分Ｆ−，と第二部分
Ｆ−２とを有するような断面構造を併せて適用可能であ
る。

逆に、第二導電領域Ｆに関し、互いに電気的に分離され
た第一部分Ｆ−，と第二部分Ｆ−２とを設ける場合には
第８図示のような断面構造を得ることができ、したがっ
て当該第一部分Ｆ−，と第二部分Ｆ−２のいずれか一方
をソース、他方をドレインとし、既述した第三導電領域
Ｊをゲートとする電界効果トランジスタ構造Ｋを内部に
含む半導体記憶素子を得ることができる。

このようになっていると、明らかなように、電界効果ト
ランジスタにのドレイン電流対ゲート電圧特性上のしき
い値電圧は、当然のことながら、キャリア捕獲領域Ｃ中
に捕獲されているキャリアの極性と量に依存するものと
なる。したがって、しきい値可変の電界効果トランジス
タＫを持つことで、キャリア捕獲領域Ｃ中の捕獲キャリ
アの量に望ましくない変化を与えることなく、当該キャ
リア捕獲領域Ｃ中の記憶内容を外部に読出すことが可能
となる。

実際上、こめような構成において第一半導体領域Ａ、第
一、第三の広ギャップ領域Ｂ、Ｉの厚さを１００人オー
ダまで縮小すると、第二導電領域Ｆ中の第一部分ｉ、、
第二部分Ｆ−２間の距離は同様に１００人オーダにまで
縮小しても所期のトランジスタ動作を期待することがで
き、結局、平面寸法で１００人レベルの超微細半導体記
憶素子を実現することが可能になる。

なお、上記してきた本発明の各実施例に関し、それらを
構築するに必要な材料上の組合せについては、原則とし
て任意であり、種々考えられるものの、例えばＧａＡｓ
、　ＡｌＧａＡｓ等のいわゆるＩＩＩ　−Ｖ族化合物半
導体系材料の組合せとか、水素化アモルファス・シリコ
ン（ａ−５ｔ：Ｈ）や水素化アモルファス・シリコン・
カーバイド（ａ−５ｉＣ：Ｈ）等の水素化テトラヘドラ
ル系アモルファス半導体と結晶シリコンとの組合せ等が
作り易くて再現性や信頼性も高い。

Ｈ［−Ｖ族化合物半導体系材料の組合せを用いる場合に
は、第一半導体領域Ａとキャリア捕獲領域ＣにＧａＡｓ
を用い、第一、第二広ギャップ領域層。

Ｄの一方または双方（少なくとも伝導帯端または価電子
帯端に勾配付けを要する方）にＡｌＧａＡｓを用いるも
のが考えられる。この場合、ＡｌＧａＡｓを一般表記に
した＾１ｘＧａ＋−ｘ八Ｓにおける組成比Ｘを、作成１する領域層の厚味方向に沿って変化させれば、そのエネ
ルギ・バンド・ギャップが変化するし１、また、電子、
正孔に対するバリア（エネルギ・バンド・ダイアグラム
上における伝導帯端、価電子帯端の位置）も変化するの
で、先に第２図から第５図に即して述べたエネルギ・バ
ンド・プロファイルは、もちろん、上記の事実をしてそ
のどれをも実現可能である。

なお、ＧａＡｓ層やＡｌＧａＡｓ層は気相エピタキシー
や液相エピタキシー、分子線エピタキシーや有機金属気
相成長法等により作成可能なことは周知である。

水素化テトラヘドラル系アモルファス半導体と結晶シリ
コンとの組合せでは、第一の半導体領域Ａに結晶シリコ
ンを用い、第一、第二の広ギャップ領域Ｂ、Ｄの中、少
なくとも伝導帯端または価電子帯端に関して勾配付けを
要する方には水素化アモルファス・シリコン・カーバイ
ド（ａ−５ｉＣ：Ｈ）または水素化アモルファス・シリ
コン・ナイトライド（ａ−５ｉＮ＋８）を、そしてキャ
リア捕獲領域Ｃに　２は水素化アモルファス・シリコン（ａ−５ｉ：Ｈ）また
は水素化アモルファス・シリコン・ゲルマニウム（ａ−
５ｊＧｅ：Ｈ）を用いることが考えられる。水素化アモ
ルファス・シリコン・カーバイド（ａ−５４Ｃ：Ｈ）や
水素化アモルファス・シリコン・ナイトライド（ａ−５
ｉＮ：Ｈ）は、それぞれの膜中における炭素や窒素の組
成比を当該膜厚方向に変えることでエネルギ・バンド・
ギャップ及び電子、正孔に対するバリア（伝導帯端、価
電子帯端の位置）が変化′４−るので、この事実を利用
し、第２図から第５図に示されたどれであっても、本発
明で開示されたエネルギ・バンド・プロファイルを得る
ことができる。

これらの水素化テトラヘドラル系アモルファス半導体に
よる各領域層は、グロー放電分解法や光ＣＶＤ、熱ＣＶ
Ｄで作成可能である。

第９図以降では、このように具体的な材料例の開示をも
併せて、本発明により構成される半導体記憶素子の作成
例等につき説明し、本発明の理解のさらなる一助とする
。

第９Ａ〜Ｆ図はＧａＡｓ系の材料を用いて本発明の一実
施例素子を作成する場合を示している。

まず、第９Ａ図に示すように、絶縁性ＧａＡｓ基板１の
表面をクリーニングし、エピタキシャル成長装置内でエ
ツチングまたは表面処理した後、約１０００人の厚味に
第一の半導体層１０Ａを低不純物濃度ＧａＡｓ層として
形成する。この第一の半導体層１０Ａは、後の工程を経
た結果、その一部がこれまで述べてきた第一の半導体領
域Ａとなる。

続いて、後にその一部が第一の広ギャップ領域Ｂとなる
べき第一の広ギャップ領域層２０Ａを約１０００人のＡ
Ｉ）（Ｇａ、−ＸＡｓ層として成長させる。このとき、
組成比Ｘは、ＧａＡｓ基板の界面でＯから急激に０．４
まで変化させ、その後は徐々に当該Ｘを漸減させるよう
にする。このようにすると、第一半導体領域または第二
導電領域Ｆと第一広ギャップ領域Ｂとに関し、第４Ａ図
に示したようなエネルギ・バンド・プロファイル関係が
得られる。特に、この実施例素子では、後述のように、
キャリア捕獲領域がＧａＡｓで構成されるから、ｘ＝０
．４の部分においてキャリア捕獲領域から見た当該第一
広ギャップ領域Ｂ内に形成される伝導帯端側のバリアの
高さは、約０．３　ｅＶとなる。

第一の広ギャップ領域層２０Ａの上には、将来、導電性
のキャリア捕獲領域Ｃとなるべき層を形成するため、シ
リコンを１０′５〜１０１６個／ｃｍ３添加したＧａＡ
ｓ層３〇八を約３００人の厚味に亙り、成長させる。

次に、第９Ｂ図に示すように、フォト・レジスト３，３
Ｇにより、フィールド部分及び規定の形状にエツチング
されたＧａＡｓ層３〇八を覆い、第８図までの既述の実
施例中で第二導電領域Ｆを分割した格好の第一部分Ｆ−
，に相当する領域１１と、第二部分Ｆ−，に相当する領
域１２を形成するため、矢印で模式的に示しているよう
に、イオン注入を行なう。注入原子は、それら両領域１
１．１２間にあって第一の半導体領域Ａに相当する領域
部分１０をｎ型に制御するもの、例えばシリコン原子等
を選ぶ。

この後、フォト・レジスト３，３Ｇを除去して　５から洗浄し、要すればＡｓ雰囲気中で熱処理を行なって
、イオン注入により発生した結晶欠陥をアニールする。

さらにこの後、第９Ｃ図に示されているように、必要に
応じ、導電領域１１　、１２の各外側に、仮想線で示さ
れているような素子間分離領域１３　、１４を形成する
。これは、フォト・レジスト３．３Ｇを除去した後、当
該領域１３　、１４とすべき部分にＡｒイオン等を打ち
込むことにより、ＧａＡｓ領域層１０Ａを高抵抗化する
等の手法によって形成することができる。

この素子間分離領域１３　、１４を形成した場合にはそ
れに用いたフォト・レジストを除去し、基板表面を洗浄
してから、次に、将来第二の広ギャップ領域りを構成す
る第二の広ギャップ領域層４０ＡをＡＩ、Ｇａ＋−、Ａ
ｓ層としてエピタキシャル成長させる。

この際、エピタキシャル成長させるのと同一のチャンバ
内で基板表面を僅かにエツチングして置くことが望まし
いので、そのために、先の第９Ｂ図示の工程において第
一の広ギャップ領域層３０Ａ６の上に符号３０Ｒで示されているように、ＧａＡｓ層を
５０人前後、残置させて置くと良い。

このようにしての第二広ギャップ領域層４０Ａのエピタ
キシャル成長時にも、当初、ＡＩ、Ｇａ１−、Ａｓ層の
組成比ｙを０から急激に０．４まで変化させ、その後、
厚味方向に亙り漸減させて行くとで、第４Ａ図示の実施
例においての第二広ギャップ領域りに関するバンド・プ
ロファイルを得るようにする。ただし、第一の広ギャッ
プ領域層２〇八に関する組成比Ｘないしはその変化の態
様と、第二広ギャップ領域層４０＾に関する組成比ｙな
いしその変化の態様は、同じであっても異なっていても
良い。

この第二広ギャップ領域層４〇への上には引き続き、将
来、第一の導電領域Ｅとキャリア捕獲領域の電位制御領
域Ｇとを構成するために、ＧａＡｓに対してドナとなる
原子、例えばシリコン原子をｌｏ　Ｉ　７〜１６１９個
／ｃＩ１１３程度添加しながら導電層５０Ａをエピタキ
シャル成長させる。

次に、第９Ｄ図に示されているように、既存のリソグラ
フィ技術により、ＧａＡｓ導電層５０Ａを選択エツチン
グし、第一導電領域Ｅに相当する導電領域５０と、後に
説明する第９Ｆ図に示されているように、この第一導電
領域Ｅと同一面内（同一積層レベル内）で並置関係とな
る電位制御領域Ｇに相当する導電領域５２（第９Ｄ図中
には示さず）とを形成し、さらに第二導電領域Ｆの第一
部分Ｆ−，と第二部分Ｆ−２とに各々相当する各導電領
域１１．１２の上の第一広ギャップ領域層２０Ａと第二
広ギャップ領域層４０＾とにも既存のりソグラフィ技術
を援用し、当該各導電領域１１　、１２に関するコンタ
クト・ホールを開ける。このとき、キャリア捕獲領域Ｃ
として既に形成されている層領域３０は、第一広ギャッ
プ領域Ｂに相当する層領域２０と第二広ギャップ領域り
に相当する層領域４０とで厚味方向に挟まれている外、
この実施例の場合、その周囲は第二広ギャップ領域４０
により囲まれている。ただし、先にも述べたように、キ
ャリア捕獲領域Ｃ（３０）の周囲部分は第一広ギャップ
領域２０にて囲まれていても良いし、第一、第二広ギャ
ップ領域２０　、４０とは異なる材質の広ギャップ領域
で囲まれていても良い。

この工程の後、第９Ｅ図に示されているように、基板１
上の素子表面を窒化シリコン膜等の絶縁膜で覆い、それ
ぞれ第二導電領域Ｆの第一、第二部分Ｆ−、、Ｆ−２を
構成する導電領域１１　、１２の表面と、第一導電領域
Ｅを構成する導電領域５０及び電位制御領域Ｇを構成す
る導電領域５２（第９Ｆ図）の表面を露呈するようにコ
ンタクト・ホールを開け、それらの各々に金属薄膜等に
より引き出し電極７１　、７２　、７５　、７６　（電
極７６は第９Ｆ図）を設ける。

このようにして作成された本発明の一実施例素子の平面
図は第９Ｆ図に示されているが、逆に、これまでの説明
に用いた第９ＡＮＥ図の各断面図は、第９Ｆ図中、仮想
線で示した断面線α−αに沿ってのものと考えて良い。

この第９Ｆ図に示されているように、本実施例素子では
、キャリア捕獲領域Ｃ（３０）にキャリアを注入するか
引き出すために用いられる第一導電層９域Ａ　（５０）の占有平面積に対し、キャリア捕獲領域
Ｃ（３０）の電位を制御する電位制御領域Ｇ　（５’２
１の占有平面積の方が部分と大きくなるように形成され
ている。このようにすると望ましい理由についてはすで
に述べた通りであるので、再度の説明は省略する。

この第９Ｅ、Ｆ図に示された本発明半導体記憶素子は、
第４Ａ図示のエネルギ・バンド・ダイアグラムを満足し
、第６図示の断面構造に相当する構造を持つが、また、
電位制御領域５２をゲート、導電領域１１をソース、導
電領域１２をドレインとすることにより、記憶作用を有
する電界効果トランジスタとして用いることもでき、そ
の場合には、第一半導体領域Ａに相当する層領域１０は
当該電界効果トランジスタのチャネル形成用の領域とな
る。ただし、上記のように第一、第二の広ギャップ領域
Ｂ、Ｄに相当する領域２０　、４０が共にＡｌＧａＡｓ
系材料で作られている場合には、ここに絶縁膜を用いた
場合に比し、記憶内容の保持能力は劣るので、一般にリ
フレッシュ動作が必要となる。

０第９Ｅ、Ｆ図示実施例の素子に対し、さらに読出し専用
のゲートを設けた実施例が第１０Ａ図に示されている。

この素子の場合には、第９Ｅ、Ｆ図示の構造において第
一半導体領域Ａに相当する領域１０と第二導電領域Ｆの
第一、第二部分Ｆ−１，Ｆ−２に相当する領域１１．１
２の下に、さらに第三の広ギャップ領域Ｉに相当する層
領域１３０、第三の導電領域Ｊに相当する下部ゲート１
１０を設けたもので、断面構造的には第６図示実施例の
構造と第７図示実施例の構造とを組合せたものとなって
おり、下部ゲート１１ｉ）　％読出し専用ゲートとして
利用するものである。

したがって、この構造の作成例の前半部分は第１０Ｂ、
Ｃ図により説明することができ、第９図示実施例素子で
も用いたと同様の絶縁性ＧａＡｓ基板１の上に、ますは
Ｇａの組成比を１からＯまで漸減させなからへ１Ｇａへ
ｓバッファ層を薄く形成した後、５０００人程度０厚味
のＡｌＡｓ層領域を第一の分離層領域１００としてヘテ
ロエピタキシャル成長させ、その上にＡ１．４Ｇａ、、
　ａＡｓ層１２０を５００人程０の厚味に亙りヘテロエ
ピタキシャル成長させて、この層領域１２０に対し、将
来第三導電領域Ｊに相当する下部ゲート１１０を構成す
べき領域部分にリソグラフィによって開口を開ける。

次いで、ここまでの構造の表面クリーニングをし、エピ
タキシャル装置内でのイン・シチュー・エッチ・バック
（ｉｎ　５ｉｔｕ　ｅｔｃｈ　ｂａｃｋ）により、僅か
表面をエツチングした後、ｎ“型のＧａＡｓＮ１１Ｏ八
を５００人程０のヘテロエピタキシャル成長させ、その
上にフォト・レジスト等の有機１１ｉ１１１Ａをスピン
塗布し、塗布した当該有機１１ｊｌｌｌ＾の平坦部分の
み、気相エッチすると、周囲がｎ１型のＧａＡｓ層１１
０Ａで囲まれた凹部にのみ、当該有機膜成分１１１が残
置する。

この残置した有機膜１１１をマスクとし　ｎ　＋ＧａＡ
ｓ［１１０Ａを選択エツチングすると、第ｔＯＣ図に示
されるように、Ａ１゜４Ｇａ、、　６Ａｓ層１２０　と
ほぼ表面が平坦になる関係で、第７図中の第三導電領域
Ｊに相当する下部ゲート１１０が構成される。

その後、ここまでの構造に対し、表面クリーニングを施
し、エピタキシャル装置内でのイン・シチュー・エッチ
・バックにより、僅か表面をエツチングした後、Ａｌｏ
、　７Ｇａｏ、　ｓＡｓ層１３０を５００人程０の厚味
に亙りヘテロエピタキシャル成長させ、その上にＡｌｏ
４Ｇａｏ、　６ＡＳｊｌ１４０を１０００人程度０厚味
に亙りヘテロエピタキシャル成長させる。

このＡｌｏ、　ａＧａｏ、　ｓＡｓ層領域１４０に対し
てリソグラフィを適用し、将来、第一半導体領域Ａに相
当する層領域１０と、第二導電領域Ｆの第一、第二部分
Ｆ−、、Ｆ−２に相当する導電領域１１　、１２とを構
成すべき面積領域に相当する部分に開口を開けた後、第
１０Ｂ図に示したと同様の手順により、当該層領域１４
０と表面がほぼ平坦になる関係で低不純物濃度層領域１
０Ａを形成する。

この後は、すでに第９Ａ〜Ｅ図に示したと同様の工程を
適用すると、第１０Ａ図示の通り、本発明のまた一つの
実施例素子の構造を得ることができる。この構造は、す
でに述べたように、断面構造的には第６図示の構造と第
７図示の構造とを組３合せた構造を持ち、エネルギ・バンド・ダイアグラム的
には第４Ａ図示の構造を持っていると共に、第三の導電
領域Ｊに相当する導電領域１１０を下部ゲートとして読
出し専用ゲートに用いたものである。当然、既に述べた
第三導電領域Ｊの持っている機能はこの第１０図示の素
子においても同様に期待することができる。

明らかなように、第９Ｅ、Ｆ図または第１ＯＡ図示の本
発明実施例素子は、それぞれ既述した各層領域の形成時
の材質や導電型、組成比その他のパラメータとか、ある
いはまた製作手順等を任意に選択することで、第１〜５
図に即して述べたエネルギ・バンド・ダイアグラム関係
のどれをも実現することが可能であるが、構造的に見て
、第９Ｅ図、第１０Ａ図の各々に示されているように、
導電領域１２をドレインとして用いる場合、当該ドレイ
ン領域１２とキャリア捕獲領域３０との間に平面投影的
に互いに重なり合う部分があると、当該ドレイン領域１
２にバイアスを印加したとき、キャリア捕獲領域３０に
捕獲されているキャリアが不測に　４も引き出されたり、逆にドレイン領域１２から誤ってキ
ャリアの注入が起こる可能性も無いとは言えない。

このようなおそれのある場合には、第９Ｅ図、第１０Ａ
図にそれぞれ仮想線３０Ｅで示されているように、キャ
リア捕獲領域３０に対し、平面投影的に見てドレイン領
域１２が重ならないようにするとか、全体として面内方
向に互いにずれたオフ・セット関係を持つように構成す
れば良い。

第１１図は、本発明の半導体記憶素子のさらに他の具体
的作成例を示しており、基板１としてはシリコン単結晶
を用いた場合である。

まず第１１Ａ図に示されているように、既存のＬＯＧＯ
３（部分酸化技術）工程を用いて部分的に厚い酸化膜３
を成長させ、この酸化１］Ｉ３のない部分において基板
１上に順に、将来、第三の導電領域Ｊに相当する領域と
なる導電層領域１１０　、第三の広ギャップ領域■に相
当する領域となる酸化シリコンまたは窒化シリコン等の
絶縁［９１３０を積層する。導電層領域１１０は、基板
１と整流性な有する高不純物濃度のシリコンまたはシリ
サイドから構成することができ、本素子を電界効果トラ
ンジスタとして用いる場合には、この第三導電領域Ｊに
相当する層領域１１０は将来、当該電界効果トランジス
タ構造の下部ゲート電極として利用することができる。

さらに、絶縁膜１３０からラテラル・エピタキシャル成
長の可能な距離範囲内にも上記の厚い酸化［３のない開
口部分Ｗを設け、清浄化工程とアモルファス・シリコン
堆積チャンバ内でのイン・シチュー・エッチ・バックを
行なった後、アモルファス・シリコン層を形成し、続い
て、例えば窒素雰囲気中、７００℃、二時間半の加熱処
理を行なうことでラテラル固相エピタキシャル成長を促
し、開口部Ｗの周囲に単結晶シリコン薄膜１０八、１０
Ｂを形成する。これに対し、開口部Ｗから遠い領域には
多結晶状態に留まる層１０ｃが形成される。なお、ラテ
ラル固相エピタキシャル成長に代え、ラテラル気相エピ
タキシャル成長を用いることも可能である。ただし、こ
の場合には単結晶シリコン膜は開口部Ｗより左右に堆積
されながら成長するので、基板表面の全面に互ってシリ
コン薄膜が堆積することはない。

固相ないし気相のラテラル固相エピタキシャル成長を終
えた時点でシリコン窒化膜１５を堆積し、これを酸化マ
スクにして既述したＬＯＧＯＳ工程を適用し、第一半導
体領域Ａに相当する部分１０１第二導電領域Ｆの第一、
第二部分Ｆ−１．Ｆ−２に相当する部分１１　、１２を
除いて酸化処理する。第一第二導電部分１１　、１２は
、既知のイオン注入とか選択拡散技術を採用し、ｎチャ
ネル素子を作成する場合には燐や砒素等を、ｐチャネル
素子を作成する場合には硼素等を、それぞれ第一半導体
領域構成用の層領域１０Ａの所定領域部分に注入するこ
とで形成することができる。

この後、第１１Ｂ図に示されているように、上記のシリ
コン窒化膜１５を除去し、ａ−５ｉＣ：ｌ（の堆積チャ
ンバ内で水素プラズマ処理を行ない、さらに同一チャン
バ内でＳｉＨ４，Ｃ）＋４　、Ｈ２の混合ガスを用いた
プラズマＣＶＤにより、ａ−５ｉｏ、　８ｃ０．２　：
ｔｌ膜７２〇八を５００人程０、成長させる。この膜２０Ａは将
来、第一広ギャップ領域Ｂに相当する領域２０を形成す
るものである。

この構造の上に、ＳｉＬのプラズマＣＶＤによってａ−
５ｉ：ＨＩＩｉ３０八を３００人程０の厚味に亙り堆積
させ、その後は第１０Ｂ図示の工程と同様の工程を適用
し、選択的に有機膜マスク３１を形成して選択エツチン
グを施し、キャリア捕獲領域Ｃに相当する領域３０を形
成する。

次いで有機膜マスク３１を除去し、ａ−５ｔ：Ｈ膜３〇
へとａ−５ｉｏ、　６Ｃ０，２：Ｈ膜２ＯＡの表面上に
意図しなくとも工程を経る中に形成される表面酸化膜を
稀ＨＦ溶液中に浸漬することで除去してから、　ａ−５
ｉＣ：Ｈの堆積チャンバ内で水素プラズマ処理を行ない
、続いて同一チャンバ内で５ＬＨ４，ＣＩ＋４　、Ｈ２
の混合ガスを用いたプラズマＣＶＤにより、ａ−５ｉＣ
：Ｈ膜４〇へを５００人程０、成長させる。

この膜４０Ａは将来、第二広ギャップ領域りに相当する
領域４０を形成するものであるが、上記プラズマＣＶＤ
の際に、堆積開始時から終了迄の間に　８ＣＨ４とＳｉＨ，の量の比を代え、堆積温度、水素量、
湿度により最適な範囲は変化するものの、例えば当該比
（ｃｏ４／　５ｉ８４）を４からＯまで漸次変えて行く
。その結果は、第２Ａ図示のようなエネルギ・バンド・
ダイアグラムを得るものとなる。

この膜４０Ａの上に連続してａ−５ｉＣ：Ｈ膜５０Ａを
堆積すると第１１Ｃ図示の構造ができるので、さらにこ
れに既述したような適当なるリソグラフィ工程と金属薄
膜形成工程を適用し、それぞれ引き出し電極７１　、７
２　、７５を形成すると第１１Ｄ図に示すように、この
実施例の素子の完成となる。

この第１１図示実施例の素子では、キャリア捕獲領域３
０のａ−５ｔ：Ｈと第二広ギャップ領域４０との間に形
成される障壁の高さは、正孔に対して上記の成長条件で
ほぼ０．２〜０．３　ｅＶ、電子に対してはほぼ０．１
　ｅＶとなり、正孔に対しての障壁高さの方が高く形成
されるので、キャリア捕獲領域３ｏに対し、正孔を注入
するモードでの情報記憶の方が長期間の記憶保持が可能
となる。なお、アモルファス・シリコンに代え、キャリ
ア捕獲領域３ｏをアモルファス・シリコン・ゲルマニウ
ムによって構成すると、上記の障壁の高さはいずれも高
くなり、正孔、電子のいずれの注入モードでも、記憶保
持時間は格段に長くなる。

キャリア注入に関しさらに言うと、キャリア捕獲領域３
０に正孔を注入するには第一導電領域５０をｐ＋型にす
るだけで良いが、消去のためにキャリア捕獲領域３０へ
の電子の注入も効率良く行なえるようにするには、例え
ば当該第一導電領域５０をｎ−ｐ“−金属電極７０の積
層構成とするか、あるいはまたｎ−１−ｐ″″−金属電
極７０の積層構成にすること等が考えられる。

第１１Ｅ図はこの構成部分を取り上げて図示しており、
１層は上記のように設けても設けなくても良いので、図
面中、符号ｉに括弧を付して示しである。なお、ｎ−ｐ
＊接合やｎ−１−ｐ”接合等は広義のｐｎ接合と一括的
に観念して良く、逆に第５図までの実施例において第一
導電領域Ｅに関して述べたｐｎ接合という語は、このよ
うな整流性の接合関係を全て含むものである。

また、この第１１Ｅ図示の半導体記憶素子をｎチャネル
電界効果トランジスタとしても・用い、導電領域１２を
ドレイン領域として利用する場合には、当該ドレイン領
域１２を正にバイアスしたとき、僅かではあるが当該ド
レイン領域１２からキャリア捕獲領域３０に対して電子
の注入が起こり、情報が！ａ′ＭＡされるおそれもある
。

そこで、これを回避するには、これも先に述べたと同様
に、第１１Ｅ図中に仮想線３０Ｅで示す通り、キャリア
捕獲領域３０に対して平面投影的にドレイン領域１２が
重ならないようにするか、ないしは面内方向に互いにず
らしてオフ・セット構造とすれば良い。また、電子の蓄
積を長期間行なうためには、第一、第二の広ギャップ領
域２０　、４０に共にａ−５ｉＮ：Ｈを用いるのも良い
。

第１１Ｄ図と同様な記憶構造部分を有する半導体記憶素
子は、第一の半導体領域１０をアモルファス・シリコン
で構成する場合にも構築可能である。第１２図はそのよ
うな場合の実施例を示しており、基板１の上にはまず、
第三広ギャップ領域１を形成する層領域１３０内に埋め込まれた格好に下部電
極ないし第三導電領域１００が形成されており、これに
はＯｒ、Ｎｉ、Ｔａ等の薄膜を用いることができる。

第三広ギャップ領域１３０の上に形成される第一半導体
領域１０は、アモルファス・シリコンとかアモルファス
・シリコン・ゲルマニウム等で構成することができる。

また、当該第一半導体領域１０を構成する層領域１０＾
の上に形成される層領域ｌｉｄ　、１２ｄとしては、ｎ
チャネル素子を作成する場合には燐等の不純物を、ｐチ
ャネル素子を作成する場合には硼素等の不純物を添加し
たアモルファス・シリコンとかアモルファス・シリコン
・ゲルマニウム等で構成することができる。導電電極７
１　、７２は、それぞれ本半導体記憶素子に含まれる電
界効果トランジスタ構造のソース、ドレインの引き出し
電極としても機能するが、特に積層関係にある三つの層
（１０＾−１ｉｄ−７１）がソースとなる第二導電領域
の第部分を構成し、これらとは面内方向に対向する三　
２つの層（ＩＯＡ−１２６−７２）が第二部分を構成する
。さらにその上の積層構造に関しては既述した第１１図
示素子のそれと同様である。

ところで、これまで述べたきたいずれの実施例において
も、本発明に従う一つの態様として、第、第二の広ギャ
ップ領域Ｂ　（２０）　、　Ｄ　（４０）を半導体材料
で構成すると、従来の不揮発性メモリ素子に比し、書込
み、消去速度を極めて速めることが可能になるが、その
代わりに、室温環境下での数年以上にも及ぶ記憶保持能
力は犠牲になる。

もちろんこのこと自体は、本発明の目的からして何等問
題ではなく、既存のＤＲＡＭ素子に既に小型化の限界が
見え始めていることを考えると、本発明素子の有用性は
当然、明らかではあるが、上記のように第一、第二の広
ギャップ領域Ｂ　（２０）　、　Ｄ　（４０）を半導体
材料で構成した本発明実施例素子では現に、これを実際
に稼動させるために周辺回路にいわゆる記憶内容の再生
機能（リフレッシュ機能）を与える必要があることもま
た事実である。すなわち、素子の材料や寸法、パイアス
等の種々のパラメータにより決められる一定期間ごとに
１ビツトづつ、ないしは１ワードづつ、その記憶内容を
読出し、それと同一の情報を再び書込む必要がある。

そこで、この要請を簡単に満たすような回路例を考える
と、それは例えば第１３Ａ　、　Ｂ図示のようなアレイ
構成となる。

この第１３図に用いている本発明半導体記憶素子は第９
図示実施例のものを想定しているが、第１３Ａ図示の回
路はいわゆるワード−括消去に適したもの、第１３Ｂ図
示のものはビット消去に適したものである。ここでは便
宜のため、キャリア捕獲領域３０に電子を注入するモー
ドを消去モードとして置く。

第１３Ａ図示の回路での消去動作は、各素子の電位制御
領域に接続した電極７６を連ねるワード線Ｗ、を所定の
値以上の高レベルにし、第一導電領域Ｅに相当する領域
に接続した電極７５を連ねる消去線ＷＩＥを所定の値以
下の低レベルにすることで、当該消去線Ｗ、Ｈに継がる
素子を一括消去できる。

以下、高レベル、低レベルとは、それぞれに関しての所
定の値を越えているもの、下回っているものの表記とし
、単に高レベル、低レベルと呼ぶものとするが、上記に
おいてワード線Ｗ１＋１が低レベルならば、これに継が
っている素子は消去されない。

ビット線Ｂ１とワード線Ｗ１とが交差する番地の素子に
情報の書込みを行ないたい場合には、ビット線Ｂ、の各
々に対応するビット線ＢＩ゛を高レベルにし、ワード線
Ｗ、を低レベルにして、他の番地の素子のビット線Ｂｋ
’（ｋ≠ｉ）は低レベルに、またワード線Ｗｊ’（ｊ≠
ｉ）を高レベルにする。さらに、当該化の番地の素子に
関するビット線Ｂｋ（ｋ≠ｉ）は低レベルとするので、
それらにおいての領域１１への電子の引き出しは生じな
い。

これに対し、第１３Ｂ図示のアレイ構成の場合には、消
去は同一のワード線に関してもビットごとに行なうこと
ができる。つまり、　　ＤＩＥ線が低レベルであってワ
ード線Ｗ、が高レベルである場合、それらの交点にある
番地の素子のみにおいてキャ５リア捕獲領域３０への電子の注入による消去が生じ、他
のＢ、Ｅ線を高レベル、ワード線Ｗ、を低レベルとして
置けば、それら他の番地の素子では消去動作が生じない
。書込みついては第１３Ａ図に即して説明したと同様で
ある。

以上、本発明の各実施例につき詳記したが、なお、第一
半導体領域、第一、第二、第三広ギャップ領域等、各層
領域は実際に１００人程０での形成も十分に考慮できる
ので、従来のＤＲＡＭ素子構造では到底不能であった超
微細化も、本発明では現実的なものにすることができる
。

［効　　果］本発明によれば、すでに小型化の限界が見えてきた従来
のＤＲＡＭ素子に代え、そのように超微細化の要求にも
良く応えることができ、高速で電気的な情報の書込みな
いし消去、あるいは書替えが可能な半導体記憶素子を提
供することができる。この結果、本素子を始め、本素子
を含む周辺回路の構成の簡易化、低電圧化を果たすこと
ができる。

６また、本発明の半導体記憶素子は、本質的には不揮発性
メモリの構造要素をも含むから、各層領域に用いる材質
、組成その他種々のパラメータの研究により、本発明の
趣旨を脱却しない範囲でも、より一層の記憶内容保持期
間の延長が期待でき、当然、ＥＥＰＲＯＭとしての使用
可能性をも提供する。したがってまた、本発明は、将来
的にＤＲＡＭもＥＥＰＲＯＭも、少なくとも素子構造と
して区別のない時代の到来が望まれているこの種の産業
界に対し、基本的な原理思想と原理構造を与える上でも
大いに役立つものである。

【図面の簡単な説明】

第１図は本発明の半導体記憶素子における物的ないし幾
何的構造部分の基本的構成例の概略構成図第２図は本発明の半導体記憶素子に採用可能な要部エネ
ルギ・バンド・ダイアグラムの第一、第二例の説明図。第３図は本発明の半導体記憶素子に採用可能な他の要部
エネルギ・バンド・ダイアグラムを示す第三、第四の例
の説明図。第４図は本発明の半導体記憶素子に採用可能なさらに他
の要部エネルギ・バンド・ダイアグラムの第五、第六例
の説明図。第５図は本発明の半導体記憶素子に採用可能なまた別の
要部エネルギ・バンド・ダイアグラムの第七、第八例の
説明図。第６図は第１図示実施例に改変を加えた本発明実施例の
断面構造に関する説明図。第７図は本発明半導体記憶素子の他の実施例における断
面構造例の説明図。第８図は本発明半導体記憶素子のさらに他の実施例の断
面構造に関する説明図。第９図は本発明半導体記憶素子の具体的な一作成例の説
明図。第１０図は本発明半導体記憶朱子の他の作成例を伴う説
明図。第１１図は本発明半導体記憶素子のさらに他の作成例の
説明図。第１２図は第１１図示の本発明半導体記憶素子の作成例
に改変を及ぼして得た実施例素子の概略構成図。第１３図は本発明半導体記憶素子をアレイ状に組んだ回
路例の説明図。である。図中、１は素子全体の物理的支持基板となる基板、Ａ、
１０は第一半導体領域、Ｂ、２０は第一の広ギャップ領
域、Ｃ９３０はキャリア捕獲領域、Ｄ。４０は第二の広ギャップ領域、Ｅ、５０は第一導電領域
、Ｆは第二導電領域、Ｆ−１，１１は第二導電領域の第
一部分、Ｆ−２，１２は第二導電領域の第二部分、Ｇ、
５２は電位制御領域、Ｉ、１３０は第三の広ギャップ領
域、Ｊ　、　１１０は第三の導電領域、Ｋはしきい値可
変電界効果トランジスタ構造部分、ＣＢは伝導帯端、Ｖ
Ｂは価電子帯端、である。　９００味法 ω　　のり　　　〉ｃｏｃ。Ｏ〉区区４６５

Claims

【特許請求の範囲】

（１）第一の半導体領域とキャリア捕獲領域との間に挟
まれ、エネルギ・バンド・ダイアグラム上で該キャリア
捕獲領域のバンド・ギャップ以上となるバンド・ギャッ
プ部分を少なくとも一部に有する第一の広ギャップ領域
と；上記キャリア捕獲領域と第一の導電領域との間に挟まれ
、エネルギ・バンド・ダイアグラム上で該キャリア捕獲
領域のバンド・ギャップ以上となるバンド・ギャップ部
分を少なくとも一部に有する第二の広ギャップ領域とを
有し；上記第二の広ギャップ領域の伝導帯端は上記キャ
リア捕獲領域に近付くに従ってエネルギ・レベルが高ま
る勾配を持ち、価電子帯端は該キャリア捕獲領域に近付
くに従ってエネルギ・レベルが低下する勾配を持つこと
；を特徴とする半導体記憶素子。
（２）上記第一の導電領域は、厚味方向または面内方向
に形成された広義のｐｎ接合を含む請求項１に記載の半
導体記憶素子。
（３）上記第一の導電領域とは電位的に分離された状態
で形成され、上記キャリア捕獲領域の電位を制御する電
位制御領域を有する請求項１または２に記載の半導体記
憶素子。
（４）上記第一の広ギャップ領域と上記第一の半導体領
域の一方または双方に接するか、あるいは該第一の半導
体領域に接しながら上記キャリア捕獲領域に対向する第
二の導電領域を有する請求項１、２または３に記載の半
導体記憶素子。
（５）上記第一の半導体領域と上記第一の広ギャップ領
域とが接している側とは対向する側において該第一の半
導体領域に接する第三の広ギャップ領域と、該第一半導
体領域とは対向する側で該第三の広ギャップ領域に接し
て設けられた第三の導電領域とを有する請求項１、２、
３または４に記載の半導体記憶素子。
（６）第二の導電領域は互いに分離された第一部分と第
二部分とを有し、該第一、第二部分のいずれか一方をソ
ース、他方をドレインとし、上記第三導電領域をゲート
とする電界効果トランジスタ構造を含む請求項５に記載
の半導体記憶素子。
（７）第一の半導体領域とキャリア捕獲領域との間に挟
まれ、エネルギ・バンド・ダイアグラム上で該キャリア
捕獲領域のバンド・ギャップ以上となるバンド・ギャッ
プ部分を少なくとも一部に有する第一の広ギャップ領域
と；上記キャリア捕獲領域と第一の導電領域との間に挟まれ
、エネルギ・バンド・ダイアグラム上で該キャリア捕獲
領域のバンド・ギャップ以上となるバンド・ギャップ部
分を少なくとも一部に有する第二の広ギャップ領域と；上記第一の広ギャップ領域と上記第一の半導体領域の一
方または双方に接するか、あるいは該第一の半導体領域
に接しながら上記キャリア捕獲領域に対向する第二の導
電領域とを有し；上記第一の広ギャップ領域の伝導帯端
は上記キャリア捕獲領域に近付くに従ってエネルギ・レ
ベルが高まる勾配を持ち、価電子帯端は該キャリア捕獲
領域に近付くに従ってエネルギ・レベルが低下する勾配
を持つこと；を特徴とする半導体記憶素子。
（８）上記第一の導電領域は、厚味方向または面内方向
に形成された広義のｐｎ接合を含む請求項７に記載の半
導体記憶素子。
（９）上記第一の導電領域とは電位的に分離された状態
で形成され、上記キャリア捕獲領域の電位を制御する電
位制御領域を有する請求項７または８に記載の半導体記
憶素子。
（１０）上記第一の半導体領域と上記第一の広ギャップ
領域とが接している側とは対向する側において該第一の
半導体領域に接する第三の広ギャップ領域と、該第一半
導体領域とは対向する側で該第三の広ギャップ領域に接
して設けられた第三の導電領域とを有する請求項７、８
または９に記載の半導体記憶素子。
（１１）第二の導電領域は互いに分離された第一部分と
第二部分とを有し、該第一、第二部分のいずれか一方を
ソース、他方をドレインとし、上記第三導電領域をゲー
トとする電界効果トランジスタ構造を含む請求項１０に
記載の半導体記憶素子。
（１２）第一の半導体領域とキャリア捕獲領域との間に
挟まれ、エネルギ・バンド・ダイアグラム上で該キャリ
ア捕獲領域のバンド・ギャップ以上となるバンド・ギャ
ップ部分を少なくとも一部に有する第一の広ギャップ領
域と；上記キャリア捕獲領域と第一の導電領域との間に挟まれ
、エネルギ・バンド・ダイアグラム上で該キャリア捕獲
領域のバンド・ギャップ以上となるバンド・ギャップ部
分を少なくとも一部に有する第二の広ギャップ領域とを
有し；上記第一の広ギャップ領域の伝導帯端は上記キャ
リア捕獲領域に近付くに従ってエネルギ・レベルが高ま
る勾配を持ち；かつ、上記第二の広ギャップ領域の伝導帯端は上記キャ
リア捕獲領域から離れるに従ってエネルギ・レベルが高
まる勾配を持つこと；を特徴とする半導体記憶素子。
（１３）上記第一の導電領域は、厚味方向または面内方
向に形成された広義のｐｎ接合を含む請求項１２に記載
の半導体記憶素子。
（１４）上記第一の導電領域とは電位的に分離された状
態で形成され、上記キャリア捕獲領域の電位を制御する
電位制御領域を有する請求項１２または１３に記載の半
導体記憶素子。
（１５）上記第一の広ギャップ領域と上記第一の半導体
領域の一方または双方に接するか、あるいは該第一の半
導体領域に接しながら上記キャリア捕獲領域に対向する
第二の導電領域を有する請求項１２、１３または１４に
記載の半導体記憶素子。
（１６）上記第一の半導体領域と上記第一の広ギャップ
領域とが接している側とは対向する側において該第一の
半導体領域に接する第三の広ギャップ領域と、該第一半
導体領域とは対向する側で該第三の広ギャップ領域に接
して設けられた第三の導電領域とを有する請求項１２、
１３、１４または１５に記載の半導体記憶素子。
（１７）第二の導電領域は互いに分離された第一部分と
第二部分とを有し、該第一、第二部分のいずれか一方を
ソース、他方をドレインとし、上記第三導電領域をゲー
トとする電界効果トランジスタ構造を含む請求項１６に
記載の半導体記憶素子。
（１８）第一の半導体領域とキャリア捕獲領域との間に
挟まれ、エネルギ・バンド・ダイアグラム上で該キャリ
ア捕獲領域のバンド・ギャップ以上となるバンド・ギャ
ップ部分を少なくとも一部に有する第一の広ギャップ領
域と；上記キャリア捕獲領域と第一の導電領域との間に挟まれ
、エネルギ・バンド・ダイアグラム上で該キャリア捕獲
領域のバンド・ギャップ以上となるバンド・ギャップ部
分を少なくとも一部に有する第二の広ギャップ領域とを
有し；上記第一の広ギャップ領域の価電子帯端は上記キ
ャリア捕獲領域に近付くに従ってエネルギ・レベルが低
下する勾配を持ち；かつ、上記第二の広ギャップ領域の価電子帯端は上記キ
ャリア捕獲領域から離れるに従ってエネルギ・レベルが
低下する勾配を持つこと；を特徴とする半導体記憶素子。
（１９）上記第一の導電領域は、厚味方向または面内方
向に形成された広義のｐｎ接合を含む請求項１８に記載
の半導体記憶素子。
（２０）上記第一の導電領域とは電位的に分離された状
態で形成され、上記キャリア捕獲領域の電位を制御する
電位制御領域を有する請求項１８または１９に記載の半
導体記憶素子。
（２１）上記第一の広ギャップ領域と上記第一の半導体
領域の一方または双方に接するか、あるいは該第一の半
導体領域に接しながら上記キャリア捕獲領域に対向する
第二の導電領域を有する請求項１８、１９または２０に
記載の半導体記憶素子。
（２２）上記第一の半導体領域と上記第一の広ギャップ
領域とが接している側とは対向する側において該第一の
半導体領域に接する第三の広ギャップ領域と、該第一半
導体領域とは対向する側で該第三の広ギャップ領域に接
して設けられた第三の導電領域とを有する請求項１８、
１９、２０または２１に記載の半導体記憶素子。
（２３）第二の導電領域は互いに分離された第一部分と
第二部分とを有し、該第一、第二部分のいずれか一方を
ソース、他方をドレインとし、上記第三導電領域をゲー
トとする電界効果トランジスタ構造を含む請求項２２に
記載の半導体記憶素子。
（２４）第一の半導体領域とキャリア捕獲領域との間に
挟まれ、エネルギ・バンド・ダイアグラム上で該キャリ
ア捕獲領域のバンド・ギャップ以上となるバンド・ギャ
ップ部分を少なくとも一部に有する第一の広ギャップ領
域と；上記キャリア捕獲領域と第一の導電領域との間に挟まれ
、エネルギ・バンド・ダイアグラム上で該キャリア捕獲
領域のバンド・ギャップ以上となるバンド・ギャップ部
分を少なくとも一部に有する第二の広ギャップ領域とを
有し；上記第一の広ギャップ領域の伝導帯端は上記キャ
リア捕獲領域に近付くに従ってエネルギ・レベルが低下
する勾配を持ち；かつ、上記第二の広ギャップ領域の伝導帯端は上記キャ
リア捕獲領域から離れるに従ってエネルギ・レベルが低
下する勾配を持つこと；を特徴とする半導体記憶素子。
（２５）上記第一の導電領域は、厚味方向または面内方
向に形成された広義のｐｎ接合を含む請求項２４に記載
の半導体記憶素子。
（２６）上記第一の導電領域とは電位的に分離された状
態で形成され、上記キャリア捕獲領域の電位を制御する
電位制御領域を有する請求項２４または２５に記載の半
導体記憶素子。
（２７）上記第一の広ギャップ領域と上記第一の半導体
領域の一方または双方に接するか、あるいは該第一の半
導体領域に接しながら上記キャリア捕獲領域に対向する
第二の導電領域を有する請求項２４、２５または２６に
記載の半導体記憶素子。
（２８）上記第一の半導体領域と上記第一の広ギャップ
領域とが接している側とは対向する側において該第一の
半導体領域に接する第三の広ギャップ領域と、該第一半
導体領域とは対向する側で該第三の広ギャップ領域に接
して設けられた第三の導電領域とを有する請求項２４、
２５、２６または２７に記載の半導体記憶素子。
（２９）第二の導電領域は互いに分離された第一部分と
第二部分とを有し、該第一、第二部分のいずれか一方を
ソース、他方をドレインとし、上記第三導電領域をゲー
トとする電界効果トランジスタ構造を含む請求項２８に
記載の半導体記憶素子。
（３０）第一の半導体領域とキャリア捕獲領域との間に
挟まれ、エネルギ・バンド・ダイアグラム上で該キャリ
ア捕獲領域のバンド・ギャップ以上となるバンド・ギャ
ップ部分を少なくとも一部に有する第一の広ギャップ領
域と；上記キャリア捕獲領域と第一の導電領域との間に挟まれ
、エネルギ・バンド・ダイアグラム上で該キャリア捕獲
領域のバンド・ギャップ以上となるバンド・ギャップ部
分を少なくとも一部に有する第二の広ギャップ領域とを
有し；上記第一の広ギャップ領域の価電子帯端は上記キ
ャリア捕獲領域に近付くに従ってエネルギ・レベルが高
まる勾配を持ち；かつ、上記第二の広ギャップ領域の価電子帯端は上記キ
ャリア捕獲領域から離れるに従ってエネルギ・レベルが
高まる勾配を持つこと；を特徴とする半導体記憶素子。
（３１）上記第一の導電領域は、厚味方向または面内方
向に形成された広義のｐｎ接合を含む請求項３０に記載
の半導体記憶素子。
（３２）上記第一の導電領域とは電位的に分離された状
態で形成され、上記キャリア捕獲領域の電位を制御する
電位制御領域を有する請求項３０または３１に記載の半
導体記憶素子。
（３３）上記第一の広ギャップ領域と上記第一の半導体
領域の一方または双方に接するか、あるいは該第一の半
導体領域に接しながら上記キャリア捕獲領域に対向する
第二の導電領域を有する請求項３０、３１または３２に
記載の半導体記憶素子。
（３４）上記第一の半導体領域と上記第一の広ギャップ
領域とが接している側とは対向する側において上記第一
の半導体領域に接する第三の広ギャップ領域と、該第一
半導体領域とは対向する側で該第三の広ギャップ領域に
接して設けられた第三の導電領域とを有する請求項３０
、３１、３２または３３に記載の半導体記憶素子。
（３５）第二の導電領域は互いに分離された第一部分と
第二部分とを有し、該第一、第二部分のいずれか一方を
ソース、他方をドレインとし、上記第三導電領域をゲー
トとする電界効果トランジスタ構造を含む請求項３４に
記載の半導体記憶素子。
（３６）第一の半導体領域とキャリア捕獲領域との間に
挟まれ、エネルギ・バンド・ダイアグラム上で該キャリ
ア捕獲領域のバンド・ギャップ以上となるバンド・ギャ
ップ部分を少なくとも一部に有する第一の広ギャップ領
域と；上記キャリア捕獲領域と第一の導電領域との間に挟まれ
、エネルギ・バンド・ダイアグラム上で該キャリア捕獲
領域のバンド・ギャップ以上となるバンド・ギャップ部
分を少なくとも一部に有する第二の広ギャップ領域とを
有し；上記第一の広ギャップ領域の価電子帯端は上記キ
ャリア捕獲領域に近付くに従ってエネルギ・レベルが低
下する勾配を持ち；かつ、上記第二の広ギャップ領域の伝導帯端は上記キャ
リア捕獲領域から離れるに従ってエネルギ・レベルが低
下する勾配を持つこと；を特徴とする半導体記憶素子。
（３７）上記第一の導電領域は、厚味方向または面内方
向に形成された広義のｐｎ接合を含む請求項３６に記載
の半導体記憶素子。
（３８）上記第一の導電領域とは電位的に分離された状
態で形成され、上記キャリア捕獲領域の電位を制御する
電位制御領域を有する請求項３６または３７に記載の半
導体記憶素子。
（３９）上記第一の広ギャップ領域と上記第一の半導体
領域の一方または双方に接するか、あるいは該第一の半
導体領域に接しながら上記キャリア捕獲領域に対向する
第二の導電領域を有する請求項３６、３７または３８に
記載の半導体記憶素子。
（４０）上記第一の半導体領域と上記第一の広ギャップ
領域とが接している側とは対向する側において該第一の
半導体領域に接する第三の広ギャップ領域と、該第一半
導体領域とは対向する側で該第三の広ギャップ領域に接
して設けられた第三の導電領域とを有する請求項３６、
３７、３８または３９に記載の半導体記憶素子。
（４１）第二の導電領域は互いに分離された第一部分と
第二部分とを有し、該第一、第二部分のいずれか一方を
ソース、他方をドレインとし、上記第三導電領域をゲー
トとする電界効果トランジスタ構造を含む請求項４０に
記載の半導体記憶素子。
（４２）第一の半導体領域とキャリア捕獲領域との間に
挟まれ、エネルギ・バンド・ダイアグラム上で該キャリ
ア捕獲領域のバンド・ギャップ以上となるバンド・ギャ
ップ部分を少なくとも一部に有する第一の広ギャップ領
域と；上記キャリア捕獲領域と第一の導電領域との間に挟まれ
、エネルギ・バンド・ダイアグラム上で該キャリア捕獲
領域のバンド・ギャップ以上となるバンド・ギャップ部
分を少なくとも一部に有する第二の広ギャップ領域とを
有し；上記第一の広ギャップ領域の伝導帯端は上記キャ
リア捕獲領域に近付くに従ってエネルギ・レベルが高ま
る勾配を持ち；かつ、上記第二の広ギャップ領域の価電子帯端は上記キ
ャリア捕獲領域から離れるに従ってエネルギ・レベルが
高まる勾配を持つこと；を特徴とする半導体記憶素子。
（４３）上記第一の導電領域は、厚味方向または面内方
向に形成された広義のｐｎ接合を含む請求項４２に記載
の半導体記憶素子。
（４４）上記第一の導電領域とは電位的に分離された状
態で形成され、上記キャリア捕獲領域の電位を制御する
電位制御領域を有する請求項４２または４３に記載の半
導体記憶素子。
（４５）上記第一の広ギャップ領域と上記第一の半導体
領域の一方または双方に接するか、あるいは該第一の半
導体領域に接しながら上記キャリア捕獲領域に対向する
第二の導電領域を有する請求項４２、４３または４４に
記載の半導体記憶素子。
（４６）上記第一の半導体領域と上記第一の広ギャップ
領域とが接している側とは対向する側において該第一の
半導体領域に接する第三の広ギャップ領域と、該第一半
導体領域とは対向する側で該第三の広ギャップ領域に接
して設けられた第三の導電領域とを有する請求項４２、
４３、４４または４５に記載の半導体記憶素子。
（４７）第二の導電領域は互いに分離された第一部分と
第二部分とを有し、該第一、第二部分のいずれか一方を
ソース、他方をドレインとし、上記第三導電領域をゲー
トとする電界効果トランジスタ構造を含む請求項４６に
記載の半導体記憶素子。