JP4511150B2 - 定電圧発生回路 - Google Patents

Description

本発明は、定電圧発生回路に関し、特に、バンドギャップ型の定電圧発生回路に関する。

従来、トランジスタのベース−エミッタ間のＰＮ接合の電圧降下（「ベース−エミッタ間電圧」という。）の差を利用して定電圧を出力するバンドギャップ形の定電圧回路が用いられている。
図４は、定電圧発生回路の従来例を示す図である。以下、従来例の構成及び動作について説明する。

（構成の説明）
ベース電極（ベース）を共通接続したトランジスタＱ１０、Ｑ１１と、該トランジスタＱ１０、Ｑ１１のエミッタ電極（エミッタ）と最低電位端子との間に接続した抵抗Ｒ１とＲ２とにより構成したバンドギャップ部と、トランジスタＱ１０、Ｑ１１の負荷回路として接続したトランジスタＱ３、Ｑ４及び抵抗Ｒ３、Ｒ４で構成されるカレントミラー回路１と、トランジスタＱ１１のコレクタ電極（コレクタ）を入力とする入力トランジスタＱ９と、該入力トランジスタＱ９のエミッタに出力側を接続したトランジスタＱ１５、Ｑ１６及び抵抗Ｒ９、Ｒ１０で構成したカレントミラー回路と、カレントミラー回路のトランジスタＱ１６にバイアス電流を供給する電流源回路を構成するトランジスタＱ１７、Ｑ１８及び抵抗Ｒ１１、Ｒ１２と、トランジスタＱ９のエミッタに接続されたエミッタフォロア接続のトランジスタＱ１９、Ｑ２０及び抵抗Ｒ１３、分圧抵抗Ｒ１４とＲ１５と、抵抗Ｒ１４、Ｒ１５の接続点を定電圧ＶＲＥＦの出力端子とし、バンドギャップ部のトランジスタＱ１０、Ｑ１１のベースに帰還する構成のＡＭＰ回路とで構成される。

トランジスタＱ９のベース−最低電位端子間と、電流源回路のトランジスタＱ１７のベース−エミッタ間に接続されたそれぞれコンデンサＣ１とＣ２は、ＡＭＰ回路の帰還構成による振動等の発生を防止するための位相補償用コンデンサである。なお、抵抗Ｒ２、Ｒ１５は最低電位端子に接続され、抵抗Ｒ３、Ｒ４およびＲ９、Ｒ１０は、トランジスタＱ３、Ｑ４およびＱ１５とＱ１６のエミッタと最高電位端子の間に接続され、抵抗Ｒ１２はトランジスタＱ１７のベースおよびトランジスタＱ１８のコレクタと最高電位端子の間に接続され、抵抗Ｒ１１はトランジスタＱ１７のエミッタおよびトランジスタＱ１８のベースと最高電位端子の間に接続されている。
（動作の説明）
次に、図４に示す定電圧発生回路の動作を回路解析により説明する。
定電圧出力端子の電圧ＶＲＥＦは、トランジスタＱ１１のベース−エミッタ間電圧ＶＢＥ（Ｑ１１）と抵抗Ｒ２に流れる電流Ｉ（Ｒ２）により、式（２６）で表わされる。

ＶＲＥＦ＝ＶＢＥ（Ｑ１１）＋Ｒ２・Ｉ（Ｒ２）…（２６）
また、電流Ｉ（Ｒ２）は、トランジスタＱ１１のエミッタ電流ＩＥ（Ｑ１１）と抵抗Ｒ１に流れる電流Ｉ（Ｒ１）の和であるから式（２７）で表される。

Ｉ（Ｒ２）＝Ｉ（Ｒ１）＋ＩＥ（Ｑ１１）…（２７）
式（２６）と式（２７）より、ＶＲＥＦは、
ＶＲＥＦ＝ＶＢＥ（Ｑ１１）＋Ｒ２｛Ｉ（Ｒ１）＋ＩＥ（Ｑ１１）｝…（２８）
となる。

ここで、ＶＲＥＦを更に展開するために、ＩＥ（Ｑ１１）について算出する。
トランジスタＱ１０のエミッタ電流ＩＥ（Ｑ１０）は、抵抗Ｒ１の電流Ｉ（Ｒ１）と等しく、
ＩＥ（Ｑ１０）＝Ｉ（Ｒ１）…（２９）
である。
トランジスタＱ１０のコレクタ電流ＩＣ（Ｑ１０）は、そのベース電流ＩＢ（Ｑ１０）とＩＥ（Ｑ１０）で表され、
ＩＣ（Ｑ１０）＝ＩＥ（Ｑ１０）−ＩＢ（Ｑ１０）…（３０）
となる。
トランジスタＱ１０のコレクタは、カレントミラー回路１の入力であるトランジスタＱ３のコレクタ側に接続されているので、その出力であるトランジスタＱ４のコレクタ電流ＩＣ（Ｑ４）は、トランジスタＱ３、Ｑ４のベース電流をそれぞれＩＢ（Ｑ３）、ＩＢ（Ｑ４）とすると、
ＩＣ（Ｑ４）＝ＩＣ（Ｑ１０）−ＩＢ（Ｑ４）−ＩＢ（Ｑ３）…（３１）
となる。

トランジスタＱ４のコレクタは、トランジスタＱ１１のコレクタに接続されているので、そのコレクタ電流ＩＣ（Ｑ１１）は、帰還回路の入力側のトランジスタＱ９のベース電流を無視すると、
ＩＣ（Ｑ１１）＝ＩＣ（Ｑ４）…（３２）
となる。

トランジスタＱ１１のエミッタ電流ＩＥ（Ｑ１１）は、式（３０）、式（３１）、式（３２）より、
ＩＥ（Ｑ１１）＝ＩＣ（Ｑ１１）＋ＩＢ（Ｑ１１）
＝ＩＣ（Ｑ１０）−ＩＢ（Ｑ４）−ＩＢ（Ｑ３）＋ＩＢ（Ｑ１１）
＝ＩＥ（Ｑ１０）−ＩＢ（Ｑ１０）−ＩＢ（Ｑ４）−ＩＢ（Ｑ３）＋ＩＢ（Ｑ１１）…（３３）
となる。

従って、式（２８）は、
ＶＲＥＦ＝ＶＢＥ（Ｑ１１）＋Ｒ２｛２・Ｉ（Ｒ１）−ＩＢ（Ｑ１０）−ＩＢ（Ｑ４）−ＩＢ（Ｑ３）＋ＩＢ（Ｑ１１）｝…（３４）
となる。

電流Ｉ（Ｒ１）はトランジスタＱ１０のベース−エミッタ間電圧ＶＢＥ（Ｑ１０）とトランジスタＱ１１のベース−エミッタ間電圧ＶＢＥ（Ｑ１１）と抵抗Ｒ１により、式（３５）で表される。

Ｉ（Ｒ１）＝｛ＶＢＥ（Ｑ１０）−ＶＢＥ（Ｑ１１）｝／Ｒ１…（３５）
ここでＶＢＥ（Ｑ１０）−ＶＢＥ（Ｑ１１）＝ｄＶＢＥとすると、式（３４）、式（３５）より、ＶＲＥＦは式（３６）で表される。

ＶＲＥＦ＝ＶＢＥ（Ｑ１１）＋２・Ｒ２・Ｉ（Ｒ１）−Ｒ２｛ＩＢ（Ｑ１０）＋ＩＢ（Ｑ４）＋ＩＢ（Ｑ３）−ＩＢ（Ｑ１１）｝
＝ＶＢＥ（Ｑ１１）＋２・Ｒ２｛ＶＢＥ（Ｑ１０）−ＶＢＥ（Ｑ１１）｝／Ｒ１−Ｒ２・｛ＩＢ（Ｑ１０）＋ＩＢ（Ｑ４）＋ＩＢ（Ｑ３）−ＩＢ（Ｑ１１）｝
＝ＶＢＥ（Ｑ１１）＋（２・Ｒ２／Ｒ１）ｄＶＢＥ−Ｒ２｛ＩＢ（Ｑ１０）＋ＩＢ（Ｑ４）＋ＩＢ（Ｑ３）−ＩＢ（Ｑ１１）｝…（３６）
式（３６）から定電圧発生回路の定電圧出力ＶＲＥＦに対する製造のばらつきの影響を検討すると、製造ばらつきには、「相対ばらつき」と「絶対ばらつき」とがある。抵抗の製造ばらつきは相対ばらつきが±２％で、絶対ばらつきが±２０％であり、トランジスタのベース−エミッタ間電圧ＶＢＥは、相対ばらつきが±２％で、絶対ばらつきが±２０％である。ここで相対ばらつきとは隣接する素子間のばらつきである。

よって、式（３６）の第１項は、絶対ばらつきの影響を受け、第２項は相対ばらつきの影響を受け、第３項のべ一ス電流は絶対ばらつきの影響を受ける。特に、第３項においてはＮＰＮトランジスタとＰＮＰトランジスタのベース電流が入っているために、絶対ばらつきの影響を大きく受けることが分かる。

図５は、ＮＰＮトランジスタとＰＮＰトランジスタのベース電流による影響を小さくするように構成した定電圧発生回路を示す図である。図４に示すカレントミラー回路１を、完全ウィルソン型カレントミラー回路（以下、「ウィルソン型カレントミラー回路」）にした構成を採用している。

これによりＰＮＰトランジスタのベース電流がほぼゼロとみなせるので、
ＩＣ（Ｑ１０）＝ＩＣ（Ｑ１１）…（３７）
となり、トランジスタＱ１０、Ｑ１１のコレクタ電流が互いに等しいので、そのベース電流について、
ＩＢ（Ｑ１０）＝ＩＢ（Ｑ１１）…（３８）
が成り立つ。よつて、トランジスタＱ１１のエミッタ電流ＩＥ（Ｑ１１）は、
ＩＥ（Ｑ１１）＝ＩＣ（Ｑ１１）＋ＩＢ（Ｑ１１）＝ＩＣ（Ｑ１０）＋ＩＢ（Ｑ１０）＝Ｉ（Ｒ１）
となり、定電圧出力ＶＲＥＦは、
ＶＲＥＦ＝ＶＢＥ（Ｑ１１）＋Ｒ２｛Ｉ（Ｒ１）＋ＩＥ（Ｑ１１）｝＝ＶＢＥ（Ｑ１１）＋２・Ｒ２・Ｉ（Ｒ１）
＝ＶＢＥ（Ｑ１１）＋２・Ｒ２｛ＶＢＥ（Ｑ１０）−ＶＢＥ（Ｑ１１）｝／Ｒ１…（３９）
となり、式（３６）のベース電流の第３項がなくなり、ＮＰＮトランジスタとＰＮＰトランジスタのベース電流による影響を削減することができる。

図４に示すような従来のバンドギャップ型の定電圧発生回路においてはトランジスタのベース電流による絶対ばらつきの影響を受けることから、図５に示すようにウィルソン型カレントミラー回路を用いてこの影響を抑制する技術が知られているが、図５に示すような定電圧発生回路においても、バンドギャップ動作を行うトランジスタのベース−エミッタ間電圧に関する式（３９）の第１項の絶対ばらつきにより、定電圧出力が大きな影響を受けるという問題がある。

特に、高精度なコンパレータ回路に基準電圧を供給する定電圧発生回路の場合、基準電圧値のばらつきに対するに要求が数％以内であり、従来例では定電圧発生回路の出力電圧の精度は不十分である。

（目的）
本発明の目的は、以上の問題点を解決するものであり、バンドギャップ動作を行うトランジスタのベース−エミッタ間電圧のばらつきの影響を排除した定電圧発生回路を提供することにある。

本発明の目的は、定電圧出力に対するバンドギャップ動作を行うトランジスタのベース−エミッタ間電圧の絶対ばらつきの影響を排除し、絶対精度を向上させた定電圧発生回路を提供することにある。

本発明の他の目的は、定電圧出力を数％以内のばらつきにする要求を満たすことができ、高精度なコンパレータ回路の基準電圧値の発生に好適な定電圧発生回路を提供することにある。

本発明の定電圧発生回路は、ベースが互いに接続された第１及び第２のトランジスタ（例えば図１のＱ１０、Ｑ１１）と、前記第１のトランジスタのエミッタと第２のトランジスタのエミッタの間に接続された第１の抵抗（例えば図１のＲ１）と、第２のトランジスタのエミッタと第１の電位端子（例えば図１の最低電位端子）の間に接続された第２の抵抗（例えば図１のＲ２）とを備える定電圧発生回路において、第１のトランジスタのコレクタと第２の電位端子（例えば図１の最高電位端子）の間に入力側が接続された第１のウィルソン型カレントミラー回路（例えば図１の１）と、第２のトランジスタのコレクタと第２の電位端子の間に出力側が接続された第２のウィルソン型カレントミラー回路（例えば図１の２）と、第１のウィルソン型カレントミラー回路の出力側との間に入力側が接続され、第２のウィルソン型カレントミラー回路の入力側との間に出力側が接続されたカレントミラー回路（例えば図１の３）と、を備える。また、ベースが互いに接続された第１及び第２のトランジスタ（例えば図３のＱ１０、Ｑ１１）と、前記第１のトランジスタのエミッタと第２のトランジスタのエミッタの間に接続された第１の抵抗（例えば図３のＲ１）と、第２のトランジスタのエミッタと第１の電位端子（例えば図３の最低電位端子）の間に接続された第２の抵抗（例えば図３のＲ２）とを備える定電圧発生回路において、第１のトランジスタのコレクタにエミッタが接続され第２のトランジスタのコレクタにベースが接続された第３のトランジスタ（例えば図３のＱ２６）とを備え、第３のトランジスタのコレクタと第２の電位端子（例えば図３の最高電位端子）の間に入力側が接続された第１のウィルソン型カレントミラー回路（例えば図３の１）と、第２のトランジスタのコレクタと第２の電位端子の間に出力側が接続された第２のウィルソン型カレントミラー回路（例えば図３の２）と、第１のウィルソン型カレントミラー回路の出力側との間に入力側が接続され、第２のウィルソン型カレントミラー回路の入力側との間に出力側が接続されたカレントミラー回路（例えば図３の３）と、を備える。

また、第２のトランジスタのコレクタに入力が接続され、前記第１及び第２のトランジスタのベースに出力が接続された帰還アンプを備え、前記帰還アンプは、ベースを入力とする第４のトランジスタ（例えば図２のＱ９）と、前記第４のトランジスタのコレクタにエミッタを接続した第５のトランジスタ（例えば図２のＱ２１）とを備え、前記第５のトランジスタのベースに入力側を接続し、前記第４のトランジスタのベースに出力側を接続した第３のウィルソン型カレントミラー回路（例えば図２の４）を備える。更に、前記帰還アンプは、第４のトランジスタのエミッタに入力が接続され、前記第１及び第２のトランジスタのベースに出力が接続されたエミッタフォロア型増幅器（例えば図２のＱ１９、Ｑ２０）を備える。より具体的には、前記カレントミラー回路（例えば図２の３）は、第１の電位端子にエミッタ側が接続され、コレクタ−ベース間が接続された第６のトランジスタ（例えば図２のＱ１２）と、第１の電位端子にエミッタ側が接続され、ベースが第６のトランジスタのベースに接続された第７のトランジスタ（例えば図２のＱ１３）と、を備え、前記第１、第２トランジスタ及び前記カレントミラー回路（例えば図２の３）は、同一極性のトランジスタでなり、以上の定電圧発生回路は集積回路として１つの半導体チップ上に形成される。

本発明によれば、１対のトランジスタのベース−エミッタ間電圧の差により定電圧を発生する定電圧発生回路において、半導体デバイスの製造ばらつきである相対ばらつき及び絶対ばらつきに対して、ばらつきのない定電圧を発生させることができ、高精度なバンドギャップレギュレータを実現することが可能である。

特に、トランジスタのエミッタ接地の電流増幅率Ｈｆｅとベース−エミッタ間電圧ＶＢＥとが互いに逆比例となる関係を利用することにより、定電圧出力が半導体デバイスの製造ばらつきの影響を受ける要因（解析式の項）をキャンセルすることが可能である。

更に、バンドギャップ部を構成する１対のトランジスタの製造ばらつきの影響を補正する電流補正回路、帰還アンプの入力側のベース電流に対する電流補償回路をカレントミラー回路により構成することにより、定電圧出力のばらつきや、電源電圧のばらつきや変動に対するばらつきの差分の変動を充分抑制することが可能であり、比較回路等の基準電圧発生回路として好適な定電圧回路が構成できる。

具体的には実施の形態１〜３のシミュレーション結果に示すように、トランジスタのベース−エミッタ間電圧ＶＢＥ、電流増幅率Ｈｆｅ及び抵抗値等のばらつきに対し、従来のばらつき値と比べ定電圧のばらつき及びばらつきの差分を充分低くすることができ、更に、定電圧発生回路の電源電圧（供給電圧）のばらつきや変動に対し、ばらつきの差分の変動をも充分抑制することが可能である。

（実施の形態１）
図１は本発明の定電圧発生回路の第１の実施の形態（実施の形態１）の構成を示す図である。以下、本実施の形態の構成及び動作を詳細に説明する。
（構成の説明）
本実施の形態の定電圧発生回路は、１対（２つ）のトランジスタのベース−エミッタ間電圧に基づいて定電圧を生成するバンドギャップ型の電圧発生回路部（バンドギャップ部）と、２つのトランジスタのコレクタ間に設けたカレントミラー回路部と、発生した定電圧出力を入力とし定電圧の変動を増幅して前記２つのトランジスタのベースに帰還し、定電圧出力の変動を抑制する帰還アンプとから構成され、各回路素子は集積回路の１つの半導体チップ上に形成される。

バンドギャップ部は、最低電位端子に一端を接続した抵抗Ｒ２と、抵抗Ｒ２の他端に一端を接続した抵抗Ｒ１とからなる抵抗の直列接続回路と、抵抗Ｒ１の他端にエミッタを接続したトランジスタＱ１０と、抵抗Ｒ１とＲ２の接続点にエミッタを接続し、ベースをトランジスタＱ１０のベースに共通接続したトランジスタＱ１１と、から構成される。

カレントミラー回路部は、トランジスタＱ１０のコレクタに入力側が接続され、最高電位端子との間に設けられたウィルソン型カレントミラー回路１と、トランジスタＱ１１のコレクタに出力側が接続され、最高電位端子との間に設けられたウィルソン型カレントミラー回路２と、ウィルソン型カレントミラー回路１の出力側に入力側が接続され、ウィルソン型カレントミラー回路２の入力側に出力接続され、最低電位端子との間に設けられたカレントミラー回路３と、から構成される。

ここで、ウィルソン型カレントミラー回路１（２）はそれぞれ、最高電位端子に一端が接続された抵抗Ｒ３（Ｒ６）と該抵抗Ｒ３（Ｒ６）の他端にエミッタが接続されたトランジスタＱ１（Ｑ６）と、ベース-コレクタが共通接続され、エミッタがトランジスタＱ１（Ｑ６）のコレクタに接続されたトランジスタＱ３（Ｑ８）とからなる入力側回路と、最高電位端子に一端が接続された抵抗Ｒ４（Ｒ５）と該抵抗Ｒ４（Ｒ５）の他端にエミッタが接続され、ベース-コレクタが共通接続されたトランジスタＱ２（Ｑ５）と、トランジスタＱ２（Ｑ５）のコレクタにエミッタが接続されたトランジスタＱ４（Ｑ７）とからなる出力側回路とで構成される。

また、カレントミラー回路３は最低電位端子に一端が接続された抵抗Ｒ７と該抵抗Ｒ７の他端にエミッタが接続され、ベース-コレクタが共通接続されたトランジスタＱ１２でなる入力側回路と、最低電位端子に一端が接続された抵抗Ｒ８と該抵抗Ｒ８の他端にエミッタが接続されたトランジスタＱ１３でなる出力側回路と、で構成される。

帰還アンプは、ベースを入力としコレクタを最低電位端子に接続し、エミッタを後述するカレントミラー回路の出力側のトランジスタＱ１５に接続された入力トランジスタＱ９と、入力トランジスタＱ９のエミッタに入力を接続したトランジスタＱ１９、Ｑ２０からなるエミッタフォロワ構成のダーリントン接続回路と、ダーリントン接続回路の出力に直列接続した抵抗Ｒ１４、Ｒ１５の抵抗分割点を定電圧出力端子とし、該出力端子の定電圧ＶＲＥＦをバンドギャップ部のトランジスタＱ１０、Ｑ１１のベースに帰還した帰還回路を備える増幅器構成でなり、前記カレントミラー回路は、最高電位端子にそれぞれ抵抗Ｒ９、Ｒ１０を介してエミッタが接続され、ベースが共通接続された、コレクタ−ベース間が接続された入力側のトランジスタＱ１６及び出力側の前記トランジスタＱ１５で構成される。

更に、前記カレントミラー回路の入力側のトランジスタＱ１６には、電流バイアスを供給するトランジスタＱ１７及びＱ１８を備え、トランジスタＱ１７、Ｑ１８は、最低電位端子に一端が接続された抵抗Ｒ１１の他端にトランジスタＱ１７のエミッタとトランジスタＱ１８のベースが接続され、最高電位端子に一端が接続された抵抗Ｒ１２の他端にトランジスタＱ１７のベースとトランジスタＱ１８のコレクタが接続され、トランジスタＱ１７のコレクタがトランジスタＱ１６のコレクタに接続された構成を備える。

以上のように実施の形態１においては、抵抗１４とＲ１５の接点は定電圧ＶＲＥＦの出力端子であり、トランジスタＱ１０とＱ１１のベースと接続され、トランジスタＱ１とＱ２、Ｑ５とＱ６およびＱ１５とＱ１６のエミッタには、それぞれ抵抗Ｒ３とＲ４、Ｒ５とＲ６およびＲ９とＲ１０が接続され、それぞれの抵抗のもう一方の端は最高電位端子に接続される。また、抵抗Ｒ１２及びトランジスタＱ１９、Ｑ２０のコレクタは最高電位端子に接続され、トランジスタＱ１２とＱ１３のエミッタにはそれぞれ抵抗Ｒ７とＲ８が接続され、それぞれの抵抗のもう一方の端は最低電位端子に接続される。また、抵抗Ｒ２、Ｒ１１、Ｒ１５は最低電位端子に接続される。

更に、コンデンサＣ１、Ｃ２は位相補償用コンデンサであり、それぞれトランジスタＱ９のベース−最低電位端子間とトランジスタＱ１７のエミッタ−ベース間に接続される。また、トランジスタＱ３のコレクタはトランジスタＱ１０のコレクタに接続され、トランジスタＱ４のコレクタはトランジスタＱ１２のコレクタに接続され、トランジスタＱ８のコレクタはトランジスタＱ１３のコレクタに接続され、トランジスタＱ７のコレクタはトランジスタＱ１１のコレクタに接続される。

（動作の説明）
次に、実施の形態１の動作について回路解析により以下詳細に説明する。
定電圧出力端子の電位ＶＲＥＦは、トランジスタＱ１１のベース−エミッタ間電圧ＶＢＥ（Ｑ１１）と低抗Ｒ２に流れる電流Ｉ（Ｒ２）により式（１）で表される。

ＶＲＥＦ＝ＶＢＥ（Ｑ１１）＋Ｒ２・Ｉ（Ｒ２）…（１）
また、電流Ｉ（Ｒ２）は、トランジスタＱ１１のエミッタ電流ＩＥ（Ｑ１１）と抵抗Ｒ１に流れる電流Ｉ（Ｒ１）の和であるから、式（２）で表される。

Ｉ（Ｒ２）＝Ｉ（Ｒ１）＋ＩＥ（Ｑ１１）…（２）
式（１）と式（２）より、ＶＲＥＦは、
ＶＲＥＦ＝ＶＢＥ（Ｑ１１）＋Ｒ２｛Ｉ（Ｒ１）＋ＩＥ（Ｑ１１）｝…（３）
となる。

ここで、式（３）のＶＲＥＦを更に展開するためにＩＥ（Ｑ１１）について算出する。
トランジスタＱ１０のエミッタ電流ＩＥ（Ｑ１０）は、抵抗Ｒ１の電流Ｉ（Ｒ１）と等しく、
ＩＥ（Ｑ１０）＝Ｉ（Ｒ１）…（４）
である。

トランジスタＱ１０のコレクタ電流ＩＣ（Ｑ１０）は、そのベース電流ＩＢ（Ｑ１０）とＩＥ（Ｑ１０）で表され、
ＩＣ（Ｑ１０）＝ＩＥ（Ｑ１０）−ＩＢ（Ｑ１０）…（５）
となる。

トランジスタＱ１０のコレクタは、ウィルソン型カレントミラー回路１の入力側のトランジスタＱ３に接続されているので、その出力側のトランジスタＱ４のコレクタ電流ＩＣ（Ｑ４）は、
ＩＣ（Ｑ４）＝ＩＣ（Ｑ１０）…（６）
となる。

トランジスタＱ４のコレクタは、カレントミラー回路３の入力側のトランジスタＱ１２に接続されているので、出力側のトランジスタＱ１３のコレクタ電流ＩＣ（Ｑ１３）は、トランジスタＱ１３のベース電流ＩＢ（Ｑ１３）とトランジスタＱ１２のベ一ス電流ＩＢ（Ｑ１２）の和だけ入力側のトランジスタＱ１２に入力する電流ＩＣ（Ｑ４）より少ないので、
ＩＣ（Ｑ１３）＝ＩＣ（Ｑ４）−ＩＢ（Ｑ１２）−ＩＢ（Ｑ１３）…（７）
で表される。

トランジスタＱ１３のコレクタは、ウィルソン型カレントミラー回路２の入力側のトランジスタＱ８に接続されているので、その出力側のトランジスタＱ７のコレクタ電流ＩＣ（Ｑ７）は、
ＩＣ（Ｑ７）＝ＩＣ（Ｑ１３）…（８）
となる。トランジスタＱ７のコレクタは、トランジスタＱ１１のコレクタに接統されているので、Ｑ１１のコレクタ電ＩＣ（Ｑ１１）は、
ＩＣ（Ｑ１１）＝ＩＣ（Ｑ７）…（９）
となる。ただし、トランジスタＱ９のベース電流ＩＢ（Ｑ９）は無視するものとする。

トランジスタＱ１１のエミッタ電流ＩＥ（Ｑ１１）は、そのコレクタ電流ＩＣ（Ｑ１１）とベース電流ＩＢ（Ｑ１１）の和であるから、
ＩＥ（Ｑ１１）＝ＩＣ（Ｑ１１）＋ＩＢ（Ｑ１１）…（１０）
で表される。式（４）〜（１０）より、ＩＥ（Ｑ１１）は、
ＩＥ（Ｑ１１）＝ＩＣ（Ｑ１１）＋ＩＢ（Ｑ１１）
＝ＩＣ（Ｑ７）＋ＩＢ（Ｑ１１）
＝ＩＣ（Ｑ１３）＋ＩＢ（Ｑ１１）
＝ＩＣ（Ｑ４）−ＩＢ（Ｑ１２）−ＩＢ（Ｑ１３）＋ＩＢ（Ｑ１１）
＝ＩＣ（Ｑ１０）−ＩＢ（Ｑ１２）−ＩＢ（Ｑ１３）＋ＩＢ（Ｑ１１）
＝ＩＥ（Ｑ１０）−ＩＢ（Ｑ１０）−ＩＢ（Ｑ１２）−ＩＢ（Ｑ１３）＋ＩＢ（Ｑ１１）
＝Ｉ（Ｒ１）−ＩＢ（Ｑ１０）−ＩＢ（Ｑ１２）−ＩＢ（Ｑ１３）＋ＩＢ（Ｑ１１）…（１１）
ここで、トランジスタＱ１０、Ｑ１２、Ｑ１３、Ｑ１１の比、つまりエミッタ接合の面積の比を１：１：１：１とし、ベース電流はコレクタ電流と比較すると、１／３０〜１／２００と十分に小さいことから、それぞれのベース電流は等しいとみなし、
ＩＢ（Ｑ１０）＝ＩＢ（Ｑ１２）＝ＩＢ（Ｑ１３）＝ＩＢ（Ｑ１１）＝ＩＢ…（１２）
とする。よって式（１１）は式（１２）より、
ＩＥ（Ｑ１１）＝Ｉ（Ｒ１）−２・ＩＢ…（１３）
となる。

以上により求められたＩＥ（Ｑ１１）の式（１３）を式（３）に代入すると、
ＶＲＥＦ＝ＶＢＥ（Ｑ１１）＋Ｒ２｛Ｉ（Ｒ１）＋Ｉ（Ｒ１）−２・ＩＢ｝＝ＶＢＥ（Ｑ１１）＋２・Ｒ２｛Ｉ（Ｒ１）−ＩＢ｝…（１４）
となる。

電流Ｉ（Ｒ１）は、バンドギャップ部の原理により、トランジスタＱ１０のベース−エミッタ間電庄ＶＢＥ（Ｑ１０）とトランジスタＱ１１のベース−エミッタ間電庄ＶＢＥ（Ｑ１１）と抵抗Ｒ１により、式（１５）で表される。

Ｉ（Ｒ１）＝｛ＶＢＥ（Ｑ１０）−ＶＢＥ（Ｑ１１）｝／Ｒ１…（１５）
ここで、ＶＢＥ（Ｑ１０）−ＶＢＥ（Ｑ１１）＝ｄＶＢＥとすると、式（１４）、（１５）より、ＶＲＥＦは式（１６）で表される。

ＶＲＥＦ＝ＶＢＥ（Ｑ１１）＋２・Ｒ２・｛Ｉ（Ｒ１）−ＩＢ｝
＝ＶＢＥ（Ｑ１１）＋２・Ｒ２・〔｛ＶＢＥ（Ｑ１０）−ＶＢＥ（Ｑ１１）｝／Ｒ１−ＩＢ〕
＝ＶＢＥ（Ｑ１１）＋（２・Ｒ２／Ｒ１）ｄＶＢＥ−２・Ｒ２・ＩＢ…（１６）
ベース電流とコレクタ電流と電流増幅率Ｈｆｅの関係から、ＩＢとＨｆｅは反比例の関係にあり、式（１６）は、
ＶＲＥＦ＝ＶＢＥ（Ｑ１１）＋（２・Ｒ２／Ｒ１）ｄＶＢＥ−２・Ｒ２・ＩＣ／Ｈｆｅ…（１７）
となる。ここでＩＣは、式（１２）より、トランジスタＱ１０〜Ｑ１３のコレクタ電流とみなすことができる。

一般に、トランジスタのベース−エミッタ間電圧ＶＢＥの製造ばらつきの範囲内においては、その電流増幅率Ｈｆｅはベース−エミッタ間電圧ＶＢＥに線形で反比例の関係になる。そこで、抵抗Ｒ２および電流ＩＣについて、
ＶＢＥ（Ｑ１１）＝２・Ｒ２・ＩＣ／Ｈｆｅ…（１８）
を満たすように設定することにより、式（１７）のＶＢＥ（Ｑ１１）の項を消去することができ、トランジスタのベース−エミッタ間電圧ＶＢＥの絶対ばらつきを打ち消し、定電圧出力の変動を打ち消すことが可能である。

（実施の形態２）
図２は、本発明の定電圧発生回路の第２の実施の形態（実施の形態２）を示す図である。実施の形態１においては、トランジスタＱ９のベース電流を省略した例により説明したが、本実施の形態ではトランジスタＱ９のベース電流をも考慮し、ベース電流ＩＢ（Ｑ９）の影響を排除することにより、より高精度の定電圧出力を得るように構成したものである。

実施の形態２は、図１に示す定電圧発生回路の基本構成を備えており、更に、帰還アンプの入力トランジスタであるトランジスタＱ９のベース電流ＩＢ（Ｑ９）をキャンセルするためのベース電流補償回路をも備える。具体的には、トランジスタＱ９のコレクタに同一極性のトランジスタＱ２１のエミッタを接続し、そのコレクタを最低電位端子に接続し、トランジスタＱ２１のベースをウィルソン型カレントミラー回路４の入力側に接続し、トランジスタＱ９のベースを前記ウィルソン型カレントミラー回路４の出力側に接続した構成を備える。

ここで、前記ウィルソン型カレントミラー回路４は、最低電位端子に一端が接続された抵抗Ｒ１７と該抵抗Ｒ１７の他端にエミッタが接続されたトランジスタＱ２５と、ベース-コレクタが共通接続され、エミッタがトランジスタＱ２５のコレクタに接続された入力側のトランジスタＱ２３とからなる入力側回路と、最低電位端子に一端が接続された抵抗Ｒ１６と該抵抗Ｒ１６の他端にエミッタが接続され、ベース-コレクタが共通接続されたトランジスタＱ２４と、該トランジスタＱ２４のコレクタにエミッタが接続されベースがトランジスタＱ２３のベースと接続された出力側のトランジスタＱ２２とからなる出力側回路と、で構成されている。つまり、トランジスタＱ２１のベースがウィルソン型カレントミラー回路４のトランジスタＱ２３のコレクタに接続され、トランジスタＱ９のベースがウィルソン型カレントミラー回路４のトランジスタ２２のコレクタに接続されている。

（動作の説明）
次に実施の形態２の動作を図２を参照して回路解析により詳細に説明する。
バンドギャップ部のトランジスタＱ１１のコレクタにトランジスタＱ９のベース電流ＩＢ（Ｑ９）が流れているとすると、トランジスタＱ７のコレクタ電流ＩＣ（Ｑ７）とトランジスタＱ１１のコレクタ電流ＩＣ（Ｑ１１）は等しくならないので、ＩＢ（Ｑ９）を考慮し、ＩＥ（Ｑ１１）は、
ＩＥ（Ｑ１１）＝ＩＣ（Ｑ１１）＋ＩＢ（Ｑ１１）
＝ＩＣ（Ｑ７）＋ＩＢ（Ｑ９）＋ＩＢ（Ｑ１１）
＝ＩＣ（Ｑ１３）＋ＩＢ（Ｑ９）＋ＩＢ（Ｑ１１）
＝ＩＣ（Ｑ４）−ＩＢ（Ｑ１２）−ＩＢ（Ｑ１３）＋ＩＢ（Ｑ９）＋ＩＢ（Ｑ１１）
＝ＩＣ（Ｑ１０）−ＩＢ（Ｑ１２）−ＩＢ（Ｑ１３）＋ＩＢ（Ｑ９）＋ＩＢ（Ｑ１１）
＝ＩＥ（Ｑ１０）−ＩＢ（Ｑ１０）−ＩＢ（Ｑ１２）−ＩＢ（Ｑ１３）＋ＩＢ（Ｑ９）＋ＩＢ（Ｑ１１）
＝Ｉ（Ｒ１）−ＩＢ（Ｑ１０）−ＩＢ（Ｑ１２）−ＩＢ（Ｑ１３）＋ＩＢ（Ｑ９）＋ＩＢ（Ｑ１１）…（１９）
となり、式（１２）を代入すると、
ＩＥ（Ｑ１１）＝Ｉ（Ｒ１）−２・ＩＢ＋ＩＢ（Ｑ９）…（２０）
となる。

したがって、ＶＲＥＦは、式（２０）と式（３）、式（１５）より、
ＶＲＥＦ＝ＶＢＥ（Ｑ１１）＋（２・Ｒ２／Ｒ１）ｄＶＢＥ−Ｒ２（２・ＩＢ−ＩＢ（Ｑ９））…（２１）
となる。

トランジスタＱ９とトランジスタＱ２１は、相対的な同じ特性を有する素子であり、それぞれのコレクタ電流ＩＣ（Ｑ９）とＩＣ（Ｑ２１）は等しいので、コレクタ電流の１／Ｈｆｅにあたるベース電流は、互いにほぼ等しくなる。

トランジスタＱ２１のベースにはウィルソン型のカレントミラー回路４の入力側のトランジスタＱ２３が接続されているので、その出力側のトランジスタＱ２２のコレクタ電流ＩＣ（Ｑ２２）は、トランジスタＱ２１のベース電流ＩＢ（Ｑ２１）と等しくなる。

つまり
ＩＢ（Ｑ９）＝ＩＢ（Ｑ２１）＝ＩＣ（Ｑ２２）…（２２）
となり、ＩＢ（Ｑ９）は、トランジスタＱ２２に流入され、トランジスタＱ１１のコレクタに流入することがなくなる。

よって、式（１９）においてＩＢ（Ｑ９）はキャンセルされ、ＶＲＥＦは、
ＶＲＥＦ＝ＶＢＥ（Ｑ１１）＋（２・Ｒ２／Ｒ１）ｄＶＢＥ−２・Ｒ２・ＩＢ…（２３）
となる。

以上のように実施の形態２によれば、トランジスタＱ９のベース電流ＩＢ（Ｑ９）はカレントミラー回路４によりキャンセルされ、式（２３）は実施の形態１の式（１６）と同様となり、式（１７）から分かるように、抵抗Ｒ２および電流ＩＣについて、ＶＢＥ（Ｑ１１）＝２・Ｒ２・ＩＣ／Ｈｆｅを満たすように設定することにより、トランジスタのベース−エミッタ間電圧ＶＢＥのばらつきを打ち消し、定電圧出力の変動を打ち消すことが可能である。

（実施の形態３）
図３は、本発明の定電圧発生回路の第３の実施の形態（実施の形態３）を示す図である。図１に示す実施の形態１の基本回路に、更に追加のトランジスタＱ２６を接続したものである。トランジスタＱ２６は、トランジスタＱ１０、Ｑ１１と同一極性のトランジスタでなり、そのコレクタをトランジスタＱ３のコレクタに、ベースをトランジスタＱ１１のコレクタに、エミッタをトランジスタＱ１０のコレクタに接続した構成を備える。

この回路構成によれば、前述の式（１６）の定電圧出力ＶＥＲＦは、
ＶＲＥＦ＝ＶＢＥ（Ｑ１１）＋（２・Ｒ２／Ｒ１）ｄＶＢＥ−Ｒ２・ＩＢ、つまり、
ＶＲＥＦ＝ＶＢＥ（Ｑ１１）＋（２・Ｒ２／Ｒ１）ｄＶＢＥ−Ｒ２・ＩＣ／Ｈｆｅ…（２４）
となるが、バンドギャップ部を構成する１対のトランジスタへの電流補正回路をカレントミラー回路（Ｑ１２、１３）で構成しているので、実施の形態１の式（１８）と同様に、ＶＢＥ（Ｑ１１）＝Ｒ２・ＩＣ／Ｈｆｅを満たすように抵抗Ｒ２および電流ＩＣを設定することで、トランジスタのＶＢＥのばらつきを打ち消し、出力電圧の変動を打ち消すことが出来る。

実施の形態３のようにトランジスタＱ２６を追加することにより、式（２４）の第３項の係数の変更が可能であり、抵抗Ｒ２および電流ＩＣの設定の自由度が高まり、精度を向上させることができる。

（実施の形態４）
以上の実施の形態１〜３において、トランジスタの特性ＶＢＥや電流増幅率Ｈｆｅの調整がうまく合わない場合、または、ちょうど良い抵抗値がないために、ばらつきが小さく出来ない場合に、更にＲ２・ＩＣ／Ｈｆｅの係数を可変させることで合わせこみを行うように構成することができる。

第４の実施の形態（実施の形態４）は、カレントミラー回路を構成するトランジスタＱ１２とＱ１３の比、すなわちエミッタ面積比によって、ベース電流の調整を行いトランジスタの特性ＶＢＥやＨｆｅの合わせ込みを高めるように構成するものである。

たとえば、実施の形態３において、バンドギャップ部の電流補正回路としてカレントミラー回路を構成する１対のトランジスタについて、トランジスタＱ１２が１個、トランジスタＱ１３が２個に相当するエミッタ面積比とすると、
トランジスタＱ４のコレクタ電流ＩＣ（Ｑ４）とトランジスタＱ１３のコレクタ電流ＩＣ（Ｑ１３）の関係を示す前述の式（７）は、
ＩＣ（Ｑ１３）＝２・ＩＣ（Ｑ４）−ＩＢ（Ｑ１２）−２・ＩＢ（Ｑ１３）
となり、実施の形態３の式（２３）は、
ＶＲＥＦ＝ＶＢＥ（Ｑ１１）＋（３・Ｒ２／Ｒ１）ｄＶＢＥ−４・Ｒ２・ＩＢ、つまり、
ＶＲＥＦ＝ＶＢＥ（Ｑ１１）＋（３・Ｒ２／Ｒ１）ｄＶＢＥ−４・Ｒ２・ＩＣ／Ｈｆｅ
となる。

ここで、式（１８）と同様に、ＶＢＥ（Ｑ１１）＝４・Ｒ２・ＩＣ／Ｈｆｅを満たすように抵抗Ｒ２および電流増幅率Ｈｆｅを設定することにより、トランジスタのＶＢＥのばらつきを打ち消し、出力電圧の変動を打ち消すことができる。

以上のように実施の形態４によれば、Ｒ２・ＩＣ／Ｈｆｅの係数は１または４等、正数で変えることができ、トランジスタの特性ＶＢＥやＨｆｅの設定のみでは調整が困難な場合において、シミュレーションなどにより、ＶＲＥＦのばらつき変化が小さくなるように、トランジスタＱ１２とＱ１３の比、すなわちエミッタ面積比によって電流調整を行い、合わせこみを行うことが可能となる。なお、実施の形態４に示すトランジスタＱ１２とＱ１３の比の調整は前述の各実施の形態１〜３に適用可能であることは明らかである。

表１は実施の形態１〜３の定電圧発生回路について、シミュレーションによる確認を行った結果を示すものである。最低電位端子を０Ｖとし、最高電位端子を７Ｖまたは８Ｖに設定した場合について、製造ばらつきの条件として、ＮＰＮトランジスタのＨｆｅを±２０％、抵抗値を±２０％それぞればらつかせ、＋２０％を”Ｈ品”、センターを“Ｍ品”、−２０％を“Ｌ品”として定義して示したものである。

実施の形態１〜３は、最高電位端子が７Ｖ及び８Ｖの場合の全てのＨ品〜Ｌ品が従来例のばらつきの値１．２３４、１．２５１を下回って入り、ばらつきの差分も従来例の０．０２５と０．０２４より充分小さい。更に、電源電圧が７Ｖと８Ｖとの間でＬ品とＨ品の差分の変動をみると、従来例の０．０１５から０．０２４と大幅な変動を示すのに対し、実施の形態１〜３では、それぞれ０．０１４〜０．０１１、０．００６〜０．００３、０．００７〜０．００５と小さい変動幅に収まることが分かる。

本発明の第１の実施の形態を示す図である。 本発明の第２の実施の形態を示す図である。 本発明の第３の実施の形態を示す図である。 従来の定電圧発生回路の構成例を示す図である。 従来の定電圧発生回路の他の構成例を示す図である。

符号の説明

１、２、４ 完全ウィルソン型カレントミラー回路
３ カレントミラー回路
Ｑ１〜Ｑ９、Ｑ１５〜Ｑ２１ ＰＮＰ型トランジスタ
Ｑ１０〜Ｑ１３、Ｑ２２〜Ｑ２６ ＮＰＮ型トランジスタ
Ｒ１〜Ｒ１８ 抵抗
Ｃ１、Ｃ２ コンデンサ
ＶＲＥＦ 定電圧出力（端子）

Claims (8)

1. ベースが互いに接続された第１及び第２のトランジスタと、前記第１のトランジスタのエミッタと第２のトランジスタのエミッタの間に接続された第１の抵抗と、第２のトランジスタのエミッタと第１の電位端子の間に接続された第２の抵抗とを備える定電圧発生回路において、
   第１のトランジスタのコレクタと第２の電位端子の間に入力側が接続された第１のウィルソン型カレントミラー回路と、
   第２のトランジスタのコレクタと第２の電位端子の間に出力側が接続された第２のウィルソン型カレントミラー回路と、
   第１のウィルソン型カレントミラー回路の出力側との間に入力側が接続され、第２のウィルソン型カレントミラー回路の入力側との間に出力側が接続されたカレントミラー回路と、
   を備えることを特徴とする定電圧発生回路。
2. ベースが互いに接続された第１及び第２のトランジスタと、前記第１のトランジスタのエミッタと第２のトランジスタのエミッタの間に接続された第１の抵抗と、第２のトランジスタのエミッタと第１の電位端子の間に接続された第２の抵抗とを備える定電圧発生回路において、
   第１のトランジスタのコレクタにエミッタが接続され、第２のトランジスタのコレクタにベースが接続された第３のトランジスタとを備え、第３のトランジスタのコレクタと第２の電位端子の間に入力側が接続された第１のウィルソン型カレントミラー回路と、
   第２のトランジスタのコレクタと第２の電位端子の間に出力側が接続された第２のウィルソン型カレントミラー回路と、
   第１のウィルソン型カレントミラー回路の出力側との間に入力側が接続され、第２のウィルソン型カレントミラー回路の入力側との間に出力側が接続されたカレントミラー回路と、
   を備えることを特徴とする定電圧発生回路。
3. 第２のトランジスタのコレクタに入力が接続され、前記第１及び第２のトランジスタのベースに出力が接続された帰還アンプ
   を備えることを特徴とする請求項１又は２記載の定電圧発生回路。
4. 前記帰還アンプは、
   ベースを入力とする第４のトランジスタと、
   前記第４のトランジスタのコレクタにエミッタを接続した第５のトランジスタとを備え、
   前記第５のトランジスタのベースに入力側を接続し、前記第４のトランジスタのベースに出力側を接続した第３のウィルソン型カレントミラー回路を備える
   ことを特徴とする請求項３記載の定電圧発生回路。
5. 前記帰還アンプは、
   第４のトランジスタのエミッタに入力が接続され、前記第１及び第２のトランジスタのベースに出力が接続されたエミッタフォロア型増幅器を備える
   ことを特徴とする請求項４記載の定電圧発生回路。
6. 前記第１のウィルソン型カレントミラー回路の出力側との間に入力側が接続され、第２のウィルソン型カレントミラー回路の入力側との間に出力側が接続されたカレントミラー回路は、
   第１の電位端子にエミッタ側が接続され、コレクタ−ベース間が接続された第６のトランジスタと、
   第１の電位端子にエミッタ側が接続され、ベースが第６のトランジスタのベースに接続された第７のトランジスタと、
   を備える
   ことを特徴とする請求項１乃至５の何れかの請求項記載の定電圧発生回路。
7. 前記第１、第２トランジスタ及び前記第１のウィルソン型カレントミラー回路の出力側との間に入力側が接続され、第２のウィルソン型カレントミラー回路の入力側との間に出力側が接続されたカレントミラー回路は、同一極性のトランジスタでなる
   ことを特徴とする請求項１乃至６の何れかの請求項記載の定電圧発生回路。
8. 第３のトランジスタが前記第１及び第２のトランジスタと同一極性でなることを特徴とする請求項２記載の定電圧発生回路。

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