JP4498963B2 - デジタルシステム - Google Patents

Description

この発明は、入力段にＡ／Ｄ変換器を、出力段にＤ／Ａ変換器をそれぞれ有し、ＰＬＬ回路が発生するクロックを基準クロックとしてデジタル処理を行うデジタルシステムに関するものである。

ＰＬＬ回路は、外部から与えられる同期信号に同期してクロック信号を発生する。そのため、ＰＬＬ回路は、同期信号にジッタ（周波数の変動）が含まれていると、ジッタを含むクロックを発生することになる。

ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力するデジタルシステムでは、基準クロックにジッタが含まれていると、システムの出力信号（アナログ信号）に悪影響を与えることになる。また、他の電子機器に対して電磁妨害（ＥＭＩ）を与えることになる。

例えば、特許文献１では、ジッタを含む入力信号に迅速に応答してジッタ低減した出力クロック信号を得るジッタ抑圧回路として、位相比較器、ＶＣＯ及び分周器を共通使用し、スイッチにより切替可能なアナログＰＬＬ回路及びデジタルＰＬＬ回路を構成したジッタ抑圧回路が開示されている。

また、特許文献２では、固定クロックに意図的にジッタ（ディザ）を与えてＥＭＩスペクトラムのピークを低下させるクロックディザリング回路を用いたＰＬＬ回路が提案されている。

特開２０００−１７４６２０号公報 特開２０００−２６１３１４号公報

しかしながら、特許文献１に記載のようにＰＬＬ回路に工夫を加えてジッタを抑圧する方法では、特殊なＰＬＬ回路が必要となるので、実現が困難であり、また、実現するとすれば非常に高価なものになる。

また、ＥＭＩ対策は重要であるので、この発明が対象とするデジタルシステムにおいてもクロックディザリング法を採用する必要がある。しかし、特許文献２に記載のクロックディザリング法をそのままこの発明が対象とするデジタルシステムに適用すると、Ｄ／Ａ変換された出力アナログ信号にクロックディザが影響するので、異なる観点からの工夫が必要であり、どのように構成するかが問題である。

この発明は、上記に鑑みてなされたものであり、ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力する場合に、ＰＬＬ回路が発生するクロックに含まれるジッタの影響を最小限に抑制する機構を備えたデジタルシステムを得ることを目的とする。

また、この発明は、ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力する場合に、クロックディザリング法を適用してもＤ／Ａ変換された出力アナログ信号にクロックディザが影響しないようにする機構を備えたデジタルシステムを得ることを目的とする。

上述した目的を達成するために、この発明は、入力段にＡ／Ｄ変換器を、出力段にＤ／Ａ変換器をそれぞれ有し、ＰＬＬ回路が発生するクロックを基準クロックとしてデジタル処理を行うデジタルシステムにおいて、前記Ａ／Ｄ変換器から前記Ｄ／Ａ変換器に至る信号経路に前記基準クロックに含まれるジッタの周期の倍数の時間分遅延させる遅延器を備えることを特徴とする。

この発明によれば、基準クロックに含まれるジッタ周期の倍数の時間分だけデジタル処理した信号を遅延させてからアナログ変換するので、入力段のＡ／Ｄ変換器２から出力段のＤ／Ａ変換器５までの遅延時間をジッタ周期と合致させることができ、出力アナログ信号に対するクロックに含まれるジッタの影響を最小限に抑えることができる。

この発明によれば、ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力するデジタルシステムにおいて、ＰＬＬ回路が発生するクロックに含まれるジッタの影響を最小限に抑制することができるという効果を奏する。

以下に図面を参照して、この発明にかかるデジタルシステムの好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、この発明の実施の形態１によるデジタルシステムの構成を示すブロック図である。図１では、映像信号をデジタル処理する場合の構成例が示されている。図２は、クロックにジッタが含まれている場合の図１に示すデジタルシステムの動作を説明するタイムチャートである。

図１において、入力端子１には、アナログ信号である映像信号が入力される。また、出力端子８からアナログ信号である映像信号が出力される。同期分離回路６は、入力端子１から入力する映像信号に含まれる同期信号を取り出してＰＬＬ回路７に与える。ＰＬＬ回路７は、その同期信号に同期してクロックを発生する。

入力端子１と出力端子８との間に直列に配置されるアナログ／デジタル変換（Ａ／Ｄ変換器）２、デジタル処理回路３及びデジタル／アナログ変換器（Ｄ／Ａ変換器）５は、それぞれ、ＰＬＬ回路７が発生するクロックを基準クロックとして動作する。そして、この実施の形態１では、デジタル処理回路３とＤ／Ａ変換器５との間に、遅延器４が設けられている。

図２では、（ａ）所望クロックと、（ｂ）ＰＬＬ発生クロックと、（ｃ）ジッタと、（ｄ）入力アナログ信号例と、（ｅ）出力信号例１と、（ｆ）出力信号例１との各波形が示されている。

図２（ｂ）に示すように、ＰＬＬ回路７が発生するクロックには微少なジッタ（周波数の変動）がある。所望クロック（図２（ａ））は、固定的な周波数をもつクロックであるが、ＰＬＬ回路７が発生するクロックにジッタがあるので、映像のサンプリングポイントはゆれている（図２（ｄ））。

ＰＬＬ回路７のループフィルタはＬＰＦであるので、一般的にジッタは周期的な低域の周波数変動である（図２（ｃ））。ジッタの原因としては、様々なものがある。例えばビデオレコーダなどのテープ、ディスクなどの媒体から映像信号を取り出すものであれば、モータの回転むらによるワウ／フラッタなどがある。また、映像信号では黒っぽい絵柄と白っぽい絵柄とで直流（ＤＣ）レベルが変動するので、入力映像信号の低域のＤＣレベル変動による同期分離のずれなどもある。

そこで、遅延器４は、クロックのジッタ周期分遅延するように調整してある。具体的には、遅延器４の遅延時間は、デジタル処理回路３と遅延器４の合計遅延時間が基準クロックのジッタの周期と等しくなるように調整してある。

この場合、遅延器４の無い従来の構成では、例えば、Ａ／Ｄ変換からＤ／Ａ変換までの遅延時間がジッタ周期の半分であった場合、出力映像信号に対し基準クロックのジッタの影響が最大となる（図２（ｅ）：出力信号例１）。

これに対して、上記のように調整した遅延器４を設ける場合では、Ａ／Ｄ変換からＤ／Ａ変換までの遅延時間がジッタ周期と合致しているので、出力映像信号に対し基準クロックのジッタの影響は最小となる（図２（ｆ）：出力信号例２）。

このように、実施の形態１によれば、基準クロックに含まれるジッタ周期の倍数の時間分だけデジタル処理した信号を遅延させてからアナログ変換するようにしたので、入力段のＡ／Ｄ変換器から出力段のＤ／Ａ変換器までの遅延時間をジッタ周期と合致させることができ、出力アナログ信号に対するクロックに含まれるジッタの影響を最小限に抑えることができる。

実施の形態２．
図３は、この発明の実施の形態２によるデジタルシステムの構成を示すブロック図である。なお、図３では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、実施の形態２に関わる部分を中心に説明する。

図３に示すように、この実施の形態２によるデジタルシステムでは、図１（実施の形態１）に示した構成において、ＰＬＬ回路７に代えて、ＰＬＬ回路９が設けられている。また、遅延器４での遅延時間は、実施の形態１とは異なっている。

図１（実施の形態１）に示したＰＬＬ回路７は、位相比較器１０，ループフィルタ１１，ＶＣＯ（電圧制御発振器）１３及び分周器１４のループで構成される一般的なものであるが、この実施の形態２によるＰＬＬ回路９では、ループフィルタ１１とＶＣＯ１３との間に加算器１２が設けられ、この加算器１２の他方の入力端側にランダム信号発生回路が設けられている。

このランダム信号発生回路は、固定クロックに基づき周期的な擬似乱数符号を発生する例えば線形帰還シフトレジスタ（Linear Feedback Sift Register：ＬＦＳＲ）１５と、このＬＦＳＲ１５の出力をアナログ変換したランダム信号を加算器１２の他方の入力端に印加するＤ／Ａ変換器１６とで構成される。

このように構成されるＰＬＬ回路９では、加算器１２にて、ループフィルタ１１の出力にＤ／Ａ変換器１６が出力するランダム信号が加算され、それが制御電圧としてＶＣＯ１３に与えられるので、ＶＣＯ１３が出力するクロックはランダム信号の周期に対応したゆれが付加をされた状態になる。

そして、遅延器４は、ＬＦＳＲ１５の周期分の遅延時間を持つように調整してある。具体的には、遅延器４の遅延時間は、デジタル処理回路３と遅延器４の合計遅延時間がＬＦＳＲ１５の周期と等しくなるように調整してある。

つまり、実施の形態１と同様に、入力段のＡ／Ｄ変換器２から出力段のＤ／Ａ変換器５までの遅延時間は、基準クロックに付加した周期的なゆれの周期と一致するので、周期的なゆれは出力アナログ信号に影響を与えない。

したがって、この実施の形態２によれば、ＥＭＩスペクトラムのピークを低下させるクロックディザリング法を、ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力するデジタルシステムに適用することができるので、ＥＭＩスペクトラムのピークを低下させることができる。

なお、ＰＬＬ回路に与える同期信号として、実施の形態１，２では、入力アナログ信号である映像信号に同期信号が含まれていることから、入力アナログ信号から同期信号を取り出す場合を示したが、これに限定されないことは言うまでもない。

以上のように、この発明にかかるデジタルシステムは、ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力する場合に、ＰＬＬ回路が発生するクロックに含まれるジッタの影響を最小限に抑制するのに有用である。

また、この発明にかかるデジタルシステムは、ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力する場合に、クロックディザリング法を適用してＥＭＩスペクトラムのピークを低下させるのに有用である。

この発明の実施の形態１によるデジタルシステムの構成を示すブロック図である。 クロックにジッタが含まれている場合の図１に示すデジタルシステムの動作を説明するタイムチャートである。 この発明の実施の形態１によるデジタルシステムの構成を示すブロック図である。

符号の説明

１ 入力端子
２ Ａ／Ｄ変換器
３ デジタル処理回路
４ 遅延器
５ Ｄ／Ａ変換器
６ 同期分離回路
７ ＰＬＬ回路
８ 出力端子
９ クロックディザリング機能を含むＰＬＬ回路
１０ 位相比較器
１１ ループフィルタ
１２ 加算器
１３ ＶＣＯ
１４ 分周器
１５ ＬＦＳＲ（線形フィードバックレジスタ）
１６ ランダム信号発生用のＤ／Ａ変換器

Claims (4)

1. 入力段にＡ／Ｄ変換器を、出力段にＤ／Ａ変換器をそれぞれ有し、ＰＬＬ回路が発生するクロックを基準クロックとしてデジタル処理を行うデジタルシステムにおいて、
   前記Ａ／Ｄ変換器から前記Ｄ／Ａ変換器に至る信号経路に前記基準クロックに含まれるジッタの周期の倍数の時間分遅延させる遅延器、
   を備えることを特徴とするデジタルシステム。
2. 入力段にＡ／Ｄ変換器を、出力段にＤ／Ａ変換器をそれぞれ有し、ＰＬＬ回路が発生するクロックを基準クロックとしてデジタル処理を行うデジタルシステムにおいて、
   前記ＰＬＬ回路は、電圧制御発振器が出力する前記基準クロックに周期的なゆれを付加するゆれ付加回路を備え、
   前記Ａ／Ｄ変換器から前記Ｄ／Ａ変換器に至る信号経路に前記基準クロックに付加されたゆれの周期の倍数の時間分遅延させる遅延器を備える
   ことを特徴とするデジタルシステム。
3. 前記ゆれ付加回路は、固定クロックに基づき周期的な擬似乱数符号を発生する擬似乱数符号発生回路と、前記擬似乱数符号をアナログ変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器が出力するランダム信号を前記電圧制御発振器の制御電圧に加算する加算器とを備えていることを特徴とする請求項２に記載のデジタルシステム。
4. 前記擬似乱数符号発生回路は、線形帰還シフトレジスタであることを特徴とする請求項３に記載のデジタルシステム。
   
   

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